CN108628049A - 阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板、显示面板及显示装置，属于显示器领域。所述阵列基板包括：多条栅线和多条数据线，所述多条栅线和所述多条数据线限定出多行子像素区域，每个所述子像素区域中布置有两个薄膜晶体管，所述两个薄膜晶体管均与所在的子像素区域的像素电极连接；其中，所述多行子像素区域中的第n行子像素区域内的两个薄膜晶体管的栅极分别与所述多条栅线中的第n条栅线及第n+1条栅线连接，K≥n≥1，n和K为整数，K为子像素区域的行数。

Description

阵列基板、显示面板及显示装置
技术领域
本发明涉及显示器领域，特别涉及一种阵列基板、显示面板及显示装置。
背景技术
随着显示技术的发展，显示屏的分辨率在不断地提升，特殊显示技术如3D显示技术及触控显示技术也在不断地应用到显示产品中。以上这些发展趋势都需要显示屏能够在更短的时间内实现数据信号的准确写入。
对于液晶显示器而言，通常通过改变有源层的材料来提升薄膜晶体管(Thin FilmTransistor，TFT)的导电性能，从而实现数据信号的快速写入。但在改变有源层的材料时，需要对有源层的制作工艺进行相应调整，导致在一段时间内容制作工艺都不够成熟，造成产品良率偏低。
发明内容
本发明实施例提供了一种阵列基板、显示面板及显示装置，以解决现有技术中通过改变有源层的材料来实现数据信号快速写入，产品良率偏低的问题。所述技术方案如下：
第一方面，本发明实施例提供了一种阵列基板，所述阵列基板包括：多条栅线和多条数据线，所述多条栅线和所述多条数据线限定出多行子像素区域，每个所述子像素区域中布置有两个薄膜晶体管，所述两个薄膜晶体管均与所在的子像素区域的像素电极连接；其中，所述多行子像素区域中的第n行子像素区域内的两个薄膜晶体管的栅极分别与所述多条栅线中的第n条栅线及第n+1条栅线连接，K≥n≥1，n和K为整数，K为子像素区域的行数。
在本发明实施例的一种实现方式中，所述两个薄膜晶体管分别位于所在的子像素区域的第一侧边和第二侧边上，所述第一侧边和所述第二侧边相对设置，且所述第一侧边和所述第二侧边为所在的子像素区域靠近栅线的侧边。
在本发明实施例的另一种实现方式中，所述多条栅线中的第m条栅线所连接的薄膜晶体管对称布置在所述第m条栅线的两侧，K≥m≥2，m为整数。
在本发明实施例的另一种实现方式中，所述薄膜晶体管包括有源层以及设置在所述有源层上的源极和漏极，对称布置在同一条栅线两侧的两个薄膜晶体管共用一个源极。
在本发明实施例的另一种实现方式中，所述薄膜晶体管连接的数据线的一部分复用作所述源极。
在本发明实施例的另一种实现方式中，各行子像素区域中子像素区域的个数相等，相邻行的子像素区域错位布置，各行子像素区域中的第a个子像素区域内的薄膜晶体管均与同一根数据线连接，L≥a≥1，a和L为整数，L为一行子像素区域内子像素区域的个数。
在本发明实施例的另一种实现方式中，所述数据线的形状为矩形波状。
在本发明实施例的另一种实现方式中，所述阵列基板上布置有红、绿、蓝三种子像素区域，且任意相邻的两个子像素区域为不同种类的子像素区域，相邻的两个子像素区域为同一行或者不同行的两个子像素区域。
在本发明实施例的另一种实现方式中，所述阵列基板还包括驱动模块，所述驱动模块包括级联设置的K+2个栅驱动单元，所述K+2个栅驱动单元中的第1个连接第1条栅线，所述K+2个栅驱动单元中的最后1个连接最后1条栅线，所述K+2个栅驱动单元中的第s个栅驱动单元同时连接第s-1条和第s条栅线，K+1≥s≥2。
在本发明实施例的另一种实现方式中，所述驱动模块还包括A个栅驱动单元，所述A个栅驱动单元不连接栅线，A为正整数；第A+1个栅驱动单元连接第1条栅线，第A+2至第K+1+A个栅驱动单元分别连接2条栅线，第K+2+A个栅驱动单元连接最后1条栅线。
在本发明实施例的另一种实现方式中，所述栅驱动单元包括：充电子单元、缓冲子单元、上拉子单元、保持子单元和放电子单元；所述缓冲子单元，用于接收输入电压信号，并通过所述输入电压信号给所述充电子单元充电；所述上拉子单元，包括两个输出端，所述上拉子单元用于在时序信号作用下拉高所述充电子单元的电压，并在工作阶段内通过所述两个输出端输出栅极高电平；所述保持子单元，用于控制所述上拉子单元的两个输出端在所述工作阶段外的其他时间持续输出低电平；所述放电子单元，用于在所述工作阶段结束后，控制所述充电子单元放电。
在本发明实施例的另一种实现方式中，所述充电子单元包括电容C；
所述缓冲子单元包括第一晶体管T1，所述第一晶体管T1的源极连接输入电压信号IN，所述第一晶体管T1的栅极与源极连接，所述第一晶体管T1的漏极与所述电容C的第一端连接；
所述上拉子单元包括第二晶体管T2和第三晶体管T3，所述第二晶体管T2的源极连接时钟信号CLK以及所述第三晶体管T3的源极，所述第二晶体管T2的栅极及所述第三晶体管T3的栅极均与所述电容C的第一端连接，所述第二晶体管T2的漏极与所述电容C的第二端以及第一输出端连接，所述第三晶体管T3的漏极与第二输出端连接；
所述保持子单元包括第四晶体管T4、第五晶体管T5和第六晶体管T6，所述第四晶体管T4的源极连接持续高电平信号GCH，所述第四晶体管T4的栅极与源极连接，所述第四晶体管T4的漏极与所述第五晶体管T5的源极以及所述第六晶体管T6的栅极连接，所述第五晶体管T5的栅极与所述电容C的第一端连接，所述第五晶体管T5的漏极连接持续低电平信号VGL，所述第六晶体管T6的源极连接所述电容C的第二端，所述第六晶体管T6的漏极连接持续低电平信号VGL；
所述放电子单元包括第七晶体管T7和第八晶体管T8，所述第七晶体管T7的源极连接重置信号，所述第七晶体管T7的栅极连接所述第四晶体管T4的漏极，所述第七晶体管T7的漏极连接所述第八晶体管T8的栅极，所述第八晶体管T8的源极连接所述第一晶体管T1的漏极，所述第八晶体管T8的漏极连接持续低电平信号VSS。
在本发明实施例的另一种实现方式中，所述驱动模块还包括数据驱动单元，用于按照列反转模式向所述数据线输入数据信号，其中，连接在同一数据线上的子像素单元为一列子像素单元。
第二方面，本发明实施例还提供了一种显示面板，所述显示面板包括：如第一方面任一项的阵列基板。
第三方面，本发明实施例还提供了一种显示装置，所述显示装置包括：如第二方面所述的显示面板。
本发明实施例提供的技术方案带来的有益效果是：
通过在每个子像素区域内设置两个薄膜晶体管给对应子像素区域内的像素电极充电，且一条栅线(除第1条和最后1条)同时连接相邻2行子像素区域内的薄膜晶体管，所以当某条栅线加载电压时，与该栅线相邻的2行子像素区域内的薄膜晶体管同时导通，此时可以通过数据线给前一行子像素充电，同时给后一行子像素预充电，这样对后一行子像素充电所需的时长变短，故这种设计能够使得除第1行和最后1行子像素外的其他行子像素的充电时长缩短，可以在更短的时间内实现像素电压的准确写入。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种阵列基板的结构示意图；
图2是本发明实施例提供的阵列基板的局部结构放大图；
图3是本发明实施例提供的栅驱动单元的结构示意图；
图4是本发明实施例提供的信号时序示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
图1是本发明实施例提供的一种阵列基板的结构示意图，参见图1，所述阵列基板包括：多条栅线101和多条数据线102，所述多条栅线101和所述多条数据线102限定出多行子像素区域103，每个所述子像素区域103中布置有两个TFT 104。图2是本发明实施例提供的阵列基板的局部结构放大图，参见图2，所述两个TFT 104均与所在的子像素区域103的像素电极105连接。
参见图1，所述多行子像素区域103中的第n行子像素区域103内的两个TFT 104的栅极分别与所述多条栅线101中的第n条栅线101及第n+1条栅线101连接，K≥n≥1，n和K为整数，K为子像素区域103的行数。如图1所示，第1行子像素区域103内的两个TFT 104的栅极分别与第1条栅线101及第2条栅线101连接；第2行子像素区域103内的两个TFT 104的栅极分别与第2条栅线101及第3条栅线101连接；第3行子像素区域103内的两个TFT 104的栅极分别与第3条栅线101及第4条栅线101连接。
本发明实施例通过在每个子像素区域内设置两个薄膜晶体管给对应子像素区域内的像素电极充电，且一条栅线(除第1条和最后1条)同时连接相邻2行子像素区域内的薄膜晶体管，所以当某条栅线加载电压时，与该栅线相邻的2行子像素区域内的薄膜晶体管同时导通，此时可以通过数据线给前一行子像素充电，同时给后一行子像素预充电，这样对后一行子像素充电所需的时长变短，故这种设计能够使得除第1行和最后1行子像素外的其他行子像素的充电时长缩短，可以在更短的时间内实现像素电压的准确写入。
另外，采用上述方案不会影响显示效果，以全高清(FHD)分辨率(1920*1080)产品为例，每行栅极开启约为8.6μm，时间极短，人眼无法识别预充电过程中像素亮度的改变，对采用预充电技术对实际显示无任何影响。
参见图2，在本发明实施例的一种实现方式中，所述两个TFT 104分别位于所在的子像素区域103的第一侧边131和第二侧边132上，所述第一侧边131和所述第二侧边132相对设置，且所述第一侧边131和所述第二侧边132为所在的子像素区域103靠近栅线101的侧边。将一个子像素区域的两个TFT设置在靠近相邻栅线的侧边上，且这两个设置TFT的两个侧边相对设置，两个TFT分别靠近所在子像素区域两侧的栅线，所以每个子像素区域中的TFT设置在子像素区域的上下两侧边，使得第2条到倒数第2条栅线能够直接与相邻两行子像素区域内的TFT连接，便于走线设计。同时，将TFT设置在侧边能够尽量少的占用子像素区域的面积，从而保证开口率，更大的开口率可使背光源发出的更多的光线透过显示面板，实现降低背光源亮度，减小功耗的效果。
在本发明实施例的其他实现方式中，所述两个TFT 104还可以有其他布置方式，例如分别位于所在的子像素区域103的左右两侧边，本发明实施例对此不做限制。
在本发明实施例中，所述多条栅线101中的第m条栅线101所连接的TFT104对称布置在所述第m条栅线101的两侧，K≥m≥2，m为整数。将两行中的TFT对称布置，进一步方便栅线与相邻两行子像素区域内的TFT连接，便于走线设计。
如图1所示，本发明实施例提供的阵列基板包括K行子像素区域，相应地，布置有K+1条栅线，除了第1条和第K+1条外，其余栅线的两侧均设置有与该栅线相连的TFT，且与该栅线相连的TFT对称布置。
在本发明实施例中，TFT104既可以为底栅型TFT，也可以为顶栅型TFT。以底栅型TFT为例，TFT 104包括设置在衬底基板上的栅极、栅极绝缘层、有源层以及设置在所述有源层上的源极和漏极，其中，栅极与栅线101连接，如图2所示，有源层106通过漏极107连接像素电极105，对称布置在同一条栅线101两侧的两个TFT 104共用一个源极108。对称布置在同一栅线两侧的两个TFT共用一个源极，从而可以减小源极占用的面积，增大源漏极距离，进而增大TFT的宽长比(W/L)，通过增大TFT的W/L可提高其工作电流，进而降低功耗。
在本发明实施例中，所述TFT 104连接的数据线102的一部分复用作所述源极108，也即所述源极108为所述TFT 104连接的数据线102的一部分。由于数据线为线条状结构，所以在常规设计中，需要设计一块状电极和数据线连接，该块状电极就是源极，而本申请则是直接利用经过的数据线的部分作为源极，而不再单独设计块状电极，实现了数据线的复用。通过复用数据线作为源极，无需在数据线的基础上在连接一块状电极，进一步减小了源极占用面积，这部分面积可以用于提高TFT的沟道宽度，从而增大TFT的W/L。
由于TFT在开启时多数时间工作在非饱和区，对应的工作电流的计算公式为：
Ids＝1/2unCox(W/L)[(Vgs-Vth)Vds-Vds 2]
因此，当TFT的W/L增大，可以增大其工作电流Ids，上述公式中，un为载流子迁移率，Cox为单位面积的栅极绝缘层电容，Vgs为栅源电压，Vth为阈值电压，Vds为源漏电压。
另外，采用上述像素设计，TFT占用子像素区域的面积小，显示面板开口率增大，可使背光源更多的光线透过显示面板，从而降低背光源亮度，减小显示面板的功耗。
在本发明实施例中，各行子像素区域103中子像素区域103的个数相等，相邻行的子像素区域103错位布置，各行子像素区域103中的第a个子像素区域103内的TFT 104均与同一根数据线102连接，L≥a≥1，a和L为整数，L为一行子像素区域103内子像素区域103的个数。例如，按照从左到右的方向，各行子像素区域103中的第1个子像素区域内的TFT 104均与同一根数据线102连接，各行子像素区域103中的第2个子像素区域内的TFT 104均与同一根数据线102连接，依次类推。
参见图1，错位布置是指相邻行子像素区域间具有一个缩进量，且间隔设置的行对齐布置。例如图1所示，第1行、第3行对齐布置，第2行相对于第1行和第3行具有一缩进量。
由于本申请中，TFT设置在上下侧边，且采用数据线复用TFT中的源极，按照上述子像素区域的排布方式，数据线在两行之间的水平方向的长度小于子像素区域的宽度，比阵列布置子像素区域时短，方便了数据线设计。并且，该子像素区域的排布方式结合后续红(R)、绿(G)、蓝(B)子像素区域的设计，还能实现不同的像素组合方式，进而增强显示效果。
为了方便设置，以及获得更好的显示效果，相邻两行子像素区域之间的缩进量为一个子像素区域宽度的一半，也即第2行子像素区域的子像素区域的中心对应第1行子像素区域的两个子像素区域的交界处。
如图1所示，所述数据线102的形状为矩形波状。由于相邻行的子像素区域交错布置的，通过矩形波状的数据线设计，能够将各行子像素区域中的第a个子像素区域内的TFT连接起来。
进一步地，为了便于数据线102和TFT 104连接，TFT 104设置在子像素区域的拐角，如图1所述，第1行子像素区域中的TFT 104设置在子像素区域中的右上角和右下角，第2行子像素区域中的TFT 104设置在子像素区域中的左上角和左下角。当然图1所示仅为举例，在其他实现方式中，也可以采用其他布置方式，例如也可以将图1每一行子像素区域的TFT 104均设置在子像素区域中的左上角和左下角，在这种情况下，可以将图1中的数据线沿对应设置在第2行的子像素区域的左侧边水平翻转后的形状设计，但是值得说明的是，这种布置方式下每条栅线连接的TFT不再对称布置。
在本发明实施例中，所述阵列基板上布置有红、绿、蓝三种子像素区域103，且任意相邻的两个子像素区域103为不同种类的子像素区域103，相邻的两个子像素区域为同一行或者不同行的两个子像素区域。如图1所示，同行中任意相邻的两个子像素区域103为不同种类的子像素区域103，不同行中任意相邻的两个子像素区域103也为不同种类的子像素区域103，图1中不同阴影的子像素区域103表示不同种类的子像素区域103。这种布置方式，可以使得相邻两行中形成三角位置(凸字形)的三个子像素分别为R、G、B子像素区域，从而构成一个像素区域，相比同一行的三个子像素构成的像素区域，发光形状更圆润，减小颗粒感，显示效果更佳。例如，图1中第1行的第1、2个子像素区域及第2行的第1个子像素区域即分别为R、G、B子像素区域，构成一个像素区域，或者，图1中第1行的第2个子像素区域及第2行的第1、2个子像素区域即分别为R、G、B子像素区域，构成一个像素区域。
当然，在采用上述RGB子像素区域，像素区域的组合也可以有其他方式，例如一行并排三个组成一个像素区域。因此，采用该阵列基板制成的显示装置可以配合不同的显示算法，实现不同的像素组合，丰富显示效果。
在本发明实施例中，所述阵列基板还包括驱动模块，该驱动模块包括级联设置的多个栅驱动单元。其中，级联设置的多个栅驱动单元也即阵列上栅极(Gate On Array，GOA)的栅极驱动方式，栅驱动单元设置在阵列基板的衬底基板上。可选地，该驱动模块还包括数据驱动单元，数据驱动单元可以设置在阵列基板的衬底基板上，也可以不设置在阵列基板的衬底基板上，本申请对此不做限制。
其中，级联设置的多个栅驱动单元，用于控制所述多个栅驱动单元连接的栅线依次加载高电压；数据驱动单元，用于在栅线加载高电压时控制数据线输入显示数据。通过栅驱动单元和数据驱动单元进行信号驱动，保证显示装置的正常工作。
在本发明实施例中，所述驱动模块包括级联设置的K+2个栅驱动单元，所述K+2个栅驱动单元中的第1个和最后1个栅驱动单元连接1条栅线，所述K+2个栅驱动单元中的第1个连接第1条栅线，所述K+2个栅驱动单元中的最后1个连接最后1条栅线，所述K+2个栅驱动单元中的第s个栅驱动单元同时连接第s-1条和第s条栅线，K+1≥s≥2。采用这种方式，一个栅驱动单元连接两条栅线(也即一个栅驱动单元的输出可以同时作为两条栅线的输入)，可以同时给三行子像素单元的TFT加电，数据线提供的数据信号可以通过这三行子像素单元的TFT写入像素电极，分别为三行子像素单元进行充电、预充电和电量中和，节省了充电时间。
其中，阵列基板上的栅线数量为K+1，而设计有K+2个栅驱动单元，其中第1个栅驱动单元连接第1条栅线，第2个栅驱动单元连接第1条栅线和第2条栅线，第3个栅驱动单元连接第2条栅线和第3条栅线，以此类推。
可选地，所述驱动模块还包括A个栅驱动单元，所述A个栅驱动单元不连接栅线，A为正整数。第A+1个栅驱动单元连接第1条栅线，第A+2至第K+1+A个栅驱动单元分别连接2条栅线，第K+2+A个栅驱动单元连接最后1条栅线。在显示区域之前设置A个栅驱动单元不与栅线连接，避免栅驱动单元开始工作不稳定，影响显示装置正常工作。这A个栅驱动单元与前述K+2个栅驱动单元也是级联设置的，这A个栅驱动单元位于K+2个栅驱动单元之前。
下面通过举例对驱动模块的工作过程进行说明：
这种栅驱动单元结构工作时，每个栅极驱动单元同时向两根栅线输出驱动信号，第A+1个栅驱动单元工作时，其连接的第1条栅线加载栅极高电平，第1行子像素单元中的一行TFT导通，此时通过数据线写入电信号进行第1行子像素单元的电量中和；第A+2个栅驱动单元工作时，其连接的第1、2条栅线加载栅极高电平，第1行子像素单元中的两行TFT、第2行子像素单元中的一行TFT导通，此时通过数据线写入电信号进行第1行子像素单元预充电和第2行子像素单元的电量中和；第A+3个栅驱动单元工作时，其连接的第2、3条栅线加载栅极高电平，第1行子像素单元中的另一行TFT、第2行子像素单元中的两行TFT、第3行子像素单元中的一行TFT导通，此时通过数据线写入电信号进行第1行子像素单元充电、第2行子像素单元预充电和第3行子像素单元的电量中和，后续以此类推。在该设计中，栅驱动单元的数量与现有技术相当，由于每个栅驱动单元连接2条栅线，因此每行子像素单元可以在连续的三个栅驱动单元工作时进行充电，缩短了每个栅驱动单元的工作时间，也即节省了每一行的充电时间。因为相邻两帧画面像素电极的电压极性相反，所以可以通过电量中和先将上一帧留下的电压进行中和，然后在进行预充电，使得电压靠近目标电压，最后进行充电，让电压达到目标电压。
图3是本发明实施例提供的一种栅驱动单元的结构示意图，参见图3，栅极驱动单元包括：充电子单元201、缓冲子单元202、上拉子单元203、保持子单元204和放电子单元。
其中，缓冲子单元202用于接收输入电压信号，并通过所述输入电压信号IN给所述充电子单元201充电；上拉子单元203包括两个输出端(第一输出端OUTPUT(n)、第二输出端OUTPUT(n+1))，所述上拉子单元203用于在时序信号作用下拉高所述充电子单元的电压，并在工作阶段内通过所述两个输出端输出栅极高电平；保持子单元204，用于控制所述上拉子单元的两个输出端在所述工作阶段外的其他时间持续输出低电平；放电子单元205，用于在所述工作阶段结束后，控制所述充电子单元放电。通过设计栅驱动单元的结构，保证栅极驱动。同时，该栅驱动单元包括两个输出端，能够同时给两根栅线充电，节省充电时间。
其中，工作阶段为上拉子单元203拉高充电子单元的电压后，通过充电子单元放电输出栅极高电平的时间段。
其中，输入电压信号IN为上一级栅极驱动单元的输出信号，或者起始电压信号(STV)。
参见图3所示，充电子单元201包括电容C。缓冲子单元202包括第一晶体管T1，第一晶体管T1的源极连接输入电压信号IN，第一晶体管T1的栅极与源极连接，第一晶体管T1的漏极与电容C的第一端连接。上拉子单元203包括第二晶体管T2和第三晶体管T3。其中，第二晶体管T2的源极连接时钟信号CLK以及第三晶体管T3的源极，第二晶体管T2的栅极及第三晶体管T3的栅极与电容C的第一端连接，第二晶体管T2的漏极与电容C的第二端以及第一输出端OUTPUT(n)连接，第三晶体管T3的漏极与第二输出端OUTPUT(n+1)连接。保持子单元204包括第四晶体管T4、第五晶体管T5和第六晶体管T6。其中，第四晶体管T4的源极连接持续高电平信号GCH，第四晶体管T4的栅极与源极连接，第四晶体管T4的漏极与第五晶体管T5的源极以及第六晶体管T6的栅极连接，第五晶体管T5的栅极与电容C的第一端连接，第五晶体管T5的漏极连接持续低电平信号VGL，第六晶体管T6的源极连接电容C的第二端，第六晶体管T6的漏极连接持续低电平信号VGL。放电子单元205包括第七晶体管T7和第八晶体管T8，其中，第七晶体管T7的源极连接重置信号RESET，第七晶体管T7的栅极连接第四晶体管T4的漏极，第七晶体管T7的漏极连接第八晶体管T8的栅极，第八晶体管T8的源极连接第一晶体管T1的漏极，第八晶体管T8的漏极连接持续低电平信号VSS。
图4是本发明实施例提供的信号时序示意图，下面结合图4对图3提供的栅驱动单元的工作过程进行说明：
充电阶段t1：当IN为高电平时，T1导通，电容C的第一端电位升高，实现对电容C充电。
在对电容C充电时，电容C的第一端电位达到晶体管T5的阈值电压，T5导通，PD点电位在低电平VGL作用下被拉低。
工作阶段t2：当IN高电平结束时，CLK达到高电平，此时电容C的第一端在自举效应作用下电位进一步拉升，电容C的第一端电位达到晶体管T2、T3的阈值电压，T2、T3导通，两个输出端输出CLK高电平作为栅极高电平；在此过程中，由于电容C的第一端电位进一步抬高，T5的栅极电压二次拉升后，T5工作电流提升，PD点电位被二次拉低。
在该阶段中，由于PD点电压为低电位，所以T6断开，故VGL无法作用到两个输出端，防止了输出端在输出栅极高电平时被VGL提前拉低，造成信号异常。
放电阶段t3：当重置信号RESET为高电平时，T8导通，在VSS低电平作用下，电容C的第一端电位迅速拉低，T2、T3、T5断开。T5断开时，PD点恢复至高电位，T6导通，VGL作用到输出端OUTPUT(n)，输出端OUTPUT(n)输出低电平；T2、T3断开时，输出端OUTPUT(n+1)为低电平。
保持阶段t4：PD点在GCH作用下保持高电位，T6导通，VGL持续作用在输出端OUTPUT(n)，输出端OUTPUT(n)输出低电平，而由于T2、T3保持断开状态，所以输出端OUTPUT(n)同样保持低电平。
进一步地，该栅驱动单元还包括重置单元206，用于在一帧扫描结束时对充电单元的信号进行重置。如图3所示，重置单元206可以包括第九晶体管T9，第九晶体管T9的源极和第六晶体管T6的源极连接，第九晶体管T9的漏极和第六晶体管T6的漏极连接，第九晶体管T9的栅极接控制信号GCL，该控制信号GCL在一帧扫描结束时为高电平，控制T9导通，从而向电容C写入VGL。当然，在该结构中，没有T9也能实现VGL的写入，参见图3，VGL可以通过T6写入，而设置T9可以保证在T6故障时，依然能够进行信号重置。
进一步地，T9还可以作为预留测试点灯开关，通过将VGL与GCL信号替换为高电平信号，T6导通，输出端OUTPUT(n)输出高电平，实现点灯测试。
可选地，放电子单元205还包括第十晶体管T0，第十晶体管T0的栅极连接第四晶体管T4的漏极，第十晶体管T0的源极连接第八晶体管T8的源极，第十晶体管T0的漏极连接第八晶体管T8的漏极。在充电阶段t1和工作阶段t2，PD点为低电位，所以T0断开，不会影响充电阶段t1中电容C充电以及工作阶段t2中输出端的输出，而在放电阶段t3，PD点恢复至高电位，T0导通，加速电容C放电。
在图4所示的时序图中，RESET为IN移位后的信号，因此RESET也是根据上一级栅极驱动单元的输出信号或者STV得到的，便于电路设计。当然，在其他实现方式中，RESET也可以用一路独立信号控制。
其中，第一～第十晶体管可以为金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。
在本发明实施例中，所述驱动模块还包括数据驱动单元，用于按照列反转模式向所述数据线输入数据信号，其中，连接在同一数据线上的子像素单元为一列子像素单元。使用列反转模式可以实现类似点反转模式的显示效果，点反转液晶显示面板的闪烁问题最少，列反转实现相对于点反转简单。
其中，极性反转是指同一子像素显示时一帧画面与下一帧画面写入电压极性相反。这样下一帧电压写入时会先中和子像素内原有极性相反的电压，然后再继续写入目标电压。本申请通过预充电提前开启扫描线，实现电压的中和及预写入，缩短充电时间。极性反转包括帧反转、列反转、点反转等，其中，列反转是指相邻列子像素电压极性相反，也即任意同行相邻的子像素电压极性相反，而同列相邻的子像素电压极性相同，点反转则是指任意相邻子像素的电压极性相反，由于本申请中同一列子像素错位布置，所以采用列反转模式驱动时，不仅同行相邻的子像素电压极性相反，在纵向上也存在部分相邻子像素电压极性相反，例如图1中第1行第2个子像素和第2行第1个子像素，实现了类似点反转的效果。
本发明实施例还提供了一种显示面板，所述显示面板包括如图1所示的阵列基板。
本发明实施例通过在每个子像素区域内设置两个薄膜晶体管给对应子像素区域内的像素电极充电，且一条栅线(除第1条和最后1条)同时连接相邻2行子像素区域内的薄膜晶体管，所以当某条栅线加载电压时，与该栅线相邻的2行子像素区域内的薄膜晶体管同时导通，此时可以通过数据线给前一行子像素充电，同时给后一行子像素预充电，这样对后一行子像素充电所需的时长变短，故这种设计能够使得除第1行和最后1行子像素外的其他行子像素的充电时长缩短，可以在更短的时间内实现像素电压的准确写入。
本发明实施例还提供了一种显示装置，该显示装置包括前述显示面板。在具体实施时，本发明实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例通过在每个子像素区域内设置两个薄膜晶体管给对应子像素区域内的像素电极充电，且一条栅线(除第1条和最后1条)同时连接相邻2行子像素区域内的薄膜晶体管，所以当某条栅线加载电压时，与该栅线相邻的2行子像素区域内的薄膜晶体管同时导通，此时可以通过数据线给前一行子像素充电，同时给后一行子像素预充电，这样对后一行子像素充电所需的时长变短，故这种设计能够使得除第1行和最后1行子像素外的其他行子像素的充电时长缩短，可以在更短的时间内实现像素电压的准确写入。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种阵列基板，其特征在于，所述阵列基板包括：多条栅线和多条数据线，所述多条栅线和所述多条数据线限定出多行子像素区域，每个所述子像素区域中布置有两个薄膜晶体管，所述两个薄膜晶体管均与所在的子像素区域的像素电极连接；
其中，所述多行子像素区域中的第n行子像素区域内的两个薄膜晶体管的栅极分别与所述多条栅线中的第n条栅线及第n+1条栅线连接，K≥n≥1，n和K为整数，K为子像素区域的行数。
2.根据权利要求1所述的阵列基板，其特征在于，所述两个薄膜晶体管分别位于所在的子像素区域的第一侧边和第二侧边上，所述第一侧边和所述第二侧边相对设置，且所述第一侧边和所述第二侧边为所在的子像素区域靠近栅线的侧边。
3.根据权利要求2所述的阵列基板，其特征在于，所述多条栅线中的第m条栅线所连接的薄膜晶体管对称布置在所述第m条栅线的两侧，K≥m≥2，m为整数。
4.根据权利要求3所述的阵列基板，其特征在于，所述薄膜晶体管包括有源层以及设置在所述有源层上的源极和漏极，对称布置在同一条栅线两侧的两个薄膜晶体管共用一个源极。
5.根据权利要求4所述的阵列基板，其特征在于，所述薄膜晶体管连接的数据线的一部分复用作所述源极。
6.根据权利要求1至5任一项所述的阵列基板，其特征在于，各行子像素区域中子像素区域的个数相等，相邻行的子像素区域错位布置，
各行子像素区域中的第a个子像素区域内的薄膜晶体管均与同一根数据线连接，L≥a≥1，a和L为整数，L为一行子像素区域内子像素区域的个数。
7.根据权利要求6所述的阵列基板，其特征在于，所述数据线的形状为矩形波状。
8.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板上布置有红、绿、蓝三种子像素区域，且任意相邻的两个子像素区域为不同种类的子像素区域，相邻的两个子像素区域为同一行或者不同行的两个子像素区域。
9.根据权利要求1至5任一项所述的阵列基板，其特征在于，所述阵列基板还包括驱动模块，所述驱动模块包括级联设置的K+2个栅驱动单元，所述K+2个栅驱动单元中的第1个连接第1条栅线，所述K+2个栅驱动单元中的最后1个连接最后1条栅线，所述K+2个栅驱动单元中的第s个栅驱动单元同时连接第s-1条和第s条栅线，K+1≥s≥2。
10.根据权利要求9所述的阵列基板，其特征在于，所述驱动模块还包括A个栅驱动单元，所述A个栅驱动单元不连接栅线，A为正整数；
第A+1个栅驱动单元连接第1条栅线，第A+2至第K+1+A个栅驱动单元分别连接2条栅线，第K+2+A个栅驱动单元连接最后1条栅线。
11.根据权利要求10所述的阵列基板，其特征在于，所述栅驱动单元包括：
充电子单元；
缓冲子单元，用于接收输入电压信号，并通过所述输入电压信号给所述充电子单元充电；
上拉子单元，包括两个输出端，所述上拉子单元用于在时序信号作用下拉高所述充电子单元的电压，并在工作阶段通过所述两个输出端输出栅极高电平；
保持子单元，用于控制所述上拉子单元的两个输出端在所述工作阶段外的其他时间持续输出低电平；
放电子单元，用于在所述工作阶段结束后，控制所述充电子单元放电。
12.根据权利要求11所述的阵列基板，其特征在于，所述充电子单元包括电容C；
所述缓冲子单元包括第一晶体管T1，所述第一晶体管T1的源极连接输入电压信号IN，所述第一晶体管T1的栅极与源极连接，所述第一晶体管T1的漏极与所述电容C的第一端连接；
所述上拉子单元包括第二晶体管T2和第三晶体管T3，所述第二晶体管T2的源极连接时钟信号CLK以及所述第三晶体管T3的源极，所述第二晶体管T2的栅极及所述第三晶体管T3的栅极均与所述电容C的第一端连接，所述第二晶体管T2的漏极与所述电容C的第二端以及第一输出端连接，所述第三晶体管T3的漏极与第二输出端连接；
所述保持子单元包括第四晶体管T4、第五晶体管T5和第六晶体管T6，所述第四晶体管T4的源极连接持续高电平信号GCH，所述第四晶体管T4的栅极与源极连接，所述第四晶体管T4的漏极与所述第五晶体管T5的源极以及所述第六晶体管T6的栅极连接，所述第五晶体管T5的栅极与所述电容C的第一端连接，所述第五晶体管T5的漏极连接持续低电平信号VGL，所述第六晶体管T6的源极连接所述电容C的第二端，所述第六晶体管T6的漏极连接持续低电平信号VGL；
所述放电子单元包括第七晶体管T7和第八晶体管T8，所述第七晶体管T7的源极连接重置信号，所述第七晶体管T7的栅极连接所述第四晶体管T4的漏极，所述第七晶体管T7的漏极连接所述第八晶体管T8的栅极，所述第八晶体管T8的源极连接所述第一晶体管T1的漏极，所述第八晶体管T8的漏极连接持续低电平信号VSS。
13.根据权利要求9所述的阵列基板，其特征在于，所述驱动模块还包括数据驱动单元，用于按照列反转模式向所述数据线输入数据信号，其中，连接在同一数据线上的子像素单元为一列子像素单元。
14.一种显示面板，其特征在于，所述显示面板包括：如权利要求1至13任一项的阵列基板。
15.一种显示装置，其特征在于，所述显示装置包括：如权利要求14所述的显示面板。
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