CN111697008B - 阵列基板及阵列基板制作方法 - Google Patents

阵列基板及阵列基板制作方法 Download PDF

Info

Publication number
CN111697008B
CN111697008B CN202010572550.6A CN202010572550A CN111697008B CN 111697008 B CN111697008 B CN 111697008B CN 202010572550 A CN202010572550 A CN 202010572550A CN 111697008 B CN111697008 B CN 111697008B
Authority
CN
China
Prior art keywords
substrate
grid line
conductive layer
along
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010572550.6A
Other languages
English (en)
Other versions
CN111697008A (zh
Inventor
台运东
李广圣
叶宁
曾柯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu BOE Display Technology Co Ltd
Original Assignee
Chengdu BOE Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu BOE Display Technology Co Ltd filed Critical Chengdu BOE Display Technology Co Ltd
Priority to CN202010572550.6A priority Critical patent/CN111697008B/zh
Publication of CN111697008A publication Critical patent/CN111697008A/zh
Application granted granted Critical
Publication of CN111697008B publication Critical patent/CN111697008B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

本发明实施例属于显示设备技术领域，具体涉及一种阵列基板及阵列基板制作方法。本发明实施例旨在解决相关技术中栅线的厚度较大，容易导致与栅线正对的数据线断裂的技术问题。本发明实施例提供的阵列基板及阵列基板制作方法，栅线包括交叉区，交叉区在基底上的投影与数据线在基底上的投影交叉；交叉区包括沿垂直于基底方向依次设置多个台阶；在远离基底的方向上，多个台阶在基底上的投影面积逐渐减小；在形成栅极绝缘层后，每一台阶对应的栅极绝缘层上形成一个凸起；与交叉区未设置多个台阶相比，每一台阶沿垂直于基底方向的厚度较小，减小了段差，在栅极绝缘层上形成第二导电层时，每一台阶上的第二导电层不易发生脱离，进而避免了数据线断裂。

Description

阵列基板及阵列基板制作方法
技术领域
本发明实施例涉及显示设备技术领域，尤其涉及一种阵列基板及阵列基板制作方法。
背景技术
随着显示技术的逐渐发展，液晶显示面板逐渐应用在电视、电脑等显示设备上；液晶显示面板包括层叠设置的阵列基板以及液晶层，阵列基板用于控制液晶层内的液晶分子偏转，以实现显示。
相关技术中，阵列基板包括基底以及在基底上层叠设置的第一导电层、栅极绝缘层以及第二导电层；栅极绝缘层位于第一导电层和第二导电层之间，且第一导电层靠近基底设置；第一导电层包括栅线以及与栅线连接的栅极，第二导电层包括数据线以及与数据线同层设置的源漏极，栅线和数据线的延伸方向垂直；栅极和源漏极之间还设置有半导体层，进而构成开关器件，以通过开关器件控制液晶分子偏转。
然而，为了减小栅线的电阻，以减小信号延迟，往往将第一导电层的厚度设置的较大，使得栅线的厚度较大，容易导致与栅线交叉覆盖的数据线断裂。
发明内容
有鉴于此，本发明实施例提供一种阵列基板及阵列基板制作方法，以解决栅线的厚度较大，容易导致与栅线交叉覆盖的数据线断裂的技术问题。
本发明实施例提供了一种阵列基板，包括：基底、第一导电层以及第二导电层，所述第一导电层位于所述第二导电层和所述基底之间，所述第一导电层包括栅线，所述第二导电层包括数据线；所述栅线包括交叉区，所述交叉区在所述基底上投影与所述数据线在所述基底上的投影交叉，所述交叉区包括沿垂直于所述基底方向依次设置多个台阶；在远离所述基底的方向上，所述多个台阶在所述基底上的投影面积逐渐减小。
如上所述的阵列基板，其中，所述交叉区包括栅线第一台阶和栅线第二台阶，所述栅线第一台阶靠近所述基底设置。
如上所述的阵列基板，其中，所述栅线第二台阶在所述基底上的投影位于所述栅线第一台阶在所述基底上的投影的中部。
如上所述的阵列基板，其中，所述交叉区沿垂直于所述基底方向的厚度为
Figure BDA0002550169580000021
所述栅线第一台阶沿垂直于所述基底方向的厚度为/>
Figure BDA0002550169580000022
如上所述的阵列基板，其中，所述交叉区沿垂直于所述基底方向的厚度为
Figure BDA0002550169580000024
所述栅线第二台阶沿垂直于所述基底方向的厚度为/>
Figure BDA0002550169580000023
如上所述的阵列基板，其中，在所述第一导电层所在的平面内，所述栅线第一台阶沿垂直于所述栅线延伸方向的宽度大于所述交叉区外的所述栅线沿垂直于所述栅线延伸方向的宽度。
如上所述的阵列基板，其中，所述栅线与所述数据线垂直设置，所述栅线第一台阶沿所述栅线延伸方向的宽度大于所述数据线沿所述栅线延伸方向的宽度。
如上所述的阵列基板，其中，所述栅线第二台阶沿垂直于所述栅线延伸方向的宽度为3μm-30μm。
本发明实施例还提供一种阵列基板制作方法，
提供基底；
在所述基底上形成第一导电层；所述第一导电层包括预设区；
在所述预设区上形成间隔的第一减薄区和第二减薄区；
去除所述第一减薄区和所述第二减薄区外的所述预设区，以形成交叉区；所述交叉区包括位于所述第一减薄区和所述第二减薄区朝向所述基底一侧的栅线第一台阶、以及位于所述第一减薄区和所述第二减薄区之间的栅线第二台阶；
在所述第一导电层背离所述基底的一侧形成第二导电层，去除部分所述第二导电层，形成数据线；所述数据线在所述基底上的投影与所述交叉区在所述基底上的投影交叉。
如上所述的阵列基板制作方法，其中，在形成所述第二导电层之前包括：
在所述第一导电层上形成栅极绝缘层。
本发明提供的阵列基板及液晶显示面板，栅线包括交叉区，交叉区在基底上的投影与数据线在基底上的投影交叉；交叉区包括沿垂直于基底方向依次设置多个台阶；在远离基底的方向上，多个台阶在基底上的投影面积逐渐减小；在形成栅极绝缘层后，每一台阶对应的栅极绝缘层上形成一个凸起；与交叉区未设置多个台阶相比，每一台阶沿垂直于基底方向的厚度较小，减小了段差，在栅极绝缘层上形成第二导电层时，每一台阶上的第二导电层不易发生脱离，进而避免了数据线断裂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的阵列基板的俯视图；
图2为图1中A-A向的剖视图；
图3为图1中B-B向的剖视图；
图4为本发明实施例提供的阵列基板制作方法的流程图；
图5为本发明实施例提供的阵列基板制作方法中形成第一导电层的示意图；
图6为本发明实施例提供的阵列基板制作方法中形成第一保护层的示意图；
图7为本发明实施例提供的阵列基板制作方法中在第一保护层上罩设第一掩膜版的示意图；
图8为本发明实施例提供的阵列基板制作方法中形成第一减薄区和第二减薄区的示意图；
图9为本发明实施例提供的阵列基板制作方法中形成第二保护层的示意图；
图10为本发明实施例提供的阵列基板制作方法中在第二保护层上罩设第二掩膜板的示意图；
图11为本发明实施例提供的阵列基板制作方法中形成栅线第一台阶和栅线第二台阶的示意图；
图12为本发明实施例提供的阵列基板制作方法中形成钝化层后的示意图；
图13为本发明实施例提供的阵列基板制作方法中形成第一电极后的示意图。
附图标记说明：
1：第一保护层；
2：第二保护层；
3：第一导电层；
10：栅线；
20：数据线；
30：半导体层；
40：基底；
50：栅极绝缘层；
60：钝化层；
70：第一电极；
80：第一掩膜版；
90：第二掩膜版；
101：交叉区；
102：连接区；
103：栅线第一台阶；
104：栅线第二台阶；
105：第一减薄区；
106：第二减薄区；
107：栅极；
201：源极；
202：漏极；
801：第一孔洞；
802：第二孔洞。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
相关技术中，栅线和数据线在基底上的投影交叉，第一导电层和半导体层之间设置有栅极绝缘层；为了减小栅线的电阻，往往将第一导电层设置的较厚，在第一导电层上形成栅极绝缘层后，会在栅极绝缘层上形成凸起，并且凸起沿垂直于基底方向的厚度较大，段差较大；在形成第二导电层时，位于凸起上的第二导电层容易断裂，进而容易造成数据线断裂。
本发明实施例提供一种阵列基板，阵列基板通过使与数据线交叉覆盖的部分栅线包括沿垂直于基底方向依次设置的多个台阶，并且在远离基底的方向上，多个台阶在基底上的投影面积逐渐减小；在形成栅极绝缘层之后，可以减小栅极绝缘层中单个凸起的厚度，减小段差，在形成第二导电层时，可以避免在凸起上形成的第二导电层断裂，进而避免数据线断裂。
本实施提供的阵列基板，可以应用在液晶显示面板(LCD)或者有机发光二极管显示面板(OLED)上；以阵列基板应用于液晶显示面板为例，液晶显示面板包括与阵列基板层叠设置的液晶层，阵列基板用于控制液晶层内的液晶分子偏转来控制液晶显示面板显示图像。
请参照图1和图2，阵列基板包括基底40，示例性的基底40可以包括玻璃基板、石英基板、PI基板(聚酰亚胺基板)等材料；本实施例对基底40的材质不做限制。
进一步地，阵列基板还包括设置在基底40上的第一导电层，第一导电层可以包括铜、钛、铬、钨、钼、铌等，或其合金；第一导电层包括多个栅线10，多个栅线10在第一导电层所在的平面内平行且间隔的设置；每一栅线10上设置有栅极107。
在第一导电层背离基底40的一侧设置有栅极绝缘层50，栅极绝缘层50由绝缘材质构成，示例性的栅极绝缘层50可以包括氧化硅、氮化硅等，栅极绝缘层50可以为单层结构也可以为多层结构，栅极绝缘层50沿垂直于基底40方向的厚度可以为
Figure BDA0002550169580000051
示例性的，可以通过离子增强化学气相沉积方法(PECVD)形成栅极绝缘层50。在栅极绝缘层50背离基底40的一侧设置有第二导电层，第二导电层可以包括铜、钛、铬、钨、钼、铌等，或其合金，当然第二导电层还可以包括氧化铟锡等非金属导电材质。
进一步地，第二导电层包括在第二导电层所在的平面内平行且间隔设置的多个数据线20，数据线20的延伸方向与栅线10的延伸方向之间可以垂直，使得多个栅线10和多个数据线20在基底40上的投影呈网格状；也就是说，每一栅线10在基底40上的投影与各数据线20在基底40上的投影均相交。
本实施例中，在第二导电层上还设置有钝化层60，钝化层60可以包括氮化硅或者氧化硅等绝缘层材质，钝化层60可以为单层结构也可以为多层结构；钝化层60的厚度可以为
Figure BDA0002550169580000061
在钝化层60上设置有电极层，电极层可以包括氧化铟锡等导电材质；电极层沿垂直于基底40方向的厚度可以为/>
Figure BDA0002550169580000062
示例性的，可以通过离子增强化学气相沉积方法(PECVD)形成钝化层60。
请参照图1-图3，在多个栅线10和多个数据线20在基底40上的投影呈网格状的实现方式中，电极层包括投影位于每一网格内的第一电极70；在液晶显示面板中，液晶层背离阵列基板的一侧设置有第二电极，当第一电极70带电时，会使该第一电极70和第二电极之间形成电场，进而控制该第一电极70和第二电极之间的液晶分子偏转。
为了控制第一电极70带电，每一第一电极70对应设置有一个开关器件，开关器件包括半导体层30、栅极107以及源漏极，其中栅极107与栅线10同层设置，且与栅线10连接，源漏极与数据线20同层设置。栅极107和源漏极在基底40上的投影部分重叠；半导体层30设置在栅极107交叉覆盖的栅极绝缘层50和源漏极之间，半导体层30沿垂直于基底40方向的厚度可以为
Figure BDA0002550169580000063
进一步地，源漏极可以包括互相隔离的源极201和漏极202，源极201与数据线20连接，漏极202可以通过过孔与对应的第一电极70连接。开关器件在基底40上的投影可位于与该开关器件连接的第一电极70对应的网格内。
在上述实现方式中，栅线10包括交叉区101以及交叉区101以外的连接区102，其中交叉区101在基底40上的投影与数据线20在基底40上的投影交叉。交叉区101包括沿垂直于基底40方向依次设置的多个台阶；也就是说，沿垂直于基底40的方向上，各台阶依次层叠设置，以构成交叉区101。
进一步地，远离基底40的方向上，多个台阶在基底40上的投影面积逐渐减小；也就是说靠近基底40的台阶在基底40上的投影面积最大，随着与基底40之间距离的增加，台阶在基底40上的投影面积逐渐减小。示例性的，台阶的数量可以为两个、三个等。
这样设置，在形成覆盖第一导电层的栅极绝缘层50后，每一台阶对应的导电层上形成一个凸起；与交叉区101不设置台阶相比，减小了栅极绝缘层50上每一凸起沿垂直于基底40方向的厚度，减小段差；在形成覆盖栅极绝缘层50的第二导电层时，形成在每一凸起上的第二导电层不易发生断裂，进而避免了数据线20断裂。
值得说明的是，相邻的两个台阶中，远离基底40的台阶在基底40上的投影位于靠近基底40的台阶在基底40的投影内。
本实施例提供的阵列基板，栅线10包括交叉区101，交叉区101在基底40上的投影与数据线20在基底40上的投影交叉；交叉区101包括沿垂直于基底40方向依次设置多个台阶；在远离基底40的方向上，多个台阶在基底40上的投影面积逐渐减小；在形成栅极绝缘层50后，每一台阶对应的栅极绝缘层50上形成一个凸起；与交叉区101未设置多个台阶相比，每一台阶沿垂直于基底40方向的厚度较小，减小了每一台阶的段差，在栅极绝缘层50上形成第二导电层时，每一台阶上的第二导电层不易发生脱离，进而避免了数据线20断裂。
另一方面，本实施例提供的阵列基板，数据线20不易发生断裂，因此可以适当的增大栅线10的沿垂直于基底40方向的厚度，以减小栅线10的电阻，降低信号电阻，进而提高阵列基板的性能，提高了应用该阵列基板的液晶显示面板的显示效果；便于实现液晶显示面板的大尺寸、高刷新率和高分辨率。
本实施中，交叉区101可以包括栅线第一台阶103以及栅线第二台阶104，栅线第一台阶103靠近基底40设置；也就是说交叉区101包括两个台阶。如此设置，在避免数据线20断裂的前提下，可以简化栅极107的制作工艺，进而简化了阵列基板的制作难度。
进一步地，栅线第二台阶104在基底40上的投影位于栅线第一台阶103在基底40上的投影的中部。示例性的，在第一导电层所在的平面内，沿着垂直于栅线10延伸的方向上栅线第二台阶104位于栅线第一台阶103的中部；和/或，沿着栅线10延伸的方向上栅线第二台阶104位于栅线第一台阶103的中部。
在一些实现方式中，交叉区101沿垂直于基底40方向的厚度可以为
Figure BDA0002550169580000071
相应的栅线第一台阶103沿垂直于基底40方向的厚度为/>
Figure BDA0002550169580000072
示例性的，交叉区101沿垂直于基底40方向的厚度可以为/>
Figure BDA0002550169580000073
栅线第一台阶103沿垂直于基底40方向的厚度可以为/>
Figure BDA0002550169580000074
相应的栅线第二台阶104沿垂直于基底40方向的厚度为
Figure BDA0002550169580000081
在其他实现方式中，交叉区101沿垂直于基底40方向的厚度为
Figure BDA0002550169580000082
栅线第二台阶104沿垂直于基底40方向的厚度为/>
Figure BDA0002550169580000083
如此设置，避免了栅线第一台阶103和栅线第二台阶104的厚度过大，减小段差，在形成覆盖栅线第一台阶103和栅线第二台阶104的栅极绝缘层50后，与栅线第一台阶103和栅线第二台阶104对应的凸起沿垂直于基底40方向的厚度不会过大，进而在凸起上形成第二导电层时，凸起上的第二导电层不易脱落，进而避免了数据线20断裂。
进一步地，连接区102沿垂直于基底40方向的厚度可以与交叉区101沿垂直于基底40方向的厚度相同，或者不同。
在交叉区101包括栅线第一台阶103和栅线第二台阶104的实现方式中，在第一导电层所在的平面内，栅线第一台阶103沿垂直于栅线10延伸方向的宽度大于交叉区101外的栅线10沿垂直于栅线10延伸方向的宽度。如此设置，使得栅线第一台阶103背离基底40的一侧具有足够大的面积，在形成覆盖栅线第一台阶103和栅线第二台阶104的栅极绝缘层50后，位于栅线第一台阶103背离基底40侧面上的栅极绝缘层50面积较大，进而在形成第二导电层时，位于栅线第一台阶103对应的栅极绝缘层50上的第二导电层可以支撑位于栅线第二台阶104对应的栅极绝缘层50上的第二导电层，进一步避免形成在栅线第二台阶104对应的栅极绝缘层50上的第二导电层脱落，进一步避免数据线20断裂。
其中，在第一导电层所在的平面内，栅线第二台阶104沿垂直于栅线10延伸方向的宽度可以与交叉区101外的栅线10沿垂直于栅线10延伸方向的宽度相等，当然在一些实施例中，栅线第二台阶104沿垂直于栅线10延伸方向的宽度可以与交叉区101外的栅线10沿垂直于栅线10延伸方向的宽度不等。
示例性的，栅线第一台阶103包括沿垂直于栅线10延伸方向由栅线10一侧凸出第一凸出部，以及沿垂直于栅线10延伸方向由栅线10另一侧凸出第二凸出部；第一凸出部沿垂直于栅线10延伸方向凸出的距离可以为3μm-30μm，第二凸出部沿垂直于栅线10延伸方向凸出的距离也可以为3μm-30μm，第一凸出部和第二凸出部沿垂直于栅线10延伸方向凸出的距离可以相等，也可以不等。
进一步地，在栅线10与数据线20垂直设置实现方式中，栅线第一台阶103沿栅线10延伸方向的宽度大于数据线20沿栅线10延伸方向的宽度。如此设置，进一步增大栅线第一台阶103背离基底40的一侧的面积，进一步避免形成在栅线第二台阶104对应的栅极绝缘层50上的第二导电层脱落，进一步避免数据线20断裂。
示例性的，栅线第一台阶103沿栅线10延伸方向在数据线20在第一导电层上的投影的一侧向外延伸的距离可以不大于5μm，相同的，栅线第一台阶103沿栅线10延伸方向在数据线20在第一导电层上的投影的另一侧向外延伸的距离也可以不大于5μm。
在上述实现方式中，栅线第二台阶104沿垂直于栅线10延伸方向的宽度为3μm-30μm；如此设置，使得栅线第二台阶104具有足够大的面积，进而增大了形成在栅线第二台阶104上的栅极绝缘层50的面积，进一步避免形成在栅线第二台阶104对应的栅极绝缘层50上的第二导电层脱落，避免数据线20断裂。
本发明实施例还提供一种阵列基板制作方法，用于制作上述实施例中的阵列基板；通过本实施例中的阵列基板制作方法制作的阵列基板，在栅极绝缘层上形成第二导电层时，减小了与栅线交叉覆盖的第二导电层的段差，与栅线交叉覆盖的第二导电层不易发生脱离，进而避免了数据线断裂。
本实施例提供的阵列基板制作方法，包括：
S101、提供基底。其中基底可以包括玻璃基板、石英基板、PI基板(聚酰亚胺基板)等；本实施例对基底的材质不做限制。示例性的，可以通过蒸镀、沉积等方式形成基底。
请参照图4和图5，在形成基40后，还包括：
S102、在基底上形成第一导电层；第一导电层包括预设区。示例性的，第一导电层可以包括铜、钛、铬、钨、钼、铌等，或其合金；第一导电层，可以通沉积或者和蒸镀等方式形成。
继续参照图4，本实施例提供的阵列基板制作方法，在形成第一导电层3之后还包括：S103、在预设区上形成间隔的第一减薄区和第二减薄区。
示例性的，如图6-图8所示，可以在第一导电层3上形成第一保护层1，将第一掩膜版80覆盖在第一保护层1上，第一掩膜版80上设置有间隔的第一孔洞801和第二孔洞802，第一孔洞801和第二孔洞802正对预设区；之后进行曝光处理，使得第一孔洞801和第二孔洞802对应的第一保护层1被曝光；之后进行显影处理，由于第一孔洞801和第二孔洞802对应的第一保护层1被曝光，因此第一孔洞801和第二孔洞802对应的第一保护层1被去除。再进行显影以去除第一保护层1之后，可以通过蚀刻的方式去除第一孔洞801和第二孔洞802对应的预设区，通过控制蚀刻深度，可以在预设区内形成第一减薄区105和第二减薄区106。
在其他的实现方式中，形成第一减薄区105和第二减薄区106过程可以为：在第一导电层3上形成第一保护层，将第一掩膜版覆盖在第一保护层上，第一掩膜版上设置有间隔的第一遮光部和第二遮光部，第一遮光部和第二遮光部正对预设区；之后进行曝光处理，使得第一遮光部和第二遮光部外的第一保护层被曝光；之后进行显影处理，由于第一遮光部和第二遮光部外的第一保护层被曝光，因此第一遮光部和第二遮光部对应的未被曝光的第一保护层被去除。去除第一保护层之后，可以通过蚀刻的方式去除第一遮光部和第二遮光部对应的预设区，通过控制蚀刻深度，可以在预设区内形成第一减薄区105和第二减薄区106。
继续参照图4，在形成第一减薄区105和第二减薄区106之后：S104、去除第一减薄区和第二减薄区外的预设区，以形成交叉区；交叉区包括位于第一减薄区和第二减薄区朝向基底一侧的栅线第一台阶、以及位于所述第一减薄区和所述第二减薄区之间的栅线第二台阶。如此设置，栅线第二台阶位于栅线第一台阶背离基底40的一侧，并且栅线第二台阶在基底40上的投影面积小于栅线第一台阶在基底40上的投影面积。值得说明的是，在去除第一减薄区和第二减薄区外的预设区之前，需要去除第一保护层1。
请参照图9-图11，示例性的，可以在第一导电层3、以及第一减薄区105和第二减薄区106上形成第二保护层2，之后将第二掩膜版90覆盖在第二保护层2上，第二掩膜版90上具有遮挡部；之后对第二掩膜版90进行曝光，以使遮挡部外的第二保护层2被曝光；之后进行显影处理，由于遮挡部外的第二保护层2被曝光，因此被曝光的第二保护层2被去除，进而暴露出部分预设区；之后对暴露出的预设区进行蚀刻，以形成栅线第一台阶103和栅线第二台阶104。
在其他实现方式中，形成栅线第一台阶103和栅线第二台阶104的过程还可以为：在第一导电层3、以及第一减薄区105和第二减薄区106上形成第二保护层，之后将第二掩膜版覆盖在第二保护层上，第二掩膜版上具有第三通孔，第三通孔正对第一减薄区和第二减薄区；之后对第二掩膜版进行曝光，以使第三通孔正对的第二保护层被曝光；之后进行显影处理，由于第三通孔正对的第二保护层被曝光，因此未被曝光的第二保护层被蚀去除，进而暴露出部分预设区；之后对暴露出的预设区进行蚀刻，以形成栅线第一台阶103和栅线第二台阶104。
示例性的，第一保护层1和第二保护层2可以均为光刻胶。
在上述实现方式中，在形成栅线第一台阶103和栅线第二台阶104的同时，还可以形成栅线、以及与栅线连接的栅极。
继续参照图4，本实施例提供的阵列基板，在形成栅线第一台阶103和栅线第二台阶104后还包括：S105、在第一导电层背离基底的一侧形成第二导电层，去除部分第二导电层，形成数据线；数据线在基底上的投影与交叉区在基底上的投影交叉。
示例性的，可以通过涂光刻胶、掩膜版遮挡、曝光、显影、刻蚀、剥离等工艺形成数据线。
其中，第二导电层可以包括铜、钛、铬、钨、钼、铌等，或其合金，当然第二导电层还可以包括氧化铟锡等非金属导电材质。示例性的，可以通过蒸镀或者沉积等方式形成第二导电层；通过蚀刻的方式去除部分第二导电层，以形成数据线20。
继续参照图12和图13，本实施例提供的阵列基板制作方法，在形成所述第二导电层之前还包括在第一导电层3上通过等离子体增强化学气相沉积方法形成栅极绝缘层50，之后再通过成膜、涂胶、掩膜版遮挡、曝光、显影、刻蚀、剥离工艺形成半导体层30。在形成所述第二导电层之后还包括在第二导电层上通过等离子体增强化学气相沉积方法形成钝化层60，再通过通过涂胶、掩膜版遮挡、曝光、显影、刻蚀、剥离工艺形成过孔，之后在钝化层上沉积透明电极层，再通过通过涂胶、掩膜版遮挡、曝光、显影、刻蚀、剥离工艺形成第一电极。
本实施例中，栅线和数据线20均可以为多个，多个栅线和多个数据线20在基底40上的投影呈网格状，电极层包括投影位于每一网格内的第一电极70；在液晶显示面板中，液晶层背离阵列基板的一侧设置有第二电极，当第一电极70带电时，会使该第一电极70和第二电极之间形成电场，进而控制该第一电极70和第二电极之间的液晶分子偏转。
本实施例中，在形成数据线20的同时，形成源漏极；其中，半导体层30、栅极107以及源漏极构成开关器件，栅极107和源漏极在基底40上的投影部分重叠；半导体层30设置在栅极107对应的栅极绝缘层50和源漏极之间。
进一步地，源漏极可以包括互相隔离的源极201和漏极202，源极201与数据线20连接，漏极202可以通过过孔与对应的第一电极70连接。开关器件在基底40上的投影可位于与该开关器件连接的第一电极70对应的网格内。示例性的，在形成电极层之前，可以形成贯穿至漏极202的孔洞，之后形成电极层；形成电极层的同时，部分材质填充在孔洞内，以形成连接电极层和漏极202的过孔。
本实施例提供的阵列基板制作方法，栅线包括交叉区101，交叉区101在基底40上的投影与数据线20在基底40上的投影交叉；交叉区101包括沿垂直于基底40方向依次设置栅线第一台阶103和栅线第二台阶104；栅线第一台阶103靠近基底40设置，并且栅线第一台阶103在基底40上的投影面积大于栅线第二台阶104在基底40上的投影面积；在形成栅极绝缘层50后，栅线第一台阶103和栅线第二台阶104对应的栅极绝缘层50上均形成有凸起；与交叉区101未设置台阶相比，栅线第一台阶103和栅线第二台阶104沿垂直于基底40方向的厚度较小，减小了段差，在栅极绝缘层50上形成第二导电层时，栅线第一台阶103和栅线第二台阶104上的第二导电层不易发生脱离，进而避免了数据线20断裂。
在本发明中，除非另有明确的规定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸的连接，或一体成型，可以是机械连接，也可以是电连接或者彼此可通讯；可以是直接相连，也可以通过中间媒体间接连接，可以是两个元件内部的连通或者两个元件的互相作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (4)

1.一种阵列基板，其特征在于，包括：基底、第一导电层以及第二导电层，所述第一导电层位于所述第二导电层和所述基底之间，所述第一导电层包括栅线，所述第二导电层包括数据线；
所述栅线包括交叉区，所述交叉区在所述基底上投影与所述数据线在所述基底上的投影交叉，所述交叉区包括沿垂直于所述基底方向依次设置多个台阶；在远离所述基底的方向上，所述多个台阶在所述基底上的投影面积逐渐减小；
所述交叉区包括栅线第一台阶和栅线第二台阶，所述栅线第一台阶靠近所述基底设置；
所述交叉区沿垂直于所述基底方向的厚度为
Figure FDA0003927534870000011
所述栅线第一台阶沿垂直于所述基底方向的厚度为/>
Figure FDA0003927534870000012
所述栅线第二台阶沿垂直于所述基底方向的厚度为/>
Figure FDA0003927534870000013
所述栅线第二台阶沿垂直于所述栅线延伸方向的宽度为3μm-30μm；
所述第一导电层背离所述基底的一侧设置有栅极绝缘层，所述栅极绝缘层远离所述第一导电层一侧的凸起上形成所述第二导电层；
在所述第一导电层所在的平面内，所述栅线第一台阶沿垂直于所述栅线延伸方向的宽度大于所述交叉区外的所述栅线沿垂直于所述栅线延伸方向的宽度；
所述栅线与所述数据线垂直设置，所述栅线第一台阶沿所述栅线延伸方向的宽度大于所述数据线沿所述栅线延伸方向的宽度；
所述栅线第一台阶与所述栅线第二台阶由相同材料构成。
2.根据权利要求1所述的阵列基板，其特征在于，所述栅线第二台阶在所述基底上的投影位于所述栅线第一台阶在所述基底上的投影的中部。
3.一种阵列基板制作方法，其特征在于，
提供基底；
在所述基底上形成第一导电层；所述第一导电层包括预设区；
在所述预设区上形成间隔的第一减薄区和第二减薄区；
在所述第一导电层上形成第一保护层，将第一掩膜版覆盖在所述第一保护层上，所述第一掩膜版上设置有间隔的第一孔洞和第二孔洞，所述第一孔洞和所述第二孔洞正对所述预设区；
去除所述第一减薄区和所述第二减薄区外的所述预设区，以形成交叉区；所述交叉区包括位于所述第一减薄区和所述第二减薄区朝向所述基底一侧的栅线第一台阶、以及位于所述第一减薄区和所述第二减薄区之间的栅线第二台阶；
在所述第一导电层、以及所述第一减薄区和所述第二减薄区上形成第二保护层，之后将第二掩膜版覆盖在所述第二保护层上，所述第二掩膜版上具有遮挡部；之后对所述第二掩膜版进行曝光，以使所述遮挡部外的所述第二保护层被曝光；之后进行显影处理，被曝光的所述第二保护层被去除，进而暴露出部分所述预设区；之后对暴露出的所述预设区进行蚀刻，以形成所述栅线第一台阶和所述栅线第二台阶；
在所述第一导电层背离所述基底的一侧形成第二导电层，去除部分所述第二导电层，形成数据线；所述数据线在所述基底上的投影与所述交叉区在所述基底上的投影交叉；
所述栅线第一台阶靠近所述基底设置；所述交叉区沿垂直于所述基底方向的厚度为
Figure FDA0003927534870000021
所述栅线第一台阶沿垂直于所述基底方向的厚度为/>
Figure FDA0003927534870000022
所述栅线第二台阶沿垂直于所述基底方向的厚度为/>
Figure FDA0003927534870000023
所述栅线第二台阶沿垂直于所述栅线延伸方向的宽度为3μm-30μm；
在所述第一导电层所在的平面内，所述栅线第一台阶沿垂直于所述栅线延伸方向的宽度大于所述交叉区外的所述栅线沿垂直于所述栅线延伸方向的宽度；
所述栅线与所述数据线垂直设置，所述栅线第一台阶沿所述栅线延伸方向的宽度大于所述数据线沿所述栅线延伸方向的宽度；
所述栅线第一台阶与所述栅线第二台阶由相同材料构成。
4.根据权利要求3所述的阵列基板制作方法，其特征在于，在形成所述第二导电层之前包括：
在所述第一导电层上形成栅极绝缘层。
CN202010572550.6A 2020-06-22 2020-06-22 阵列基板及阵列基板制作方法 Active CN111697008B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010572550.6A CN111697008B (zh) 2020-06-22 2020-06-22 阵列基板及阵列基板制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010572550.6A CN111697008B (zh) 2020-06-22 2020-06-22 阵列基板及阵列基板制作方法

Publications (2)

Publication Number Publication Date
CN111697008A CN111697008A (zh) 2020-09-22
CN111697008B true CN111697008B (zh) 2023-07-14

Family

ID=72482767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010572550.6A Active CN111697008B (zh) 2020-06-22 2020-06-22 阵列基板及阵列基板制作方法

Country Status (1)

Country Link
CN (1) CN111697008B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512271B1 (en) * 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
KR100356452B1 (ko) * 1998-10-02 2002-10-18 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치 및 그 제조 방법
JP2002190598A (ja) * 2000-12-20 2002-07-05 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板およびその製造方法
US6960517B2 (en) * 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
KR101234138B1 (ko) * 2006-05-18 2013-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP5525773B2 (ja) * 2009-07-23 2014-06-18 三菱電機株式会社 Ｔｆｔ基板及びその製造方法
CN102033370B (zh) * 2009-09-25 2014-05-28 北京京东方光电科技有限公司 液晶显示基板及其制造方法
KR20110111809A (ko) * 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
WO2012133157A1 (ja) * 2011-03-30 2012-10-04 シャープ株式会社 液晶パネル用アレイ基板および液晶パネル
CN103199060B (zh) * 2013-02-17 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法及显示装置
CN103488007B (zh) * 2013-09-30 2015-12-09 合肥京东方光电科技有限公司 阵列基板及其制造方法、显示装置
CN104078470B (zh) * 2014-06-18 2017-02-15 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104393019B (zh) * 2014-11-07 2017-11-10 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置
CN104810376A (zh) * 2015-04-29 2015-07-29 京东方科技集团股份有限公司 像素单元、阵列基板及其制作方法、显示面板及显示装置
CN104934110A (zh) * 2015-06-26 2015-09-23 合肥京东方光电科技有限公司 导电结构及其制作方法、阵列基板、显示装置
CN105514125B (zh) * 2016-02-02 2019-07-12 京东方科技集团股份有限公司 一种阵列基板、其制备方法及显示面板
CN105702687A (zh) * 2016-04-13 2016-06-22 武汉华星光电技术有限公司 Tft基板及其制作方法
KR101979068B1 (ko) * 2016-11-14 2019-05-15 한국과학기술원 계단 형상의 표면을 갖는 마스터 몰드 및 그 제작 방법
CN110518024B (zh) * 2019-10-11 2022-05-20 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512271B1 (en) * 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN111697008A (zh) 2020-09-22

Similar Documents

Publication Publication Date Title
EP2565917B1 (en) Manufacturing method for array substrate with fringe field switching type thin film transistor liquid crystal display
CN109671726B (zh) 阵列基板及其制造方法、显示面板、显示装置
US8497966B2 (en) FFS type TFT-LCD array substrate and manufacturing method thereof
CN100576550C (zh) 薄膜晶体管阵列基板及其制造方法
KR101154488B1 (ko) Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조방법
US8692258B2 (en) Array substrate of TFT-LCD including a black matrix and method for manufacturing the same
US8842231B2 (en) Array substrate and manufacturing method thereof
US7629189B2 (en) Liquid crystal display device and method for fabricating the same
CN106932990B (zh) 显示面板、显示装置及显示面板的制作方法
US8426259B2 (en) Array substrate and method for manufacturing the same
US20120182490A1 (en) Array substrate and method for manufacturing the same
JP5250738B2 (ja) 表示装置、その製造方法、及びその製造方法で使用されるマスク
WO2018157573A1 (zh) 一种闸电极结构及其制造方法和显示装置
CN105957867A (zh) 阵列基板母板及其制作方法、显示装置
WO2020062483A1 (zh) 薄膜晶体管阵列基板及其制造方法、显示面板
WO2018196403A1 (zh) 阵列基板及其制作方法、显示装置
CN109613772B (zh) 显示基板及其制造方法、修复方法、显示装置
JP2010102220A (ja) 液晶装置の製造方法および液晶装置
WO2020082459A1 (zh) 一种显示面板的制作方法和显示面板
JP2002250934A (ja) 液晶用マトリクス基板の製造方法
CN111697008B (zh) 阵列基板及阵列基板制作方法
CN106206428A (zh) 阵列基板及其制作方法、显示面板
KR100865258B1 (ko) 액정표시장치용 어레이 기판 제조방법
JP2002287159A (ja) 液晶表示装置用基板及びその製造方法
JP6621188B2 (ja) アレイ基板及びその製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No. 1778, Qinglan Road, Huangjia Street, Shuangliu District, Chengdu, Sichuan 610200

Applicant after: Chengdu BOE Display Technology Co.,Ltd.

Address before: No. 1778, Qinglan Road, Gongxing street, Shuangliu District, Chengdu, Sichuan 610200

Applicant before: CHENGDU ZHONGDIAN PANDA DISPLAY TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant