KR101154488B1 - Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시형태는 TFT-LCD 어레이 기판의 제조방법을 제공한다. 이 제조방법은, 투명 기판에 있어서 투명 도전 박막, 소스 드레인 금속 박막 및 도프 반도체 박막을 순서대로 퇴적하고, 제1 패턴 공정에 의해 상기 소스 전극과 드레인 전극 상에 보류하는 도프 반도체층, 박막 트랜지스터의 소스 전극 및 드레인 전극, 데이터 라인, 화소 전극을 형성하는 단계 1; 단계 1을 거친 투명 기판의 전체에 있어서 반도체 박막을 퇴적하고, 제2 패턴 공정에 의해 박막 트랜지스터의 채널을 구비하는 반도체층의 패턴을 형성하는 단계 2; 단계 2를 거친 투명 기판의 전체에 있어서 절연 박막과 게이트 금속 박막을 퇴적하고, 제3 패턴 공정에 의해 게이트 라인과 박막 트랜지스터의 게이트 전극을 구비하는 패턴을 형성하며, 상기 게이트 전극은 상기 박막 트랜지스터의 채널 상에 위치시키는 단계 3;을 포함한다.

Description

ＴＦＴ-ＬＣＤ 어레이 기판 및 그 제조방법{TFT-LCD array substrate and manufacturing method thereof}
본 발명은 TFT-LCD 어레이 기판 및 그 제조방법에 관한 것이다.
박막 트랜지스터 액정 디스플레이(Thin Film Transistor Liquid Crystal Display, TFT-LCD라고 약칭함)는, 주요한 플랫 패널 디스플레이(Flat Panel Display, FPD라고 약칭함)이다.
도 1은 종래의 TFT-LCD 어레이 기판의 평면 개략도이다. 도 1에 도시된 바와 같이, 종래의 어레이 기판(Array Substrate)은 게이트 라인(1), 데이터 라인(2), 박막 트랜지스터(Thin Film Transistor, TFT라고 약칭함)(3), 화소 전극(4)을 구비한다. 게이트 라인(1)은 투명 기판(11) 상에 가로방향으로 설치되고, 데이터 라인(2)은 투명 기판(11) 상에 세로방향으로 설치되며, 게이트 라인(1)과 데이터 라인(2)이 교차하는 곳에 TFT(3)가 설치되어 있다. TFT(3)는 액티브 스위치 소자이다.
도 2는 도 1의 A-A선에 따른 단면도이다. 도 2에 도시된 바와 같이, 종래의 어레이 기판은 게이트 전극(12), 게이트 절연층(13), 반도체층(14), 도프 반도체층(15), 소스 전극(16), 드레인 전극(17), 패시베이션층(18)을 구비한다. 상기 구조는 전부 투명 기판(11) 상에 설치되어 있다. 게이트 전극(12)과 게이트 라인(1)은 일체로 형성되고, 소스 전극(16)과 데이터 라인(2)은 일체로 형성되며, 드레인 전극(17)과 화소 전극(4)은 보통 패시베이션층 비어 홀(via hole)에 의해 접속되어 있다. 게이트 라인(1)에 도통 신호를 입력한 경우에, 액티브층(반도체층(14)과 도프 반도체층(15)을 구비함)이 도전되고, 데이터 라인(2)의 데이터 신호는 소스 전극(16)에서 TFT채널(channel)(19)을 거쳐 드레인 전극(17)에 이르고, 마지막으로 화소 전극(4)에 입력된다. 화소 전극(4)은, 신호를 수신한 후에 공통 전극(TFT-LCD의 종류에 따라 어레이 기판 또는 컬러 막 기판 상에 설치할 수 있음, 도시생략)과 함께 액정의 회전을 구동하는 데에 이용되는 전계를 형성하고 있다.
현재, TFT-LCD 어레이 기판은 수회의 패턴 공정을 통해 구조 패턴을 형성하여 제작되어 있다. 매회의 패턴 공정에서는, 각각 포토레지스트의 도포, 포토레지스트의 노광 및 현상, 에칭, 포토레지스트의 제거 등의 단계를 포함한다. 에칭 공정은 건식 에칭 또는 습식 에칭을 포함한다. 그 때문에, 패턴 공정의 횟수에 따라 TFT-LCD 어레이 기판의 제조의 번거로움을 판정할 수 있고, 패턴 공정의 횟수를 감소시키는 것은 제조비용의 저감을 의미한다.
패턴 공정의 횟수를 감소시키기 위해, 종래 기술에 있어서, 통상적으로 듀얼톤 마스크 및 리프트 오프(lifting-off)를 조합한 공정이 채용된다. 듀얼 톤 마스크의 원리로서, 마스크에 대하여 광의 투과율을 제어하는 것에 의해 선택적으로 포토레지스트의 두께를 제어하고, 그리하여 포토레지스트가 도포된 영역에 대하여 멀티 스텝의 노광 및 에칭을 행한다.
예를 들어, 듀얼 톤 마스크 및 리프트 오프를 조합한 공정에 의해 화소전극을 형성하는 경우, 나중의 리프트 오프 공정을 실행 가능하게 하도록, 투명 도전층을 퇴적하고, 화소 전극의 패턴을 형성하고 있는 주연부분에 단층을 형성한다. 패시베이션층을 에칭(etch)할 때, 포토레지스트(Photo resist, PR이라고 약칭함)를 언더컷(under cut)으로 형성할 수 있다. 언더컷이란, 내측으로 기울어지는 경사변을 가리킨다. 언더컷을 형성한 후에, 언더컷 상에 퇴적한 투명 도전층은 언더컷에서 단층을 형성하고, 포토레지스트의 언더컷 부분을 노출하고 있다. 그 때, 언더컷 부분으로부터 포토레지스트를 박리하면서 포토레지스트의 상면의 투명 도전층을 함께 박리함으로써, 화소 전극 패턴을 얻는다. 이 방법은 리프트 오프 공정이라고 한다.
그러나, 제2 절연층을 에칭하여 포토레지스트의 언더컷을 형성한 후, 포토레지스트의 애싱(ashing) 공정을 실행할 필요가 있으므로, 포토레지스트의 언더컷을 유지하기 어렵다. 또한, 언더컷의 형성 정도가 다른 문제도 있다. 즉, 언더컷이 내측으로 기울어지는 정도가 다르다. 이들에 의해, 리프트 오프 공정시에 불량이 발생할 확률이 높아지고, 수율이 저감된다. 또한, 포토레지스트를 애싱했을 때에 투명 도전층을 오염시켜 높은 불량률을 가져오고, 이에 대응한 번거로운 처리공정도 가져온다.
본 발명의 일 실시형태는 TFT-LCD 어레이 기판의 제조방법을 제공한다. 상기 어레이 기판은 게이트 전극 영역, 데이터 라인 영역, 반도체층 영역, 소스 전극 영역, 드레인 전극 영역, 게이트 라인 영역 및 화소 전극 영역을 구비하고, 이 제조방법은,
투명 기판에 있어서 투명 도전 박막, 소스 드레인 금속 박막 및 도프 반도체 박막을 순서대로 퇴적하고, 제1 패턴 공정에 의해 상기 소스 전극과 드레인 전극 상에 보류하는 도프 반도체층, 박막 트랜지스터의 소스 전극 및 드레인 전극, 데이터 라인, 화소 전극을 형성하는 단계 1;
단계 1을 거친 투명 기판의 전체에 있어서 반도체 박막을 퇴적하고, 제2 패턴 공정에 의해 박막 트랜지스터의 채널을 구비하는 반도체층의 패턴을 형성하는 단계 2;
단계 2를 거친 투명 기판의 전체에 있어서 절연 박막과 게이트 금속 박막을 퇴적하고, 제3 패턴 공정에 의해 게이트 라인과 박막 트랜지스터의 게이트 전극을 구비하는 패턴을 형성하며, 상기 게이트 전극은 상기 박막 트랜지스터의 채널 상에 위치시키는 단계 3;을 포함한다.
본 발명의 다른 실시형태는 상기 제조방법에 의해 얻는 TFT-LCD 어레이 기판을 제공한다.
도 1은 종래의 TFT-LCD 어레이 기판의 평면 개략도이다.
도 2는 도 1의 A-A선에 따른 단면도이다.
도 3은 본 발명의 실시형태에 관한 TFT-LCD 어레이 기판의 평면도이다.
도 4는 도 3의 A1-A1선에 따른 단면도이다.
도 5는 투명 기판에 투명 도전 박막, 소스 드레인 금속 박막 및 도프 반도체 박막을 퇴적한 후의 단면도이다.
도 6은 도 5의 구조에 포토레지스트를 도포한 후에, 포토레지스트에 대해 노광 및 현상 처리를 행한 후의 단면도이다.
도 7은 도 6의 구조에 대해 제1 에칭 공정을 행한 후의 단면도이다.
도 8은 도 7에서의 포토레지스트에 대해 애싱 공정을 행한 후의 단면도이다.
도 9는 도 8의 구조에 대해 제2 에칭 공정을 행한 후의 단면도이다.
도 10은 도 9의 구조에 잔류한 포토레지스트를 제거한 후의 단면도이다.
도 11은 도 10의 구조에 반도체 박막을 퇴적한 후의 단면도이다.
도 12는 도 11의 구조에 포토레지스트를 도포한 후의 단면도이다.
도 13은 도 12의 구조에 대해 에칭 공정을 행한 후의 단면도이다.
도 14는 도 13의 구조에 절연 박막을 퇴적한 후의 단면도이다.
도 15는 도 14의 구조에 게이트 금속 박막을 퇴적한 후의 단면도이다.
도 16은 도 15의 구조에 포토레지스트를 도포한 후의 단면도이다.
도 17은 도 16의 구조에 대해 에칭 공정을 행한 후의 단면도이다.
도 18은 도 17에서의 포토레지스트를 제거한 후의 단면도이다.
이하, 도면과 실시형태를 통해 본 발명의 실시형태의 기술안을 더 상세하게 설명한다.
설명할 필요가 있는 것은,
1. 본 발명의 실시형태에 기재한, 예를 들어 「X가 Y 상에 설치된다」고 기재되는 경우, 이 「상」은 X와 Y가 접촉하는 경우, X가 Y보다 상방에 위치하여 접촉하지 않는 경우 모두 포함된다는 의미를 갖고 있다. 본 발명의 실시형태에서의 도면에 도시된 바와 같이, 투명 기판을 최하방에 설치되도록 규정한다.
2. 본 발명의 실시형태에 기재된 패턴 공정이란, 포토레지스트의 도포, 포토레지스트의 노광과 현상, 에칭, 포토레지스트의 제거 등의 공정을 포함하고, 포토레지스트는 포지티브 포토레지스트를 예로 한다.
3. 본 발명의 실시형태에 기재된 「어떤 영역」이란, 어떤 패턴이 투명 기판 상에 상방에서 하방까지 수직적으로 투영하는 영역, 즉 이 영역이 있는 패턴과 같은 형상을 갖는 것이다. 예를 들면, 게이트 라인 영역은, 즉 게이트 라인의 패턴이 투명 기판에 투영한 영역, 투명 기판 상에 게이트 라인 패턴을 설치하고자 하는 영역이기도 하다고 이해할 수 있다.
도 3은 본 발명의 실시형태에 관한 TFT-LCD 어레이 기판의 평면도로서, 하나의 화소 유닛의 구조를 도시한다. 도 3에 도시된 바와 같이, 본 실시형태의 TFT-LCD 어레이 기판은 주로 게이트 라인(1'), 데이터 라인(2'), TFT(3'), 화소 전극(4')을 구비하고, 서로 수직인 게이트 라인(1')과 데이터 라인(2')은 화소 유닛을 규정하며, TFT(3')와 화소 전극(4')은 화소 유닛 내에 형성된다. 게이트 라인(1')은 TFT(3')에 온 신호를 제공하는 데에 이용되고, 데이터 라인(2')은 화소 전극(4')에 데이터 신호를 제공하는 데에 이용된다. TFT(3')는 액티브 스위치 소자이다.
도 4는 도 3에서의 A1-A1선에 따른 단면도로서, TFT의 구조를 도시한다. 도 4에 도시된 바와 같이, 본 발명의 실시형태의 TFT는 투명 기판(21), 제1 투명 도전부(41), 제2 투명 도전부(42), 소스 전극(26), 드레인 전극(27), 도프 반도체층(25), 반도체층(24), 게이트 절연층(23) 및 게이트 전극(22)을 구비한다. 제1 투명 도전부(41)는 소스 전극 영역(260) 상에 설치되고, 또한 제1 투명 도전부(41)는 화소 전극(4')에 접속되지 않는다. 제1 투명 도전부(41) 상에 소스 전극(26)이 설치된다. 제2 투명 도전부(42)는 드레인 전극 영역(270)에 설치되고, 또한 제2 투명 도전부(42)와 화소 전극(4')은 일체로 형성되어 있다. 제2 투명 도전부(42) 상에 드레인 전극(27)이 설치된다. 소스 전극(26)과 드레인 전극(27) 상에 각각 도프 반도체층(25)이 설치되고, 소스 전극(26)과 드레인 전극(27) 사이에 TFT채널 영역이 설치되어 있다. 도프 반도체층(25) 상에 반도체층(24)이 설치되고, 반도체층(24)이 TFT채널 영역(290) 상에도 설치되어 TFT채널(29)이 형성되어 있다. 게이트 절연층(23)은 상기 구조 패턴 상에 설치되면서 투명 기판(21)의 전체를 덮고 있다. 게이트 절연층(23) 상에 게이트 전극(22)이 설치되고, 게이트 전극(22)은 TFT채널 영역의 상방에 위치하면서 게이트 라인(1')에 접속되어 있다.
본 발명의 실시형태의 상기 기술안은, 톱 게이트 전극 구조이고, 3회의 패턴 공정에 의해 제작할 수 있으며, 공정의 단계가 간단하고, 공정이 걸리는 시간이 짧으며, 생산 효율이 높고, 생산 비용이 낮은 등의 장점을 가진다. 또한, 종래의 3회의 패턴 공정에 의해 어레이 기판을 제조하는 방법과 비교하여 본 발명의 실시형태는 박리(lift off) 공정을 필요로 하지 않으므로, 공정의 어려움을 크게 간단화하여 제품의 수율을 향상시킨다.
도 5 내지 도 18은, 본 발명의 실시형태의 TFT-LCD 어레이 기판의 제조 프로세스를 순서대로 설명한다.
도 5는 투명 기판 상에 투명 도전 박막, 소스 드레인 금속 박막 및 도프 반도체 박막을 퇴적한 후의 단면도이다. 도 5에 도시된 바와 같이, 우선, 플라즈마 강화 화학 기상 퇴적법(PECVD), 자기 스퍼터법, 열 증발법 또는 다른 성막 방법에 의해 투명 기판(21)(유리 기판 또는 석영 기판) 상에 투명 도전 박막(100), 소스 드레인 금속 박막(200) 및 도프 반도체 박막(300)을 순서대로 퇴적한다. 소스 드레인 금속 박막(200)은 몰리브덴, 알루미늄, 알루미늄 네오디뮴 합금, 텅스텐, 크로뮴, 구리 등의 금속으로 이루어지는 단층 박막이기도 하고, 상기 금속을 임의로 조합하여 복수층에 퇴적하여 형성된 복수층 박막이어도 된다. 투명 도전 박막(100)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이어도 된다.
도 6은, 도 5의 구조에 포토레지스트를 도포한 후, 포토레지스트에 대해 노광 및 현상 처리를 행한 후의 단면도이다. 도 6에 도시된 바와 같이, 데이터 라인 영역(도시생략), 소스 전극 영역(260) 및 드레인 전극 영역(270)의 포토레지스트(1000)가 제1 두께(H), 화소 전극 영역(40)의 포토레지스트(1000)가 제2 두께(h)를 갖도록 도프 반도체 박막(300) 상에 포토레지스트(1000)를 1층 도포하고, 듀얼 톤(dual tone) 마스크(하프톤 마스크 또는 그레이톤 마스크)에 의해 포토레지스트(1000)에 대해 노광 및 현상 처리를 한다. 상기 제1 두께(H)는 제2 두께(h)보다도 두껍고, 다른 영역에 포토레지스트가 존재하지 않는다.
도 7은 도 6의 구조에 대해 제1 에칭 공정을 행한 후의 단면도이다. 도 7에 도시된 바와 같이, 형성된 포토레지스트 패턴을 에칭 마스크로 하고, 제1 에칭 공정에 의해 화소 전극 영역(40), 데이터 라인 영역, 소스 전극 영역(260) 및 드레인 전극 영역(270) 이외의 다른 영역의 도프 반도체 박막(300), 소스 드레인 금속 박막(200)과 투명 도전 박막(100)을 완전히 에칭하여 제거하며, 즉 포토레지스트(1000)로 덮이지 않는 다른 영역의 도프 반도체 박막(300), 소스 드레인 금속 박막(200)과 투명 도전 박막(100)을 에칭하여 제거한다. 구체적으로는 예를 들어, SF6, HCl, Cl2, He 의 혼합 기체에 의해 도프 반도체 박막(300)(n+a-Si:H)을 에칭하여 인산과 질산의 혼합물로 제작된 에칭제에 의해 소스 드레인 금속 박막(200)을 에칭하고, 황산 또는 과산화물 등의 에칭제에 의해 투명 도전 박막(100)(ITO 또는 IZO)을 에칭한다.
여기서, 건식 에칭 가능한 Mo 또는 Mo/Al/Mo를 소스 드레인 금속 박막(200)으로 했을 때에, 도프 반도체 박막(300)과 소스 드레인 금속 박막(200)에 대해 연속적인 건식 에칭을 행할 수도 있다. 예를 들면, 건식 에칭을 2회 연속적으로 행해도 되고, 건식 에칭에 이어서 습식 에칭을 행해도 된다. 이러한 에칭 방법은 소스 드레인 금속 박막의 종류에 따라 변경할 수 있다.
도 8은 도 7에서의 포토레지스트에 대해 애싱 공정을 행한 후의 단면도이다. 도 8에 도시된 바와 같이, 포토레지스트의 애싱 공정에 의해 제2 두께(h) 정도의 포토레지스트(1000)를 제거하여 화소 전극 영역(40)의 도프 반도체 박막(300)을 노출하고, 다른 포토레지스트(1000)도 상응하여 제2 두께(h) 정도 얇아진다.
도 9는 도 8의 구조에 대해 제2 에칭 공정을 행한 후의 단면도이다. 도 9에 도시된 바와 같이, 제2 에칭 공정에 의해 화소 전극 영역(40)의 도프 반도체 박막(300)과 소스 드레인 금속 박막(200)을 완전히 에칭하여 제거하고, 제1 투명 도전부(41), 제2 투명 도전부(42), 화소 전극(4'), 소스 전극(26), 드레인 전극(27) 및 도프 반도체층(25)을 형성하고 있다.
도 10은 도 9의 구조에 잔류한 포토레지스트를 제거한 후의 단면도이다.
여기까지, 도 5 내지 도 10에 도시한 공정에 의해 제1 패턴 공정을 완성하고 있다.
도 11은 도 10의 구조에 반도체 박막을 퇴적한 후의 단면도이다. PECVD 또는 다른 성막 방법에 의해 반도체 박막(400)을 한 층 퇴적한다. 퇴적 후, 데이터 라인 영역, 소스 전극 영역(260) 및 드레인 전극 영역(270)에 있어서 반도체 박막(400)이 도프 반도체층(25) 상에 퇴적하고, 화소 전극 영역(40)에 있어서 반도체 박막(400)이 화소 전극(40) 상에 퇴적하며, 다른 영역(TFT채널 영역(290)을 구비함)에 있어서 반도체 박막(400)이 투명 기판(21) 상에 퇴적하고 있다.
도 12는 도 11의 구조에 포토레지스트를 도포한 후의 단면도이다. 다른 영역에 포토레지스트가 잔류하지 않고 포토레지스트(2000)가 반도체 영역(240) 상을 덮도록, 우선 반도체 박막(400) 상에 포토레지스트(2000)를 도포하고, 다음에 통상의 마스크에 의해 포토레지스트(2000)에 대해 노광 및 현상 처리를 한다. 도 12에 도시된 바와 같이, 반도체 영역(240)은 TFT채널 영역(290) 및 전부 또는 일부의 소스 전극 영역(260)과 드레인 전극 영역(270)을 구비한다.
도 13은 도 12의 구조에 대해 에칭 공정을 행한 후의 단면도이다. 도 13에 도시된 바와 같이, 에칭제에 의해 포토레지스트가 덮지 않은 반도체 박막(400)을 에칭하여 제거하고, 반도체층(24)의 패턴을 형성하고 있다. 도 11에서, 반도체층(24)은 TFT채널 영역(290) 및 일부의 소스 전극 영역(260)과 드레인 전극 영역(270) 상에 형성되어 있다. TFT채널 영역(290) 상에 위치하는 반도체층(24)에 TFT채널(29)이 형성되어 있다. 그 후, 도 12에 도시된 잔류한 포토레지스트를 제거하고 있다.
여기까지, 도 11 내지 도 13에 도시된 공정에 의해 제2 패턴 공정을 완성하고 있다.
도 14는 도 13의 구조에 절연 박막을 퇴적한 후의 단면도이다. 도 14에 도시된 바와 같이, 투명 기판(21)의 전체에 PECVD 또는 다른 성막 방법에 의해 절연 박막을 한 층 퇴적하여 게이트 절연층(23)을 형성하고 있다. 절연 박막은 SiNx, SiOx 또는 SiOxNy로 이루어지는 단층 박막이거나 또는 상기 재료를 복수층 퇴적하여 형성된 복수층 박막이기도 하다.
도 15는 도 14의 구조에 게이트 금속 박막을 퇴적한 후의 단면도이다. 도 15에 도시된 바와 같이, 자기 스퍼터법, 열 증발법 또는 다른 성막 방법에 의해 게이트 금속 박막(500)을 한 층 퇴적하고 있다. 게이트 금속 박막(500)은 몰리브덴, 알루미늄, 알루미늄 네오디뮴 합금, 텅스텐, 크로뮴, 구리 등의 금속으로 이루어진 단층 박막이어도 되고, 상기 금속을 임의로 조합하여 복수층에 퇴적하여 형성된 복수층 박막이어도 된다.
도 16은 도 15의 구조에 포토레지스트를 도포한 후의 단면도이다. 도 16에 도시된 바와 같이, 다른 영역에 포토레지스트가 잔류하지 않고 포토레지스트(3000)가 게이트 라인 영역(도시생략) 및 게이트 전극 영역(220)을 덮도록, 우선 게이트 금속 박막(500) 상에 포토레지스트(3000)를 도포하고, 다음에 통상의 마스크에 의해 포토레지스트(3000)에 대해 노광 및 현상 처리를 한다. 게이트 전극 영역(220)은 전부의 TFT채널 영역(290) 및 전부 또는 일부의 소스 전극 영역(260)과 드레인 전극 영역(270)을 구비한다.
도 17은 도 16의 구조에 대해 에칭 공정을 행한 후의 단면도이다. 도 17에 도시된 바와 같이, 에칭제에 의해 포토레지스트(3000)가 덮지 않은 게이트 금속 박막(500)을 에칭하여 제거하고, 게이트 전극(22) 및 게이트 라인의 패턴을 형성하고 있다.
도 18은 도 17에서의 포토레지스트를 제거한 후의 단면도이다.
여기까지, 도 14 내지 도 18에 도시된 공정에 의해 제3 패턴 공정을 완성하여 본 발명의 실시형태의 TFT-LCD 어레이 기판을 얻는다.
본 발명의 실시형태는, 우선 투명 도전 박막, 소스 드레인 금속 박막 및 도프 반도체 박막을 퇴적한 후 포토레지스트의 애싱 공정을 행하기 때문에, 종래기술에서 포토레지스트 애싱 공정을 행한 후에 투명 도전층을 퇴적하는 것과 비교하여 애싱 공정이 투명 도전층에의 오염을 회피하여 제품의 수율을 향상시킨다.
마지막으로, 이하와 같이 설명할 필요가 있다. 즉, 상기 실시형태는 본 발명의 기술안을 설명하는 데에 이용되는 것뿐이고, 그것을 한정하는 것은 아니다. 바람직한 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자는 여전히 본 발명의 기술안을 보정하거나 또는 균등한 교체를 할 수 있다. 이 보정 또는 교체에 의해 보정 후의 기술안은 본 발명의 각 실시예의 기술안의 주지와 범위에서 벗어날 수 없다고 이해해야 한다.

Claims (11)

  1. 게이트 전극 영역, 데이터 라인 영역, 반도체층 영역, 소스 전극 영역, 드레인 전극 영역, 게이트 라인 영역, 화소 전극 영역을 구비하는 TFT-LCD 어레이 기판의 제조방법으로서,
    투명 기판 상에 투명 도전 박막, 소스 드레인 금속 박막 및 도프 반도체 박막을 순서대로 퇴적하고, 제1 패턴 공정에 의해 소스 전극과 드레인 전극 상에 보류하는 도프 반도체층, 박막 트랜지스터의 상기 소스 전극 및 드레인 전극, 데이터 라인, 화소 전극을 형성하는 단계 1;
    상기 단계 1을 거친 상기 투명 기판의 전체 상에 반도체 박막을 퇴적하고, 제2 패턴 공정에 의해 박막 트랜지스터의 채널을 구비하는 반도체층의 패턴을 형성하는 단계 2;
    상기 단계 2를 거친 상기 투명 기판의 전체 상에 절연 박막과 게이트 금속 박막을 퇴적하고, 제3 패턴 공정에 의해 게이트 라인과 박막 트랜지스터의 게이트 전극을 구비하는 패턴을 형성하며, 상기 게이트 전극은 상기 박막 트랜지스터의 채널 상에 위치시키는 단계 3;
    을 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  2. 제1항에 있어서,
    상기 단계 1은,
    상기 투명 기판 상에 상기 투명 도전 박막, 상기 소스 드레인 금속 박막 및 상기 도프 반도체 박막을 순서대로 퇴적한 후, 상기 도프 반도체 박막 상에 제1층의 포토레지스트를 도포하는 단계;
    상기 데이터 라인 영역, 소스 전극 영역 및 드레인 전극 영역의 상기 제1층의 포토레지스트는 제1 두께, 상기 화소 전극 영역의 상기 제1 포토레지스트는 상기 제1 두께보다도 얇은 제2 두께를 각각 구비하도록, 듀얼톤 마스크에 의해 상기 제1 포토레지스트에 대해 노광 및 현상처리를 하고, 다른 영역은 상기 제1 포토레지스트를 존재하게 하지 않는 단계;
    제1 에칭 공정에 의해 상기 다른 영역의 도프 반도체 박막, 소스 드레인 금속 박막 및 투명 도전 박막을 완전히 에칭하여 제거하는 단계;
    애싱 공정에 의해 상기 제2 두께를 갖는 제1층의 포토레지스트를 제거하고, 상기 화소 전극 영역의 상기 도프 반도체 박막을 노출시키는 단계;
    제2 에칭 공정에 의해 상기 화소 전극 영역의 도프 반도체 박막, 소스 드레인 금속 박막을 에칭하여 제거하는 단계;
    잔류한 상기 제1층의 포토레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  3. 제1항에 있어서,
    상기 단계 2는,
    상기 단계 1을 거친 상기 투명 기판의 전체에 상기 반도체 박막을 퇴적한 후, 상기 반도체 박막 상에 제2 포토레지스트를 도포하는 단계;
    마스크에 의해 상기 제2 포토레지스트에 대해 노광과 현상 처리를 하고, 상기 반도체층 영역에만 제2 포토레지스트를 보류하는 단계;
    제3 에칭 공정에 의해 노출된 상기 반도체 박막을 에칭하여 제거하는 단계;
    잔류하는 상기 제2 포토레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  4. 제1항에 있어서,
    상기 단계 3은,
    상기 단계 2를 거친 상기 투명 기판의 전체에 상기 절연 박막과 상기 게이트 금속 박막을 퇴적한 후, 상기 게이트 금속 박막 상에 제3 포토레지스트를 도포하는 단계;
    마스크에 의해 상기 제3 포토레지스트에 대해 노광과 현상 처리를 하고, 상기 게이트 전극 영역과 게이트 라인 영역에만 상기 제3 포토레지스트를 보류하는 단계;
    제4 에칭 공정에 의해 노출된 게이트 금속 박막을 에칭하여 제거하는 단계;
    잔류하는 상기 제3 포토레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  5. 제1항에 있어서,
    상기 절연 박막은 SiNx, SiOx 또는 SiOxNy의 단층 박막이거나 또는 이들 재료를 임의로 조합하여 복수층으로 퇴적하여 형성되어 있는 복수층 박막인 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  6. 제1항에 있어서,
    상기 소스 드레인 금속 박막은 몰리브덴, 알루미늄, 알루미늄 네오디뮴 합금, 텅스텐, 크로뮴 또는 구리로 이루어진 단층 박막이거나 또는 몰리브덴, 알루미늄, 알루미늄 네오디뮴 합금, 텅스텐, 크로뮴 또는 구리를 임의로 조합하여 형성되어 있는 복수층 박막인 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  7. 제1항에 있어서,
    상기 게이트 금속 박막은 몰리브덴, 알루미늄, 알루미늄 네오디뮴 합금, 텅스텐, 크로뮴, 구리로 이루어진 단층 박막이거나 또는 몰리브덴, 알루미늄, 알루미늄 네오디뮴 합금, 텅스텐, 크로뮴 또는 구리를 임의로 조합하여 형성되어 있는 복수층 박막인 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  8. 제1항에 있어서,
    인산과 질산의 혼합물로 제작된 에칭제에 의해 상기 소스 드레인 금속 박막을 에칭하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  9. 제2항에 있어서,
    황산 또는 과산화물에 의해 상기 투명 도전 박막을 에칭하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  10. 제6항에 있어서,
    상기 소스 드레인 금속 박막이 Mo 또는 Mo/Al/Mo의 적층인 경우, 상기 도프 반도체 박막과 상기 소스 드레인 금속 박막에 대해 연속적으로 2회의 건식 에칭을 하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조방법.
  11. TFT-LCD 어레이 기판으로서,
    청구항 1에 기재된 TFT-LCD 어레이 기판의 제조방법에 의해 제작하는 것을 특징으로 하는 TFT-LCD 어레이 기판.
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