KR20070122158A - Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법 - Google Patents

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KR20070122158A
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Abstract

본 발명은 두 개의 포토리소그래피 공정에서 2개의 마스크만 이용하는 포토레지스트 리프트-오프 기술 및 그레이 톤 마스크 기술을 이용하여 TFT LCD 어레이 기판을 제조하는 방법을 개시한다. 이와 같이 제조된 어레이 기판에서, 게이트 라인 및 데이터 라인은 서로 수직이며 가로질러서 픽셀 영역을 정의하고, 게이트 라인 및 데이터 라인 중 하나는 연속하고 다른 하나는 불연속한다. 어레이 기판은 패시베이션 보호막(passivation protection film)으로 피복된다. 연결이 끊긴 게이트 라인 또는 데이터 라인은 패시베이션 막내에 형성된 비아 홀 및 패시베이션 보호막 상에 형성된 연결형 도전성 막을 통해서 서로 연결된다. TFT의 소스 전극 및 드레인 전극 및 데이터 라인은 동일한 도전성 막으로 형성되고, 연결형 도전성 막과 픽셀 전극은 동일한 포토리소그래피 공정에서 동일 도전성 막으로 형성된다.
ＴＦＴ ＬＣＤ 어레이 기판, 마스크, 포토리소그래피, 리프트-오프

Description

ＴＦＴ ＬＣＤ 어레이 기판 및 그 제조 방법{TFT LCD ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF}
도 1a는 종래의 기술에서 4-마스크 공정(4Mask process)에 의해 제조되는 전형적인 TFT LCD 픽셀의 평면도이다.
도 1b는 도 1a에서 라인 A1-A1을 따라서의 단면도이다.
도 2a는 종래의 기술에서 제1 마스크 공정 후의 픽셀을 도시하는 평면도이다.
도 2b는 도 2a에서 라인 B1-B1을 따라서의 단면도이다.
도 3a는 종래의 기술에서 제2 마스크 공정 후의 픽셀의 평면도이다.
도 3b는 포토레지스트 패턴이 소스/드레인 전극 상에 형성된 후의 픽셀의 라인 C1-C1을 따라서의 단면도이다.
도 3c는 소스/드레인 전극이 에칭된 후의 픽셀의 라인 C1-C1을 따라서의 단면도이다.
도 3d는 부분적으로 포토레지스트를 보유하는 영역에서 포토레지스트가 제거된 후의 픽셀의 라인 C1-C1을 따라서의 단면도이다.
도 3e는 도핑된 반도체의 에칭이 완료되고 포토레지스트가 리프트-오프된 후 의 픽셀의 라인 C1-C1을 따라서의 단면도이다.
도 4a는 종래의 기술에서 제3 마스크 공정 후의 픽셀을 도시하는 평면도이다.
도 4b는 도 4a에서 라인 D1-D1을 따라서의 단면도이다.
도 5a는 종래의 기술에서 패시베이션 막 상에 포토레지스트 패턴이 형성된 후, 픽셀의 평면도이다.
도 5b는 패시베이션 막 상에 포토레지스트 패턴이 형성된 후에 픽셀의 라인 E1-E1을 따라서의 단면도이다.
도 5c는 패시베이션 막이 비아 홀을 위하여 에칭된 후에 픽셀의 라인 E1-E1을 따라서의 단면도이다.
도 5d는 포토레지스트를 부분적으로 보유하는 영역에서 포토레지스트가 제거된 후 픽셀의 라인 E1-E1을 따라서의 단면도이다.
도 5e는 도전성 막이 증착된 후에 픽셀의 라인 E1-E1을 따라서의 단면도이다.
도 5f는 광감성 재료가 리프트-오프(lift off)된 후 픽셀의 라인 E1-E1을 따라서의 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 TFT LCD 어레이 기판의 단일 픽셀을 도시하는 평면도이다.
도 7a는 도 6에서 라인 A-A를 따라서의 단면도이다.
도 7b는 도 6에서 라인 B-B를 따라서의 단면도이다.
도 7c는 도 6에서 라인 C-C를 따라서의 단면도이다.
도 8은 본 발명의 제1 실시예를 따른 공정의 순서도이다.
도 9는 본 발명의 제1 실시예에 따라 제1 그레이 톤 마스크에 의해 포토레지스트 패턴이 정의된 후 TFT LCD 어레이 기판의 단일 픽셀을 도시하는 평면도이다.
도 10a는 도 9에서 라인 D-D를 따라서의 단면도이다.
도 10b는 도 9에서 라인 E-E를 따라서의 단면도이다.
도 10c는 도 9에서 라인 F-F를 따라서의 단면도이다.
도 11은 본 발명의 제1 실시예를 따라 제1 그레이 톤 마스크를 이용하여 포토레지스트 패턴이 정의된 후 TFT LCD 어레이의 단일 픽셀을 도시하는 평면도이다.
도 12a는 도 11에서 라인 G-G를 따라서의 단면도이다.
도 12b는 도 11에서 라인 H-H를 따라서의 단면도이다.
도 12c는 도 11에서 라인 I-I를 따라서의 단면도이다.
도 13은 본 발명의 제1 실시예를 따라 제2 그레이 톤 마스크를 이용하여 포토레지스트 패턴이 정의된 후의 TFT LCD 어레이 기판의 단일 픽셀을 도시하는 평면도이다.
도 14a는 도 13에서 라인 J-J를 따라서의 단면도이다.
도 14b는 도 13에서 라인 K-K를 따라서의 단면도이다.
도 14c는 도 13에서 라인 L-L을 따라서의 단면도이다.
도 15는 본 발명의 제2 실시예에 따른 TFT LCD 어레이 기판의 단일 픽셀을 도시하는 평면도이다.
도 16a는 도 15에서 라인 A-A를 따라서의 단면도이다.
도 16b는 도 15에서 라인 B-B를 따라서의 단면도이다.
도 17은 본 발명의 제2 실시예에 따라 제1 그레이 톤 마스크를 이용하여 포토레지스트 패턴이 정의된 후의 단일 픽셀을 도시하는 평면도이다.
도 18a는 도 17에서 라인 C-C를 따라서의 단면도이다.
도 18b는 도 17에서 라인 D-D를 따라서의 단면도이다.
도 19는 본 발명의 제2 실시예에 따라 제1 마스크를 이용하여 포토리소그래피 공정이 완료된 후의 단일 픽셀을 도시하는 평면도이다.
도 20a는 도 19에서 라인 E-E를 따라서의 단면도이다.
도 20b는 도 19에서 라인 F-F를 따라서의 단면도이다.
도 21은 본 발명의 제2 실시예에 따라 제2 그레이 톤 마스크를 이용하여 포토레지스트 패턴이 정의된 후의 단일 픽셀을 도시하는 평면도이다.
도 22a는 도 21에서 라인 G-G를 따라서의 단면도이다.
도 22b는 도 21에서 라인 H-H를 따라서의 단면도이다.
도 23a는 제2 마스크를 이용하여 포토레지스트 공정이 완료된 후에 도 21에서의 라인 G-G를 따라서의 단면도이다.
도 23b는 도 21에서 라인 H-H를 따라서의 단면도이다.
도 24는 본 발명의 제2 실시예에 따라 도전성 막이 증착된 후의 픽셀을 도시하는 평면도.
도 25a는 도 24에서 라인 I-I를 따라서의 단면도이다.
도 25b는 도 24에서 라인 J-J를 따라서의 단면도이다.
*도면 주요 부분에 대한 부호의 설명*
139, 140, 141, 142, 143, 144 : 포토레지스트
본 발명은 TFT LCD(thin film transistor liquid crystal display) 어레이 기판 및 그 제조 방법에 관한 것이고, 보다 구체적으로 2개의 마스크를 이용하여 제조되는 TFT LCD 어레이 기판 및 그 제조 방법에 관한 것이다.
LCD(liquid crystal display)에서, 액정 분자에 인가되는 전기장에 따라 변화하는 액정 분자의 배향(orientation)을 조절함으로써 액정 분자의 이방성 및 극성이 변화될 수 있고, 이에 따라 광의 굴절 및 이미지의 디스플레이가 이루어질 수 있다. 여러가지 LCD 중에서, 능동 행렬 LCD는 심도있게 연구 개발되었고 그 고 해상도 및 애니메이션 디스플레이에서의 우수성으로 인해 소비자 전자 제품 및 컴퓨터에서 널리 이용되고 있다. 능동 행렬 LCD는 행렬로 배열되는 픽셀 전극 및 박막 트랜지스터(TFT : thin film transistors)를 포함한다.
LCD는 통상 상측 기판, 하측 기판 및 상측 기판과 하측 기판 사이에 개재되는 액정 레이어를 포함한다. 상측 기판은 컬러 필터 기판이라 하며 통상 공통 전 극 및 컬러 필터를 포함한다. 하측 기판은 어레이 기판이라 하며, 통상 TFT 및 픽셀 전극을 포함한다. 컬러 필터는 여러가지 포토리소그래피 공정을 이용하여 컬러 필터 기판 상에 형성될 수 있고, 행렬로 배열되는 TFT 및 픽셀 전극은 4-6 포토리소그래피 공정 ― 각 공정은 박막 증착, 노출, 에칭, 리프트-오프(lifting off) 등을 반복하여 수행됨 ― 으로 어레이 기판 상에 형성될 수 있다. 1회의 포토그래피 공정에 하나의 마스크를 이용한다.
TFT LCD 제조 중에, 제조 비용을 절감하고 장치 생산성을 향상시키기 위하여 마스크 개수 및 이에 따라 포토리소그래피 공정 회수를 감소시키는 것에 대한 필요성이 항상 요구되어 왔다. TFT LCD 어레이 기판의 제조 기술은 7-마스크(7Mask) 기술을 거쳐 현재 5-마스크(5Mask)로 그리고 대량 생산에 이용되는 4-마스크(4Mask) 기술로 발달해왔고, 3-마스크(3Mask) 기술도 개발되었다.
마스크 개수가 감소됨에 따라, TFT의 구조가 계속 진화해 오고 있다. TFT의 구조는 동면형(co-planar type)에서 노말 스태거형(normal staggered type)으로 진화되었고, 백 채널 정지형(back channel stop type) 및 백 채널 에칭형(back channel etching type)으로 더 진화했으며, 또한 상위 게이트 구조(top gate structure)에서 현재의 하위 게이트 구조(bottom gate structure)로 진화해왔다. TFT의 진화 동안 몇몇 디바이스 소자가 제거되어 이에 따라 포토리소그래피 공정 수 및 마스크 개수가 직접적으로 감소되었다. 예를 들어, 하위 게이트형 TFT는 상위 게이트형 TFT에 이용되는 광 차폐 레이어(light shielding layer)를 필요로 하지 않고, 따라서 마스크 개수를 하나 감소시킨다. 또한, 백 채널 정지형 TFT에 비해 백 채널 에칭형 TFT는 에치 차단 레이어(etch blocking layer)를 필요로 하지 않아서, 마스크의 개수를 또 하나 감소시킨다.
TFT 구조의 개선 이후, 산업분야에서 마스크 개수를 감소시키는 방법은 하나의 마스크를 이용하여 2개의 박막 레이어를 서로 다르게 정의하는 포토리소그래피 공정 그 자체로 옮아왔다. 공지되어 있는 바와 같이, LCD 픽셀 유닛에서 필요한 소자에는 게이트 전극, 게이트 절연막, 능동막, 옴 콘택 막(ohmic contact flim) 및 소스/드레인 전극, 투명 픽셀 전극 및 TFT 패시베이션 보호막이 포함된다. 대량 생산에서 5-마스크 공정시, 게이트 전극, 게이트 절연막 및 능동 레이어와, 옴 콘택 레이어, 소스/드레인 전극, 패시베이션 보호막 및 픽셀 전극은 각각의 마스크를 이용하는 5회의 포토리소그래피 공정으로 개별적으로 형성된다. 그러나, 4-마스크 공정에서는, 게이트 절연막, 능동막, 옴 콘택 막 및 소스/드레인 전극이 함께 하나의 마스크를 이용하여 형성된다. 이러한 마스크는 5-마스크 공정에서의 임의의 마스크와도 상이하며 소위 좁은 슬릿(slits) 및 바(bars)를 갖는 그레이 톤 마스크이다. 이러한 마스크는 서로 다른 영역에서 서로 다른 두께를 갖는 계단형 포토레지스트(stepwise photoresist)를 형성한다.
종래의 마스크에서는 마스크 상에 투명부 및 불투명부가 형성되어 원하는 디바이스 패턴과 동일하게 패터닝된다. 불투명부는 일반적으로 금속 박막(예를 들어, Cr)으로 제조되는 반면, 투명부는 임의의 금속 박막의 보이드(void)이다. 이와 다르게, 그레이 톤 마스크는 부분적으로 투명한 영역, 예를 들어, 소정의 폭과 간격을 가지며 마스크의 소정 영역에 순서대로 배열되는 슬릿을 추가로 가진다. 입사광에서의 회절(diffraction)은 투과비를 변화시켜, 마스크의 부분적으로 투명한 영역에 대응하는 포토레지스트는 투명한 영역에 대응하는 포토레지스트와 상이하게 노출되어 소위 포토레지스트가 부분적으로 노출되는(그레이 톤) 영역이 형성된다. 포토레지스트가 전혀 노출되지 않는(풀 톤 : full tone) 영역에 비해, 그레이 톤 영역의 포토레지스트는 부분적으로 노출되며 풀 톤 영역의 포토레지스트보다 얇다.
이하 그레이 톤 마스크를 이용하는 4-마스크 기술을 도면을 참조하여 설명한다.
도 1a 및 1b는 종래의 백 채널 에칭 하위 게이트형 TFT의 어레이 기판을 도시하는 도면이다. 어레이 기판은 복수의 게이트 라인(1) 및 게이트 전극(2); 복수의 데이터 라인(5)과 소스 및 드레인 전극(6, 7); 그리고 픽셀 전극(10)을 포함한다. 게이트 전극의 일부[픽셀과 오버랩하는 게이트 돌출부(11)]와 픽셀 전극(10)은 함께 스토리지 캐패시터를 구성한다. TFT는 4-마스크를 이용하여 제조된다. 도 2a 내지 4b는 TFT 기판의 평면도와 공정의 각 중간 단계에서의 TFT를 가로지른 단면도를 도시한다. 종래의 제조 공정은 다음의 단계들을 포함한다.
게이트 금속 박막은 투명 기판 상에 형성되고, 스토리지 캐패시터를 구성하는 게이트 돌출부(11)와 게이트 라인(1) 및 게이트 전극(2)을 포함하는 게이트 패턴이 도 2a 및 2b에 도시하는 바와 같이 제1 마스크를 이용하여 포토리소그래피 및 에칭 공정에 의해 형성된다.
게이트 절연막(3), 반도체막(4)(예를 들어, 진성 반도체막), 옴 콘택 막(도 시하지는 않으나 도핑된 반도체 막) 및 소스/드레인 금속 박막(15)이 순서대로 형성된다. 도 3b에 도시하는 계단형 포토레지스트 패턴(stepwise photoresist pattern)은 제2 마스크, 즉 그레이 톤 마스크를 이용하여 정의되며, 여기서 TFT 채널 위의 포토레지스트(13)(그레이 톤 영역에 부분적으로 유지됨)는 소스/드레인 전극 및 데이터 라인 위의 포토레지스트(14)(풀 톤 포토레지스트에 전체적으로 유지됨)보다 얇다. 도 3c에 도시하는 바와 같이 에칭 후에 소스 전극(6), 드레인 전극(7) 및 데이터 라인(5)이 형성된다. 그레이 톤 영역에서 포토레지스트가 완전히 제거된 후에, 도 3d 및 3e에 도시하는 바와 같이 소스/드레인 금속 박막(15) 및 도핑된 반도체막이 더 에칭되어 TFT 도전성 채널(12)을 형성한다.
어레이 기판 상에, 제2 절연 유전막, 즉, 패시베이션 보호막(8)이 형성되고, 도 4a 및 4b에 도시하는 바와 같이, 이 보호막, 즉, 비아 홀(9) 및 게이트 및 소스 전극의 배선을 위한 연결 패드(미도시)를 정의하기 위해 제3 마스크를 이용한다.
패시베이션 보호막(8) 상에 투명 도전성 막이 형성되고, 제4 마스크를 이용하여 픽셀 전극(10)을 형성하고, 이에 따라 도 1a 및 1b에 도시하는 것과 같은 TFT 디바이스를 획득한다.
4-마스크 기술을 기초로 하여, 3-마스크 기술이 개발되었다. 이 3-마스크 기술에서 상기 공정에서의 보호막 및 투명 도전성 막이 단일의 마스크를 이용하여 함께 완성된다. 이러한 변형예는 도 5a 내지 5f에 도시되어 있으며, 여기서 반도체 집적 회로에서 사용되는 포토레지스트 리프트-오프 공정에 의해 투명 픽셀 전극 패턴이 정의된다. 먼저, 도 5b에 도시하는 바와 같이, 포토레지스트 부분 보유 영 역(photoresist partially retained region)의 포토레지스트(17)(픽셀 전극에 대응됨) 및 포토레지스트 완전 보유 영역(photoresist compeletely retaiend region)의 포토레지스트(18)는 그레이 톤 마스크를 이용하여 형성되고, 포토레지스트가 없는 비아 홀(photoresist-free via hole;16)은 포토레지스트 무 영역(photoresist-free region)이다. 패시베이션 보호막 비아 홀(9)은 포토레지스트가 없는 비아 홀(16)을 통하여 에칭함으로써 형성되고(도 5c), 포토레지스트 부분 보유 영역의 포토레지스트(17)는 제거되고(도 5d), 투명 도전성 막의 레이어가 모든 영역에 형성되고(도 5e), 최종적으로 유지되는 포토레지스트 및 이 위에 증착된 투명 도전성 막은 리프트-오프되며, 픽셀 전극(10) 및 비아 홀내의 도전성 막(19)은 유지된다. 리프트-오프 기술에 의해 제조된 TFT 구조를 도 5f에 도시한다.
종래의 4-마스크 기술에 비해서, 3-마스크 기술은 제조 공정을 간단히 하고 장치의 활용비를 향상시키나, 여전히 제조 공정의 복잡성, 저 생산성 및 장치의 저 활용도의 문제가 있다.
본 발명은 종래 기술에서의 한계점을 극복하며 2개의 마스크를 이용하여 제조되는 TFT LCD 어레이 기판, 및 그 제조 방법을 제공하기 위한 것이다. 2-마스크 제조 공정을 제공하는 목적은 위에서 기술한 5-마스크 또는 4-마스크 방법과 연관된 단점 및 한계를 극복하고자 하는 것이다. 보다 구체적으로, 본 발명의 목적은 TFT LCD 어레이 기판의 제조 공정을 간략화하고, 상기 공정에서의 단점을 없애 며, 양수율을 향상시키고, 또한 사용되는 마스크의 개수를 감소시켜 장치 활용 비와 생산성을 향상시키는 것이다.
본 발명은 2-포토레지스트 공정에서 단지 2개의 마스크를 이용하여 그레이 톤 마스크 기술과 포토레지스트 리프트-오프 기술을 이용하여 TFT LCD 어레이 기판을 제조하는 방법과, 이 방법에 의해서 제조되는 TFT LCD 어레이 기판에 관한 것이다. 이와 같이 제조된 어레이 기판에서, 게이트 라인 및 데이터 라인은 서로 수직이며 교차하여 픽셀 영역을 정의하고, 게이트 라인과 데이터 라인 중 하나는 연속하고 다른 하나는 불연속한다. 어레이 기판은 패시베이션 보호막으로 피복된다. 불연속하는 게이트 라인 또는 데이터 라인 부분은 패시베이션 보호막내에 형성된 비아 홀과 패시베이션 보호막 상에 형성된 연결형 도전성 막을 통해서 서로 연결된다. TFT의 소스 및 드레인 전극과 데이터 라인은 동일한 소스/드레인 막으로 형성되고 연결형 도전성 막 및 픽셀 전극은 동일 포토리소그래피 공정에서 동일한 도전성 막으로 형성된다.
그레이 톤 마스크 및 포토레지스트 리프트-오프 기술을 이용하여, TFT LCD 어레이 기판은 단지 2개의 마스크를 이용하여 2개의 포토리소그래피 공정으로 제조될 수 있고, 이로써 제조 공정을 간단히 할 수 있고, 제조 비용을 절감할 수 있게 된다. TFT LCD 어레이 기판에서, 불연속하는 게이트 라인 또는 데이터 라인 부분들의 연결, 소스 전극과 데이터 라인의 연결, 및 게이트 라인, 데이터 라인 및 외부 회로의 연결은 모두 제조 과정에서 제2 그레이 톤 마스크를 이용하여 투명 도전성 막에 의해서 이루어진다.
본 발명을 첨부 도면 및 특정 실시예를 참조하여 상세히 설명한다.
본 발명에 따른 TFT LCD 어레이 기판 및 그 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
[제1 실시예]
도 6은 본 발명의 제1 실시예에 따른 어레이 기판의 픽셀을 도시하는 평면도이다.
도시하는 바와 같이, 제1 실시예에 따른 어레이 기판은, 서로 수직이며 교차하여 픽셀 영역을 정의하는 게이트 라인(101) 및 데이터 라인(105)이 그 위에 형성되는 투명 절연 기판을 포함한다. 각각의 픽셀에서 TFT는 게이트 라인(101)과 데이터 라인(105)의 교차 지점에서 완전히 게이트 라인(101) 위에서 형성된다. TFT는 게이트 전극(102), 게이트 절연막(103), 진성 반도체막(133), 도핑된 반도체막(134), 소스 전극(106) 및 드레인 전극(107)(도 7c에 도시하는 바와 같이 소스/드레인 금속 박막(115)의 일부임)을 포함한다. 스토리지 캐패시터는 게이트 라인 돌출부(111)와 픽셀 전극(110) 사이에 형성된다. 스토리지 캐패시터에서 게이트 돌출부(111)는 하위 전극이고, 픽셀 전극(110)은 상위 전극이다. 픽셀 전극(110)은 비아 홀(127)을 통하여 드레인 전극(107)과 연결되어 드레인 전극(107)이 스토리지 캐패시터와 통하게 한다.
각각의 게이트 라인(101)은 기판 상에서 연속하지만, 데이터 라인(105)은 게 이트 라인(101)에 의해 개입 중단되어 불연속한다. 그러나 데이터 라인(105)은 비아 홀(125)을 통해서 데이터 라인 상에서 데이터 라인을 연결하는 도전성 막(128)에 의해 연결된다. 소스 전극(106)은 데이터 라인(105)의 연장 라인과 게이트 라인(101)의 교차 지점 위에 형성되며 데이터 라인(105)과 직접 연결되지는 않으나 소스 전극 위의 비아 홀(126)을 통해서 도전성 막(128)과 연결된다. 도시하는 바와 같이, 도전성 막(128)은 게이트 라인(101) 위에서 불연속하는 데이터 라인(105)과 소스 전극(106)을 동시에 연결한다.
도 7a 내지 7c는 도 6에서 각각 라인 A-A, B-B 및 C-C를 따라서의 단면도이다. 게이트 금속 박막(131)은 투명 기판 상에 형성되고, 게이트 라인(101)의 일부, 즉, 도 6에서 게이트 라인 돌출부(111)에 스토리지 캐패시터(138)의 전극을 구성한다. 게이트 금속 박막(131)은 저 저항률 및 고 반사성을 갖는 물질로 형성된다. 게이트 절연막(103) 및 진성 반도체막(133)은 어레이 기판의 주변 영역에서 리드 패드를 제외하고 게이트 금속 박막(131) 전체를 피복한다. 옴 콘택 막은 도핑된 반도체 막(134)으로 이루어지고 소스/드레인 금속 박막(115)과 접촉하는 영역에만 유지된다.
도 7a에 도시하는 바와 같이, 소스/드레인 금속 박막(115)의 중간에 절연된 아일랜드는 도 6의 소스 전극(106)을 형성한다. 소스/드레인 금속 박막(115)은 양사이드에 도 6의 데이터 라인(105)을 구성하며 소스/드레인 금속 박막(115)의 절연 아일랜드 아래에서 게이트 금속 박막(131)으로 형성되는 게이트 라인(101)에 의해서 개입 중단된다. 패시베이션 보호막(108)은 기판 전체에 형성되며, 패시베이션 보호막(108)에서 비아 홀(125)은 데이터 라인(105)의 양단에 형성되고, 비아 홀(126)은 소스 전극(106) 상에 형성된다. 데이터 라인을 연결하는 도전성 막(128)은 데이터 라인(105)과 소스 전극(106)을 형성하는 개입된 소스/드레인 금속 박막(115)을 연결한다. 픽셀 전극을 구성하는 투명 도전성 막 및 도전성 막(128)은 동일한 재료로 형성되며 동일한 마스크를 이용하여 형성된다.
도 7b에 도시하는 소스/드레인 금속 박막은 도 6의 드레인 전극(107)을 구성하고 드레인 전극 상의 비아 홀(127)을 통해서 도전성 막(137)에 의해 형성되는 픽셀 전극(110)과 연결된다. 투명 도전성 막(137)은 이웃하는 픽셀의 픽셀 전극(110)을 형성하고 스토리지 캐패시터(138)용 전극을 형성하고, 따라서 게이트 라인 돌출부(111) 아래의 금속 박막(131), 게이트 절연막(103) 및 진성 반도체막(133)으로 스토리지 캐패시터(138)를 구성한다.
도 7c에 도시하는 TFT 디바이스는 게이트 라인(101), 게이트 절연막(103), 진성 반도체막(133), 도핑된 반도체막(134) 및 드레인 전극(107)을 포함한다. 소스 전극 위의 비아 홀(126)상의 도전성 막(137)은 데이터 라인(105)과 연결되고, 드레인 전극 위의 비아 홀(127) 상의 도전성 막(137)은 픽셀 전극(110)과 연결된다. TFT는 픽셀 면적의 어퍼쳐 비를 향상시키기 위해 게이트 금속 박막(31) 상에 전체적으로 형성된다.
도시하는 바와 같이, 게이트 절연막(103)은 게이트 금속 박막(131)과 소스/드레인 금속 박막(115)간의 접촉을 방지하고, 패시베이션 보호막(108)은 도전성 막(137)과 게이트 금속 박막(131)간의 접촉을 방지하고, 선정된 영역에서 소스/드 레인 금속 박막(115)이 투명 도전성 막(137)과 접촉하게 한다.
위의 구조를 갖는 어레이 기판의 제조 과정을 도 8 내지 14를 참조하여 설명한다. 도 8은 2개의 마스크를 이용하여 상기의 어레이 기판을 제조하는 공정을 설명하는 순서도이다. 도 9는 제1 단계에서 그레이 톤 마스크에 의해서 상이한 두께를 갖는 포토레지스트가 정의된 후의 어레이를 나타내는 평면도이다. 도 10a 내지 10c는 도 9에서 각각 라인 D-D, E-E 및 F-F를 따라서의 단면도이다.
도 8 및 도 10a 내지 10c에 도시하는 제1 단계에서, 투명 절연 기판 상에 게이트 금속 박막(131), 게이트 절연막(103), 진성 반도체막(133), 도핑된 반도체막(134) 및 소스/드레인 금속 박막(115)의 순서로 이들이 증착된다. 게이트 금속 박막(131) 및 소스/드레인 금속 박막(115)은 마그네트론 스퍼터링, 증발 등과 같은 공정에 의해 형성되며 Mo, Al, Al-Ni 합금, Cr, Cu 등과 같은 저 저항률을 갖는 물질로 제조된다. 게이트 절연막(103), 진성 반도체막(133) 및 도핑된 반도체막(134)은 동일한 장치 내에서 동일한 방법에 의해서, 예를 들어, 화학 기상 증착법(CVD : chemical vapor deposition)에 의해서 연속하여 형성될 수 있다. 게이트 절연막(103)은 통상 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 제조된다. 진성 반도체막(133) 및 도핑된 반도체막(134)은 비결정질 실리콘(amorphous sillicon), 미정질 실리콘(microcrystalline silicon) 다결정 실리콘(polycrystalline sillicon) 등으로 제조된다.
도 9에 도시하고 도 10a 내지 10c에 더 도시하는 포토레지스트 패턴은 제1 그레이 톤 마스크를 이용하여 소스/드레인 금속 박막(115) 상에 형성된다. 소스/ 드레인 금속 박막(115) 상에서 각각의 부분에서 포토레지스트 패턴은 : 데이터 라인 위의 포토레지스트(139), 소스 전극 위의 포토레지스트(142) 및 드레인 전극 위의 포토레지스트(143)를 포함하는 포토레지스트 완전 보유(풀 톤 : full tone) 영역과(photoresist completely retained region), 게이트 라인 위의 포토레지스트(140), 게이트 라인 돌출부 위의 포토레지스트(141) 및 TFT 채널 위의 포토레지스트(113)를 포함하는 포토레지스트 부분 보유 (그레이 톤) 영역(photoresist partially retianed region)과, 기판의 나머지 부분의 포토레지스트 무 영역(photoresist-free region)을 포함한다.
포토레지스트 부분 보유 영역의 포토레지스지트의 두께는 포토레지스트 완전 보유 영역의 포토레지스트의 두께보다 얇다. 이러한 제1 그레이 톤 마스크에 있어서, 불투명한 부분은 크롬(chrome) 및 크롬 산화물(chromium oxide)일 수 있는 박막 재료의 2개의 레이어를 포함하고, 부분적으로 투명한 부분은 크롬 산화물만일 수 있는 박막 재료의 1개의 레이어를 포함하고, 완전히 투명한 부분에는 위의 박막 재료가 없다. 또한, 그레이 톤 마스크의 부분적으로 투명한 부분은 소정의 간격과 소정의 방향을 갖는 바(bars) 및 슬릿(slits)을 포함할 수도 있다.
도 3b 내지 3e의 공정과 유사하게, 제1 그레이 톤 마스크를 이용하여 정의된 포토레지스트 패턴을 갖는 기판 상에, 소스/드레인 금속 박막(115), 도핑된 반도체막(134), 진성 반도체막(133), 게이트 절연막(103) 및 게이트 금속 박막(131)을 순서대로 에칭하여 데이터 라인(105), 소스 전극(106) 및 드레인 전극(107)을 각각 형성한다. 포토레지스트 부분 보유 영역에서는 포토레지스트가 제거되고 이와 동 시에 포토레지스트 완전 보유 영역에서의 포토레지스트는 부분적으로 유지되도록 포토레지스트가 포토레지스트 에슁 처리된다(photoresist ashing process). 그 다음, 게이트 라인(101), 스토리지 캐패시터(138)용 게이트 라인 돌출부(111) 및 TFT 채널(112)을 각각 형성하기 위하여 포토레지스트 부분 보유 영역에서 소스/드레인 금속 박막(115) 에칭과 도핑된 반도체 막(134)의 에칭을 수행한다. 소스/드레인 금속 박막(115)은 소스 전극(106) 및 드레인 전극(107)의 영역에서 도핑된 반도체막(134)을 이용하여 옴 콘택을 한다. 이에 따라, 도 11 및 도 12a 내지 12c에 도시하는 구조가 형성된다.
위의 에칭 공정 동안에, 서로 다른 재료들간에, 프로파일 및 CD(critical dimension)의 선택 비에 대한 제어를 확보하기 위하여 상이한 에칭 방법, 에칭액 및 에칭 가스를 사용할 수 있다. 데이터 라인(105), 소스 전극(106) 및 드레인 전극(107)의 형성 동안에, 예를 들어, 게이트 절연막(103), 진성 반도체막(133) 및 도핑된 반도체막(134)이 유사한 방법, 즉 플라즈마 에칭 또는 RIE(reactive ion etching)에 의해 에칭될 수 있고, 3개의 막 레이어의 에칭은 에칭 가스 및 에칭 조건을 조정함으로써 동일 장치에서 수행될 수 있다. 위의 서로 다른 막의 에칭은 SF6, CL2, O2, He 등의 에칭 가스와 상이한 선택 가스 플럭스의 상이한 조합을 이용하여 동일 장치에서 수행될 수 있다. 예를 들어, SF6, Cl2 및 He의 조합은 반도체막을 에칭하는 데 사용될 수 있고, SF6, O2 및 H2의 조합은 절연막을 에칭하는 데 사용될 수 있으며, Cl2 및 O2의 조합은 금속 박막을 에칭하는 데 사용될 수 있다. 디바이스 구조와 공정의 최적화와 고 효율성을 위해, 각각의 막들에 대한 에칭 파라미터, 예를 들어, 플라즈마 파워, 압력 및 전극들간의 거리는 서로 상이하다. 반도체막의 에칭은 보통 보다 집중적인 이온 조사 및 스퍼터링 에칭을 발생시키는 비교적 저압 및 고 전력으로 플라즈마 챔버내에서 수행되고, 절연 박막 및 금속 박막의 에칭은 통상 보다 집중적인 화학적 RIE를 발생시키는 비교적 고압 및 저 전력으로 플라즈마 챔버내에서 수행된다. 예를 들어, 장치내로 수십 sccm의 SF6 및 수천 sccm의 Cl2를 수천 와트의 전력과 수십 mTorr의 압력으로 주입하는 것에 의해 반도체막은 효율적으로 제거될 수 있고, 장치내로 수백 sccm의 SF6 및 수백 sccm의 O2를 수천 와트의 전력 및 수백 mTorr의 압력으로 주입함으로써 절연막이 효율적으로 제거될 수 있다. 데이터 라인(105)의 형성 동안에, 소스 전극(106) 및 소스/드레인 전극(107), 소스/드레인 금속 박막은 소스/드레인 금속 박막의 재료에 따라서 화학적 에칭 용액을 이용한 에칭에 의해서 제거될 수 있고, 또한 플라즈마 에칭 또는 RIE에 의해서 제거될 수 있다. 예를 들어, 건식 에칭 장치내로 수백 내지 수천 sccm의 Cl2 및 수천 sccm의 O2를 수천 와트의 전력 및 수백 mTorr의 압력으로 주입함으로써 금속 박막이 효율적으로 제거될 수 있다. 게이트 라인(101), 게이트 라인 돌출부(111), 스토리지 캐패시터(138)의 절연 유전체 및 TFT 채널(112)을 형성하는 도중에, 위의 조건들을 이용하여 RIE 또는 플라즈마 에칭에 의해서 소스/드레인 금속 박막(115) 및 도핑된 반도체막(134)이 동일 장치에서 연속적으로 에칭되어 제거된다. 금속 박막을 제거하는 데에는, 주어진 농도비의 질소산, 염화수소산 및 아세트산의 혼합 용액이 일반적으로 사용되고 수십 ℃의 온도에서 침액(immerseing) 또는 스프레잉(spraying)으로 수행되는 습식 에칭만 사용된다.
도 13 및 도 14a 내지 14c에 도시하는 바와 같이 도 8의 제 2 단계에서, 패시베이션 보호막(108)은 데이터 라인(105), 소스 전극(106) 및 드레인 전극(107)의 패턴을 그 위에 갖게 된 기판 상에 형성된다. 막(108)의 재료 및 제조 방법은 게이트 절연막(103)의 재료 및 제조 방법과 유사하다. 도 13에 도시하는 포토레지스트 패턴은 제2 그레이 톤 마스크를 이용하여 정의된다. 포토레지스트 패턴은, 데이터 라인 상의 포토레지스트 무 비아 홀(154), 소스 전극 상의 포토레지스트 무 비아 홀(155) 및 드레인 전극 상의 포토레지스트 무 비아 홀(156)을 포함하는 포토레지스트 무 영역; 데이터 라인을 연결하는 부분 위의 포토레지스트(150), 소스 전극 위의 비아 홀의 근처의 포토레지스트(151) 및 드레인 전극과 픽셀 전극을 연결하는 부분 위의 포토레지스트(152) 및 픽셀 전극 위의 포토레지스트(153)를 포함하는 포토레지스트 부분 보유 영역; 및 기판의 나머지 부분에서 포토레지스트를 완전히 보유하는 영역을 포함한다. 데이터 라인을 연결하는 부분 위의 포토레지스트(150) 및 소스 전극 위의 비아 홀의 근처의 포토레지스트(151)는 함께 연결되어 연속하는 포토레지스트 패턴을 형성한다. 드레인 전극과 픽셀 전극을 연결하는 부분 위의 포토레지스트(152) 및 픽셀 전극 위의 포토레지스트(153)는 함께 연결되어 연속하는 포토레지스트 패턴을 형성한다. 이 단계에서 제2 그레이 톤 마스크는 제1 그레이 톤 마스크와 유사하게 구성될 수 있다.
도 5b 내지 5f의 공정과 유사하게, 제2 그레이 톤 마스크를 이용하여 정의되 는 포토레지스트 패턴을 갖는 기판 상에, 도 6 및 도 7a 내지 7c에 도시하는 패시베이션 보호막(108) 및 투명한 도전성 막(137)이 형성되고, 이에 따라 TFT LCD 어레이 기판을 얻는다.
먼저, 게이트 절연막(103)을 에칭하는 방법과 유사하게, 데이터 라인의 양 단부 위의 비아 홀(125), 소스 전극 상의 비아 홀(126) 및 드레인 전극 상의 비아 홀(127)이 에칭에 의해서 형성된다. 그 다음, 포토레지스트 에슁 공정을 이용하여, 포토레지스트 부분 보유 영역 내의 포토레지스트는 제거되고, 포토레지스트 완전 보유 영역내의 포토레지스트만 부분적으로 유지된다. 포토레지스트에 대한 에슁 처리 동안에, 포토레지스트 완전 보유 영역(118)에 잔류하는 포토레지스트가 샤프한 측벽을 갖도록 공정 조건이 제어된다. 이 때, 데이터 라인을 연결하는 부분 위의 포토레지스트(150), 소스 전극 위의 비아 홀의 근처의 포토레지스트(151), 드레인 전극과 픽셀 전극을 연결하는 부분 위의 포토레지스트(152) 및 픽셀 전극 위의 포토레지스트(153)가 완전히 제거되어서, 이전에 포토레지스트에 의해 피복되었던 패시베이션 보호막(108) 및 소스/드레인 금속 박막(115)이 노출된다.
게이트 금속 박막(131) 및 소스/드레인 금속 박막(115)을 형성하는 방법과 유사한 방법을 이용하여, 투명한 도전성 막(137)의 레이어가 전체 기판 상에 형성된다. 포토레지스트 완전 보유 영역(118)의 측벽에 투명한 도전성 막이 증착되지 않도록 스퍼터링 챔버의 진공 상태 및 전극과 그 부품들을 제어한다. 그 다음 어레이 기판을 포토레지스트 리프트-오프용 화학 용액에 담근다. 리프트-오프 공정을 이용하여, (포토레지스트 완전 보유 영역에서) 부분적으로 두께를 유지한 포토 레지스트와 그 위의 투명한 도전성 막은 포토레지스트 에슁 후에 제거되지만, 본래의 포토레지스트 무 영역과 포토레지스트 부분 보유 영역내에 있는 비아 홀 내의 도전성 막은 유지되어 드레인 전극(107)과 연결되는 픽셀 전극(110)과 연결되는 픽셀 전극(110)과, 데이터 라인(105) 및 소스 전극(106)을 연결하는 도전성 막, 즉 데이터 라인을 연결하는 도전성 막(128)을 형성한다. 포토레지스트 완전 보유 영역의 포토레지스트의 측벽에 투명한 도전성 막이 증착되지 않기 때문에, 아세톤, 이소프로파놀, 알콜 또는 이들의 혼합 용액과 같은 일반적인 포토레지스트 리프트-오프 용액으로 포토레지스트 완전 보유 영역(118)내의 포토레지스트의 측벽의 포토레지스트를 바로 에칭할 수 있으며, 투명한 도전성 막 등의 기타 재료들을 에칭하는 데에 특수한 리프트-오프 용액이 필요하지 않다. 픽셀부 및 패시베이션 막내의 비아 홀을 제외하고 포토레지스트와 그 위의 도전성 막을 완전히 리프트-오프시키기 위해, 리프트-오프 공정을 스프레잉, 진동(vibrating) 또는 초음파(supersonic wave) 기법과 함께 수행한다. 그러면, 2-마스크 공정을 이용하여 TFT LCD 어레이 기판이 완성된다.
[제2 실시예]
본 발명의 제2 실시예에 따른 TFT LCD 어레이 기판이 도 15, 16a 및 16b에 도시되어 있다. 간단히 하기 위하여, 제1 실시예와 유사한 구조, 재료 등은 아래에서 반복 설명하지 않는다.
제2 실시예에서 어레이 기판은, 서로 수직이며 교차하여 픽셀 영역을 정의하 는 게이트 라인(201) 및 데이터 라인(205)을 포함한다. 각 픽셀을 위한 TFT는 데이터 라인(205)의 근처의 게이트 라인(201) 위에 형성된다. TFT는 게이트 전극(202), 소스 전극(206), 드레인 전극(207), 게이트 절연막(226), 진성 반도체막(227) 및 도핑된 반도체막(228)을 포함한다. 스토리지 캐패시터는 게이트 라인 돌출부(211)와 픽셀 전극(210) 사이에 형성된다. 픽셀 전극(210)은 드레인 전극 위의 비아 홀(221)을 통해서 드레인 전극(207)과 연결된다. 각각의 데이터 라인(205)은 기판 상에서 연속한다. 각각의 게이트 라인(201)은 불연속하고 데이터 라인(205)이 중간 개입되며 게이트 라인을 연결하는 도전성 막(218)에 의해서 게이트 라인의 양 단부 위의 비아 홀(217)을 통해서 연결된다. 소스 전극(206)은 게이트 전극 위에 형성되고, 소스 전극 위의 비아 홀(220), 데이터 라인과 소스 전극을 연결하는 도전성 막(222) 및 데이터 라인 위의 비아 홀(219)을 통해서 데이터 라인(205)과 연결된다.
도 16a 및 16b는 도 15에서 각각 라인 A-A 및 B-B를 따라서의 단면도이다.
도시하는 바와 같이, 게이트 금속 박막(225)은 투명 기판 상에 형성되고, 저 저항률 고 반사성을 갖는 물질로 제조된다. 게이트 절연막(226) 및 진성 반도체막(227)은 어레이 기판의 주변 영역에서 리드 패드를 제외하고 게이트 금속 박막(225) 전체를 피복한다. 옴 콘택트 레이어(229)는 도핑된 반도체막(228)으로 이루어지고, 도핑된 반도체막(228)은 소스/드레인 금속 박막(236)과 접촉하는 영역에만 유지된다.
게이트 라인(201)은 불연속적인 게이트 금속 박막(225)의 일부이고 게이트 절연막(226), 진성 반도체막(227) 및 패시베이션 보호막(208)으로 피복된다. 게이트 라인의 양 단부에 있는 비아 홀(217)은 패시베이션 보호막(208), 진성 반도체막(227) 및 게이트 절연막(226)을 관통하여 게이트 라인(201)을 노출시킨다. 게이트 라인(201)은 소스/드레인 금속 박막(236)에 의해 형성된 데이터 라인(205) 및 데이터 라인 위의 박막의 레이어에 의해서 중간 개입된다. 또한 게이트 금속 박막(225), 게이트 절연막(226), 진성 반도체막(227) 및 도핑된 반도체막(208)은 데이터 라인(205) 아래에 유지된다. 패시베이션 보호막(208)은 데이터 라인을 피복하고, 데이터 라인 위에는 비아 홀(219)이 TFT 근처에 있다. TFT 디바이스뿐만 아니라 데이터 라인(205) 및 게이트 라인(201)을 제외하고, 패시베이션 보호막(208) 아래에는 금속 박막이 존재하지 않는다. 전체 어레이 기판은 절연 유전체 막, 즉, 패시베이션 보호막(208)의 레이어에 의해서 피복되고, 연결 배선을 리딩 아웃(leading out)하기 위한 부분에서만 개방된다. 배선을 연결하는 도전성 막 및 픽셀 전극을 구성하는 투명한 도전성 막은 동일한 재료로 이루어지며 동일한 마스크를 이용하여 형성될 수 있다.
도면에서, 이에 따라 제조된 TFT는 소스 전극과 데이터 라인이 서로 직접 연결되지 않는다는, 즉, 소스/드레인 금속 박막이 소스 전극과 데이터 라인 사이에서 연결되어 있지 않는다는 점에서 종래의 4-마스크 공정과 다르다. 소스/드레인 금속 박막의 연결은 홀을 통해서 투명한 도전성 막에 의해서 이루어진다. 또한, 게이트 라인은 비연속적이고 데이터 라인에 의해서 중간 개입된다. 불연속하는 게이트 라인은 비아 홀에서 투명한 도전성 막에 의해서 연결된다. 이들 2가지 상이점 과, 후술하는 3개 레이어의 연속 증착에 의해 2개의 마스크를 이용하여 어레이 기판을 형성하는 것이 가능하게 된다.
위의 구조를 이용하는 어레이 기판의 제조 공정을 도 17 내지 25를 참조하여 설명한다.
도 17은 상이한 두께의 포토레지스트 패턴이 제1 그레이 톤 마스크를 이용하여 형성된 후의 어레이 기판을 나타내는 평면도이다. 도 18a 및 18b는 각각 도 17에서 라인 A-A 및 B-B를 따라서의 단면도이다.
도 18a 및 18b에 도시하는 바와 같이, 게이트 금속 박막(225), 게이트 절연막(226), 진성 반도체막(227), 도핑된 반도체막(228) 및 소스/드레인 금속 박막(236)의 순서로 이들이 투명한 절연 기판 상에 증착된다. 이들 막은 제1 실시예에서의 대응물과 동일한 재료 그리고 동일한 방법으로 형성될 수 있다.
도 17, 18a 및 18b에 도시하는 바와 같이, 포토레지스트 패턴은 제1 그레이 톤 마스크를 이용하여 소스/드레인 금속 박막(236)의 표면 상에 형성된다. 포토레지스트 패턴은 데이터 라인을 형성하는 영역에서의 포토레지스트(231), 소스 전극을 형성하는 영역에서의 포토레지스트(232) 및 드레인 전극을 형성하는 영역에서의 포토레지스트(233)를 포함하는 포토레지스트 완전 보유 영역; TFT 채널을 형성하는 영역에서의 포토레지스트(234) 및 (게이트 라인 돌출부를 포함하는) 게이트 라인을 형성하는 영역에서의 포토레지스트(230)를 포함하는 포토레지스트 부분 보유 영역; 및 기판의 나머지 부분의 포토레지스트 무 영역을 포함한다.
도 19, 20a 및 20b에 도시하는 바와 같이, 소스/드레인 금속 박막(236), 도 핑된 반도체막(228), 진성 반도체막(227), 게이트 절연막(226) 및 게이트 금속 박막(225)은 데이터 라인(205), 소스 전극(206) 및 드레인 전극(207)을 각각 형성하기 위해서 에칭된다. 그 다음 포토레지스트는, 포토레지스트 부분 보유 영역에서의 포토레지스트, 즉 TFT 채널을 형성하는 영역에서의 포토레지스트(234) 및 (게이트 라인 돌출부를 포함하는) 게이트 라인을 형성하는 영역에서의 포토레지스트(230)는 제거되고, 포토레지스트 완전 보유 영역에서의 포토레지스트, 즉, 데이터 라인을 형성하는 영역에서의 포토레지스트(231), 소스 전극을 형성하는 영역에서의 포토레지스트(232) 및 드레인 전극을 형성하는 영역에서의 포토레지스트(233)는 부분적으로 유지되도록 포토레지스트 에슁 처리된다. 그 다음 (게이트 라인 돌출부를 포함하는) 게이트 라인(201) 및 TFT 채널(212)을 형성하기 위해서 소스/드레인 금속 박막(236)의 에칭 및 도핑된 반도체 막(228)의 에칭을 수행한다. 소스/드레인 금속 박막(236)은 소스 전극(206) 및 드레인 전극(207)의 영역에서 도핑된 반도체막(228)과의 옴 콘택을 하여 옴 콘택 막(229)를 형성한다. 제1 실시예와 유사하게, 에칭 공정 동안에, 이와 다른 재료, 프로파일 및 CD(critical dimension)의 선택비를 구현하기 위하여 이와 다른 에칭 방법, 에칭 용액 및 에칭 가스를 사용할 수 있다.
도 21, 22a 및 22b에 도시하는 바와 같이, 패시베이션 보호막(208)의 레이어 및 포토레지스트 패턴이 제1 그레이 톤 마스크 공정 처리된 기판 위에 형성된다. 패시베이션 보호막(208)의 재료 및 제조 방법은 게이트 절연막(226)의 재료 및 제조 방법과 유사하다. 포토레지스트 패턴은 제2 그레이 톤 마스크를 이용하여 형성 되며, 게이트 라인을 연결하는 부분 위의 포토레지스트(242), 데이터 라인과 소스 전극을 연결하는 부분 위의 포토레지스트(243) 및 픽셀 전극의 영역의 포토레지스트(244)를 포함하는 포토레지스트 부분 보유 영역; 게이트 라인의 양 단부 상의 포토레지스트가 없는 비아 홀(238), 데이터 라인 위의 포토레지스트가 없는 비아 홀(239), 소스 전극 위의 포토레지스트가 없는 비아 홀(240) 및 드레인 전극 위의 포토레지스트가 없는 비아 홀(241)을 포함하는 포토레지스트 무 영역; 및 기판의 나머지 부분의 포토레지스트 완전 보유 영역(게이트 라인 및 데이터 라인의 외부의 리드 패드를 제외함)을 포함한다. 데이터 라인(205)을 교차하는 게이트 라인을 연결하는 부분 위의 포토레지스트(242)는 게이트 라인(201)의 인접부 위의 비아 홀(217) 근처의 영역에 형성된다. 데이터 라인 위의 비아 홀(219) 근처에 형성되는 포토레지스트 부분 보유 영역의 포토레지스트와 소스 전극 위의 비아 홀(220) 근처에 형성되는 포토레지스트 부분 보유 영역의 포토레지스트는 함께 연결되어 데이터 라인과 소스 전극을 연결하는 연속하는 포토레지스트(243)를 형성한다. 드레인 전극 위의 비아 홀(221) 근처에 형성되는 포토레지스트 부분 보유 영역의 포토레지스트와 픽셀 형성 영역에 형성되는 포토레지스트 부분 보유 영역의 포토레지스트는 함께 연결되어 픽셀 전극 영역에서 연속하는 포토레지스트(244)를 형성한다.
패시베이션 보호막(208), 진성 반도체막(227) 및 게이트 절연막(226)의 에칭을 연속적으로 수행하여 도 23a 및 23b에 도시하는 바와 같이, 포토레지스트 무 영역에서 데이터 라인 위의 비아 홀(219), 소스 전극 위의 비아 홀(220), 드레인 전극 위의 비아 홀(221) 및 게이트 라인 양 단부 위의 비아 홀(217)을 각각 형성한 다. 에칭 공정 동안에, 각각의 비아 홀을 형성하기 위하여 과도한 에칭(over-etching)이 수행될 수 있으나, 에치 방법 및 에칭 가스를 선택하고 에칭 조건을 조절함으로써 진성 반도체막(227) 및 게이트 절연막(226)을 에칭하는 중에 소스/드레인 금속 박막(236)이 에칭되지 않는다. 그 후 포토레지스트 에슁 공정을 사용하여 포토레지스트 부분 보유 영역의 포토레지스트를 모두 제거하고 포토레지스트 완전 보유 영역에서는 포토레지스트를 부분적으로만 남긴다. 포토레지스트 에슁 처리 동안에, 공정 조건은, 포토레지스트 완전 보유 영역(245)에 잔류하는 포토레지스트가 가파른 측벽(sharp sidewall)을 갖도록 조절된다. 이 때, 본래의 포토레지스트 부분 보유 영역내의 패시베이션 보호막(208)과 각각의 비아 홀의 바닥에 있는 금속 박막이 노출된다.
게이트 금속 박막 및 소스/드레인 금속 박막을 형성하는 방법과 유사한 방법을 이용하여, 도 24, 25a 및 25b에 도시하는 바와 같이 전체 기판 상에 투명한 도전성 막(224)의 레이어가 형성된다. 스퍼터링 챔버의 진공 조건과, 전극 및 이들 부속품들은 포토레지스트 완전 보유 영역(245)의 포토레지스트의 측벽에 투명한 도전성 막이 증착되지 않도록 조절된다. 그 다음, 어레이 기판을 리프트-오프를 위해 화학 용액에 침액시킨다. 리프트-오프 공정을 이용하여, 포토레지스트 완전 보유 영역(245)의 포토레지스트와 그 위의 투명한 도전성 막(250)이 제거된다. 본래의 포토레지스트 부분 보유 영역의 도전성 막과 비아 홀 형성 영역(본래의 포토레지스트 무 영역)은 게이트 라인을 연결하는 도전성 막(218), 데이터 라인과 소스 전극을 연결하는 도전성 막(22) 및 픽셀 형성 영역의 도전성 막(248)을 형성하기 위하여 유지된다. 모든 상기 부분들은 대응 비아 홀을 통해서 어레이 기판을 통과하여 서로 연결된다. 포토레지스트 완전 보유 영역(245)의 포토레지스트의 측벽에 투명한 도전성 막이 증착되지 않기 때문에, 통상의 포토레지스트 리프트-오프 용액으로 포토레지스트 완전 보유 영역(245)의 포토레지스트 측벽의 포토레지스트를 직접 에칭할 수 있고, 투명한 도전성 막과 같은 다른 물질들을 에칭하기 위한 특수한 리프트-오프 용액을 필요로 하지 않는다. 이러한 단계까지, 제2 실시예에 따른 TFT LCD 어레이 기판을 2-마스크 공정을 이용하여 얻는다.
위의 예에서 설명한 TFT 구조는 본 발명의 유일한 구조가 아니며, 위에서 설명한 2-마스크 공정을 이용하여 소스/드레인 전극 및 스토리지 캐패시터의 형상 등의 변경이 가능하다. 디바이스 구조 및 제조 단계에서의 다른 수정 및 변경이 또한 가능하며 이러한 수정 및 변경은 본 발명의 사상 및 범주로부터 벗어나지 않는다. 따라서, 본 발명은 청구의 범위에 따른 모든 수정 및 변형예를 포함한다.
상술한 실시예는 본 발명을 제한하려는 것이 아니다. 본 명세서에서 본 발명을 바람직한 실시예를 참조하여 설명하였으며, 해당 기술 분야의 당업자라면 필요에 따라 이와 다른 재료 및 장치를 이용하여 본 발명을 구현할 수 있으며, 본 발명의 사상 및 범주로부터 벗어남이 없이 본 발명에 각종 다양한 변경물 및 등가물을 생성할 수 있다.
2-마스크 공정을 이용하여 TFT LCD 어레이 기판을 제조할 수 있다.

Claims (22)

  1. 절연 기판 및 상기 절연 기판 상에 형성되는 TFT;
    상기 절연 기판 상에 형성되며 제1 방향을 따라서 연속하여 연장되고 게이트 절연막, 반도체막 및 패시베이션 보호막으로 피복되는 복수의 게이트 라인; 및
    상기 제1 방향에 수직인 제2 방향을 따라서 불연속하게 연장되는 복수의 데이터 라인으로서, 상기 게이트 라인과의 교차 지점에서 불연속하고, 상기 게이트 금속 박막, 상기 게이트 절연막, 상기 반도체막 및 옴 콘택 막의 절연 기판상의 라미네이트 레이어 위에 형성되며 상기 패시베이션 보호 막으로 피복되는 복수의 데이터 라인을 포함하며,
    상기 TFT의 데이터 라인 및 소스 전극 및 드레인 전극은 동일한 소스/드레인 금속 박막으로 이루어지고, 상기 게이트 라인 및 상기 데이터 라인은 교차하여, 픽셀 전극이 상기 패시베이션 보호막 상에 형성되는 픽셀 영역을 정의하고,
    상기 패시베이션 보호막내에서, 상기 게이트 라인의 양 사이드상에서 상기 데이터 라인을 노출시키는 데이터 라인 비아 홀(data line via holes)은 상기 데이터 라인의 단부 상에 형성되고, 연결형 도전성 막은 상기 패시베이션 보호막상에 형성되어 상기 게이트 라인의 양 사이드상의 상기 데이터 라인들을 상기 데이터 라인 비아 홀을 통해서 연결하고,
    각각의 TFT는 상기 데이터 라인 근처의 각각의 상기 게이트 라인 위에 형성되고, 상기 게이트 라인의 일부는 게이트 전극용으로 사용되고, TFT의 소스 및 드 레인에서 소스 전극 및 상기 드레인 전극은 상기 게이트 금속 박막, 상기 게이트 절연막, 상기 반도체막 및 상기 옴 콘택 막 및 상기 소스 전극의 라미네이트 레이어 상에 형성되며 상기 패시베이션 보호막에 의해 피복되고,
    소스/드레인 비아 홀은 상기 패시베이션 보호막 내에서 상기 소스 전극 및 상기 드레인 전극 위에 형성되고, 여기서 상기 드레인 전극은 상기 픽셀 전극과, 상기 드레인 전극 위의 비아 홀을 통해서 연결되고, 상기 소스 전극은 상기 연결형 도전성 막과, 상기 소스 전극 위의 비아 홀을 통해서 연결되며, 이로써 상기 소스 전극은 상기 데이터 라인과 연결되는,
    TFT LCD 어레이 기판.
  2. 제 1 항에 있어서,
    상기 픽셀 전극 및 연결형 도전성 막은 동일한 도전성 재료로 형성되는, TFT LCD 어레이 기판.
  3. 절연 기판 상에, 게이트 금속 박막, 게이트 절연막, 반도체막 및 옴 콘택 막 및 소스/드레인 금속 박막의 순서로 이들을 증착하는 단계;
    제1의 포토레지스트 완전 보유 영역(a first photoresist completely retained region), 제1의 포토레지스트 부분 보유 영역(a first photoresist partially retained region) 및 제1의 포토레지스트 무 영역(a first photoresist-free region)을 제1 그레이 톤 마스크를 이용하여 상기 소스/드레인 금속 박막 상에 정의하는 단계;
    상기 소스/드레인 금속 박막, 상기 옴 콘택 막, 상기 반도체막, 상기 게이트 절연막 및 상기 게이트 금속 박막의 순서로 이들을 에칭하여 세그먼트형 데이터 라인을 형성하는 단계;
    상기 제1의 포토레지스트 부분 보유 영역에서 포토레지스트를 제거하고 상기 제1의 포토레지스트 완전 보유 영역에서 포토레지스트를 부분적으로 유지하고 상기 소스/드레인 금속 박막 및 상기 옴 콘택 막을 에칭하여 상기 게이트 라인, 상기 소스 전극, 상기 드레인 전극 및 TFT를 형성하는 단계;
    패시베이션 보호막을 증착시키고, 제2의 포토레지스트 완전 보유 영역, 제2의 포토레지스트 부분 보유 영역 및 제2의 포토레지스트 무 영역을 제2 그레이 톤 마스크를 이용하여 상기 패시베이션 보호막 상에 정의하는 단계;
    상기 패시베이션 보호막을 에칭하여 상기 소스 전극 위의 비아 홀, 상기 드레인 전극 위의 비아 홀 및 상기 데이터 라인의 단부 위의 비아 홀을 각각 형성하는 단계;
    상기 제2의 포토레지스트 부분 보유 영역에서 포토레지스트를 제거하고 상기 제2의 포토레지스트 완전 보유 영역에서 부분적으로 포토레지스트를 유지하고 그 다음 이와 같이 처리된 기판 상에 투명 도전성 막의 레이어를 증착시키는 단계; 및
    나머지 포토레지스트와 그 위의 상기 투명 도전성 막을 제거하며 상기 데이 터 라인을 연결하는 투명 도전성 막, 상기 데이터 라인과 상기 소스 전극을 연결하는 투명 도전성 막, 및 픽셀 전극의 영역의 투명 도전성 막을 유지하는 단계를 포함하는,
    TFT LCD 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1 그레이 톤 마스크를 이용하여 상기 소스/드레인 금속 박막 상에 상기 제1의 포토레지스트 완전 보유 영역, 상기 제1의 포토레지스트 부분 보유 영역 및 상기 제1의 포토레지스트 무 영역을 정의하는 동안에, 상기 제1의 포토레지스트 완전 보유 영역은 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위한 영역에 대응하고, 상기 제1의 포토레지스트 부분 보유 영역은 TFT 채널 및 상기 게이트 라인을 형성하기 위한 영역에 대응하고, 상기 제1의 포토레지스트 무 영역은 상기 기판의 나머지 영역에 대응하는,
    TFT LCD 어레이 기판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제2 그레이 톤 마스크를 이용하여 상기 패시베이션 보호막 상에 상기 제2의 포토레지스트 완전 보유 영역, 상기 제2의 포토레지스트 부분 보유 영역 및 상기 제2의 포토레지스트 무 영역을 정의하는 동안에, 상기 제2의 포토레지스트 부분 보유 영역은 상기 데이터 라인을 연결하는 부분, 상기 데이터 라인과 상기 소스 전극을 연결하는 부분, 상기 픽셀 전극, 및 상기 픽셀 전극과 상기 드레인 전극을 연결하는 부분을 형성하기 위한 영역에 대응하고, 상기 제2의 포토레지스트 무 영역은 상기 데이터 라인의 단부 위의 비아 홀, 상기 소스 전극 위의 비아 홀 및 상기 드레인 전극 위의 비아 홀에 대응하고, 상기 제2의 포토레지스트 완전 보유 영역은 상기 기판의 나머지 영역에 대응하는,
    TFT LCD 어레이 기판의 제조 방법.
  6. 제 3 항에 있어서,
    상기 소스/드레인 금속 박막, 상기 옴 콘택 막, 상기 반도체막, 상기 게이트 절연막 및 상기 게이트 금속 박막의 순서로 이들을 에칭하는 단계는 서로 다른 장치에서 수행되고,
    상기 게이트 금속 박막 및 상기 소스/드레인 금속 박막은 습식 에칭에 의해서 에칭되고, 상기 게이트 절연막, 상기 반도체막 및 상기 옴 콘택 막은 건식 에칭에 의해서 에칭되는,
    TFT LCD 어레이 기판의 제조 방법.
  7. 제 3 항에 있어서,
    상기 소스/드레인 금속 박막, 상기 옴 콘택 막, 상기 반도체막, 상기 게이트 절연막 및 상기 게이트 금속 박막의 순서로 이들을 에칭하는 단계는 상기 막들 각각을 건식 에칭에 의해 에칭하는 조건 및 에칭 가스를 변경함으로써 동일 장치에서 수행되는,
    TFT LCD 어레이 기판의 제조 방법.
  8. 제 3 항에 있어서,
    상기 패시베이션 보호막을 에칭하여 비아 홀을 형성하는 단계는 상기 패시베이션 보호막, 상기 반도체막 및 상기 게이트 절연막의 순서로 이들을 에칭하는 단계를 포함하고,
    상기 반도체막을 에칭하기 위한 조건 및 에칭 가스와 상기 게이트 절연막을 에칭하기 위한 조건 및 에칭 가스는 서로 상이한,
    TFT LCD 어레이 기판의 제조 방법.
  9. 제 3 항에 있어서,
    상기 패시베이션 보호막을 에칭하여 비아 홀을 형성하는 데 있어서, 상기 데이터 라인의 단부 위의 비아 홀, 상기 소스 전극 위의 비아 홀 및 상기 드레인 전 극 위의 비아 홀은 동시에 형성되는, TFT LCD 어레이 기판의 제조 방법.
  10. 제 3 항에 있어서,
    오프-그라운드 리프트-오프 공정(off-ground lifting-off process)은 상기 나머지 포토레지스트와 그 위의 도전성 막을 제거하는 데에 이용되고,
    리프트-오프 용액은 상기 잔류 포토레지스트와는 화학적으로 반응하지만 상기 투명 도전성 막을 포함하는 다른 재료들과는 반응하지 않고, 상기 잔류 포토레지스트 상의 상기 투명 도전성 막은 상기 포토레지스트가 리프트-오프되면 제거되는,
    TFT LCD 어레이 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 리프트-오프 방법은 아세톤, 이소프로파놀(isopropanol), 알콜 또는 이들의 혼합 용액인, TFT LCD 어레이 기판의 제조 방법.
  12. 절연 기판 및 상기 절연 기판 상에 형성되는 TFT;
    제2 방향을 따라서 연속적으로 연장되는 복수의 데이터 라인; 및
    상기 제2 방향에 수직인 제1 방향을 따라서 불연속적으로 연장되는 복수의 게이트 라인으로서, 상기 게이트 라인은 상기 데이터 라인과의 교차 지점 ― 여기서, 상기 게이트 라인 및 상기 데이터 라인은 교차하여 픽셀 전극이 형성되는 픽셀 영역을 정의함 ― 에서 불연속하고,
    상기 게이트 라인은 게이트 전극을 포함하고, 상기 게이트 라인 및 상기 게이트 전극은 게이트 절연막, 반도체막 및 패시베이션 보호막에 의해 피복되고,
    상기 데이터 라인은 게이트 금속 박막, 상기 게이트 절연막, 상기 반도체막 및 상기 옴 콘택 막의 라미네이트 레이어 위에 형성되고, 상기 패시베이션 보호막에 의해 피복되고, 상기 TFT의 상기 데이터 라인, 상기 소스 전극 및 드레인 전극은 동일한 소스/드레인 금속 박막으로 형성되고,
    상기 데이터 라인의 양 사이드 상의 상기 게이트 라인의 2개의 단부 상에서, 상기 게이트 라인들을 노출시키는 게이트 라인 비아 홀이 상기 게이트 절연막, 상기 반도체막 및 상기 패시베이션 보호막내에 형성되고, 도전성 막을 연결하는 게이트 라인이 상기 패시베이션 보호막 상에 형성되어 상기 데이터 라인의 양 사이드 상의 상기 게이트 라인들을 상기 게이트 라인 비아 홀을 통해서 연결하고,
    각각의 TFT는 각각의 상기 게이트 전극 상에 형성되고, 상기 TFT의 소스 및 드레인에서 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 금속 박막, 상기 게이트 절연막, 상기 반도체막 및 상기 옴 콘택 막의 라미네이트 레이어 위에 형성되고 상기 패시베이션 보호막에 의해 피복되고,
    상기 소스 전극 및 상기 드레인 전극을 노출시키는 소스/드레인 비아 홀은 상기 패시베이션 보호막내에서 상기 소스 전극 및 상기 드레인 전극 위에 형성되고, 여기서 상기 소스 전극은 상기 소스 전극 위의 비아 홀을 통해서 상기 패시베이션 보호막 위에 형성되는 도전성 막을 연결하는 소스 전극에 의해서 상기 데이터 라인과 연결되고, 상기 드레인 전극은 상기 드레인 전극 위의 비아 홀을 통해서 상기 픽셀 전극과 연결되는,
    TFT LCD 어레이 기판.
  13. 제 12 항에 있어서,
    상기 픽셀 전극, 상기 게이트 라인 연결형 도전성 막 및 상기 소스 전극 연결형 도전성 막은 동일한 도전성 재료로 형성되는, TFT LCD 어레이 기판.
  14. 게이트 금속 박막, 게이트 절연막, 반도체막, 옴 콘택 막 및 소스/드레인 금속 박막의 순서로 이들을 증착하는 단계;
    제1 그레이 톤 마스크를 이용하여 상기 소스/드레인 금속 박막 상에 제1의 포토레지스트 완전 보유 영역, 제1의 포토레지스트 부분 보유 영역 및 제1의 포토레지스트 무 영역을 정의하는 단계;
    상기 소스/드레인 금속 박막, 상기 옴 콘택 막, 상기 반도체막, 상기 게이트 절연막 및 상기 게이트 금속 박막의 순서로 이들을 에칭하여 데이터 라인을 형성하 는 단계;
    상기 제1의 포토레지스트 부분 보유 영역의 포토레지스트를 제거하고 상기 제1의 포토레지스트 완전 보유 영역의 포토레지스트를 부분적으로 유지하고 상기 소스/드레인 금속 박막 및 상기 옴 콘택 막을 에칭하여 소스 전극 및 드레인 전극과 세그멘트형 게이트 라인 및 TFT 채널을 형성하는 단계;
    패시베이션 보호막을 증착시키고, 제2 그레이 톤 마스크를 이용하여 상기 패시베이션 보호막 상에 제2의 포토레지스트 완전 보유 영역, 제2의 포토레지스트 부분 보유 영역 및 제2의 포토레지스트 무 영역을 정의하는 단계;
    상기 패시베이션 보호막을 에칭하여 상기 게이트 라인의 단부 상의 비아 홀, 상기 데이터 라인 상의 비아 홀, 상기 소스 전극 상의 비아 홀 및 상기 드레인 전극 상의 비아 홀을 형성하는 단계;
    상기 제2의 포토레지스트 부분 보유 영역에서 포토레지스트를 제거하고, 상기 제2의 포토레지스트 완전 보유 영역에서 부분적으로 포토레지스트를 유지시키고, 그 다음 이와 같이 처리된 기판 상에 투명 도전성 막의 레이어를 증착시키는 단계; 및
    상기 잔류 포토레지스트 및 상기 잔류 포토레지스 상의 상기 투명 도전성 막을 제거하며 상기 게이트 라인들을 연결하는 투명 도전성 막, 상기 데이터 라인과 상기 소스 전극을 연결하는 투명 도전성 막 및 픽셀 전극의 영역내의 투명 도전성 막은 유지하는 단계를 포함하는,
    TFT LCD 어레이 기판의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1 그레이 톤 마스크를 이용하여 상기 소스/드레인 금속 박막 상에 상기 제1의 포토레지스트 완전 보유 영역, 상기 제1의 포토레지스트 부분 보유 영역 및 상기 제1의 포토레지스트 무 영역을 정의하는 동안에, 상기 제1의 포토레지스트 완전 보유 영역은 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극을 형성하는 영역에 대응하고, 상기 제1의 포토레지스트 부분 보유 영역은 상기 TFT 채널 및 상기 게이트 라인을 형성하는 영역에 대응하고, 상기 제1의 포토레지스트 무 영역은 상기 기판의 나머지 영역에 대응하는,
    TFT LCD 어레이 기판의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제2 그레이 톤 마스크를 이용하여 상기 패시베이션 보호막 상에 상기 제2의 포토레지스트 완전 보유 영역, 상기 제2의 포토레지스트 부분 보유 영역 및 상기 제2의 포토레지스트 무 영역을 정의하는 동안에, 상기 제2의 포토레지스트 부분 보유 영역은 상기 게이트 라인을 연결하는 부분, 상기 데이터 라인 및 상기 소스 전극을 연결하는 부분, 및 상기 픽셀 전극을 형성하는 영역에 대응하고, 상기 제2의 포토레지스트 무 영역은 상기 게이트 라인의 단부 위의 비아 홀, 상기 데이 터 라인 위의 비아 홀, 상기 소스 전극 위의 비아 홀 및 상기 드레인 전극 위의 비아 홀에 대응하고, 상기 제2의 포토레지스트 완전 보유 영역은 상기 기판의 나머지 영역에 대응하는,
    TFT LCD 어레이 기판의 제조 방법.
  17. 제 14 항에 있어서,
    상기 소스/드레인 금속 박막, 상기 옴 콘택 막, 상기 반도체막, 상기 게이트 절연막 및 상기 게이트 금속 박막의 순서로 이들을 에칭하는 단계는 서로 다른 장치에서 수행되고,
    상기 게이트 금속 박막 및 상기 소스/드레인 금속 박막은 습식 에칭에 의해서 에칭되고, 상기 게이트 절연막, 상기 반도체막 및 상기 옴 콘택 막은 건식 에칭에 의해서 에칭되는,
    TFT LCD 어레이 기판의 제조 방법.
  18. 제 14 항에 있어서,
    상기 소스/드레인 금속 박막, 상기 옴 콘택 막, 상기 반도체막, 상기 게이트 절연막 및 상기 게이트 금속 박막의 순서로 이들을 에칭하는 단계는 건식 에칭에 의해서 상기 막들 각각을 에칭하기 위한 조건 및 에칭 가스를 변경함으로써 동일한 장치에서 수행되는,
    TFT LCD 어레이 기판의 제조 방법.
  19. 제 14 항에 있어서,
    상기 패시베이션 보호막을 에칭하여 비아 홀을 형성하는 단계는 상기 패시베이션 보호막, 상기 반도체막, 및 상기 게이트 절연막의 순서로 이들을 에칭하는 단계를 포함하고,
    상기 반도체막을 에칭하기 위한 조건 및 에칭 가스와, 상기 게이트 절연막을 에칭하기 위한 조건 및 에칭 가스는 서로 상이한,
    TFT LCD 어레이 기판의 제조 방법.
  20. 제 14 항에 있어서,
    상기 패시베이션 보호막을 에칭하여 비아 홀을 형성할 때, 상기 게이트 라인의 단부 위의 비아 홀, 상기 데이터 라인 위의 비아 홀, 상기 소스 전극 위의 비아 홀 및 상기 드레인 전극 위의 비아 홀은 동시에 형성되는,
    TFT LCD 어레이 기판의 제조 방법.
  21. 제 14 항에 있어서,
    상기 잔류 포토레지스트 및 상기 잔류 포토레지스트 상의 도전성 막을 제거하기 위해 오프-그라운드 리프트-오프 공정을 이용하고,
    리프트-오프 용액은 상기 잔류 포토레지스트와만 화학적으로 반응하고 상기 투명 도전성 막을 포함하는 기타 재료와는 반응하지 않고,
    상기 잔류 포토레지스트 상의 상기 투명 도전성 막은 상기 포토레지스트가 리프트-오프되면 제거되는,
    TFT LCD 어레이 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 리프트-오프 용액은 아세톤, 이소프로파놀 또는 이들의 혼합 용액인, TFT LCD 어레이 기판의 제조 방법.
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