JP2007329298A - Ｔｆｔアレイ基板、その製造方法、及び表示装置 - Google Patents
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Abstract
【課題】優れた特性を有するＴＦＴアレイ基板、その製造方法、及びこれを用いた表示装置を提供する。
【解決手段】本発明の一態様にかかるＴＦＴアレイ基板は、ソース領域４１とドレイン領域４２との間に配置されたチャネル領域４３を有するＴＦＴアレイ基板であって、基板１上に形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してゲート電極２上に設けられた半導体層３０と、半導体層３０のソース領域４１の上に設けられた金属膜を有するソース電極６と、半導体層３０のドレイン領域４２の上に設けられた金属膜を有するドレイン電極７と、ソース電極６とソース領域４１との間、及びドレイン電極７とドレイン領域４２との間に配置された透明導電膜１０とを備え、透明導電膜１０の半導体層３０からはみ出した部分の断面が順テーパー形状である。
【選択図】図２
【解決手段】本発明の一態様にかかるＴＦＴアレイ基板は、ソース領域４１とドレイン領域４２との間に配置されたチャネル領域４３を有するＴＦＴアレイ基板であって、基板１上に形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してゲート電極２上に設けられた半導体層３０と、半導体層３０のソース領域４１の上に設けられた金属膜を有するソース電極６と、半導体層３０のドレイン領域４２の上に設けられた金属膜を有するドレイン電極７と、ソース電極６とソース領域４１との間、及びドレイン電極７とドレイン領域４２との間に配置された透明導電膜１０とを備え、透明導電膜１０の半導体層３０からはみ出した部分の断面が順テーパー形状である。
【選択図】図２
Description
本発明は、ＴＦＴアレイ基板、その製造方法、及びこれを用いた表示装置に関する。
非晶質シリコン（Amorphous Silicon、以下、ａ−Ｓｉと記す）を用いた薄膜トランジスタ（以下、ＴＦＴ：Thin Filmed Transistorと記す）をスイッチング素子に用いた表示装置用のＴＦＴアクティブマトリックスアレイ基板（以降、ＴＦＴアレイ基板と記す）は、一般的に５回のフォトリソグラフィ工程（写真製版工程）を用いて製造される。その従来例の一例が特許文献１に開示されている。図６は、特許文献１に係るＴＦＴアレイ基板のＴＦＴ部分を示したものであり、一般的なＴＦＴの断面構造を示した断面図である。
図６に示すＴＦＴアレイ基板には、絶縁性基板２１、ゲート電極２２、ゲート絶縁膜２３、半導体能動膜２４、オーミックコンタクト膜２５、ソース電極２６、ドレイン電極２７、パッシベーション膜２８、及び画素電極２９が配設されている。絶縁性基板２１は、ガラス基板等で形成される。ゲート電極２２は、例えばＣｒ膜等で形成される。ゲート絶縁膜２３は、例えば窒化シリコン（Silicon Nitride：以下、ＳｉＮと記す）で形成される。半導体能動膜２４は、ａ−Ｓｉ膜である。オーミックコンタクト膜２５は、半導体能動膜２４と上部金属とのオーミックコンタクトを得るためのリンをドーピングしたｎ型ａ−Ｓｉ膜である。この半導体能動膜２４とオーミックコンタクト膜２５によって半導体領域が形成され、両方を併せて半導体層と呼ぶ場合もある。ソース電極２６及びドレイン電極２７は、例えばＣｒ膜等で形成される。画素電極２９は、例えばインジウムとスズの酸化物であるＩＴＯ（Indium Tin Oxide）によって形成されている。特許文献１では、表示装置の生産性向上のため、ＴＦＴアレイ基板のフォトリソグラフィ工程を５回にすることで、製造工程数を削減する技術について開示されている。
他にも、ＴＦＴアレイ基板に係る技術が特許文献２に開示されている。特許文献２では、ソース及びドレイン電極を覆うパッシベーション膜のハング形状に起因して加わるＴＦＴへの負荷による電気特性のばらつきを防止する構造（不図示）が示されている。特許文献２では、半導体層のパターン形成後、次のレイヤ工程においてＩＴＯ膜とソース及びドレイン電極用の金属膜を形成する。ＩＴＯ膜はソース及びドレイン電極と半導体層との間に配設され、半導体層上のソース及びドレイン電極端よりチャネル領域側に出るようずらして配設されている。それにより、ソース及びドレイン電極から半導体層までの段差を緩和し、パッシベーション膜がハングしない効果を得ている。
しかしながら、発明者は従来技術には以下の課題があることを見出した。一般的に、ゲート電極、ソース電極、及びドレイン電極用金属膜のパターニングは、エッチング液によるウェットエッチングを用いている。近年、パターン寸法の微細化に伴い、エッチングガスを用いたドライエッチングによるパターニングが増えている。しかし、塩素原子又はフッ素原子を含むハロゲンガスでエッチングするような金属膜をソース電極及びドレイン電極に使用する場合、以下のような問題が生ずる。ソース電極及びドレイン電極のエッチング時、塩素原子又はフッ素原子を含むハロゲンガスでは、下地の半導体層とのエッチングの選択比が悪いため、チャネル形成される部分まで半導体層をオーバーエッチングしてしまう。従って、半導体層内のチャネル掘り込み量が不均一となり、ＴＦＴの電気特性が安定しないという問題が生じる。そのため、容易にドライエッチングを用いられず、パターン寸法の微細化を妨げている。
これを解決するために、チャネル領域となる半導体層上に酸化膜によるエッチストッパ膜を設ける場合もある。しかし、この場合、フォトリソグラフィ工程が１回多くなってしまい、生産効率が悪くなるという問題が新たに生じる。
本発明は、上述のような問題点に着目し、優れた特性を有するＴＦＴアレイ基板、その製造方法、及びこれを用いた表示装置を提供することを目的とする。
本発明の第１の態様にかかるＴＦＴアレイ基板は、ソース領域とドレイン領域との間に配置されたチャネル領域を有するＴＦＴアレイ基板であって、基板上に形成されたゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極上に設けられた半導体層と、前記半導体層のソース領域の上に設けられた金属膜を有するソース電極と、前記半導体層のドレイン領域の上に設けられた金属膜を有するドレイン電極と、前記ソース電極とソース領域との間、及び前記ドレイン電極とドレイン領域との間に配置された透明導電膜とを備え、前記半導体層の前記透明導電膜からはみ出した部分の断面が順テーパー形状であるものである。
本発明の第２の態様にかかるＴＦＴアレイ基板の製造方法は、ソース領域とドレイン領域との間に配置されたチャネル領域を有するＴＦＴアレイ基板の製造方法であって、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁膜、半導体層、及び透明導電膜を連続して成膜する工程と、前記透明導電膜上に形成された第１のフォトレジストパターンを用いて該透明導電膜を島状にエッチングする工程と、前記第１のフォトレジストパターンと前記透明導電膜との積層マスクを用いて前記半導体層をエッチングする工程と、前記第１のフォトレジストパターンを除去し前記透明導電膜を含む基板上に金属膜を成膜した後、第２のフォトレジストパターンを用いて該金属膜をドライエッチングして該透明導電膜の上にソース電極及びドレイン電極を形成する工程と、前記半導体層のチャネル領域上に形成された前記透明導電膜をエッチングする工程と、チャネル領域を形成する工程と、を有するものである。
本発明によれば、以上のような構成により、優れた特性を有するＴＦＴアレイ基板、その製造方法、及びこれを用いた表示装置を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
実施の形態１．
まず、図１を用いて、本発明に係るＴＦＴアレイ基板を用いた表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）を例として説明する。このＴＦＴアレイ基板の全体構成については、以下に述べる実施の形態１〜３で共通である。
まず、図１を用いて、本発明に係るＴＦＴアレイ基板を用いた表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）を例として説明する。このＴＦＴアレイ基板の全体構成については、以下に述べる実施の形態１〜３で共通である。
本発明に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板である。基板１には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１０とが設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）１１３と複数のソース配線（表示信号線）１１４とが形成されている。複数のゲート配線１１３は平行に設けられている。同様に、複数のソース配線１１４は平行に設けられている。ゲート配線１１３とソース配線１１４とは、互いに交差するように形成されている。ゲート配線１１３とソース配線１１４とは直交している。そして、隣接するゲート配線１１３とソース配線１１４とで囲まれた領域が画素１１７となる。従って、基板１では、画素１１７がマトリクス状に配列される。
更に、基板１の額縁領域１１０には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１１３は、表示領域１１１から額縁領域１１０まで延設されている。そして、ゲート配線１１３は、基板１の端部で、走査信号駆動回路１１５に接続される。ソース配線１１４も同様に、表示領域１１１から額縁領域１１０まで延設されている。そして、ソース配線１１４は、基板１の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１３に供給する。このゲート信号によって、ゲート配線１１３が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１４に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。なお、走査信号駆動回路１１５と表示信号駆動回路１１６は、基板１上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線１１４とゲート配線１１３の交差点近傍に配置される。ＴＦＴ１２０は、ソース領域とドレイン領域との間に配置されたチャネル領域を有する。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線１１３からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１１４から、ＴＦＴ１２０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。
さらに、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。そして、基板１と対向基板との間に液晶層が狭持される。即ち、基板１と対向基板との間には液晶が注入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
本発明では、上述した基板１を液晶表示装置に用いられるボトムゲート型構造のＴＦＴアレイ基板として説明する。なお、ＴＦＴアレイ基板を用いる表示装置は、液晶表示装置に限らず、有機ＥＬディスプレイ等とすることも可能である。図面を参照し、実施の形態１に係るＴＦＴアレイ基板について説明する。図２（ａ）〜（ｅ）は、実施の形態１に係るＴＦＴアレイ基板の製造方法の手順を示した断面図である。
始めに、基板１上に、スパッタリング法によって、例えばＣｒ膜を２００ｎｍの厚さで成膜する。そして、Ｃｒ膜上に、第１のフォトリソグラフィ工程にてゲート電極パターンを形成し、硝酸第２セリウムアンモニウム水溶液を用いてエッチングする。以上の工程でゲート電極２が形成される。なお、このゲート電極２は、例えば図１で示したゲート配線１１３から延在されている。基板１は、ガラス等の絶縁性材料によって形成されている。ゲート電極２は、Ｃｒ膜に限らず、ＴＦＴアレイ基板に使用可能な他の金属を用いることが可能である。また、ゲート電極２の膜厚も２００ｎｍに限らない。同様に、ゲート電極２がＣｒ膜である場合、硝酸第２セリウムアンモニウム水溶液にてエッチングしたが、Ｃｒ以外の金属を用いる場合は、その金属に応じたエッチング液を用いる。
次に、プラズマＣＶＤ法により、ゲート電極２を覆うようにゲート絶縁膜３を４００ｎｍ厚、半導体能動膜４を２００ｎｍ、オーミックコンタクト膜５を５０ｎｍの厚さで連続成膜する。ゲート絶縁膜３は、例えばＳｉＮ膜で形成されている。半導体能動膜４は、ａ−Ｓｉ膜で形成されたチャネル膜である。オーミックコンタクト膜５は、半導体能動膜４と上部金属とのオーミックコンタクトを得るため、リンをドーピングしたｎ型ａ−Ｓｉ膜である。この半導体能動膜４とオーミックコンタクト膜５によって半導体領域が形成され、両方を併せて半導体層と称する。ゲート絶縁膜３、半導体能動膜４、及びオーミックコンタクト膜５を連続して成膜した後、更に第１の透明導電膜１０を１００ｎｍの厚さでスパッタリング法により成膜する。
このように、第１の透明導電膜１０をゲート絶縁膜３、半導体能動膜４、オーミックコンタクト膜５と共に連続成膜することが、実施の形態１の特徴の１つである。その効果については、後に述べる。また、第１の透明導電膜１０には、塩素原子又はフッ素原子を含むハロゲンガスにエッチングされにくい材料を使用することが重要である。例えばインジウムとスズの酸化物であるＩＴＯ（Indium Tin Oxide）膜を使用することが望ましい。その効果についても、後に述べる。なお、上述した各々の膜厚は、例示したものであり、その他の膜厚を用いることが可能であることはもちろんである。
次に、第１の透明導電膜１０の上に、レジスト膜を塗布し、露光、現像を行う。これにより、第１のフォトレジストパターン１１が形成され、図２（ａ）に示す構成となる。第１のフォトレジストパターン１１は、以下に説明するように、半導体能動膜４、オーミックコンタクト膜５、及び第１の透明導電膜１０をパターニングするため、島状に形成されている。また、第１のフォトレジストパターン１１は、ゲート電極２のパターン一方からはみ出して形成される。
第２のフォトリソグラフィ工程では、第１のフォトレジストパターン１１を介して第１の透明導電膜１０を例えばシュウ酸を用いたウェットエッチングによってエッチングする。これにより、第１の透明導電膜１０がパターニングされる。これにより、図２（ｂ）に示す構成となる。ここで、第１の透明導電膜１０と第１のフォトレジストパターン１１との積層構造が、半導体能動膜４及びオーミックコンタクト膜５をエッチングする際のマスクとなる。即ち、半導体能動膜４及びオーミックコンタクト膜５の上には、第１の透明導電膜１０と第１のフォトレジストパターン１１からなる積層マスクの島状パターンが形成される。この時、第１の透明導電膜１０の端部は、第１のフォトレジストパターン１１の端部より後退するようにエッチングされている。従って、第１のフォトレジストパターン１１が第１の透明導電膜に対して庇状になるように形成されている。すなわち、サイドエッチングにより第１の透明導電膜１０の端部が第１のフォトレジストパターン１１の端部の内側になるよう形成されている。換言すると、第１の透明導電膜１０のパターンは、サイドエッチング量だけ第１のフォトレジストパターン１１のパターンよりも小さくなり、第１の透明導電膜１０のパターンが第１のフォトレジストパターン１１のパターンに内包された構成となる。
次に、第１の透明導電膜１０と第１のフォトレジストパターン１１との積層マスクパターンによって、オーミックコンタクト膜５と半導体能動膜４をエッチングする。そして、第１のフォトレジストパターン１１を除去する。ここで、例えばＳＦ６とＨＣｌの混合ガスを用いたドライエッチングを実施した場合、第１の透明導電膜１０よりも緩やかな順テーパー形状を有する半導体能動膜４とオーミックコンタクト膜５の島化パターンを形成することができる。順テーパー状の島化パターンが形成できる理由について、図３を用いて説明する。
図３は、図２（ｃ）に示す半導体能動膜４、オーミックコンタクト膜５、第１の透明導電膜１０、及び第１のフォトレジストパターン１１の端部を拡大した断面図である。ここで、半導体能動膜４とオーミックコンタクト膜５の積層構造を半導体層３０とする。第１のフォトレジストパターン１１をマスクに用いてエッチングした第１の透明導電膜１０の端部は、サイドエッチングによって幅Ｘの空隙が形成されている。ここで、Ｘは、第１のフォトレジストパターン１１の端部からの後退量を示すサイドエッチング量である。このように、第１のフォトレジストパターン１１の庇部分の直下が空隙となる。
第１のフォトレジストパターン１１と第１の透明導電膜１０による積層マスクパターンを用いて半導体層３０をエッチングした場合、この空隙にエッチングガスが侵入する。空隙に侵入したエッチングガスによって、半導体層３０の側面が横方向に順次エッチングされると同時に、側面の外側領域も膜厚方向にエッチングされる。従って、半導体層３０の島化パターンが形成されるとともに、サイドエッチング量Ｘに応じて半導体層３０の側面が順テーパー状に形成される。なお、図３に示す半導体能動膜４及びオーミックコンタクト膜５の合計膜厚がＹの場合、第１の透明導電膜１０のサイドエッチング量Ｘを調整することによって、テーパー角θを数式１で制御することが可能である。数式１を以下に示す。ここで、オーミックコンタクト膜５と半導体能動膜４からなる半導体層３０の断面形状が順テーパー形状になることが特徴的である。
Ｘ＝Ｙ／ｔａｎθ・・・・・（数式１）
このように、第１の透明導電膜１０を含む積層マスクを用いているため、半導体層３０は第１の透明導電膜１０と略同じ形状にパターニングされる。すなわち、半導体層３０のパターンの外形端は第１の透明導電膜１０と略一致している。しかしながら、第１の透明導電膜１０の上に庇状に形成された第１のフォトレジストパターン１１によって、半導体層３０のパターンは第１の透明導電膜１０から若干はみ出して形成される。そして、このはみ出した部分では、庇部分の空隙に侵入したエッチングガスによって半導体層３０の断面が順テーパー形状となる。また、半導体層３０のはみ出し量は、第１のフォトレジストパターン１１の庇形状に基づく量となる。ここで、半導体層３０の上面のパターン端と第１の透明導電膜１０の下面のパターン端との位置は一致している。
ここで、図２の説明に戻る。図２（ｄ）では、半導体層３０をエッチング後、第１の透明導電膜１０の上にソース電極６及びドレイン電極７を形成する。ここでは、ソース電極６及びドレイン電極７の材料に、例えばＭｏを用いて説明する。なお、このソース電極６は、例えば、図１で示したソース配線１１４から延在されている。まず、第１のフォトレジストパターン１１を取り除いた基板１上に、スパッタリング法により、Ｍｏ膜を２００ｎｍの厚さに成膜する。そして、第３のフォトリソグラフィ工程で、ソース電極６及びドレイン電極７を形成するための第２のフォトレジストパターン１２を形成する。すなわち、金属膜の上に、レジスト膜を塗布し、露光、現像を行う。ここで、図２（ｄ）に示されるように、第２のフォトレジストパターン１２は、半導体能動膜４のソース領域４１、及びドレイン領域４２上に形成される。すなわち、チャネル領域４３上の第１の透明導電膜１０が露出するよう、第２のフォトレジストパターン１２を形成する。なお、ソース領域４１、及びドレイン領域４２は、半導体能動膜４の一部であり、チャネル領域４３の両端に形成される拡散領域を示す。ソース領域４１は、ソース電極６の下部に形成され、ドレイン領域４２は、ドレイン電極７の下部に形成される。
そして、例えばＳＦ６の混合ガスを使用し、ドライエッチングにてＭｏ膜をエッチングする。第１の透明導電膜１０は、前述したようにフッ素系原子を含むハロゲンガスによってエッチングされにくい材料を使用している。従って、ＳＦ６の混合ガスに対するエッチストッパ膜となり、チャネル領域４３とオーミックコンタクト膜５へのエッチングを保護することが可能となる。これにより、図２（ｄ）に示す構成となる。その後、シュウ酸を用いたウェットエッチングにてチャネル領域４３の上部に形成されている第１の透明導電膜１０を除去する。そして、ＨＣｌガスを用いたドライエッチングにより、チャネル領域４３の上部に形成されているオーミックコンタクト膜５を除去する。このように、ソース電極６とドレイン電極７の間に位置する第１の透明導電膜１０、及びオーミックコンタクト膜５が除去される。これにより、半導体能動膜４が露出して、ソース領域４１と、ドレイン領域４２との間に、チャネル領域４３が形成される。ソース電極６は、第１の透明導電膜１０を介してソース領域４１と接続される。また、ドレイン電極７は第１の透明導電膜１０を介してドレイン領域４２と接続される。
なお、ソース電極６及びドレイン電極７に使用する材料はＭｏに限らず、Ｍｏを主成分とする合金を用いることも可能である。同様に、Ｔｉ及びＴａや、それらを主成分とする合金を用いることも可能である。さらに、ＡｌやＡｌを主成分とする合金を用いてもよい。塩素原子又はフッ素系原子を含むエッチングガスによってエッチングする金属であれば、上述した金属に限らない。よって、Ａｌ、Ｔｉ，Ｔａ、Ｍｏを主成分として含む金属膜であればよい。これにより、エッチングによる加工を容易に行うことができる。ソース電極６及びドレイン電極７は金属膜の積層構造でもよい。また、ソース電極６及びドレイン電極７に対するエッチングガスについては、塩素原子又はフッ素系原子を含むエッチングガスであれば、ＳＦ６の混合ガスに限らずその他のエッチングガスを用いることが可能である。
次に、ＣＶＤ法により、パッシベーション膜となるＳｉＮ膜８を３００ｎｍの厚さで成膜する。その後、第４のフォトリソグラフィ工程でコンタクトホールパターンを形成し、例えばＣＦ４の混合ガスを用いたドライエッチングによりＳｉＮ膜８をエッチングし、コンタクトホール１３を形成する。パッシベーション膜の材料及び膜厚、並びにコンタクトホール１３の形成方法及びエッチングガスについては例示したものであり、ＴＦＴアレイ基板に使用するその他の方法、材料、及び構成とすることが可能であることはいうまでもない。
最後に、スパッタリング法により、第２の透明導電膜９を１００ｎｍの厚さで成膜し、画素電極を形成する。第２の透明導電膜９は、例えばインジウムとスズの酸化物であるＩＴＯによって形成されている。なお、第２の透明導電膜９は、第１の透明導電膜１０と同じ材料を用いることも可能である。第５のフォトリソグラフィ工程により第２の透明導電膜９上に画素電極パターンを形成し、シュウ酸を用いたエッチングによって画素電極が形成される。以上の方法によって、実施の形態１に係るＴＦＴアレイ基板が完成する。
以上のように、第１の透明導電膜１０は、塩素原子又はフッ素原子を含むハロゲンガスにエッチングされにくい材料を用いている。従って、ソース電極６及びドレイン電極７をドライエッチングする時、第１の透明導電膜１０が半導体能動膜４とオーミックコンタクト膜５に対するエッチストッパ膜となる。即ち、塩素原子又はフッ素原子を含むハロゲンガスでエッチングの必要な金属膜をソース電極６及びドレイン電極７に用いる場合、半導体能動膜４及びオーミックコンタクト膜５とのエッチング選択比を持たせることができる。従って、チャネル掘り込み量の安定化を図ることが可能となる。その結果、優れた特性のＴＦＴアレイ基板を形成することができる。塩素原子又はフッ素原子を含むハロゲンガスでエッチングの必要なソース電極６及びドレイン電極７をドライエッチングによって加工することが可能となり、微細パターンを形成することができるようになる。
また、第１の透明導電膜１０は、半導体能動膜４、及びオーミックコンタクト膜５と共に連続成膜し、同じフォトリソグラフィ工程にてパターン形成する。従って、エッチストッパ膜である第１の透明導電膜１０を形成するためにフォトリソグラフィ工程を増やす必要がない。本形態に係るＴＦＴアレイ基板の製造方法は、フォトリソグラフィ工程が５回となり、従来技術（特許文献１）と同じである。従って、製造工程数を増やすことなく、エッチストッパ膜を形成することが可能である。これにより、生産性を低下させること無く、安定した特性を有するＴＦＴアレイ基板を製造することができる。
また、第１の透明導電膜１０は、ソース電極６及びドレイン電極７に使用される金属から半導体能動膜４及びオーミックコンタクト膜５へのコンタミネーション防止用のストッパともなる。従って、良好なＴＦＴ特性と高い信頼性を有するＴＦＴアレイ基板を製造することが可能となる。
また、実施の形態１で形成されたＴＦＴアレイ基板は、所望の角度の順テーパー形状を有する半導体能動膜４及びオーミックコンタクト膜５を形成することが可能となる。その結果、ソース電極６及びドレイン電極７とのカバレッジを良好にでき、接続性を向上させることが可能となる。また、ソース電極６及びドレイン電極７は、Ａｌ又はＡｌを主成分とする合金を用いることも可能である。その結果、コンタクトの低抵抗化に加え、低抵抗配線を実現することも可能である。
なお、実施の形態１では、第１の透明導電膜１０は、半導体能動膜４、及びオーミックコンタクト膜５と共に連続成膜された後、パターニングされる。その後、ソース電極６及びドレイン電極７は、次のレイヤ層として金属膜を成膜してパターン形成される。即ち、第１の透明導電膜１０とソース電極６及びドレイン電極７との形成時期が異なるため、第１の透明導電膜１０とソース電極６及びドレイン電極７の形成領域を変えることができる。すなわち、異なるフォトリソグラフィ工程で、第１の透明導電膜１０と、ソース電極６及びドレイン電極７をパターニングしている。これは、従来技術（特許文献２）とは異なる本発明の特徴である。これにより、第１の透明導電膜１０とソース電極６、及びドレイン電極７を異なるパターン形状とすることができる。
実施の形態２．
図面を参照し、実施の形態２に係るＴＦＴアレイ基板について説明する。実施の形態２も、ＴＦＴアレイ基板、及びその製造方法に関する技術であることは、第１の実施の形態と同様である。なお、第１の実施の形態と同じ構成要素、機能、及び製造手順については、説明を省略する。
図面を参照し、実施の形態２に係るＴＦＴアレイ基板について説明する。実施の形態２も、ＴＦＴアレイ基板、及びその製造方法に関する技術であることは、第１の実施の形態と同様である。なお、第１の実施の形態と同じ構成要素、機能、及び製造手順については、説明を省略する。
図４を用いて、実施の形態２にかかるＴＦＴアレイ基板について説明する。図４は、実施の形態２に係るＴＦＴアレイ基板の製造手順の一部を示した断面図である。実施の形態２に係るＴＦＴアレイ基板の製造手順は、図２（ａ）〜（ｄ）まで実施の形態１と同様である。実施の形態２では、実施の形態１で示した図２（ｅ）の代りに図４の手順が用いられる。実施の形態２では、図４に示すＴＦＴアレイ基板の断面構成が特徴的である。
図４では、画素電極をドレイン電極７直下の第１の透明導電膜１０と直接接続している。ソース電極６、及びドレイン電極７を形成するまでの工程は、図２（ａ）〜（ｄ）と同じであるため説明を省略する。まず、ＣＶＤ法により、パッシベーション膜となるＳｉＮ膜８を３００ｎｍの厚さで成膜する。ここまでは、実施の形態１と同様である。その後、第４のフォトリソグラフィ工程でコンタクトホールパターンを形成し、例えばＣＦ４の混合ガスを用いたドライエッチングによりＳｉＮ膜８と、その下層のドレイン電極７となるＭｏ膜をエッチングする。これにより、コンタクトホール１５を形成する。なお、フォトリソグラフィ工程の回数については、図２（ａ）に示す基板１にゲート電極２を形成する始めの工程から数えたものである。
ここで、実施の形態２は、コンタクトホール１５をＳｉＮ膜８だけでなく、その下層のＭｏ膜からなるドレイン電極７までも貫通させ、第１の透明導電膜１０まで到達させることに特徴を有している。すなわち、コンタクトホール１５を有するＳｉＮ膜８を形成後、ドレイン電極７に第１の透明導電膜１０に到達する貫通孔を設けている。貫通孔は、コンタクトホール１５を介して形成されるため、貫通孔の位置は、ＳｉＮ膜１５のコンタクトホール１５と一致している。なお、パッシベーション膜であるＳｉＮ膜８の材料及び膜厚、並びにコンタクトホール１３の形成方法及びエッチングガスについては例示したものであり、ＴＦＴに使用するその他の方法、材料、及び構成とすることが可能であることはいうまでもない。
最後に、スパッタリング法により、第２の透明導電膜１４を１００ｎｍの厚さで成膜し、画素電極を形成する。第２の透明導電膜１４は、例えばインジウムとスズの酸化物であるＩＴＯによって形成されている。第２の透明導電膜１４は、コンタクトホール１５に埋設される。これにより、画素電極となる第２の透明導電膜１４は、第１の透明導電膜１０と接触している。なお、実施の形態２では、画素電極に用いられる第２の透明導電膜１４と、第１の透明導電膜１０とは、同じ材料を使用することが望ましい。そして、第５のフォトリソグラフィ工程により第２の透明導電膜１４上に画素電極パターンを形成し、シュウ酸を用いたエッチングによって画素電極が形成される。以上の方法によって、実施の形態２に係るＴＦＴアレイ基板が完成する。
以上のように、実施の形態２では、画素電極である第２の透明導電膜１４は、第１の透明導電膜１０と直接接続されている。ここで、画素電極の材料である第２の透明導電膜１４と第１の透明導電膜１０の材料は同じであるため、コンタクトの低抵抗化を図ることができる。つまり、画素電極である第２の透明導電膜１４を、微小なコンタクトホール１５の側面及び底面でドレイン電極７と接続するより、第１の透明導電膜１０と直接接触させる方が抵抗値が低くなる。更に第１の透明導電膜１０は、上層のドレイン電極７と広い領域で接続しているため、結果的に第２の透明導電膜１４とドレイン電極７との接触抵抗が向上する。また、コンタクトホール１５の下部では、ドレイン電極７に設けられた貫通孔に、第２の透明導電膜１４が埋設されている。従って、貫通孔において、第２の透明導電膜１４は、ドレイン電極７の側面と接触している。
以上により、実施の形態２を用いたＴＦＴアレイ基板は、実施の形態１での効果に加え、コンタクトの低抵抗化による電気特性向上を得ることができる。なお、実施の形態２に係るフォトリソグラフィ工程は、実施の形態１に係る工程と同じ回数である。即ち、フォトリソグラフィ工程を増やすことなく、コンタクトの低抵抗化を実現することができる。
ここで、実施の形態１と同様に、ソース電極６、及びドレイン電極７を第１の透明導電膜１０と異なるレジストパターンでエッチングしている。従って、第１の透明導電膜１０が、ソース電極６及びドレイン電極７の形成領域と同等でなく、ソース電極６の一部がゲート絶縁膜３と直接接触するよう形成される。これは、第１の透明導電膜１０とソース電極６及びドレイン電極７との形成時期が異なるために可能となる。また、ソース電極６及びドレイン電極７は、Ａｌ又はＡｌを主成分とする合金を用いることも可能である。その結果、コンタクトの低抵抗化に加え、低抵抗配線を実現することも可能である。
実施の形態３．
図面を参照し、実施の形態３に係るＴＦＴアレイ基板について説明する。実施の形態３も、ＴＦＴアレイ基板、及びその製造方法に関する技術であることは、第１の実施の形態と同様である。なお、第１の実施の形態と同じ構成要素、機能、及び製造手順については、説明を省略する。
図面を参照し、実施の形態３に係るＴＦＴアレイ基板について説明する。実施の形態３も、ＴＦＴアレイ基板、及びその製造方法に関する技術であることは、第１の実施の形態と同様である。なお、第１の実施の形態と同じ構成要素、機能、及び製造手順については、説明を省略する。
図５を用いて、実施の形態３について説明する。図５は、実施の形態３に係るＴＦＴアレイ基板の製造手順の一部を示した断面図である。実施の形態３に係るＴＦＴアレイ基板の製造手順は、図２（ａ）〜（ｃ）まで実施の形態１と同様である。実施の形態３では、図２（ｄ）以降の手順の代わりに図５の手順が用いられる。実施の形態３では、図５に示すＴＦＴアレイ基板の製造手順及び断面構成が特徴的である。
図５では、ソース電極６及びドレイン電極７の形成以降のＴＦＴアレイ基板の製造方法について説明する。それ以前の工程は、図２（ａ）〜（ｃ）と同じであるため説明を省略する。図２（ｃ）の状態から、スパッタリング法によって、第１のフォトレジストパターン１１を取り除いた基板１上にＭｏ膜を２００ｎｍの厚さに成膜する。そして、第３のフォトリソグラフィ工程において、ソース電極６及びドレイン電極７を形成するための第２のフォトレジストパターン１２を形成する。フォトリソグラフィ工程の回数については、図２（ａ）に示す基板１にゲート電極２を形成する始めの工程から数えたものである。ここまでは、実施の形態１と同様である。
ここで、ドレイン電極７上の第２のフォトレジストパターン１２の一部（フォトレジストパターン１２ｌと称す）の膜厚を、第２のフォトレジストパターン１２の他の領域よりも薄くなるように、２段階露光技術（例えば、ハーフトーンマスクやグレイトーンマスク等）を用いてパターニングする。すなわち、２段階露光によって、第２のフォトレジストパターン１２の膜厚を２段階にしている。そして、例えばＳＦ６の混合ガスを使用し、ドライエッチングにてＭｏ膜をエッチングする。第１の透明導電膜１０は、前述したようにフッ素系原子を含むハロゲンガスによってエッチングされにくい材料を使用している。従って、第１の透明導電膜１０がエッチストッパ膜となり、チャネル領域において半導体能動膜４とオーミックコンタクト膜５へのエッチングを保護することが可能となる。これにより、図５（ａ）に示す構成となる。
次に、半導体能動膜４の上部に形成されている第１の透明導電膜１０をエッチングして、フォトレジストパターン１２ｌを除去する。まず、シュウ酸を用いてチャネル領域となる半導体能動膜４の上部に形成されている第１の透明導電膜１０を除去する。そして、ＨＣｌガスを用いたドライエッチングにより、半導体能動膜４の上部に形成されているオーミックコンタクト膜５を除去するとともに、ＴＦＴのチャネル領域を形成する。その後、フォトレジストパターン１２ｌをアッシングにて除去する。即ち、ハーフアッシングによって第２のフォトレジストパターン１２を薄くする。これにより、薄い第２のフォトレジストパターン１２ｌは、完全に除去され、Ｍｏ膜が露出する。一方、第２のフォトレジストパターン１２が厚くなっていた部分では、第２のフォトレジストパターン１２が完全に除去されず、薄くなる。例えば、ソース電極６の上の第２のフォトレジストパターン１２は薄くなった状態で残存している。これにより、図５（ｂ）に示す構成となる。
次に、ドレイン電極７をエッチングした後、第２のフォトレジストパターン１２を除去する。始めに、フォトレジストパターン１２ｌが除去された領域のドレイン電極７をエッチングによって除去する。これにより、ドレイン電極７の一部が除去される。従って、一部のドレイン領域４２の上では、ドレイン電極７が除去され、第１の透明導電膜１０が露出する。エッチングには、例えば燐酸と硝酸の混合液を用いたウェットエッチングを使用する。その後、第２のフォトレジストパターン１２を除去する。これにより、図５（ｃ）に示す構成となる。以上のように、膜厚の薄いフォトレジストパターン１２ｌを形成することによって、ドレイン電極７の一部を除去することが可能となる。なお、上述した方法を使用することによって、フォトレジスト工程が増えることはない。
ここで、実施の形態１と同様に、ソース電極６、及びドレイン電極７を第１の透明導電膜１０と異なるレジストパターンでエッチングしている。従って、第１の透明導電膜１０が、ソース電極６及びドレイン電極７の形成領域と同等でなく、ソース電極６の一部がゲート絶縁膜３と直接接触するよう形成される。これは、第１の透明導電膜１０とソース電極６及びドレイン電極７との形成時期が異なるために可能となる。
次に、コンタクトホールを有するＳｉＮ膜８を形成し、ドレイン電極７と画素電極とを接続する。この工程について、以下に詳述する。実施の形態３では、コンタクトホール１６は、ドレイン電極７を除去した領域に形成する。即ち、実施の形態３では、画素電極がドレイン電極７と直接接続せず、透明導電膜１０を介して接続することに特徴を有している。
まず、ＣＶＤ法により、パッシベーション膜となるＳｉＮ膜８を３００ｎｍの厚さで成膜する。その後、第４のフォトリソグラフィ工程でコンタクトホールパターンを形成し、例えばＣＦ４の混合ガスを用いたドライエッチングによりＳｉＮ膜８をエッチングし、コンタクトホール１６を形成する。コンタクトホール１６は、ドレイン電極７が除去された領域に形成される。すなわち、コンタクトホール１６の周辺箇所では、ドレイン電極７が除去されている。ここで、実施の形態３では、実施の形態２のようにＭｏ膜をコンタクトホールを介してエッチングしないため、コンタクトホール１６を微細に形成しやすくなるという効果がある。すなわち、コンタクトホール１６を小さくした場合でも、確実に接続することができる。パッシベーション膜の材料及び膜厚、並びにコンタクトホール１６の形成方法及びエッチングガスについては、例示したものであり、ＴＦＴアレイ基板に使用するその他の方法、材料、及び構成とすることが可能であることはいうまでもない。
最後に、スパッタリング法により、第２の透明導電膜１７を１００ｎｍの厚さで成膜し、画素電極を形成する。第２の透明導電膜１７は、例えばインジウムとスズの酸化物であるＩＴＯによって形成されている。なお、実施の形態３では、実施の形態２と同様に、画素電極に用いられる第２の透明導電膜１７と第１の透明導電膜１０とは、同じ材料を使用することが望ましい。第５のフォトリソグラフィ工程により第２の透明導電膜１７上に画素電極パターンを形成し、シュウ酸を用いたエッチングによって画素電極が形成される。以上の方法によって、実施の形態３に係るＴＦＴアレイ基板が完成する。
このように、実施の形態３では、Ｍｏ膜上に、第２のフォトレジストパターン１２を、２段階露光によって形成する。ここで、第２のフォトレジストパターン１２は、ＳｉＮ膜８のコンタクトホール１６が形成されるコンタクトホール部において膜厚が薄くなる。すなわち、コンタクトホール部では、他の箇所と比べて膜厚の薄い第２のフォトレジストパターン１２ｌが形成される。そして、第２のフォトレジストパターン１２を介してＭｏ膜をドライエッチングする。ここでは、ソース電極６のパターンが形成される。ドライエッチング後、第２のフォトレジストパターン１２の一部をアッシングする。これにより、膜厚の薄い第２のフォトレジストパターン１２ｌが除去される。よって、コンタクトホール部においてドライエッチングされたＭｏ膜が露出する。そして、Ｍｏ膜をエッチングして、第１の透明導電膜１０を露出させている。これにより、ドレイン領域４２上の一部分でＭｏ膜がエッチングされ、ドレイン電極７のパターンが形成される。
以上のように、実施の形態３では、ドレイン電極７と画素電極である第２の透明導電膜１７が、直接接続せず第１の透明導電膜１０を介して接続する。しかしながら、第２の透明導電膜１７と第１の透明導電膜１０の材料は同じであり、更に第１の透明導電膜１０は、上層に形成されるドレイン電極７と広い領域で接続している。従って、第２の透明導電膜１７とドレイン電極７が直接接続していなくても、実施の形態２と同様に、コンタクトの低抵抗化を図ることができる。
なお、実施の形態３では、コンタクトホール１６を形成する際、ドレイン電極７をエッチングする必要がないため、コンタクトホールを微細に形成することができるという効果が得られる。すなわち、コンタクトホール１６を有するＳｉＮ膜８が形成される前に、ドレイン電極７の一部分をエッチングして、第１の透明導電膜１０を露出させている。実施の形態３に係るフォトリソグラフィ工程は、第１及び実施の形態２に係る工程と同じ回数である。即ち、フォトリソグラフィ工程を増やすことなく、コンタクトの低抵抗化を実現することができ、更にコンタクトホールを微細加工することができる。
ここで、第１の透明導電膜１０とソース電極６及びドレイン電極７との形成領域が異なる。これは、前述したように従来技術（特許文献２）とは異なり、ソース電極６及びドレイン電極７の形成時期が第１の透明導電膜１０と異なるためである。従って、第１の透明導電膜１０が、ソース電極６及びドレイン電極７の形成領域と同等でなく、ソース電極６の一部がゲート絶縁膜３と直接接触するよう形成される。
なお、ソース電極６及びドレイン電極７は、Ａｌ又はＡｌを主成分とする合金を用いることも可能である。その結果、コンタクトの低抵抗化に加え、低抵抗配線を実現することも可能である。
なお、本発明は、上記の各実施形態に限定されるものではない。本発明の範囲において、上記の実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することができる。
１ 絶縁性基板、 ２ ゲート電極、
３ ゲート絶縁膜、 ４ 半導体能動膜、
５ オーミックコンタクト膜、 ６ ソース電極、
７ ドレイン電極、 ８ ＳｉＮ膜、
９、１４、１７ 第２の透明導電膜、 １０ 第１の透明導電膜、
１１ 第１のフォトレジストパターン、１２ 第２のフォトレジストパターン、
１３、１５、１６ コンタクトホール、
２１ 絶縁性基板、 ２２ ゲート電極、
２３ ゲート絶縁膜、 ２４ 半導体能動膜、
２５ オーミックコンタクト膜、 ２６ ソース電極、
２７ ドレイン電極、 ２８ ＳｉＮ膜、
２９ 第２の透明導電膜、３０ 半導体層
４１ ソース領域、 ４２ ドレイン領域、 ４３ チャネル領域、
１１０ 額縁領域、 １１１ 表示領域、
１１３ ゲート配線、 １１４ ソース配線、
１１５ 走査信号駆動回路、 １１６ 表示信号駆動回路、
１１７ 画素、 １１８、１１９ 外部配線、 １２０ ＴＦＴ
３ ゲート絶縁膜、 ４ 半導体能動膜、
５ オーミックコンタクト膜、 ６ ソース電極、
７ ドレイン電極、 ８ ＳｉＮ膜、
９、１４、１７ 第２の透明導電膜、 １０ 第１の透明導電膜、
１１ 第１のフォトレジストパターン、１２ 第２のフォトレジストパターン、
１３、１５、１６ コンタクトホール、
２１ 絶縁性基板、 ２２ ゲート電極、
２３ ゲート絶縁膜、 ２４ 半導体能動膜、
２５ オーミックコンタクト膜、 ２６ ソース電極、
２７ ドレイン電極、 ２８ ＳｉＮ膜、
２９ 第２の透明導電膜、３０ 半導体層
４１ ソース領域、 ４２ ドレイン領域、 ４３ チャネル領域、
１１０ 額縁領域、 １１１ 表示領域、
１１３ ゲート配線、 １１４ ソース配線、
１１５ 走査信号駆動回路、 １１６ 表示信号駆動回路、
１１７ 画素、 １１８、１１９ 外部配線、 １２０ ＴＦＴ
Claims (16)
- ソース領域とドレイン領域との間に配置されたチャネル領域を有するＴＦＴアレイ基板であって、
基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極上に設けられた半導体層と、
前記半導体層のソース領域の上に設けられた金属膜を有するソース電極と、
前記半導体層のドレイン領域の上に設けられた金属膜を有するドレイン電極と、
前記ソース電極とソース領域との間、及び前記ドレイン電極とドレイン領域との間に配置された透明導電膜とを備え、
前記半導体層の前記透明導電膜からはみ出した部分の断面が順テーパー形状であるＴＦＴアレイ基板。 - 更に、前記基板上を覆うように形成されたパッシベーション膜の上に、前記ドレイン電極と接続された画素電極を有し、
前記パッシベーション膜に設けられたコンタクトホールを介して前記画素電極と前記透明導電膜が直接接続されている請求項１に記載のＴＦＴアレイ基板。 - 前記コンタクトホールの周辺箇所では、前記ドレイン電極が除去されていることを特徴とする請求項２に記載のＴＦＴアレイ基板。
- 前記画素電極と前記透明導電膜は、同じ材料であることを特徴とする請求項２又は３に記載のＴＦＴアレイ基板
- 前記半導体層は、非晶質シリコンであることを特徴とする請求項１乃至４のいずれかに記載のＴＦＴアレイ基板。
- 前記ソース電極及びドレイン電極が、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、及びこれらを主成分とする合金の少なくとも１つを含む請求項１乃至５のいずれかに記載のＴＦＴアレイ基板。
- 請求項１乃至６のいずれかに記載のＴＦＴアレイ基板を用いた表示装置。
- ソース領域とドレイン領域との間に配置されたチャネル領域を有するＴＦＴアレイ基板の製造方法であって、
基板上にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜、半導体層、及び透明導電膜を連続して成膜する工程と、
前記透明導電膜上に形成された第１のフォトレジストパターンを用いて該透明導電膜を島状にエッチングする工程と、
前記第１のフォトレジストパターンと前記透明導電膜との積層マスクを用いて前記半導体層をエッチングする工程と、
前記第１のフォトレジストパターンを除去し前記透明導電膜を含む基板上に金属膜を成膜した後、第２のフォトレジストパターンを用いて該金属膜をドライエッチングして該透明導電膜の上にソース電極及びドレイン電極を形成する工程と、
前記半導体層のチャネル領域上に形成された前記透明導電膜をエッチングする工程と、チャネル領域を形成する工程と、を有するＴＦＴアレイ基板の製造方法。 - 前記チャネル領域を形成した後、前記基板上にコンタクトホールを有するパッシベーション膜を形成する工程と、
前記コンタクトホールを有するパッシベーション膜の上に、当該コンタクトホールを介して前記透明導電膜と直接接続する画素電極を形成する工程と、をさらに備える請求項８に記載のＴＦＴアレイ基板の製造方法。 - 前記コンタクトホール部に露出するドレイン電極を形成する金属膜を、コンタクトホールをドライエッチングで形成する際に、一括でエッチングして形成する請求項９に記載のＴＦＴアレイ基板の製造方法。
- 前記ソース電極及び前記ドレイン電極を形成する工程に、
前記金属膜上に、前記パッシベーション膜にコンタクトホールが形成されるコンタクトホール部において膜厚が薄くなる第２のフォトレジストパターンを２段階露光によって形成する工程と、
前記第２のフォトレジストパターンを介して前記金属膜をエッチングする工程と、チャネル領域上に形成された前記透明導電膜をエッチングする工程と、
前記第２のフォトレジストパターンの一部をアッシングして、前記コンタクトホール部において前記金属膜を露出させる工程と、
前記露出された金属膜をエッチングして、前記コンタクトホール部の前記透明導電膜を露出させる工程と、チャネル領域を形成する工程とが含まれている請求項８及び９に記載のＴＦＴアレイ基板の製造方法。 - 前記画素電極と前記透明導電膜に、同じ材料を用いることを特徴とする請求項９又は１１にＴＦＴアレイ基板の製造方法。
- 前記半導体層が、非晶質シリコンであり、
塩素もしくはフッ素を含むガスを有するドライエッチング、又はフッ酸を有するエッチング液を用いたウェットエッチングによってエッチングされていることを特徴とする請求項８乃至１２のいずれかに記載のＴＦＴアレイ基板の製造方法。 - 前記ソース電極及びドレイン電極に、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、及びそれらを主成分とする合金の少なくとも１つが含まれていることを特徴とする請求項８乃至１３のいずれかに記載のＴＦＴアレイ基板の製造方法。
- 前記透明導電膜をエッチングする工程では、前記透明導電膜の端部が前記第１のフォトレジストパターン端部より後退するようにサイドエッチングし、
前記半導体層をエッチングする工程では、前記半導体層の断面が順テーパー状となるようにエッチングする請求項８乃至１４のいずれかに記載のＴＦＴアレイ基板の製造方法。 - 前記金属膜をドライエッチングするエッチングガスに、塩素もしくはフッ素を含むガスが用いられていることを特徴とする請求項８乃至１５のいずれかに記載のＴＦＴアレイ基板の製造方法。
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