JP2004334214A - 薄膜トランジスタ・アレイ基板及びその製造方法 - Google Patents
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Abstract
【課題】本発明はマスク工程数を節減することができる薄膜トランジスタ・アレイ基板及びその製造方法に関するものである。
【解決手段】本発明に係る薄膜トランジスタ・アレイ基板は、ゲートラインと、前記ゲートラインと絶縁されるように交差して画素領域を決めるデータラインと、前記ゲートライン及びデータラインの交差部に形成された薄膜トランジスタと、前記薄膜トランジスタのチャンネル部を形成する半導体層と、前記薄膜トランジスタのドレーン電極と接続されて前記画素領域に形成された画素電極と、前記データライン、前記薄膜トランジスタのチャンネル領域、ソース電極、ドレーン電極及び前記画素電極と同一なパターンに前記ゲートライン及びゲート電極を覆うように形成されたゲート絶縁パターンとを具備することを特徴とする。
【選択図】図５
Description
本発明は、薄膜トランジスタ・アレイ基板に関し、特に工程を単純化させることができる薄膜トランジスタ・アレイ基板及びその製造方法に関するものである。
液晶表示装置は、電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このような液晶表示装置は、上下部基板に対向するように配置された画素電極と共通電極の間に形成される電界によって液晶を駆動するようになる。
液晶表示装置はお互いに対向して合着された薄膜トランジスタ・アレイ基板（下板）及びカラーフィルター・アレイ基板（上板）と、これら二つの基板の間でセルギャップを一定に維持させるためのスペーサーと、そのセルギャップに満たされた液晶を具備する。
薄膜トランジスタ・アレイ基板は、多数の信号配線及び薄膜トランジスタと、それらの上に液晶配向のために塗布された配向膜から構成される。カラーフィルター・アレイ基板は、カラー具現のためのカラーフィルター及び光漏れの防止のためのブラックマトリックスと、それらの上に液晶配向のために塗布された配向膜から構成される。
このような液晶表示装置において、薄膜トランジスタ・アレイ基板は、半導体工程を含むことと同時に、多数のマスク工程を要することによって、製造工程が複雑すること及び液晶パネル製造単価上昇の重要原因になっている。これを解決するために、薄膜トランジスタ・アレイ基板は、マスク工程数を減らす方向に発展している。これは、一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、食刻工程、フォトレジスト剥離工程、検査工程などのような多くの工程を含んでいるためである。これによって、最近には薄膜トランジスタ・アレイ基板の標準マスク工程だった５マスク工程から一つのマスク工程を減らすの４マスク工程が台頭している。
図１は従来の４マスク工程を利用した薄膜トランジスタ・アレイ基板を示す平面図で、図２は図１の線I-I'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。
図１及び図２に図示された薄膜トランジスタ・アレイ基板は下部基板４５上にゲート絶縁膜４６を間に置いて交差するように形成されたゲートライン２及びデータライン４と、その交差部毎に形成された薄膜トランジスタ６と、その交差構造に用意された画素領域に形成された画素電極１４と、ゲートライン２とストレ-ジ電極２２の重畳部に形成されたストレージ・キャパシター２０と、ゲートライン２と接続されたゲートパッド２４と、データライン４と接続されたデータパッド３０とを具備する。
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は交差構造に形成されて画素領域５を定義する。
薄膜トランジスタ６はゲートライン２のゲート信号に応答してデータライン４の画素信号が画素電極１４に充電されて維持されるようにする。これのために、薄膜トランジスタ６はゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１４に接続されたドレーン電極１２を具備する。また、薄膜トランジスタ６はゲート電極８とゲート絶縁膜４６を間に置いて重畳されながら、ソース電極１０とドレーン電極１２の間にチャンネルを形成する活性層４８をさらに具備する。
そして、活性層４８はデータライン４、データパッド下部電極３２、及びストレージ電極２２とも重畳されるように形成される。このような活性層４８上にはデータライン４、ソース電極１０、ドレーン電極１２、データパッド下部電極３２、及びストレージ電極２２とオーミック接触のためのオーミック接触層５０がさらに形成されている。
画素電極１４は保護膜５２を貫く第１コンタクトホール１３を通じて薄膜トランジスタ６のドレーン電極１２と接続されて画素領域５に形成される。
これによって、薄膜トランジスタ６を通じて画素信号が供給された画素電極１４と、基準電圧が供給された共通電極（図示しない）との間には電界が形成される。このような電界によって薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板の間の液晶分子が誘電異方性によって回転するようになる。そして、液晶分子の回転程度によって画素領域５を透過する光透過率が変わることで階調を具現するようになる。
ストレージ・キャパシター２０はゲートライン２と、そのゲートライン２とゲート絶縁膜４６、活性層４８、及びオーミック接触層５０を間に置いて重畳されるストレージ電極２２と、そのストレ-ジ電極２２と保護膜５２を貫く第２コンタクトホール２１を通じて接続された画素電極１４から構成される。このようなストレージ・キャパシター２０は画素電極１４に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。
ゲートパッド２４はゲートドライバー（図示しない）と接続されてゲートライン２にゲート信号を供給する。このようなゲートパッド２４はゲートライン２から延長されるゲートパッド下部電極２６と、ゲート絶縁膜４６及び保護膜５２を貫く第３コンタクトホール２７を通じてゲートパッド下部電極２６と接続されたゲートパッド上部電極２８から構成される。
データパッド３０はデータドライバー（図示しない）と接続されてデータライン４にデータ信号を供給する。このようなデータパッド３０はデータライン４から延長されるデータパッド下部電極３２と、保護膜５２を貫く第４コンタクトホール３３を通じてデータパッド下部電極３２と接続されたデータパッド上部電極３４から構成される。
このような構成を持つ薄膜トランジスタ・アレイ基板の製造方法を４マスク工程を利用して詳細にすれば図３ａ乃至図３ｄに図示されたところのようになる。
図３ａを参照すれば、第１マスク工程を利用して下部基板４５上にゲートライン２、ゲート電極８及びゲートパッド下部電極２６を含む第１導電パターン群が形成される。
これを詳細に説明すれば、下部基板４５上にスパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。引き継いで、第１マスクを利用したフォトリソグラフィ工程と食刻工程でゲート金属層がパターニングされることでゲートライン２、ゲート電極８及びゲートパッド下部電極２６を含む第１導電パターン群が形成される。ここで、ゲート金属層４２としてはアルミニウム係金属などが利用される。
図３ｂを参照すれば、第１導電パターン群が形成された下部基板４５上にゲート絶縁膜４６が塗布される。そして、第２マスク工程を利用してゲート絶縁膜４６上に活性層４８及びオーミック接触層５０を含む半導体パターンと、データライン４、ソース電極１０、ドレーン電極１２、データパッド下部電極３２、ストレージ電極２２を含む第２導電パターン群が形成される。
これを詳細に説明すれば、第１導電パターン群が形成された下部基板４５上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じてゲート絶縁膜４６、非晶質シリコーン層、ｎ＋非晶質シリコーン層、及びソース／ドレーン金属層が順次的に形成される。ここで、ゲート絶縁膜４６の材料としては酸化シリコーン（ＳｉＯｘ）または窒化シリコーン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレーン金属としてはモリブデン（Ｍｏ）、チタン、タンタル、モリブデン合金（Ｍｏ ａｌｌｏｙ）などが利用される。
引き継いで、ソース／ドレーン金属層上に第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することで、チャンネル部のフォトレジストパターンが他のソース／ドレーンパターン部より低い高さを持つようにする。
引き継いで、フォトレジストパターンを利用した湿式食刻工程でソース／ドレーン金属層がパターニングされることで、データライン４、ソース電極１０、そのソース電極１０と一体化されたドレーン電極１２、ストレージ電極２２を含む第２導電パターン群が形成される。
その次、同一なフォトレジストパターンを利用した乾式食刻工程でｎ＋非晶質シリコーン層と非晶質シリコーン層が同時にパターニングされることで、オーミック接触層５０と活性層４８が形成される。
そして、アッシング（Ａｓｈｉｎｇ）工程でチャンネル部において相対的に低い高さを持つフォトレジストパターンが除去された後、乾式食刻工程でチャンネル部のソース／ドレーン金属パターン及びオーミック接触層５０が食刻される。これによって、チャンネル部の活性層４８が露出して、ソース電極１０とドレーン電極１２が分離する。
引き継いで、ストリップ工程で第２導電パターン群上に残っていたフォトレジストパターンが除去される。
図３ｃを参照すれば、第２導電パターン群が形成されたゲート絶縁膜４６上に第３マスク工程を利用して第１乃至第４コンタクトホール１３、２１、２７、３３を含む保護膜５２が形成される。
詳細にすれば、第２導電パターン群が形成されたゲート絶縁膜４６上にＰＥＣＶＤなどの蒸着方法で保護膜５２が全面形成される。引き継いで、保護膜５２が第３マスクを利用したフォトリソグラフィ工程と食刻工程にパターニングされることで，第１乃至第４コンタクトホール１３、２１、２７、３３が形成される。第１コンタクトホール１３は保護膜５２を貫いてドレーン電極１２を露出させて、第２コンタクトホール２１は保護膜５２を貫いてストレージ電極２２を露出させる。第３コンタクトホール２７は保護膜５２及びゲート絶縁膜４６を貫いてゲートパッド下部電極２６を露出させて、第４コンタクトホール３３は保護膜５２を貫いてデータパッド下部電極３２を露出させる。ここで、ソース／ドレーン金属としてモリブデン（Ｍｏ）のような乾式食刻比の大きい金属が利用される場合、第１、第２、第４コンタクトホール１２，２１，３３のそれぞれはドレーン電極１２、ストレージ電極２２、データパッド下部電極３２まで貫いてそれらの側面を露出させるようになる。
保護膜５２の材料としてはゲート絶縁膜４６のような無機絶縁物質や誘電常数が小さなアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
図３ｄを参照すれば、第４マスク工程を利用して保護膜５２上に画素電極１４、ゲートパッド上部電極２８、データパッド上部電極３４を含む第３導電パターン群が形成される。
詳細にすれば、保護膜５２上にスパッタリングなどの蒸着方法で透明導電膜が塗布される。引き継いで、第４マスクを利用したフォトリソグラフィ工程と食刻工程を通じて透明導電膜がパターニングされることで、画素電極１４、ゲートパッド上部電極２８、データパッド上部電極３４を含む第３導電パターン群が形成される。画素電極１４は第１コンタクトホール１３を通じてドレーン電極１２と電気的に接続されて、第２コンタクトホール２１を通じてストレージ電極２２と電気的に接続される。ゲートパッド上部電極２８は第３コンタクトホール２７を通じてゲートパッド下部電極２６と電気的に接続される。データパッド上部電極３４は第４コンタクトホール３３を通じてデータパッド下部電極３２と電気的に接続される。
ここで、透明導電膜の材料としてはインジウムースズーオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ: ＩＴＯ）、スズーオキサイド（Ｔｉｎ Ｏｘｉｄｅ: ＴＯ）、インジウムースズー亜鉛ーオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ: ＩＴＺＯ）及びインジウムー亜鉛ーオキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ: ＩＺＯ）からいずれかが利用される。
このように、従来の薄膜トランジスタ・アレイ基板及びその製造方法は４マスク工程を採用することで、５マスク工程を利用した場合より製造工程数を減らすことと同時に、それに比例して製造単価を節減することができるようになる。しかし、４マスク工程もやはり製造工程が複雑で、原価節減に限界があるので、製造工程をもっと単純化して製造単価をもっと減らすことができる方案が要求される。
本発明の目的はマスク工程数を節減することができる薄膜トランジスタ・アレイ基板及びその製造方法を提供するものである。
前記目的を達成するために、本発明に係る薄膜トランジスタ・アレイ基板は、基板上に形成されたゲートラインと、前記ゲートラインと絶縁されるように交差して画素領域を決めるデータラインと、前記ゲートライン及びデータラインの交差部に形成された薄膜トランジスタと、前記薄膜トランジスタのチャンネル部を形成する半導体層と、前記薄膜トランジスタのドレーン電極と接続されて前記画素領域に形成された画素電極と、前記データライン、前記薄膜トランジスタのチャンネル部領域、ソース電極、ドレーン電極及び前記画素電極と同一なパターンに前記ゲートライン及びゲート電極を覆うように形成されたゲート絶縁パターンと、を具備することを特徴とする。
前記薄膜トランジスタ・アレイ基板は、前記データラインと接続された前記データパッド下部電極を持つデータパッドと、前記ゲートラインと接続されて前記ゲートラインにゲート信号を供給するゲートパッドをさらに具備することを特徴とする。
前記データパッドは、前記データパッド下部電極と接続されたデータパッド上部電極をさらに具備することを特徴とする。
前記ゲート絶縁パターンは、前記データパッド下部電極及び前記データパッド上部電極の中から少なくともいずれかと同一なパターンに形成されることを特徴とする。
前記薄膜トランジスタ・アレイ基板は、前記薄膜トランジスタを保護するために、前記データパッドと前記ゲートパッドが形成されたパッド領域を除いた領域に形成された配向膜をさらに具備することを特徴とする。
前記薄膜トランジスタ・アレイ基板は、前記ゲートライン、前記ゲートラインとゲート絶縁パターンを間に置いて重畳される画素電極かるなるストレージ・キャパシターをさらに具備することを特徴とする。
前記半導体層は、前記データライン、ソース電極、ドレーン電極及び前記データパッド下部電極に沿ってそれらの下部に形成されることを特徴とする。
前記目的を達成するために、本発明に係る薄膜トランジスタ・アレイ基板の製造方法は、基板上にゲートライン、前記ゲートラインと接続された薄膜トランジスタのゲート電極を含む第１導電パターン群を形成する段階と、前記第１導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、前記ゲートラインと絶縁されるように交差するデータライン、前記データラインと接続された前記薄膜トランジスタのソース電極、前記ソース電極と対向するドレーン電極を含む第２導電パターン群と、前記薄膜トランジスタのチャンネル部を構成する半導体層を形成する段階と、前記ドレーン電極と接続される画素電極を含む第３導電パターン群を形成する段階と、前記第２及び第３導電パターン群をマスクとして前記ゲート絶縁膜と前記薄膜トランジスタから半導体層に含まれたオーミック接触層を食刻する段階と、を含むこととを特徴とする。
前記ゲート絶縁膜と前記オーミック接触層を食刻する段階は、前記ゲート絶縁膜を乾式食刻して前記第１及び第２導電パターン群の間に前記第２及び第３導電パターン群と同一なパターンにゲート絶縁パターンを形成する段階と、前記薄膜トランジスタのオーミック接触層を乾式食刻して前記薄膜トランジスタ・チャンネル部の活性層を露出させる段階と、を含むこととを特徴とする。
前記ゲート絶縁膜と前記オーミック接触層を食刻する段階は１：３のＳＦ6とＯ2を含む食刻ガスで１：８以上の厚さ比を持つ前記オーミック接触層と前記ゲート絶縁膜を食刻する段階を含むことを特徴とする。
前記薄膜トランジスタ・アレイ基板の製造方法は、前記オーミック接触層を１：１０のＳＦ6とＣｌ2を含む食刻ガスで食刻して前記半導体層に含まれた活性層を露出させる段階をさらに含むことを特徴とする。
前記ゲート絶縁膜と前記オーミック接触層を食刻する段階は、５：１のＣＦ4とＨ2を含む食刻ガスで１：１０以上の厚さ比を持つ前記オーミック接触層と前記ゲート絶縁膜を食刻する段階を含むことを特徴とする。
前記薄膜トランジスタ・アレイ基板の製造方法は、前記オーミック接触層を１：１０のＳＦ6とＣｌ2を含む食刻ガスで食刻して前記半導体層に含まれた活性層を露出させる段階をさらに含むことを特徴とする。
前記薄膜トランジスタ・アレイ基板の製造方法は、前記ゲートラインと接続されるゲートパッドを形成する段階と、前記データラインと接続されたデータパッド下部電極を持つデータパッドを形成する段階と、をさらに含むことを特徴とする。
前記データパッドを形成する段階は、前記データパッド下部電極と接続されたデータパッド上部電極を形成する段階をさらに含むことを特徴とする。
前記ゲート絶縁パターンは、前記データパッド下部電極及び前記データパッド上部電極の中から少なくともいずれかと同一なパターンに形成されることを特徴とする。
前記薄膜トランジスタ・アレイ基板の製造方法は、前記薄膜トランジスタを保護するために、前記データパッドと前記ゲートパッドが形成されたパッド領域を除いた領域に配向膜を形成する段階をさらに含むことを特徴とする。
前記薄膜トランジスタ・アレイ基板の製造方法は、前記ゲートライン、前記ゲートラインとゲート絶縁パターンを間に置いて重畳される画素電極からなるストリージ・キャパシターをさらに形成する段階をさらに含むことを特徴とする。
［作用］
本発明に係る薄膜トランジスタ・アレイ基板及びその製造方法はマスク工程数を減らすために第２及び第３導電パターン群をマスクとしてゲート絶縁膜とオーミック接触層を同時に乾式食刻するようになる。
本発明に係る薄膜トランジスタ・アレイ基板及びその製造方法はマスク工程数を減らすために第２及び第３導電パターン群をマスクとしてゲート絶縁膜とオーミック接触層を同時に乾式食刻するようになる。
上述したところのように、本発明に係る薄膜トランジスタ・アレイ基板及びその製造方法は、第２及び第３導電パターン群をマスクとしてゲート絶縁膜とオーミック接触層を同時に乾式食刻することで、３マスク工程で薄膜トランジスタ・アレイ基板を製造することができるようになる。これによって、薄膜トランジスタ・アレイ基板の構造及び工程を単純化して製造原価節減することができることと同時に製造収率を進めることができるようになる。
以上説明した内容を通じて、当業者なら本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能さが分かることができる。よって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならない。
前記目的外の本発明の他の目的及び特徴は添付した図面を参照した実施例に対する説明を通じて明らかになる。
以下、本発明の望ましい実施例を図４乃至図１３ｅを参照して詳細に説明する事にする。
図４は本発明の実施例に係る薄膜トランジスタ・アレイ基板を示す平面図で、図５は図４の線II-II'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。
図４及び図５に図示された薄膜トランジスタ・アレイ基板は、下部基板１４５上にゲート絶縁パターン１４６を間に置いて交差するように形成されたゲートライン１０２及びデータライン１０４と、その交差部毎に形成された薄膜トランジスタ１０６と、その交差構造に用意された画素領域１０５に形成された画素電極１１４と、画素電極１１４とゲートライン１０２の重畳部に形成されたストレージ・キャパシター１２０と、ゲートライン１０２から延長されたゲートパッド１２４と、データライン１０４から延長されたデータパッド１３０を具備する。
ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４はゲート絶縁パターン１４６を間に置いて交差構造に形成されて画素領域１０５を定義する。
ゲート絶縁パターン１４６はデータライン１０４、薄膜トランジスタ１０６のチャンネル部、ソース電極１１０、ドレーン電極１１２及び画素電極１１４と同一なパターンにゲートライン１０２及びゲート電極１０８を覆うように形成される。
薄膜トランジスタ１０６はゲートライン１０２のゲート信号に応答してデータライン１０４の画素信号が画素電極１１４に充電されて維持されるようにする。これのために、薄膜トランジスタ１０６はゲートライン１０２に接続されたゲート電極１０８と、データライン１０４に接続されたソース電極１１０と、画素電極１１４に接続されたドレーン電極１１２を具備する。また、薄膜トランジスタ１０６はゲート電極１０８とゲート絶縁パターン１４６を間に置いて重畳されながらソース電極１１０とドレーン電極１１２の間にチャンネルを形成する活性層１４８をさらに具備する。
そして、活性層１４８はデータライン１１４及びデータパッド下部電極１３２とも重畳されるように形成される。このような活性層１４８上には、データライン１０４、ドレーン電極１１２及びデータパッド下部電極１３２とオーミック接触のためのオーミック接触層１５０がもっと形成される。
画素電極１１４は薄膜トランジスタ１０６のドレーン電極１１２と直接接続されて画素領域１０５に形成される。
これによって、薄膜トランジスタ１０６を通じて画素信号が供給された画素電極１１４と基準電圧が供給された共通電極（図示しない）との間には電界が形成される。このような電界によって薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板との間の液晶分子が誘電異方性によって回転するようになる。そして、液晶分子の回転程度によって画素領域１０５を透過する光透過率が変わることで階調を具現するようになる。
ストレージ・キャパシター１２０はゲートライン１０２と、そのゲートライン１０２とゲート絶縁パターン１４６を間に置いて重畳される画素電極１１４から構成される。このようなストレージ・キャパシター１２０は画素電極１１４に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。
ゲートパッド１２６はゲートドライバー（図示しない）と接続されてゲートドライバーに生成されたゲート信号をゲートライン１０２に供給する。このようなゲートパッド１２４はゲートライン１０２から延長されてゲートパッド１２６に含まれた金属層が露出した構造を持つ。
データパッド１３０はデータドライバー（図示しない）と接続されてデータドライバーに生成されたデータ信号をデータライン１０４に供給する。このようなデータパッド１３０は図５に図示されたところのようにデータラインから延長されたデータパッド下部電極１３２と、データパッド下部電極１３２と直接接続されてゲート絶縁パターン１４６と同一なパターンに形成されたデータパッド上部電極１３４とから構成される。
また、データパッド１３０は図６に図示されたところのようにデータライン１０４から延長されてデータパッド下部電極１３２が露出した構造に形成されることができる。この場合、データパッド下部電極１３２はゲート絶縁パターン１４６と同一なパターンに形成される。
配向膜１５３はゲートパッド１２６及びデータパッド１３０が形成されたパッド領域を除いた画像表示領域に形成される。この配向膜１５３は薄膜トランジスタ１０６を保護して液晶の配向方向を決めるようになる。
図７ａ及び図７ｂは本発明の実施例に係る薄膜トランジスタ・アレイ基板の製造方法の中、第１マスク工程を説明するための平面図及び断面図である。
図７ａ及び図７ｂに図示されたところのように、第１マスク工程で下部基板１４５上にゲートライン１０２、ゲート電極１０８及びゲートパッド１２６を含む第１導電パターン群が形成される。このような第１マスク工程を図８ａ乃至図８ｃを参照して詳細にすれば次のようになる。
図８ａに図示されたところのように、下部基板１４５上にスパッタリングなどの蒸着方法を通じてゲート金属層が形成される。ここで、ゲート金属層はアルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属からなる。引き継いで、ゲート金属層１４２上にフォトレジスト膜が全面形成された後、図８ｂに図示されたところのように、下部基板１４５上部に第１マスク２００が整列される。第１マスク２００は透明な材質であるマスク基板２０４と、マスク基板２０４の遮断領域Ｐ２に形成された遮断部２０２を具備する。ここで、マスク基板２０４の露出した領域は露光領域Ｐ１になる。このような第１マスク２００を利用したフォトレジスト膜を露光及び現象することで、第１マスク２００の遮断部２０２と対応してフォトレジストパターン２０６が形成される。このようなフォトレジストパターン２０６を利用した食刻工程でゲート金属層１４２がパターニングされることで、図８ｃに図示されたところのように、ゲートライン１０２、ゲート電極１０８及びゲートパッド１２６を含む第１導電パターン群が形成される。
図９ａ及び図９ｂは本発明の実施例に係る薄膜トランジスタ・アレイ基板の製造方法の中、第２マスク工程を説明するための平面図及び断面図である。
まず、第１導電パターン群が形成された下部基板１４５上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じてゲート絶縁膜１４３が形成される。ゲート絶縁膜１４３の材料としては酸化シリコーン（ＳｉＯｘ）または窒化シリコーン（ＳｉＮｘ）などの無機絶縁物質が利用される。
そして、図９ａ及び図９ｂに図示されたところのように、第２マスク工程でゲート絶縁膜１４３上に活性層１４８及びオーミック接触層１５０を含む半導体パターンと、データライン１０４、ドレーン電極１１２、データパッド下部電極１３２を含む第２導電パターン群が形成される。このような第２マスク工程を図１０ａ乃至図１０ｅを参照して詳細にすれば次のようになる。
図１０ａに図示されたところのように、ゲート絶縁膜１４３上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じて第１半導体層１４７、第２半導体層１４９、及びソース／ドレーン金属層１５４が順次的に形成される。ここで、第１半導体層１４７は、不純物がドーピングされない非晶質シリコーンが利用されて、第２半導体層１４９はＮ型またはＰ型の不純物がドーピングされた非晶質シリコーンが利用される。ソース／ドレーン金属層１５４はモリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属からなる。
その次、ソース／ドレーン金属層１５４上にフォトレジスト膜を形成した後、図１０ｂに図示されたところのように、部分露光の第２マスク１６０が下部基板１４５上部に整列される。第２マスク１６０は透明な材質であるマスク基板１６２と、マスク基板１６２の遮断領域Ｐ２に形成された遮断部１６４と、マスク基板１６２の部分露光領域Ｐ３に形成された回折露光部１６６（または、半透過部）を具備する。ここで、マスク基板１６２の露出した領域は露光領域Ｐ１になる。このような第２マスク１６０を利用したフォトレジスト膜を露光した後、現象することで、第２マスク１６０の遮断部１６４と回折露光部１６６に対応して遮断領域Ｐ２と部分露光領域Ｐ３において単差を持つフォトレジストパターン１６８が形成される。すなわち、部分露光領域Ｐ３に形成されたフォトレジストパターン１６８は遮断領域Ｐ２に形成された第１高さｈ１を持つフォトレジストパターン１６８より低い第２高さｈ２を持つようになる。
このようなフォトレジストパターン１６８をマスクとして利用した湿式食刻工程でソース／ドレーン金属層１５４がパターニングされることで、図１０ｃに図示されたところのようにデータライン１０４、データライン１０４と接続されたソース電極１１０及びドレーン電極１１２、データパッド下部電極１３２を含む第２導電パターン群が形成される。
そして、フォトレジストパターン１６８をマスクとして利用した乾式食刻工程で第１半導体層１４７と第２半導体層１４９がパターニングされることで、図１０ｄのようにオーミック接触層１５０と活性層１４８がソース／ドレーン金属パターンに沿って形成される。引き継いで、酸素（Ｏ2）プラズマを利用したアッシング（Ａｓｈｉｎｇ）工程で部分露光領域Ｐ３に第２高さを持つフォトレジストパターン１６８が除去されて、遮断領域Ｐ２に第１高さｈ１を持つフォトレジストパターン１６８は高さの低くなった状態になる。このようなフォトレジストパターン１６８を利用した食刻工程で部分露光領域Ｐ３、すなわち薄膜トランジスタのチャンネル部に形成されたソース／ドレーン金属層１５４が除去される。これによって、ドレーン電極１１２がソース電極１１０から分離する。
そして、図１０ｅに図示されたところのように第２導電パターン群上に残っていたフォトレジストパターン１６８がストリップ工程で除去される。
図１１ａ及び図１１ｂは本発明の実施例に係る薄膜トランジスタ・アレイ基板の製造方法の中、第３マスク工程を説明するための平面図及び断面図である。
図１１ａ及び図１１ｂに図示されたところのように、第３マスク工程で前述した半導体パターン及びソース／ドレーン金属パターンが積層されたゲート絶縁パターン１４６上にデータパッド上部電極１３４及び画素電極１１４を含む第３導電パターン群が形成される。このような第３マスク工程を図１２ａ乃至図１２ｄを参照して詳細にすれば次のようになる。
図１２ａに図示されたところのように半導体パターンとソース／ドレーン金属パターンが積層されたゲート絶縁膜１４３上にスパッタリングなどの蒸着方法で透明導電膜１１５が形成される。透明導電膜１１５の材料としてはインジウムースズーオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズーオキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウムースズー亜鉛ーオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）及びインジウムー亜鉛ーオキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）中からいずれかが利用される。
引き継いで、透明導電膜１１５上にフォトレジスト膜が全面形成された後、図１２ｂに図示されたところのように、下部基板１４５上部に第３マスク２１０が整列される。第３マスク２１０は透明な材質であるマスク基板２１４と、マスク基板２１４の遮断領域Ｐ２に形成された遮断部２１２を具備する。ここで、マスク基板２１４の露出した領域は露光領域Ｐ１になる。このような第３マスク２１０を利用したフォトレジスト膜を露光及び現象することで、第３マスク２１０の遮断部２１２と対応した遮断領域Ｐ２にフォトレジストパターン２１６が形成される。このようなフォトレジストパターン２１６を利用した食刻工程で透明導電膜１１５がパターニングされることで、図１２ｃに図示されたところのように、画素電極１１４及びデータパッド上部電極１３４を含む第３導電パターン群が形成される。
その次、第２及び第３導電パターン群をマスクとして利用した乾式食刻工程でゲート絶縁膜１４３とオーミック接触層１５０が同時にパターニングされることで、図１２ｄに図示されたところのように、ゲート絶縁パターン１４６が形成されて、薄膜トランジスタ１０６のチャンネル部からオーミック接触層１５０が除去される。すなわち、薄膜トランジスタ１０６のチャンネル部のオーミック接触層１５０が除去されて活性層１４８が露出して、ゲート絶縁パターン１４６は、ゲートパッド１２６上のゲート絶縁膜１４３が除去されるように形成されてゲートパッド１２６を露出させる。
これを詳細に説明すれば、オーミック接触層１５０とゲート絶縁膜１４３の厚さが１：８以上の割合を持つ場合、１：３の割合を持つＳＦ6とＯ2を含む食刻ガスを所定圧力の真空チャンバに注入して、所定の電力を供給して、第１期間の間にオーミック接触層１５０とゲート絶縁膜１４３を乾式食刻するようになる。例えば、オーミック接触層１５０が６００Å、ゲート絶縁膜１４３が５０００Åである場合、１００[ｍＴ]の圧力で１０００Ｗの電力を供給して約９０秒間オーミック接触層１５０とゲート絶縁膜１４３を食刻ガスで乾式食刻するようになる。これによって、ゲート絶縁膜１４３がパターニングされてゲートパッド１２６を露出させるゲート絶縁パターン１４６が形成されて、薄膜トランジスタ１０６のチャンネル部からオーミック接触層１５０がパターニングされて活性層１４８が露出する。
または、オーミック接触層１５０とゲート絶縁膜１４３の厚さが１：１０以上の割合を持つ場合、５：１の割合を持つＣＦ4とＨ2を含む食刻ガスを所定圧力の真空チャンバに注入して、所定の電力を供給して、第１期間の間にオーミック接触層１５０とゲート絶縁膜１４３を乾式食刻するようになる。例えば、１００[ｍＴ]の圧力で１０００Ｗの電力を供給して約９０秒間オーミック接触層１５０とゲート絶縁膜１４３を食刻ガスで乾式食刻するようになる。これによって、ゲート絶縁膜１４３がパターニングされてゲートパッド１２６を露出させるゲート絶縁パターン１４６が形成されて、薄膜トランジスタ１０６のチャンネル部からオーミック接触層１５０がパターニングされて活性層１４８が露出する。
図１３ａ乃至図１３ｄは本発明の実施例に係る薄膜トランジスタ・アレイ基板の他の製造方法を示す断面図である。
第１マスク工程で下部基板１４５上にゲートライン１０２、ゲート電極１０８及びゲートパッド１２６を含む第１導電パターン群が形成される。このような第１マスク工程は図８ａ乃至図８ｃに詳細に説明されているので、これに対する説明は省略する。
第２マスク工程で下部基板上にゲート絶縁膜１４３上に積層された活性層１４８及びオーミック接触層１５０を含む半導体パターンと、データライン１０４、ドレーン電極１１２及びデータパッド下部電極１３２を含む第２導電パターン群が形成される。このような第２マスク工程は図１０ａ乃至図１０ｅに詳細に説明されているので、これに対する説明は省略する。
図１３ａに図示されたところのように、半導体パターンと第２導電パターン群が積層されたゲート絶縁膜１４３上にスパッタリングなどの蒸着方法で透明導電膜が形成される。透明導電膜の材料としてはインジウムースズーオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズーオキサイド（Ｔｉｎ Ｏｘｉｄｅ： ＴＯ）、インジウムースズー亜鉛ーオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）及びインジウムー亜鉛ーオキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）からいずれかが利用される。
引き継いで、透明導電膜１５２上にフォトレジスト膜が全面形成された後、図１３ｂに図示されたところのように、下部基板１４５上部に第３マスク２１０が整列される。第３マスク２１０は透明な材質であるマスク基板２１４と、マスク基板２１４の遮断領域Ｐ２に形成された遮断部２１２を具備する。ここで、マスク基板２１４の露出した領域は露光領域Ｐ１になる。このような第３マスク２１０を利用したフォトレジスト膜を露光及び現象することで、第３マスク２１０の遮断部２１２と対応した遮断領域Ｐ２にフォトレジストパターン２１６が形成される。このようなフォトレジストパターン２１６を利用した食刻工程で透明導電膜１５２がパターニングされることで、図１３ｃに図示されたところのように画素電極１１４、データパッド上部電極１３４を含む第３導電パターン群が形成される。
その次、第２及び第３導電パターン群をマスクとして利用した第１乾式食刻工程でオーミック接触層１５０の一部とゲート絶縁膜１４３がパターニングされることで、図１３ｄに図示されたところのようにゲート絶縁パターン１４６が形成される。ゲート絶縁パターン１４６はゲートパッド１２６上のゲート絶縁膜１４３が除去されるように形成されてゲートパッド１２６を露出させる。以後、第２及び第３導電パターン群をマスクとして利用した第２乾式食刻工程でオーミック接触層１５０がパターニングされることで、図１３ｄに図示されたところのように薄膜トランジスタ１０６のチャンネル部に残存するオーミック接触層１５０が除去される。すなわち、薄膜トランジスタ１０６のチャンネル部のオーミック接触層１５０が除去されて活性層１４８が露出する。
これを詳細に説明すれば、オーミック接触層１５０とゲート絶縁膜１４３の厚さが１：８以上の割合を持つ場合、１：３の割合を持つＳＦ6とＯ2を含む食刻ガスを所定圧力の真空チャンバに注入して、所定の電力を供給して、第１期間より短い第２期間の間にオーミック接触層１５０とゲート絶縁膜１４３を乾式食刻するようになる。これによって、ゲート絶縁膜１４３がパターニングされてゲートパッド１２６を露出させるゲート絶縁パターン１４６が形成されて、オーミック接触層１５０が一部食刻されて薄膜トランジスタ１０６のチャンネル部に一部残存するようになる。この後、１：１０の割合を持つＳＦ6とＣｌ2を含む食刻ガスを所定圧力の真空チャンバに注入して、所定の電力を供給して、第３期間の間にオーミック接触層１５０を乾式食刻するようになる。薄膜トランジスタ１０６のチャンネル部でオーミック接触層１５０がまったくパターニングされて活性層１４８が露出する。
または、オーミック接触層１５０とゲート絶縁膜１４３の厚さが１：１０以上の割合を持つ場合、５：１の割合を持つＣＦ4とＨ2を含む食刻ガスを所定圧力の真空チャンバに注入して、所定の電力を供給して、第１期間より短い第２期間の間にオーミック接触層１５０とゲート絶縁膜１４３を乾式食刻するようになる。これによって、ゲート絶縁膜１４３がパターニングされてゲートパッド１２６を露出させるゲート絶縁パターン１４６が形成されて、オーミック接触層１５０が一部食刻されて薄膜トランジスタ１０６のチャンネル部に一部残存するようになる。この後、１：１０の割合を持つＳＦ6とＣｌ2を含む食刻ガスを所定圧力の真空チャンバに注入して、所定の電力を供給して、第３期間の間にオーミック接触層１５０を乾式食刻するようになる。薄膜トランジスタ１０６のチャンネル部においてオーミック接触層１５０がまったくパターニングされて活性層１４８が露出する。
２、１０２・・・ゲートライン
４、１０４・・・データライン
６、１０６・・・薄膜トランジスタ
８、１０８・・・ゲート電極
１０、１１０・・ソース電極
１２、１１２・・ドレーン電極
１３、２７、３３、３９・・接触ホール
１４、１１４・・画素電極
２２・・・・・・ストレ-ジ電極
２６・・・・・・ゲートパッド下部電極
２８・・・・・・ゲートパッド上部電極
３２、１３２・・データパッド下部電極
３４、１３４・・データパッド上部電極
４５、１４５・・基板
４６、１４３・・ゲート絶縁膜
４８、１４８・・活性層
５０、１５０・・オーミック接触層
５２・・・・・・保護膜
１４６・・・・・ゲート絶縁パターン
１５３・・・・・配向膜
４、１０４・・・データライン
６、１０６・・・薄膜トランジスタ
８、１０８・・・ゲート電極
１０、１１０・・ソース電極
１２、１１２・・ドレーン電極
１３、２７、３３、３９・・接触ホール
１４、１１４・・画素電極
２２・・・・・・ストレ-ジ電極
２６・・・・・・ゲートパッド下部電極
２８・・・・・・ゲートパッド上部電極
３２、１３２・・データパッド下部電極
３４、１３４・・データパッド上部電極
４５、１４５・・基板
４６、１４３・・ゲート絶縁膜
４８、１４８・・活性層
５０、１５０・・オーミック接触層
５２・・・・・・保護膜
１４６・・・・・ゲート絶縁パターン
１５３・・・・・配向膜
Claims (18)
- 基板上に形成されたゲートラインと、前記ゲートラインと絶縁されるように交差して画素領域を決めるデータラインと、前記ゲートライン及びデータラインの交差部に形成された薄膜トランジスタと、前記薄膜トランジスタのチャンネル部を形成する半導体層と、前記薄膜トランジスタのドレーン電極と接続されて、前記画素領域に形成された画素電極と、前記データライン、前記薄膜トランジスタのチャンネル部領域、ソース電極、ドレーン電極及び前記画素電極と同一なパターンに前記ゲートライン及びゲート電極を覆うように形成されたゲート絶縁パターン、
を具備することを特徴とする薄膜トランジスタ・アレイ基板。 - 前記データラインと接続されたデータパッド下部電極を有るデータパッドと、前記ゲートラインと接続されたゲートパッドをさらに具備することを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
- 前記データパッドは、前記データパッド下部電極と接続されたデータパッド上部電極をさらに具備することを特徴とする請求項２記載の薄膜トランジスタ・アレイ基板。
- 前記ゲート絶縁パターンは、前記データパッド下部電極及び前記データパッド上部電極の中から少なくともいずれかと同一なパターンに形成されることを特徴とする請求項３記載の薄膜トランジスタ・アレイ基板。
- 前記薄膜トランジスタを保護するために、前記データパッドと前記ゲートパッドが形成されたパッド領域を除いた領域に形成された配向膜をさらに具備することを特徴とする請求項２記載の薄膜トランジスタ・アレイ基板。
- 前記ゲートライン、前記ゲートラインとゲート絶縁パターンを間に置いて重畳される画素電極からなるストレ-ジ・キャパシターをさらに具備することを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
- 前記半導体層は、前記データライン、前記ソース電極、前記ドレーン電極及び前記データパッド下部電極に沿ってそれらの下部に形成されることを特徴とする請求項２記載の薄膜トランジスタ・アレイ基板。
- 基板上にゲートライン、前記ゲートラインと接続された薄膜トランジスタのゲート電極を含む第１導電パターン群を形成する段階と、前記第１導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、前記ゲートラインと絶縁されるように交差するデータライン、前記データラインと接続された前記薄膜トランジスタのソース電極、前記ソース電極と対向するドレーン電極を含む第２導電パターン群と、前記薄膜トランジスタのチャンネル部を構成する半導体層を形成する段階と、前記ドレーン電極と接続される画素電極を含む第３導電パターン群を形成する段階と、前記第２及び前記第３導電パターン群をマスクとして前記ゲート絶縁膜と前記半導体層に含まれたオーミック接触層を食刻する段階、
を含むことを特徴とする薄膜トランジスタ・アレイ基板の製造方法。 - 前記ゲート絶縁膜と前記オーミック接触層を食刻する段階は、前記ゲート絶縁膜を乾式食刻して、前記第１及び第２導電パターン群の間に前記第２及び第３導電パターン群と同一なパターンにゲート絶縁パターンを形成する段階と、前記薄膜トランジスタのオーミック接触層を乾式食刻して前記薄膜トランジスタのチャンネル部の活性層を露出させる段階、を含むことを特徴とする請求項８記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記ゲート絶縁膜と前記オーミック接触層を食刻する段階は、１：３のＳＦ６とＯ２を含む食刻ガスで、１：８以上の厚さ比を持つ前記オーミック接触層と前記ゲート絶縁膜を食刻する段階を含むことを特徴とする請求項８記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記オーミック接触層を１：１０のＳＦ６とＣｌ２を含む食刻ガスで食刻して、前記半導体層に含まれた活性層を露出させる段階をさらに含むことを特徴とする請求項１０記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記ゲート絶縁膜と前記オーミック接触層を食刻する段階は、５：１のＣＦ４とＨ２を含む食刻ガスで、１：１０以上の厚さ比を持つ前記オーミック接触層と前記ゲート絶縁膜を食刻する段階を含むことを特徴とする請求項８記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記オーミック接触層を１：１０のＳＦ６とＣl２を含む食刻ガスで食刻して、前記半導体層に含まれた活性層を露出させる段階をさらに含むことを特徴とする請求項１２記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記ゲートラインと接続されるゲートパッドを形成する段階と、前記データラインと接続されたデータパッド下部電極を有るデータパッドを形成する段階をさらに含むことを特徴とする請求項９記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記データパッドを形成する段階は、前記データパッド下部電極と接続されるデータパッド上部電極を形成する段階をさらに含むことを特徴とする請求項１４記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記ゲート絶縁パターンは、前記データパッド下部電極及び前記データパッド上部電極の中から少なくともいずれかと同一なパターンに形成されることを特徴とする請求項１５記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記薄膜トランジスタを保護するために、前記データパッドと前記ゲートパッドが形成されたパッド領域を除いた領域に配向膜を形成する段階をさらに含むことを特徴とする請求項１４記載の薄膜トランジスタ・アレイ基板の製造方法。
- 前記ゲートライン、前記ゲートラインとゲート絶縁パターンを間に置いて重畳される画素電極からなるストレージ・キャパシターをさらに形成する段階をさらに含むことを特徴とする請求項８記載の薄膜トランジスタ・アレイ基板の製造方法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
| JP2008098606A (ja) * | 2006-10-14 | 2008-04-24 | Au Optronics Corp | 液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法 |
| JP2008252050A (ja) * | 2007-03-08 | 2008-10-16 | Ulvac Japan Ltd | エッチング方法 |
| US7868958B2 (en) | 2006-09-05 | 2011-01-11 | Samsung Electronics Co., Ltd. | Manufacturing liquid crystal display with incremental removal of an insulating layer |
| WO2011152233A1 (en) * | 2010-06-04 | 2011-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8216891B2 (en) | 2006-10-14 | 2012-07-10 | Au Optronics Corp. | LCD TFT array plate and fabricating method thereof |
| JP2016167059A (ja) * | 2008-09-19 | 2016-09-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631861A (en) * | 1990-02-02 | 1997-05-20 | Virtual Technologies, Inc. | Force feedback and texture simulating interface device |
| TW413844B (en) * | 1998-11-26 | 2000-12-01 | Samsung Electronics Co Ltd | Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films |
| KR100615211B1 (ko) * | 2004-02-26 | 2006-08-25 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치 및 그 제조방법 |
| KR101046928B1 (ko) * | 2004-09-24 | 2011-07-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판과 그 제조방법 |
| KR101146418B1 (ko) * | 2004-11-08 | 2012-05-17 | 엘지디스플레이 주식회사 | 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법 |
| KR101107246B1 (ko) | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101125252B1 (ko) * | 2004-12-31 | 2012-03-21 | 엘지디스플레이 주식회사 | 폴리 액정 표시 패널 및 그 제조 방법 |
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| KR101107251B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107267B1 (ko) | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
| KR20060089526A (ko) * | 2005-02-04 | 2006-08-09 | 삼성전자주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 |
| US7410842B2 (en) * | 2005-04-19 | 2008-08-12 | Lg. Display Co., Ltd | Method for fabricating thin film transistor of liquid crystal display device |
| CN100444408C (zh) * | 2005-09-15 | 2008-12-17 | 中华映管股份有限公司 | 薄膜晶体管及其制造方法 |
| KR101219046B1 (ko) * | 2005-11-17 | 2013-01-08 | 삼성디스플레이 주식회사 | 표시장치와 이의 제조방법 |
| KR100818887B1 (ko) * | 2005-12-14 | 2008-04-02 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 및 그 제조 방법 |
| CN100452410C (zh) * | 2006-04-30 | 2009-01-14 | 北京京东方光电科技有限公司 | 一种有源驱动tft矩阵结构及其制造方法 |
| CN100446222C (zh) * | 2007-03-28 | 2008-12-24 | 友达光电股份有限公司 | 薄膜晶体管基板的制造方法 |
| TWI426563B (zh) * | 2008-05-07 | 2014-02-11 | Au Optronics Corp | 像素結構與其中之電晶體以及其製造方法 |
| US9230826B2 (en) * | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| CN102148194B (zh) * | 2010-11-26 | 2013-09-18 | 深圳市华星光电技术有限公司 | 薄膜晶体管、液晶显示面板及其制造方法 |
| CN102116982B (zh) * | 2010-11-26 | 2012-08-22 | 深圳市华星光电技术有限公司 | 液晶显示面板及其制造方法 |
| KR101529557B1 (ko) * | 2011-06-09 | 2015-06-19 | 엘지디스플레이 주식회사 | 프린지 필드형 액정표시장치의 제조방법 |
| KR101976212B1 (ko) * | 2011-10-24 | 2019-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| US9048148B2 (en) * | 2012-04-28 | 2015-06-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Method of manufacturing TFT array using multi-tone mask |
| CN104241297B (zh) * | 2014-08-25 | 2017-12-08 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和显示面板 |
| CN104992947B (zh) * | 2015-06-03 | 2018-01-12 | 合肥鑫晟光电科技有限公司 | 一种氧化物半导体tft阵列基板及其制备方法 |
| CN108010924A (zh) * | 2017-12-06 | 2018-05-08 | 京东方科技集团股份有限公司 | 一种阵列基板及制作方法、显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242230A (ja) * | 1989-03-16 | 1990-09-26 | Matsushita Electron Corp | 液晶表示装置 |
| JP2001005038A (ja) * | 1999-04-26 | 2001-01-12 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2001033825A (ja) * | 1999-05-20 | 2001-02-09 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| JP2002049058A (ja) * | 2000-05-25 | 2002-02-15 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL194848C (nl) | 1992-06-01 | 2003-04-03 | Samsung Electronics Co Ltd | Vloeibaar-kristalindicatorinrichting. |
| KR100338480B1 (ko) | 1995-08-19 | 2003-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| KR100190023B1 (ko) * | 1996-02-29 | 1999-06-01 | 윤종용 | 박막트랜지스터-액정표시장치 및 그 제조방법 |
| KR100269518B1 (ko) * | 1997-12-29 | 2000-10-16 | 구본준 | 박막트랜지스터 제조방법 |
| KR100538293B1 (ko) | 1998-04-03 | 2006-03-17 | 삼성전자주식회사 | 평면 구동 방식 액정 표시 장치의 제조 방법 |
| KR100590750B1 (ko) | 1999-03-08 | 2006-06-15 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판의제조방법 |
| US6524876B1 (en) * | 1999-04-08 | 2003-02-25 | Samsung Electronics Co., Ltd. | Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same |
| KR100333273B1 (ko) | 1999-08-02 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법 |
| US7509899B2 (en) | 2000-08-14 | 2009-03-31 | Sd3, Llc | Retraction system for use in power equipment |
| JP3391343B2 (ja) * | 1999-10-26 | 2003-03-31 | 日本電気株式会社 | アクティブマトリクス基板及びその製造方法 |
| KR100635943B1 (ko) | 1999-11-04 | 2006-10-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| KR100720095B1 (ko) * | 2000-11-07 | 2007-05-18 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100796749B1 (ko) | 2001-05-16 | 2008-01-22 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 어레이 기판 |
| KR100806897B1 (ko) | 2001-08-07 | 2008-02-22 | 삼성전자주식회사 | 액정 표시 장치 |
| KR20030016051A (ko) * | 2001-08-20 | 2003-02-26 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| TW522570B (en) | 2001-11-06 | 2003-03-01 | Hannstar Display Corp | Manufacturing method of thin film transistor array substrate and its structure |
-
2003
- 2003-05-06 KR KR1020030028642A patent/KR100598737B1/ko not_active IP Right Cessation
-
2004
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- 2004-05-08 CN CNB2004100381298A patent/CN100385671C/zh not_active Expired - Fee Related
-
2007
- 2007-03-12 US US11/716,690 patent/US7525120B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242230A (ja) * | 1989-03-16 | 1990-09-26 | Matsushita Electron Corp | 液晶表示装置 |
| JP2001005038A (ja) * | 1999-04-26 | 2001-01-12 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2001033825A (ja) * | 1999-05-20 | 2001-02-09 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| JP2002049058A (ja) * | 2000-05-25 | 2002-02-15 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
| US7868958B2 (en) | 2006-09-05 | 2011-01-11 | Samsung Electronics Co., Ltd. | Manufacturing liquid crystal display with incremental removal of an insulating layer |
| JP2008098606A (ja) * | 2006-10-14 | 2008-04-24 | Au Optronics Corp | 液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法 |
| US8216891B2 (en) | 2006-10-14 | 2012-07-10 | Au Optronics Corp. | LCD TFT array plate and fabricating method thereof |
| JP2008252050A (ja) * | 2007-03-08 | 2008-10-16 | Ulvac Japan Ltd | エッチング方法 |
| JP2016167059A (ja) * | 2008-09-19 | 2016-09-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR101760341B1 (ko) | 2008-09-19 | 2017-07-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 |
| WO2011152233A1 (en) * | 2010-06-04 | 2011-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8884283B2 (en) | 2010-06-04 | 2014-11-11 | Semiconductor Energy Laboratory Co., Ltd | Memory semiconductor device having aligned side surfaces |
Also Published As
| Publication number | Publication date |
|---|---|
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