JPWO2007039954A1 - 薄膜トランジスタアレイ基板の製造方法、及び薄膜トランジスタアレイ基板 - Google Patents

薄膜トランジスタアレイ基板の製造方法、及び薄膜トランジスタアレイ基板 Download PDF

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Abstract

第１工程において、ゲート電極（４ａ）を形成した後、第２工程において、ゲート絶縁膜（５）、半導体膜（８）、透明導電膜（９）を含む導電膜（１２）を積層して、その積層体（１８）に導電膜（１２）を露出させる第１開口部（１４ａ）とゲート電極（４ａ）の上方位置で底部（Ｂ）を有する第２開口部（１４ｂ）とを備えたレジストパターン（１３ａ）を形成する。そして、第１開口部（１４ａ）から露出している導電膜（１２）及び半導体膜（８）をエッチングして、第２開口部（１４ｂ）の底部（Ｂ）を除去して導電膜（１２）を露出させ、その導電膜（１２）をエッチングして、ＴＦＴ（２０）を形成する。第３工程において、画素電極（５ａ）、保護遮光層（１７ａ）及び突起部（１７ｂ）を形成する。

Description

本発明は、薄膜トランジスタアレイ基板の製造方法、及び薄膜トランジスタアレイ基板に関し、特に、ＭＶＡ方式の液晶表示装置を構成する薄膜トランジスタアレイ基板に関するものである。
液晶表示装置は、小型、薄型、低消費電力、軽量などの長所を有しており、各種電子機器に広く用いられている。特に、画素毎にスイッチング素子として薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクス型の液晶表示装置は、ＣＲＴと同等の表示性能を有するため、パソコンなどのＯＡ機器、テレビなどのＡＶ機器や携帯電話などに広く応用されている。特に、近年においては、大型化、高精細化、高開口率化などの品位向上が急速に進んでいる。
このように、その利用分野が拡大しているアクティブマトリクス型の液晶表示装置では、低価格化が望まれている。特に、アクティブマトリクス型の液晶表示装置を構成するＴＦＴアレイ基板の生産性を高めることにより製造コストを低減し、低価格化を図る方法が種々検討され、その中でも、ＴＦＴアレイ基板の製造工程の１工程であって、フォトリソグラフィ法を利用するフォトリソグラフィ工程の回数を減少させる方法について、広く研究されている。
ここで、フォトリソグラフィ工程は、（１）薄膜を形成した基板上にレジストを塗布する工程、（２）フォトマスクを用いて光露光を行い、レジストにマスクパターンの潜像を形成する工程、（３）現像してレジストをパターン化し、薄膜をエッチングする工程、（４）レジストを剥離する工程、という一連の工程から構成され、ＴＦＴアレイ基板の製造工程において必要不可欠な製造プロセスである。
例えば、特許文献１、２、３及び４には、フォトリソグラフィ工程の回数が４回に低減された透過型のＴＦＴアレイ基板の製造方法が開示されている。
また、特許文献５、６、７及び８には、フォトリソグラフィ工程の回数が３回に低減された透過型のＴＦＴアレイ基板の製造方法が開示されている。
しかしながら、特許文献５、６及び８では、画素を構成する画素電極、又は、外部引出電極の形成についての詳細な説明がなく、その形成を考慮した場合、さらに最低１回のフォトリソグラフィ工程が必要になるため、フォトリソグラフィ工程が４回以上になる。
さらに、特許文献７では、トップゲート型のＴＦＴアレイの製造方法が開示されているが、絶縁基板側からの光に対して、ＴＦＴを構成する半導体層のチャネル部は遮光する構造になっていないために、光誘起リーク電流が流れ、ｏｎ／ｏｆｆ比(ゲートの電圧でドレイン電流のスイッチを行う際の、ｏｎ状態の電流とｏｆｆ状態のリーク電流との比)が悪くなるという問題がある。
また、従来の液晶表示装置では、ＴＦＴアレイ基板に対向配置される対向基板において、ＴＦＴアレイ基板上のＴＦＴ、ゲート線及びソース線に重なるように、クロムや黒色樹脂などでブラックマトリクスと呼ばれる遮光領域を形成し、ＴＦＴアレイ基板と対向基板とを貼り合わせることで、ＴＦＴへの光の侵入を防止し、光誘起リーク電流の発生を抑止することが知られている。
しかしながら、上記ＴＦＴアレイ基板と対向基板との貼り合わせ時の重ね合わせマージンを考慮すると、遮光領域を大きく形成する必要があり、画素の開口率が低下する問題がある。
そこで、画素の開口率の低下を抑止するために、ＴＦＴアレイ基板上に、ＴＦＴ、ゲート線及びソース線を覆うように、黒色レジストのような遮光膜を形成することによって、対向基板のブラックマトリクスを省略して、ＴＦＴアレイ基板と対向基板との貼り合わせ時の重ね合わせを容易にする試みがなされている。
そうなると、ＴＦＴアレイ基板の製造工程に必要なフォトリソグラフィ工程の回数は、上述の遮光膜を形成するために、さらに１回増えてしまうことになる。
以上説明したように、透過型の液晶表示装置を構成するＴＦＴアレイ基板の製造においては、最低、４回以上のフォトリソグラフィ工程が必要である。
ところで、パソコンのモニターや液晶テレビに用いられる画面サイズの比較的大きな液晶表示装置においては、輝度、コントラスト比、視角特性などの表示品位に優れた、多重領域（Ｍｕｌｔｉ−ｄｏｍａｉｎ）を有する垂直配向方式（ＶＡ；Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、いわゆるＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式が、近年広く普及している（例えば、特許文献９、１０及び１１参照）。
このＭＶＡ方式の液晶表示装置では、ＴＦＴアレイ基板上の画素電極、及び対向基板上の共通電極の少なくとも一方に、切除パターン（電極開口部）や液晶分子の配向を制御するための突起部が設けられている。そして、ＭＶＡ方式の液晶表示装置では、この切除パターンによって形成されるフリンジフィールド（Ｆｒｉｎｇｅ Ｆｉｅｌｄ）や突起部の傾斜部分における液晶分子の傾斜配向によって、画素内において液晶分子の配向方向を複数に分散させて広視野角化を実現している。
この表示品位に優れたＭＶＡ方式の液晶表示装置においても、上述したように、フォトリソグラフィ工程の回数を減少させて、ＴＦＴアレイ基板の生産性を高めることにより、製造コストを低減し、低価格化を図ることが望まれている。
特開平９−１５２６２６号公報 特開平９−２３６８２７号公報 特開２０００−２５８７９９号公報 特開２００１−５０３８号公報 特開平３−６００４２号公報 特開平８−２４２００４号公報 特開２００１−１８８２５２号公報 特開２００２−３４３８１１号公報 特開２００１−８３５２３号公報 特開２００１−２１８９４号公報 特開２００１−１０９００９号公報
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ＭＶＡ方式の液晶表示装置を構成する薄膜トランジスタアレイ基板において、フォトリソグラフィ工程の回数を従来の製造方法よりも減らして、製造工程の短縮及び製造コストの低減を可能にすることにある。
本発明は、薄膜トランジスタアレイ基板の製造工程のフォトリソグラフィ工程の回数を３回に減らすようにしたものである。
具体的に、本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体層を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続され液晶分子を含む液晶層に電圧を印加するための画素電極と、該画素電極に設けられ上記液晶分子の配向を制御するための突起部とを備えた薄膜トランジスタアレイ基板を製造する方法であって、上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第１工程と、上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体層となる半導体膜膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第２工程と、フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層、及び上記突起部を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第３工程とを備え、上記第２工程は、上記積層体を覆うレジスト膜を形成した後に、該レジスト膜に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第１開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成するレジストパターン形成工程と、上記第１開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第１エッチング工程と、上記第２開口部の底部を除去して露出させた導電膜をエッチングする第２エッチング工程とを備えていることを特徴とする。
上記の製造方法によれば、まず、第１工程において、基板上にゲート電極をパターン形成する。
次いで、第２工程において、ゲート電極が形成された基板に対し、ゲート絶縁膜、半導体膜、及びその半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、その積層体を覆うレジスト膜を形成した後に、そのレジスト膜に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第１開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成してレジストパターンを形成する。
そして、上記レジストパターンの第１開口部から露出している導電膜と、その導電膜の下方の半導体膜とをエッチングした後に、第２開口部の底部を除去して導電膜を露出させ、その導電膜をエッチングして、薄膜トランジスタをパターン形成する。
次いで、第３工程において、薄膜トランジスタを覆う保護層、及び液晶分子の配向を制御するための突起部を形成すると共に、透明導電膜の一部を露出させて画素電極を形成する。
これらにより、薄膜トランジスタアレイ基板を、第１工程、第２工程及び第３工程の計３回のフォトリソグラフィ工程で製造することできる。そのため、ＭＶＡ方式の液晶表示装置を構成するＴＦＴアレイ基板において、製造工程の短縮及び製造コストの低減が可能になる。
上記導電膜は、遮光性を有し、上記第３工程で、上記ドレイン電極の周端よりも内側の導電膜をエッチングしてもよい。
上記の製造方法によれば、ドレイン電極の周端よりも内側の導電膜をエッチングすることによって、画素電極が形成されるので、光透過性の画素電極の周囲は、遮光性の導電膜から構成されたドレイン電極によって、遮光されることになる。これにより、画素電極間の光漏れが抑止される。
上記半導体膜は、上層の第１半導体膜と下層の第２半導体膜とにより構成され、上記第２エッチング工程で、上記露出した導電膜及び上記第１半導体膜をエッチングしてもよい。
上記の製造方法によれば、例えば、上層の第１半導体膜がｎ＋アモルファスシリコン膜であり、下層の第２半導体膜が真性アモルファスシリコン膜である場合には、第２エッチング工程で第２開口部の底部を除去して露出した導電膜及びｎ＋アモルファスシリコン膜の第１半導体層をエッチングすることにより、真性アモルファスシリコン膜の第２半導体膜が露出してチャネル部が形成される。
上記保護層の上層又は下層には、遮光層が形成され、上記遮光層は、上記第３工程で上記保護層と同時に形成されてもよい。
上記の製造方法によれば、保護膜の上層又は下層に遮光層を形成することにより、保護層と同時に、遮光層が形成される。これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層が形成される。
上記保護層は、遮光性材料により形成されていてもよい。
上記の製造方法によれば、保護層が、遮光性材料により形成されているので、遮光膜を形成する工程を設ける必要がなくなる。そのため、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
上記ゲート電極は、複数の金属膜を積層して構成された第１金属積層膜で形成され、上記第１金属積層膜は、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいてもよい。
上記の製造方法によれば、ゲート電極を形成する第１金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいる。一般に、アルミニウム膜又はアルミニウム合金膜は低抵抗材料であるので、配線抵抗が低下する。
上記導電膜は、上記透明導電膜のみの単層により構成されていてもよい。
上記の製造方法によれば、導電膜が、透明導電膜のみの単層により構成されているので、第３工程において透明導電膜を露出させる必要がない。そのため、第３工程では、保護層を形成するだけで、画素電極が形成されることになる。これにより、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
上記導電膜は、酸化インジウムと酸化スズとの化合物により構成された上記透明導電膜と、該透明導電膜を覆うように設けられた複数の金属膜を積層して構成された第２金属積層膜と、により形成され、上記第２金属積層膜は、下層のモリブデン膜又はモリブデン合金膜と上層のアルミニウム膜又はアルミニウム合金膜とにより形成されていてもよい。
上記の製造方法によれば、酸化インジウムと酸化スズとの化合物（ＩＴＯ膜）により形成された透明導電膜の上層がモリブデン膜又はモリブデン合金膜に、そのモリブデン膜又はモリブデン合金膜の上層がアルミニウム膜又はアルミニウム合金膜になる。そのため、アルミニウム膜又はアルミニウム合金膜とＩＴＯ膜との間にモリブデン膜又はモリブデン合金膜が介在することになるので、アルミニウム膜又はアルミニウム合金膜をエッチングする際に、アルミニウム膜又はアルミニウム合金膜とＩＴＯ膜との間で局部電池が形成されることが抑止される。これにより、アルミニウム膜又はアルミニウム合金膜とＩＴＯ膜との間の電気的な腐食（電蝕）が抑制される。
上記半導体膜は、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されていてもよい。
上記の製造方法によれば、半導体膜が、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されている。そして、画素電極には、半導体膜が重なっているので、その画素電極に対応する領域の光の透過率を向上させることができる。
上記第１工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成されてもよい。
上記の製造方法によれば、複数のゲート線及びその延設部であるゲート線外部引出電極が、ゲート電極と同時に形成されるので、製造工程を増やすことなく、ゲート線及びゲート線外部引出電極が形成される。そのため、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第１金属積層膜で形成されていると共に、上記第１金属積層膜の最下層は、チタン膜又はチタン合金膜により形成され、上記第３工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させてもよい。
上記の製造方法によれば、ゲート線外部引出電極は、チタン膜又はチタン合金膜で形成されていることになる。そして、チタン膜又はチタン合金膜は酸化されにくい材料であるため、ゲート線外部引出電極の酸化が抑止される。
上記第１金属積層膜は、上記最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜により構成された金属膜と、該金属膜を覆うように設けられたモリブデン膜又はモリブデン合金膜とにより形成されていてもよい。
上記の製造方法によれば、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャントにより、容易にエッチングされるので、確実に、第１金属積層膜の最下層のチタン膜又はチタン合金膜を残して、ゲート線外部引出電極が形成される。
また、アルミニウム膜又はアルミニウム合金膜により構成された金属膜の上層に、モリブデン膜又はモリブデン合金膜があるので、そのモリブデン膜又はモリブデン合金膜によって、アルミニウム膜又はアルミニウム合金膜の表面での突起物（ヒロック）の発生が抑制される。そのため、例えば、ヒロックが絶縁膜を貫通することによって起こる層間リークの発生が低減される。
さらに、第１金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいる。そのため、アルミニウム膜又はアルミニウム合金膜は低抵抗材料であるので、配線抵抗が低下する。
上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第１金属積層膜により形成されていると共に、上記第１金属積層膜の最上層は、チタン膜又はチタン合金膜により形成されていてもよい。
上記の製造方法によれば、チタン膜又はチタン合金膜は、例えば、アルミニウム膜又はアルミニウム合金膜からなる金属膜と比較して、酸化されにくいので、ゲート線外部引出電極の酸化が抑止される。そのため、酸化されやすいアルミニウム膜又はアルミニウム合金膜からなる金属膜が露出してしまう場合とは異なって、ゲート線外部引出電極の対応部分での酸化されやすい金属膜のエッチングが不要になり、製造工程の短縮及び製造コストの低減が可能になる。
上記第１金属積層膜は、アルミニウム膜又はアルミニウム合金膜を含んでおり、上記第３工程では、上記ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングしてもよい。
上記の製造方法によれば、ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングすることになり、第１金属積層膜を構成するアルミニウム膜又はアルミニウム合金膜は露出されないことになる。また、エッチングにより露出する第１金属積層膜の最上層は、酸化されにくいチタン膜又は窒化チタン膜であるので、ゲート線外部引出電極は酸化されにくい構成をとることになる。
上記第２工程では、上記複数のゲート線と交差する方向に、上記複数のソース線及びその延設部であるソース線外部引出電極が、上記ソース電極と同時に形成されてもよい。
上記の製造方法によれば、複数のソース線及びその延設部であるソース線外部引出電極が、ソース電極と同時に形成されるので、製造工程を増やすことなく、ソース線及びソース線外部引出電極が形成される。そのため、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第１金属積層膜で形成され、上記ソース電極、ソース線及びソース線外部引出電極は、複数の金属膜を積層して構成された第２金属積層膜で形成されていると共に、上記第３工程では、エッチングにより、上記ゲート線外部引出電極及びソース線外部引出電極に対応する部分の上記第１金属積層膜及び第２金属積層膜の少なくとも最上層を除去してもよい。
上記の製造方法によれば、画素電極の形成と同時に、ゲート線外部引出電極及びソース線外部引出電極に対応する部分のそれぞれの積層膜の少なくとも最上層が除去されるので、製造工程を増やすことなく、ゲート線外部引出電極及びソース線外部引出電極に対応する部分の積層構造が変更される。そのため、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
上記第１金属積層膜及び第２金属積層膜の最上層は、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されていてもよい。
上記の製造方法によれば、ゲート線外部引出電極及びソース線外部引出電極に対応する部分のそれぞれの積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されているので、画素電極の形成と同時に、ゲート線外部引出電極及びソース線外部引出電極が形成され、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
このとき、その積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜により形成されている場合には、酸化されやすいアルミニウム膜又はアルミニウム合金膜が除去され、ゲート線外部引出電極及びソース線外部引出電極の酸化が抑止される。
また、その積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されている場合には、アルミニウム膜若しくはアルミニウム合金膜の上層のモリブデン膜若しくはモリブデン合金膜により、アルミニウム膜若しくはアルミニウム合金膜の表面において突起物（ヒロック）の発生が抑止される。
さらに、モリブデン膜若しくはモリブデン合金膜の下層にＩＴＯ膜が形成されている場合には、アルミニウム膜若しくはアルミニウム合金膜とＩＴＯ膜との間にモリブデン膜若しくはモリブデン合金膜が介在することになるので、アルミニウム膜若しくはアルミニウム合金膜をエッチングする際に、アルミニウム膜若しくはアルミニウム合金膜とＩＴＯ膜との間での局部電池の形成が抑止され、アルミニウム膜若しくはアルミニウム合金膜とＩＴＯ膜との間の電気的な腐食（電蝕）が抑止される。
上記保護層は、遮光性を有し、上記薄膜トランジスタ、ゲート線及びソース線を覆うように形成されてもよい。
上記の製造方法によれば、遮光性を有する保護層が、薄膜トランジスタ、ゲート線及びソース線を覆うように形成されるので、その保護層が、薄膜トランジスタ（ＴＦＴ）に入射する光を遮断すると共に、各画素間の光遮断パターン（ブラックマトリクス）として機能することになる。そのため、通常、ＴＦＴアレイ基板と対向配置される対向基板に設けられるブラックマトリクスが不要になり、対向基板の製造工程が短縮される。また、ＴＦＴアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びＴＦＴでの光リーク電流の発生が抑止される。
上記第３工程では、エッチングにより、上記複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して１つの開口部を形成することにより、該複数のゲート線外部引出電極及び複数のソース線外部引出電極を露出させてもよい。
上記の製造方法によれば、複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して１つの開口部を形成することによって、各外部引出電極が露出されるので、各外部引出電極の上層及びその間には、いかなる層も存在しないことになる。そのため、各外部引出電極と、例えば、ＴＡＢ（Tape Automated Bonding）法による外部駆動回路との接続が容易になる。また、各外部引出電極毎に開口部を形成して、外部駆動回路と接続させる場合には、その開口部の底面付近の薄膜が脱落して、オーバーハングという不安定な断面構造になるおそれがある。本発明では、各外部引出電極が１つの開口部で露出しているので、オーバーハングになることはなく、安定した外部駆動回路との接続が可能になる。
上記第３工程では、上記ドレイン電極の周端よりも外側の領域の上記保護層を形成する保護膜、及びゲート絶縁膜をエッチングしてもよい。
例えば、第２工程の第１エッチング工程でエッチングされるべき半導体膜が完全にエッチングされなかった場合、画素電極とソース線との間にその半導体膜が残留するおそれがある。上記の製造方法によれば、第３工程において、半導体膜とゲート絶縁膜とが同時にエッチングされる材料である場合には、ドレイン電極の周端よりも外側の領域の保護層を形成する保護膜及びゲート絶縁膜をエッチングする際に、ゲート絶縁膜のエッチングと同時に残留した半導体膜がエッチングされる。そのため、画素電極とソース線との間の短絡が抑止される。
また、本発明に係る薄膜トランジスタアレイ基板は、基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体層を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続され液晶分子を含む液晶層に電圧を印加するための画素電極と、該画素電極に設けられ上記液晶分子の配向を制御するための突起部とを備え、上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第１工程と、上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体層となる半導体膜膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第２工程と、フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層、及び上記突起部を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第３工程とを備え、上記第２工程は、上記積層体を覆うレジスト膜を形成した後に、該レジスト膜に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第１開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成するレジストパターン形成工程と、上記第１開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第１エッチング工程と、上記第２開口部の底部を除去して露出させた導電膜をエッチングする第２エッチング工程とを備えた薄膜トランジスタアレイ基板の製造方法により製造された薄膜トランジスタアレイ基板である。この薄膜トランジスタアレイ基板は、上記突起部の下層に、上記半導体膜、及び該半導体膜を覆うように設けられた導電膜が配置されている。
本発明によれば、薄膜トランジスタアレイ基板を、第１工程、第２工程及び第３工程の計３回のフォトリソグラフィ工程によって製造することできるので、ＭＶＡ方式の液晶表示装置を構成する薄膜トランジスタアレイ基板において、製造工程の短縮及び製造コストの低減を行うことができる。
図１は、実施形態１のＴＦＴアレイ基板３０ａを示す平面模式図である。 図２は、実施形態１のゲート電極形成工程において、第１金属積層膜１９ａが形成された基板を示す断面模式図であり、図１中のII−II線に対応するものである。 図３は、実施形態１のゲート電極形成工程において、ゲート電極４ａが形成された基板を示す断面模式図である。 図４は、実施形態１の積層体形成工程において、積層体１８が形成された基板を示す断面模式図である。 図５は、実施形態１の第１レジストパターン形成工程において、レジストパターン１３ａが形成された基板を示す断面模式図である。 図６は、実施形態１の第１エッチング工程において、第１レジストパターン１３ａによってエッチングされた基板を示す断面模式図である。 図７は、実施形態１の第２レジストパターン形成工程において、第２レジストパターン１３ｂが形成された基板を示す断面模式図である。 図８は、実施形態１の第２エッチング工程において、第２レジストパターン１３ｂによってエッチングされた基板を示す断面模式図である。 図９は、実施形態１の画素電極形成工程において、保護膜１５及び配向制御用膜１６が順に成膜された基板を示す断面模式図である。 図１０は、実施形態１の画素電極形成工程において、画素電極９ｄ、保護遮光層１７ａ、及び突起部１７ｂが形成された基板を示す断面模式図であり、アクティブマトリクス基板３０ａの断面模式図である。 図１１は、実施形態１のＴＦＴアレイ基板３０ａの端部を示す平面模式図であり、ゲート線外部引出端子４ｃを示すものである。 図１２は、図１１中のXII−XII線に沿ったＴＦＴアレイ基板３０ａの断面模式図である。 図１３は、実施形態１の画素電極形成工程において、保護膜１５及び配向制御用膜１６が順に成膜された基板の図１２に対応する断面模式図である。 図１４は、実施形態１の画素電極形成工程において、画素電極９ｂ、保護遮光層１７ａ、及び突起部１７ｂが形成された基板の図１２に対応する断面模式図である。 図１５は、実施形態１のＴＦＴアレイ基板３０ａの端部の平面模式図であり、ソース線外部引出端子１２ｇを示すものである。 図１６、図１１中のXII−XII線に沿ったＴＦＴアレイ基板３０ａの断面模式図である。 図１７は、実施形態１の画素電極形成工程において、保護膜１５及び配向制御用膜１６が順に成膜された基板の図１６に対応する断面模式図である。 図１８は、実施形態１の画素電極形成工程において、画素電極９ｂ、保護遮光層１７ａ、及び突起部１７ｂが形成された基板の図１６に対応する断面模式図である。 図１９は、実施形態２のゲート電極形成工程において、第１金属積層膜１９ａが形成された基板を示す断面模式図である。 図２０は、実施形態２のゲート電極形成工程において、ゲート電極４ａが形成された基板を示す断面模式図である。 図２１は、実施形態２の積層体形成工程において、積層体１８が形成された基板を示す断面模式図である。 図２２は、実施形態２の第１レジストパターン形成工程において、レジストパターン１３ａが形成された基板を示す断面模式図である。 図２３は、実施形態２の第１エッチング工程において、第１レジストパターン１３ａによってエッチングされた基板を示す断面模式図である。 図２４は、実施形態２の第２レジストパターン形成工程において、第２レジストパターン１３ｂが形成された基板を示す断面模式図である。 図２５は、実施形態２の第２エッチング工程において、第２レジストパターン１３ｂによってエッチングされた基板を示す断面模式図である。 図２６は、実施形態２の画素電極形成工程において、保護膜１５及び配向制御用膜１６が順に成膜された基板を示す断面模式図である。 図２７は、実施形態２の画素電極形成工程において、画素電極２５ｄ、保護遮光層１７ａ、及び突起部１７ｂが形成された基板を示す断面模式図であり、アクティブマトリクス基板３０ｂの断面模式図である。 図２８は、実施形態２のＴＦＴアレイ基板３０ｂの端部の平面模式図であり、ゲート線外部引出電極４ｂを示すものである。 図２９は、図２８中のXXIX−XXIX線に沿ったＴＦＴアレイ基板３０ｂの断面模式図である。 図３０は、実施形態１の比較例として、画素電極形成工程において、図１３に対応する断面模式図である。 図３１は、実施形態１の比較例として、画素電極形成工程において、図１４に対応する断面模式図である。 図３２は、実施形態１の比較例として、画素電極形成工程において、図１２に対応する断面模式図である。 図３３は、実施形態１の比較例として、画素電極形成工程において、図１７に対応する断面模式図である。 図３４は、実施形態１の比較例として、画素電極形成工程において、図１８に対応する断面模式図である。 図３５は、実施形態１の比較例として、画素電極形成工程において、図１６に対応する断面模式図である。
符号の説明
Ｂ 底部
Ｃ チャネル部
１ 絶縁基板
２，２１ ゲート第１金属膜
３，２２ ゲート第２金属膜
４ ゲート線
４ａ ゲート電極
４ｂ ゲート線外部引出電極
５ ゲート絶縁膜
６ 真性アモルファスシリコン膜（第１半導体膜）
７ ｎ+アモルファスシリコン膜（第２半導体膜）
８，２４ 半導体膜
８ａ，２４ａ 半導体層
９，２５ 透明導電膜
９ｄ，２５ｄ 画素電極
１２ 導電膜
１２ｂ ソース線
１２ｃ，２５ｂ ソース電極
１２ｅ，２５ｃ ドレイン電極
１２ｆ ソース線外部引出電極
１３ａ 第１レジストパターン
１３ｂ 第２レジストパターン
１４ａ 第１開口部
１４ｂ 第２開口部
１５ａ 保護層
１６ａ 遮光層
１７ｂ 突起部
１７ｃ 開口部
１８ 積層体
１９ａ 第１金属積層膜
１９ｂ 第２金属積層膜
２０ 薄膜トランジスタ（ＴＦＴ）
２３ ゲート第３金属膜
３０ａ，３０ｂ 薄膜トランジスタアレイ基板
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態１》
以下に、本発明の実施形態１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板３０ａについて説明する。
図１は、ＴＦＴアレイ基板３０ａの１つの画素を示す平面模式図である。
ＴＦＴアレイ基板３０ａは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。なお、液晶層は、負の誘電率異方性（Δε＜０）を有し、垂直配向型のネマチック液晶（液晶分子）などにより構成される。
このＴＦＴアレイ基板３０ａは、絶縁基板１上に、図１に示すように、相互に平行に延びるように設けられた複数のゲート線４と、ゲート線４に直交する方向で相互に平行に延びるように設けられた複数のソース線１２ｂとを備えている。そして、ゲート線４とソース線１２ｂとの各交差部分には、ＴＦＴ２０が設けられている。また、各ＴＦＴ２０に対応して一対のゲート線４及び一対のソース線１２ｂで囲われる表示領域には画素を構成する画素電極９ｄが設けられている。そして、画素電極９ｄは、液晶分子の配向を制御するために設けられた突起部１７ｂによって区分されている。また、画素電極９ｄ上には配向膜（不図示）が設けられている。さらに、各ゲート線４及びソース線１２ｂの末端には、それぞれ、後述するゲート線外部引出端子４ｃ及びソース線外部引出端子１２ｇが配設されている。
ＴＦＴ２０は、図１０に示すように、ゲート線４から側方に突出した突出部からなるゲート電極４ａと、ゲート電極４ａ上にゲート絶縁膜５を介して設けられた半導体層８ａと、半導体層８ａ上にソース線１２ｂから側方に突出した突出部からなるソース電極１２ｃと、半導体層８ａ上でソース電極１２ｃと対峙するように設けられ画素電極９ｄに接続されたドレイン電極１２ｅとにより構成されている。そして、半導体層８ａには、ゲート電極４ａに対応して、ソース電極１２ｃとドレイン電極１２ｅとの間の領域にチャネル部Ｃが設けられている。さらに、ＴＦＴ２０を覆うように、保護層１５ａ及び遮光層１６ａからなる保護遮光層１７ａが設けられている。また、この保護遮光層１７ａは、ゲート線４及びソース線１２ｂを覆うように設けられている。
突起部１７ｂは、ゲート線４及びソース線１２ｂ上に配置された保護遮光層１７ａから延設され、図１に示すように、ゲート線４及びソース線１２ｂの延びる方向に対して、斜めに延びるように設けられている。この突起部１７ｂによって、１つの画素内において、液晶分子の配向が分割され、液晶表示装置の広視野角化、すなわち、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置を実現することができる。
また、本実施形態では、画素がマトリクス状に配列して、ゲート線４及びソース線１２ｂが直交したＴＦＴアレイ基板３０ａを例示しているが、本発明は、例えば、画素がデルタ配列したＴＦＴアレイ基板の場合にも適用できる。なお、これは、後述する実施形態２についても同様に適用できる。
さらに、本実施形態では、ゲート電極４ａがゲート線４から側方に突出したＴＦＴ２０を例示しているが、本発明は、例えば、ゲート線４上にＴＦＴのチャネル部を配置した、いわゆる、ＴＦＴオンゲート構造などの場合にも適用できる。なお、これは、後述する実施形態２についても同様に適用できる。
次に、上記構成のＴＦＴアレイ基板３０ａの製造方法について、図２〜図１０を用いて説明する。ここで、図２〜図１０は、図１中のII−II線に沿った断面模式図である。このＴＦＴアレイ基板３０ａは、以下に示す、第１工程であるゲート電極形成工程と、第２工程である積層体形成工程、第１レジストパターン形成工程、第１エッチング工程、第２レジストパターン形成工程、及び第２エッチング工程と、第３工程である画素電極形成工程とにより製造される。
まず、ゲート電極形成工程では、図２に示すように、ガラス基板などの絶縁基板１上の基板全体に、スパッタリング法により、チタン膜からなるゲート第１金属膜２（厚さ５００Å程度）及びアルミニウム膜からなるゲート第２金属膜３（厚さ３０００Å程度）を順に成膜して、第１金属積層膜１９ａを形成する。
次いで、フォトリソグラフィ法により第１金属積層膜１９ａをパターン形成して、ゲート第１金属層２ａ及びゲート第２層３ａにより構成されたゲート電極４ａ、ゲート線４、ゲート線外部引出電極４ｃを形成する。
ここで、ゲート電極４ａを形成する第１金属積層膜１９ａは、低抵抗材料であるアルミニウム膜又はアルミニウム合金膜を含んでいるので、ゲート線４の配線抵抗を低下させることができる。
また、アルミニウム膜により構成されたゲート第２金属層３ａの上に、モリブデン膜又はモリブデン合金膜をさらにパターニングしてもよい。この構成によれば、アルミニウム膜の上層のモリブデン膜又はモリブデン合金膜により、アルミニウム膜の表面に発生する突起物（ヒロック）を抑制することができる。そのため、例えば、ヒロックが絶縁膜を貫通することによって起こる層間リークの発生を低減することができる。ここで、ヒロックとは、熱プロセスやプラズマプロセスなどの熱履歴により、アルミニウム膜の表面に発生する突起物のことである。さらに、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャント、例えば、硝酸、リン酸及び酢酸の混合液により、容易にエッチングされるので、後述するアルミニウム膜のエッチングにより同時に除去され、別途エッチング工程を設ける必要がない。
続いて行う積層体形成工程では、図４に示すように、まず、ゲート電極４ａなどが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜からなるゲート絶縁膜５（厚さ４０００Å程度）、真性アモルファスシリコン膜６（厚さ１５００Å程度）及びリンなどの不純物ドープされたｎ+アモルファスシリコン膜７（厚さ５００Å程度）を順に成膜する。
次いで、その基板全体に、スパッタリング法により、酸化インジウムと酸化スズとの化合物であるＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜９（厚さ１０００Å程度）、モリブデン膜からなるソース第１金属膜１０（厚さ１０００Å程度）、及びアルミニウム膜からなるソース第２金属膜１１（厚さ１０００Å程度）を順に成膜する。
これによって、下層から順に、ゲート絶縁膜５、真性アモルファスシリコン膜６、ｎ+アモルファスシリコン膜７、透明導電膜９、ソース第１金属膜１０及びソース第２金属膜１１が積層された積層体１８が形成される。ここで、半導体膜８は、真性アモルファスシリコン膜６とｎ+アモルファスシリコン膜７との積層膜であり、導電膜１２は、透明導電膜９と、ソース第１金属膜１０及びソース第２金属膜１１からなる第２金属積層膜１９ｂとの積層膜である。
また、アルミニウム膜とＩＴＯ膜との間にモリブデン膜が介在しているので、後工程でアルミニウム膜をエッチングする際に、アルミニウム膜とＩＴＯ膜との間で局部電池が形成されることを抑止することができる。これにより、アルミニウム膜とＩＴＯ膜との間の電気的な腐食（電蝕）を防止できる。
さらに、透明導電膜９は、特に、ＩＴＯ膜に限定されるものではなく、ＩＺＯ（Indium Zinc Oxide）膜、酸化亜鉛膜、酸化スズ膜など、所望の抵抗値が得られるものであればよい。
また、本実施形態では、第２金属積層膜１９ｂを構成するソース第１金属膜１０として、モリブデン膜を例示しているが、これに限定されるものではなく、チタン膜、クロム膜及びモリブデン合金膜のような合金膜などであってもよい。さらに、第２金属積層膜１９ｂを構成するソース第２金属膜１１として、アルミニウム膜を例示しているが、これに限定されるものではなく、アルミニウム合金膜などであってもよい。
続いて行う第１レジストパターン形成工程では、まず、積層体１８を覆うように基板全体に、感光性樹脂からなるレジストを塗布して、レジスト膜を形成する。
次いで、基板全体に形成されたレジスト膜に、スリットマスクなどを用いて露光量を調整し、図５に示すように、複数の膜厚を有する第１レジストパターン１３ａを形成する。
ここで、第１レジストパターン１３ａは、チャネル部Ｃ、ソース線１２ｂ、ソース電極１２ｃ及びドレイン電極１２ｄとなる部分以外の領域の上方位置に導電膜１２、すなわち、ソース第２金属膜１１を露出させる第１開口部１４ａと、ゲート電極４ａの上方位置に、具体的にはチャネル部Ｃとなる上方位置に所定厚さの底部Ｂを有する第２開口部１４ｂとを備えている。そして、第２開口部１４ｂのレジスト膜の膜厚とその他の部分のレジスト膜の膜厚との比は、後工程のエッチング条件やアッシング条件などによって最適な値は異なるが、例えば、第２開口部１４ｂのレジスト膜の膜厚が、１５０００〜２００００Å程度であり、その他の部分の膜厚が、４００００Å程度である。
続いて行う第１エッチング工程では、図６に示すように、第１レジストパターン１３ａをマスクとして、ソース第２金属膜１１、ソース第１金属膜１０、及び透明導電膜９を順にウエットエッチングして、続いて、ｎ+アモルファスシリコン膜７及び真性アモルファスシリコン膜６を順にドライエッチングして、透明導電層９ａ、ソース第１金属層１０ａ、及びソース第２金属層１１ａからなるソースドレイン形成層１２ａと、真性アモルファスシリコン層６ａ及びｎ+アモルファスシリコン層７ａからなる半導体形成層８ａとを形成する。
続いて行う第２レジストパターン形成工程では、図７に示すように、第１レジストパターン１３ａ全体をアッシングする。これにより、第１レジストパターン１３ａの膜厚が全体に薄肉化し、第２開口部１４ｂの底部Ｂが除去され、導電膜１２、すなわち、ソース第２金属層１１ａが露出した第２レジストパターン１３ｂが形成される。
続いて行う第２エッチング工程では、図８に示すように、まず、第２レジストパターン１３ｂをマスクとして、ソース第２金属層１１ａ、ソース第１金属層１０ａ及び透明導電層９ａをウエットエッチングして、透明導電層９ｃ、ソース第１金属層１０ｃ及びソース第２金属層１１ｃからなるソース電極１２ｃと、透明導電層９ｂ、ソース第１金属層１０ｂ及びソース第２金属層１１ｂからなるドレイン電極形成部１２ｄと、ソース線１２ｂと、ソース線外部引出電極１２ｆとを形成する。
次いで、同じく第２レジストパターン１３ｂをマスクとして、ｎ+アモルファスシリコン層６ｂをドライエッチングして、チャネル部Ｃを形成してＴＦＴ２０を形成した後、第２レジストパターン１３ｂを除去する。
続いて行う画素電極形成工程では、まず、基板全体に、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２０００Å程度）を成膜して、保護膜１５を形成する。
次いで、スピンコート法などにより、保護膜１５上に配向制御用膜１６（厚さ１．０μｍ〜３．０μｍ程度）を成膜する。ここで、配向制御用膜の材料としては、フェノールノボラック型ポジレジスト、感光性アクリル樹脂液、感光性エポキシ樹脂液などが挙げられる。また、保護膜１５又は配向制御用膜１６は遮光性を有するものが望ましい。例えば、配向制御用膜の材料としてカーボンが分散されたフェノールノボラック型ポジレジスト、赤色、緑色、青色の顔料がそれぞれ分散された感光性エポキシ樹脂液などが挙げられる。これによれば、保護膜１５又は配向制御用膜１６が、遮光性材料により形成されているので、遮光膜を形成する工程を設ける必要がなくなる。そのため、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。さらに、保護膜１５の上層に配向制御用膜１６を形成することにより、後のフォトリソグラフィ工程にて、配向制御用膜１６のパターンをマスクにして、保護膜１５をパターニングすることが可能になる。これにより、フォトリソグラフィ工程の数を増やすことなく、保護膜１５をパターニングすることができる。
続いて、基板全体に成膜された配向制御用膜１６に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層１６ａ及び突起上層部１６ｂを形成する。
さらに、遮光層１６ａ及び突起上層部１６ｂをマスクとして、保護膜１５と、ドレイン電極形成部１２ｄのソース第２金属層１１ｂ及びソース第１金属層１０ｂとをエッチングして、透明導電層９ｂの一部を露出させ、遮光層１６ａと保護層１５ａとにより構成された保護遮光層１７ａ、ソース第２金属層１１ｅとソース第１金属層１０ｅとにより構成されたドレイン電極１２ｅ、突起上層部１６ｂと突起下層部１５ｂと（ソース第２金属層１１ｄとソース第１金属層１０ｄと）により構成された突起部１７ｂ、及び画素電極９ｄを形成する。ここにおいて、ドレイン電極１２ｅの周端よりも内側の導電膜（ドレイン電極形成部１２ｄ）に対してエッチングを行うので、光透過性の画素電極９ｄの周囲は、遮光性のドレイン電極形成部１２ｄにより構成されたドレイン電極１２ｅによって、遮光されることになる。これにより、画素電極９ｄ間の光漏れを抑止することができる。
また、保護遮光層１７ａは、ＴＦＴ２０だけでなく、ゲート線４及びソース線１２ｂを覆うように形成する。これにより、遮光性を有する保護遮光層１７ａが、ＴＦＴ２０に入射する光を遮断すると共に、各画素間の光遮断パターン（ブラックマトリクス）として機能することになる。そのため、通常、ＴＦＴアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程を短縮することができる。また、ＴＦＴアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びＴＦＴでの光リーク電流の発生が抑止される。
以上のようにして、アクティブマトリクス基板３０ａを製造することができる。
また、本実施形態では、保護遮光層１７ａが、保護膜１５及び配向制御用膜１６との２層構造であるものを例示したが、遮光性を有する、例えば、赤色、緑色及び青色の顔料がそれぞれ分散されたフォトレジストの１層構造であってもよい。この場合には、遮光膜を省略することができ、遮光膜を形成する工程を設ける必要がなくなる。そのため、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
さらに、本実施形態では、画素電極形成工程においてドレイン電極１２ｅの周端よりも内側の導電膜（ドレイン電極形成部１２ｄ）をエッチングする方法を例示したが、ドレイン電極１２ｅの周端よりも外側の領域の保護膜１５（配向制御用膜１６）及びゲート絶縁膜５をエッチングしてもよい。
具体的には、例えば、第１エッチング工程でエッチングされるべき半導体膜８が完全にエッチングされなかった場合、画素電極９ｄとソース線１２ｂとの間にその半導体膜８が残留するおそれがある。しかしながら、画素電極形成工程において、ドレイン電極１２ｅの周端よりも外側の領域の保護膜１５（配向制御用膜１６）及びゲート絶縁膜５をエッチングする際に、ゲート絶縁膜５のエッチングと同時に残留した半導体膜８がエッチングされることになる。そのため、画素電極９ｄとソース線１２ｂとの間の短絡を抑止することができる。なお、これは、後述する実施形態２についても同様に適用できる。
次に、ゲート線外部引出電極４ｂ及びソース線外部引出電極１２ｆについて、より詳細に説明する。
図１１は、複数のゲート線外部引出端子４ｃが配設されたＴＦＴアレイ基板３０ａの端部の平面模式図であり、図１２は、図１１中のXII−XII線に沿った断面模式図である。また、図１５は、複数のソース線外部引出端子１２ｇが配設されたＴＦＴアレイ基板３０ａの端部の平面模式図であり、図１６は、図１５中のXVI−XVI線に沿った断面模式図である。
まず、保護層１５ａ及び遮光層１６ａを形成する前の段階では、ゲート線外部引出電極４ｂ及びソース線外部引出電極１２ｆの上に、図１３及び図１７に示すように、保護膜１５及び配向制御用膜１６が成膜されている。
そして、保護層１５ａ及び遮光層１６ａの形成と同時に、ゲート線外部引出電極４ｂ上に積層されたゲート絶縁膜５、保護膜１５及び配向制御用膜１６を、ソース線外部引出電極１２ｆ上に積層された保護膜１５及び配向制御用膜１６を、それぞれ除去して開口部１７ｃ及び１７ｄを形成することにより、図１４及び図１８に示すように、ゲート線外部引出電極４ｂ及びソース線外部引出電極１２ｆが露出する。
また、本実施形態では、ゲート線外部引出電極４ｂの最上層であるゲート第２金属層３ａ、及びソース線外部引出電極１２ｆの最上層であるソース第２金属層１１ａが、それぞれアルミニウム膜により構成されているので、ゲート線外部引出電極２ｆ及びソース線外部引出電極６ｇが露出すると同時に、図１２及び図１６に示すように、それぞれのゲート第２金属層３ａ、及びソース第２金属層１１ａ（＋ソース第１金属層１０ｂ）がエッチングされ、ゲート第１金属層２ａが露出したゲート線外部引出端子４ｃが、透明導電層９ａが露出したソース線外部引出端子１２ｇが、それぞれ形成される。これにより、外部引出電極の部分において、酸化されやすいアルミニウム膜を除去することができ、ゲート線外部引出電極４ｂ及びソース線外部引出電極１２ｆの酸化を防止できる。
そして、ゲート第２金属層３ａ及びソース第２金属層１１ａを構成するアルミニウム膜（アルミニウム合金膜）を、アルミニウム膜（アルミニウム合金膜）上にモリブデン膜（モリブデン合金膜）を積層してなる膜としてもよい。
この場合には、アルミニウム膜（アルミニウム合金膜）の上層のモリブデン膜（モリブデン合金膜）により、アルミニウム膜（アルミニウム合金膜）の表面において突起物（ヒロック）の発生を抑止することができる。
さらに、上記モリブデン膜（モリブデン合金膜）の下層にＩＴＯ膜が形成されている場合には、アルミニウム膜（アルミニウム合金膜）とＩＴＯ膜との間にモリブデン膜（モリブデン合金膜）が介在することになるので、アルミニウム膜（アルミニウム合金膜）をエッチングする際に、アルミニウム膜（アルミニウム合金膜）とＩＴＯ膜との間で局部電池が形成されることが抑止され、アルミニウム膜（アルミニウム合金膜）とＩＴＯ膜との間の電気的な腐食（電蝕）を抑止することができる。
ここで、ソース線外部引出電極１２ｆにおいては、下層がモリブデン膜であるので、硝酸、リン酸及び酢酸の混合液をエッチャントとしたウエットエッチングにより、上層のアルミニウム膜と同時にエッチングすることができる。
また、ゲート線外部引出端子４ｃ（ゲート線外部引出電極４ｂ）及びソース線外部引出端子１２ｇ（ソース線外部引出電極１２ｆ）は、それぞれ１つの開口部によって露出されているので、ゲート線外部引出端子４ｃ及びソース線外部引出端子１２ｇの上層及びその間には、図１２及び図１６に示すように、いかなる薄膜材料も存在しないことになり、後述のオーバーハングとはならない。そのため、例えば、ＴＡＢ（Tape Automated Bonding）法によって、ゲート線外部引出端子４ｃ及びソース線外部引出端子１２ｇに、各外部駆動回路を接続が容易で且つ安定したものになる。
これとは反対に、各外部引出電極毎に、コンタクトホールを形成して、外部駆動回路との接続を図る場合には、図３２及び図３５に示すように、コンタクトホールの底部において、ゲート第２金属層１０３ａ、ソース第１金属層１１０ａ及びソース第２金属層１１１ａがウエットエッチングによって等方的にエッチングされることにより、図中のＸ領域にようなオーバーハングと呼ばれる、下層に薄膜が存在しなく膜剥がれが生じ易い不安定な断面構造が形成されるため、外部引出電極（端子）と外部駆動回路との接続が不安定になる。なお、図３０〜図３２及び図３３〜３５に示す各断面模式図は、それぞれ図１２〜図１４及び図１６〜図１８に示した各断面模式図に対応する。
本実施形態では、ゲート線４、ゲート電極４ａ及びゲート線外部引出電極４ｂを構成する第１金属積層膜１９ａの下層の金属膜として、チタン膜を例示しているが、これに限定されるものではなく、クロム膜、モリブデン膜などであってもよい。
しかしながら、具体的に、第１金属積層膜１９ａを構成する下層のゲート第１金属膜２としてチタン膜を、その上層のゲート第２金属膜３としてアルミニウム膜又はアルミニウム合金膜を、それぞれ用いた場合には、ドライエッチングにより、ゲート線４、ゲート電極４ａ及びゲート線外部引出電極４ｂを容易にパターン形成できる。そして、ゲート線外部引出端子４ｃを形成する際には、ウエットエッチングを行うことにより、第１金属積層膜１９ａの下層のチタン膜のみを残して選択的にエッチングして、第１金属積層膜１９ａの上層のアルミニウム膜又はアルミニウム合金膜の対応部分を除去することができる。
上記のように、第１金属積層膜１９ａの下層をチタン膜により形成すれば、チタン膜がアルミニウム膜又はアルミニウム合金膜と比べて、酸化されにくいことから、チタン膜により構成されたゲート外部引出端子４ｃと外部駆動回路とのＴＡＢ法による電気的接続が確実になり、その信頼性も向上できる。
ここで、ＴＡＢ法とは、ポリイミド樹脂をベースとするテープ状のフィルムに形成された銅箔のリード配線パターンを利用して、例えば、導電体同士を電気的に接続するものである。
また、第１金属積層膜１９ａを構成する上層のゲート第１金属膜２を、アルミニウム膜又はアルミニウム合金膜により形成することにより、配線抵抗を下げるという効果が得られるとともに、上記ウエットエッチングにより容易にチタン膜のみを残すという選択的なエッチングを確実に行うことができる。
以上のように、本実施形態の製造方法によれば、ＴＦＴアレイ基板３０ａを、ＴＦＴ２０を覆うと共に画素間のブラックマトリクスとなる保護遮光層１７ａ、ＭＶＡ方式を実現するための突起部１７ｂ、ゲート線外部引出端子４ｃ及びソース線外部引出端子１２ｇの形成を含めて、第１工程、第２工程及び第３工程の計３回のフォトリソグラフィ工程によって製造することできる。そのため、ＭＶＡ方式の液晶表示装置を構成するＴＦＴアレイ基板において、製造工程の短縮及び製造コストの低減を行うことができる。
《発明の実施形態２》
以下に、本発明の実施形態２に係るＴＦＴアレイ基板３０ｂについて、図１９〜図２９を用いて説明する。なお、以下の実施形態では図１〜図１８と同じ部分については同じ符号を付して、その詳細な説明を省略する。
ＴＦＴアレイ基板３０ｂは、上記実施形態１のＴＦＴアレイ基板３０ａと同様に、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。
このＴＦＴアレイ基板３０ｂでは、ゲート線、ゲート電極４ａ及びゲート線外部引出電極４ｂが、ゲート第１金属層２１ａとゲート第２金属層２２ａとゲート第３金属層２３ａとの３層積層構造に、半導体層２４ａ、ソース電極２５ｂ及びドレイン電極２５ｃが１層構造に、画素電極２５ｄが半導体層２４ａとドレイン電極２５ｃとの２層積層構造にそれぞれ形成されている。その他の構成については、上記実施形態１のＴＦＴアレイ基板３０ａと同様であるので、その説明を省略する。
次に、本発明の実施形態２に係るＴＦＴアレイ基板３０ｂの製造方法について、説明する。このＴＦＴアレイ基板３０ｂは、以下に示す、第１工程であるゲート電極形成工程と、第２工程である積層体形成工程、第１レジストパターン形成工程、第１エッチング工程、第２レジストパターン形成工程、及び第２エッチング工程と、第３工程である画素電極形成工程とにより製造される。
まず、ゲート電極形成工程では、図１９に示すように、ガラス基板などの絶縁基板１上の基板全体に、スパッタリング法により、チタン膜からなるゲート第１金属膜２１（厚さ５００Å程度）、アルミニウム膜からなるゲート第２金属膜２２（厚さ３０００Å程度）、及び窒化チタン膜からなるゲート第３金属膜２３（厚さ１０００Å程度）を順に成膜して第１金属積層膜１９ａを形成する。その後、ＰＥＰ技術により第１金属積層膜１９ａをパターン形成して、ゲート第１金属層２１ａ、ゲート第２金属層２２ａ及びゲート第３金属層２３ａからなるゲート電極４ａ、ゲート線、及びゲート線外部引出電極４ｂを形成する。
ここで、ゲート第１金属層２１ａとして用いられる金属膜は、特に、限定されないが、例えば、チタン膜、クロム膜、モリブデン膜などが挙げられる。また、ゲート第２金属層２２ａとして用いられる金属膜は、特に限定されないが、例えば、アルミニウム膜、タンタル膜、チタン膜などが挙げられる。これら例示した金属のうち、特に、アルミニウム膜が好ましい。さらに、ゲート第３金属層２３ａとして用いられる金属膜は、特に限定されないが、例えば、チタン膜、窒化チタン膜などが挙げられる。なお、これら金属膜の選択理由については、後で説明する。
続いて行う積層体形成工程では、図２１に示すように、まず、ゲート電極４ａ、ゲート線、ゲート線外部引出電極４ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜からなるゲート絶縁膜５（厚さ４０００Å程度）を成膜する。 次いで、ゲート絶縁膜５が成膜された基板全体に、パルスレーザー堆積ＣＶＤ法により、酸化亜鉛膜からなる半導体膜２４（厚さ１５００Å程度）を成膜する。さらに、半導体膜２４が成膜された基板全体に、スパッタリング法により、ＩＴＯ膜からなる透明導電膜２５（厚さ１０００Å程度）を成膜する。
これによって、下層から順に、ゲート絶縁膜５、半導体膜２４及び透明導電膜２５により構成された積層体１８が形成される。ここで、導電膜１２は、透明導電膜２５であるＩＴＯ膜のみにより構成されている。
半導体膜２４は、例示した酸化亜鉛膜の他に、酸化マグネシウム亜鉛膜、酸化カドミウム亜鉛膜、酸化カドミウム膜などのように、同じ厚さのアモルファスシリコンよりも光透過率の高い材料であってもよい。
また、半導体膜２４は、所望の移動度及びｏｎ／ｏｆｆ比(ゲートの電圧でドレイン電流のスイッチを行う際の、ｏｎ状態の電流とｏｆｆ状態のリーク電流との比)を得るために、透明性を失われない程度で、リンなどの不純物をドープしてもよい。
透明導電膜２５は、特に、ＩＴＯ膜に限定されるものではなく、ＩＺＯ（Indium Zinc Oxide）膜、酸化亜鉛膜、酸化スズ膜など、所望の抵抗値が得られるものであればよい。
このような構成により、画素電極２５ｄを構成する透明導電膜２５の下層が、透明性を有する酸化亜鉛膜２４で形成されているため、画素電極２５ｄに対応する領域の光の透過率を向上させることができ、液晶表示装置のコントラスト及び輝度を向上させることができる。
また、導電膜が、透明導電膜５のみにより構成されているので、後述する第３工程において、実施形態１のように金属膜をエッチングして透明導電膜を露出させる必要がない。そのため、第３工程では、保護遮光層１７ａ及び突起部１７ｂを形成するだけで、画素電極２５ｅが形成されることになる。これにより、ＴＦＴアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
続いて行う第１レジストパターン形成工程では、まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト膜を形成する。次いで、基板全体に形成されたレジスト膜に、スリットマスクなどを用いて露光量を調整し、図２２に示すような複数の膜厚を有する第１レジストパターン１３ａを形成する。
ここで、第１レジストパターン１７ａは、チャネル部ｃ、ソース線、ソース電極２５ｃ及びドレイン電極２５ｄとなる部分以外の領域の上方位置に導電膜（ＩＴＯ膜２５）を露出させる第１開口部１４ｄと、ゲート電極４ａの上方位置に、具体的にはチャネル部ｃとなる上方位置に所定厚さの底部を有する第２開口部１４ｂとを備えている。そして、第２開口部１４ｂのレジスト膜の膜厚とその他の部分のレジスト膜の膜厚との比は、後工程のエッチング条件によって最適な値は異なるが、例えば、第２開口部１４ｂのレジスト膜の膜厚が、１５０００〜２００００Å程度であり、その他の部分の膜厚が、４００００Å程度である。
続いて行う第１エッチング工程では、図２３に示すように、第１レジストパターン１３ａをマスクとして、半導体膜２４及び透明導電膜２５をエッチングして、半導体層２４ａ及び透明導電層２５ａからなるソースドレイン形成部１２ａを形成する。
続いて行う第２レジストパターン形成工程では、図２４に示すように、第１レジストパターン１３ａ全体をアッシングする。これにより、第１レジストパターン１３ａの膜厚が全体に薄肉化し、第２開口部１４ｂの底部が除去され、ＩＴＯ層２５ａが露出した第２レジストパターン７ｂが形成される。
続いて行う第２エッチング工程では、まず、第２レジストパターン１３ｂをマスクとして、透明導電層２５ａをエッチングして、ソース電極２５ｂ、ドレイン電極２５ｃ、ソース線及びソース線外部引出電極を形成する。次いで、基板上の第２レジストパターン１３ｂを除去する。これによって、ＴＦＴ２０が形成される。
続いて行う画素電極形成工程では、まず、基板全体に、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２０００Å程度）を成膜して、保護膜１５を成膜する。
次いで、実施形態１と同様に、スピンコート法などにより、図２６に示すように、保護膜１５上に配向制御用膜１６（厚さ１．０μｍ〜３．０μｍ程度）を成膜する。
さらに、基板全体に成膜された配向制御用膜１６に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層１６ａ及び突起上層部１６ｂを形成する。
次いで、遮光層１６ａ及び突起上層部１６ｂをマスクとして、保護膜１５をエッチングして、遮光層１６ａと保護層１５ａとにより構成されＴＦＴ２０を覆う保護遮光層１７ａ、突起上層部１６ｂと突起下層部１５ｂとにより構成された突起部１７ｂ、及び画素電極２５ｄを形成する。これによって、図２７に示すようなＴＦＴアレイ基板３０ｂが製造される。また、保護遮光層１７ａは、ＴＦＴ２０だけでなく、ゲート線２及びソース線６を覆うように形成して、ブラックマトリクスとして機能する。
ここで、ゲート線外部引出電極４ｂ及びソース線外部引出電極について、より詳細に説明する。
図２８は、複数のゲート線外部引出電極４ｂが配設されたＴＦＴアレイ基板３０ｂの端部の平面模式図であり、図２９は、図２８中のXXIX−XXIX断面における断面模式図である。
ゲート線外部引出電極４ｂは、画素電極２５ｄなどの形成と同時に、ゲート線外部引出電極４ｂ上に積層されたゲート絶縁膜５、保護膜１５及び配向制御用膜１６からなる積層膜のゲート線外部引出電極４ｂの周端よりも内側部分に、コンタクトホール１７ｅを形成することにより、露出することになる。これにより、第１金属積層膜１９ａのゲート第２金属層２２ａを構成する酸化されやすいアルミニウム膜は露出されないことになる。また、エッチングにより露出する第１金属積層膜１９ａの最上層であるゲート第３金属層２３ａは、酸化されにくい窒化チタン膜である。これらの構成により、ゲート線外部引出電極４ｂは、酸化されにくい構成をとることになる。そのため、ゲート線外部引出電極４ｂと外部駆動回路との電気的接続を確実にして、その信頼性を向上できる。さらに、実施形態１のように、酸化されやすいゲート第２金属層３ａ（アルミニウム膜）をエッチングして、ゲート線外部引出端子４ｃを形成する必要がなくなり、製造工程の短縮、製造コストの低減が可能になる。
また、窒化チタン膜又はチタン膜は、アルミニウム膜と比較して、ゲート絶縁膜５を構成する窒化シリコン膜との密着性がよいため、膜剥れが起こりにくく、安定な製造歩留りを得ることができる。
ソース線外部引出電極は、実施形態１のように第２金属積層膜１９ｂをエッチングする必要はなく、画素電極２５ｄなどの形成と同時に、その上層の保護膜１５及び配向制御用膜１６をエッチングするだけで露出することになる。
本実施形態では、ゲート第２金属層２２ａとしてアルミニウム膜を用いているので、ゲート線の配線抵抗を下げるという効果が得られる。さらに、その上層のゲート第３金属層２３ａとして、窒化チタン膜を用いているので、アルミニウム膜の表面のヒロックの発生が抑止され、ヒロックによるゲート線とソース線との層間リークを低減することができる。
以上のように、本実施形態の製造方法によれば、ＴＦＴアレイ基板３０ｂを、ＴＦＴ２０を覆うと共に画素間のブラックマトリクスとなる保護遮光層１７ａ、ＭＶＡ方式を実現するための突起部１７ｂ及びゲート線外部引出電極４ｂ及びソース線外部引出電極の形成を含めて、第１工程、第２工程及び第３工程の計３回のフォトリソグラフィ工程で製造することできる。そのため、ＭＶＡ方式の液晶表示装置を構成するＴＦＴアレイ基板において、製造工程の短縮及び製造コストの低減を行うことができる。
以上説明したように、本発明は、ＭＶＡ方式の液晶表示装置を構成するＴＦＴアレイ基板において製造工程の短縮及び製造コストの低減が可能になるので、ＭＶＡ方式の液晶表示装置について有用である。

Claims (21)

  1. 基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体層を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続され液晶分子を含む液晶層に電圧を印加するための画素電極と、該画素電極に設けられ上記液晶分子の配向を制御するための突起部とを備えた薄膜トランジスタアレイ基板を製造する方法であって、
    上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第１工程と、
    上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体層となる半導体膜膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第２工程と、
    フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層、及び上記突起部を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第３工程とを備え、
    上記第２工程は、上記積層体を覆うレジスト膜を形成した後に、該レジスト膜に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第１開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成するレジストパターン形成工程と、上記第１開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第１エッチング工程と、上記第２開口部の底部を除去して露出させた導電膜をエッチングする第２エッチング工程とを備えていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  2. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記導電膜は、遮光性を有し、
    上記第３工程で、上記ドレイン電極の周端よりも内側の導電膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  3. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記半導体膜は、上層の第１半導体膜と下層の第２半導体膜とにより構成され、
    上記第２エッチング工程で、上記露出した導電膜及び上記第１半導体膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  4. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記保護層の上層又は下層には、遮光層が形成され、
    上記遮光層は、上記第３工程で上記保護層と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  5. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記保護層は、遮光性材料により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  6. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記ゲート電極は、複数の金属膜を積層して構成された第１金属積層膜で形成され、
    上記第１金属積層膜は、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  7. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記導電膜は、上記透明導電膜のみの単層により構成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  8. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記導電膜は、酸化インジウムと酸化スズとの化合物により構成された上記透明導電膜と、該透明導電膜を覆うように設けられた複数の金属膜を積層して構成された第２金属積層膜とにより形成され、
    上記第２金属積層膜は、下層のモリブデン膜又はモリブデン合金膜と上層のアルミニウム膜又はアルミニウム合金膜とにより形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  9. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記半導体膜は、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  10. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第１工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  11. 請求項１０に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第１金属積層膜で形成されていると共に、
    上記第１金属積層膜の最下層は、チタン膜又はチタン合金膜により形成され、
    上記第３工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  12. 請求項１１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第１金属積層膜は、上記最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜により構成された金属膜と、該金属膜を覆うように設けられたモリブデン膜又はモリブデン合金膜とにより形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  13. 請求項１０に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第１金属積層膜により形成されていると共に、
    上記第１金属積層膜の最上層は、チタン膜又はチタン合金膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  14. 請求項１３に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第１金属積層膜は、アルミニウム膜又はアルミニウム合金膜を含んでおり、
    上記第３工程では、上記ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  15. 請求項１０に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第２工程では、上記複数のゲート線と交差する方向に、上記複数のソース線及びその延設部であるソース線外部引出電極が、上記ソース電極と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  16. 請求項１５に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第１金属積層膜で形成され、
    上記ソース電極、ソース線及びソース線外部引出電極は、複数の金属膜を積層して構成された第２金属積層膜で形成されていると共に、
    上記第３工程では、エッチングにより、上記ゲート線外部引出電極及びソース線外部引出電極に対応する部分の上記第１金属積層膜及び第２金属積層膜の少なくとも最上層を除去することを特徴とする薄膜トランジスタアレイ基板の製造方法。
  17. 請求項１６に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第１金属積層膜及び第２金属積層膜の最上層は、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  18. 請求項１５に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記保護層は、遮光性を有し、上記薄膜トランジスタ、ゲート線及びソース線を覆うように形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  19. 請求項１５に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第３工程では、エッチングにより、上記複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して１つの開口部を形成することにより、該複数のゲート線外部引出電極及び複数のソース線外部引出電極を露出させるを特徴とする薄膜トランジスタアレイ基板の製造方法。
  20. 請求項１に記載された薄膜トランジスタアレイ基板の製造方法において、
    上記第３工程では、上記ドレイン電極の周端よりも外側の領域の上記保護層を形成する保護膜、及びゲート絶縁膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  21. 基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体層を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続され液晶分子を含む液晶層に電圧を印加するための画素電極と、該画素電極に設けられ上記液晶分子の配向を制御するための突起部とを備え、
    上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第１工程と、
    上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体層となる半導体膜膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第２工程と、
    フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層、及び上記突起部を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第３工程とを備え、
    上記第２工程は、上記積層体を覆うレジスト膜を形成した後に、該レジスト膜に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第１開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成するレジストパターン形成工程と、上記第１開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第１エッチング工程と、上記第２開口部の底部を除去して露出させた導電膜をエッチングする第２エッチング工程とを備えた薄膜トランジスタアレイ基板の製造方法により製造された薄膜トランジスタアレイ基板であって、
    上記突起部の下層には、上記半導体膜、及び該半導体膜を覆うように設けられた導電膜が配置されていることを特徴とする薄膜トランジスタアレイ基板。
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