JP4353282B2

JP4353282B2 - 電気光学装置

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Publication number: JP4353282B2
Application number: JP2007153349A
Authority: JP
Inventors: 信彦小田; 聡石田; 雅明青田; 朋賢平田; 一喜坂井
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Priority date: 2007-03-27
Filing date: 2007-06-08
Publication date: 2009-10-28
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Description

本発明は、電気光学装置に係り、特に、中央部に配置される画素部と、周辺部に別の半導体回路または別の配線基板を実装するための端子部とを備える電気光学装置に関する。

液晶表示装置のような電気光学装置においては、表示を行う画素部を中央部に配置し、その周辺部に、画素部を駆動するための回路を配置することが行われる。駆動のための回路が大規模である場合、あるいは高速である場合等で、別の半導体回路または別の配線基板に搭載された半導体回路を用いる必要があるときは、電気光学装置の周辺部に端子部を設け、別の半導体回路または別の配線基板が実装される。

このように、中央部に画素部を、周辺部に端子部を設ける必要がある場合、画素部と端子部とを同一工程で形成することが好ましい。

例えば、特許文献１には、表示装置等において、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）技術に適した端子部を形成する方法が開示されている。ここでは、画素部におけるモリブデンゲート電極形成と同じ工程で端子部にもモリブデン配線が形成され、画素部におけるデータライン形成と同じ工程で端子部にも接続配線が形成される。そして、保護膜と平坦化膜が全面に形成され、その後、画素部においてデータラインの上の平坦化膜除去と同じ工程で端子部においてはデータラインの終端部より外側の平坦化膜が除去される。そして、画素部において保護膜にコンタクトホールが開けられるのと同じ工程で端子部も保護膜が比較的広めに除去される。そして画素部においては、このコンタクトホールに接続する透明導電膜が平坦化膜上に形成されて画素電極とされ、端子部においては、接続配線上に透明導電膜が形成され、この上においてＣＯＧ技術が適用される。ここで、データライン及び接続配線には、モリブデン／アルミニウム／モリブデンの積層構造、あるいはチタン／アルミニウム／チタンの積層構造が用いられ、保護膜としてＳｉｘＮｙ（窒化シリコン）が用いられ、平坦化膜にはアクリル樹脂が用いられ、透明導電膜にはＩＴＯ（酸化錫インジウム）あるいはＩＺＯ（酸化亜鉛インジウム）が用いられている。端子部にもＩＴＯ（酸化錫インジウム）あるいはＩＺＯ（酸化亜鉛インジウム）が用いられるのは、端子部形成からＣＯＧ実装までの表示装置製造工程において、端子部の腐食の発生や端子部表面の酸化皮膜の形成を抑制し、ＣＯＧ実装での良好な電気的接続を得ること、及びＣＯＧ実装後の製品信頼性確保のためである。

特開２００６−３０９０２８号公報

上記のように、特許文献１においては、画素部の形成に用いられるモリブデン配線と、モリブデン／アルミニウム／モリブデンの積層構造あるいはチタン／アルミニウム／チタンの積層構造と、透明導電膜とが、それぞれ端子部の形成のためにも用いられることが述べられている。

ここで接続配線層としてモリブデン系とチタン系とが述べられているが、両者にはそれぞれ一長一短がある。すなわち、モリブデン系は、ウェットエッチングによる加工が容易であるが、ドライエッチングが困難で微細化に限度がある。一方チタン系は、ドライエッチングが可能で微細化に向いている。

また、配線及び端子部の微細化を進めると、特許文献１のようにＳｉｘＮｙの保護膜もフッ素系のガスを用いるドライエッチングで所望の形状に形成することになるが、その際に、フッ素を含む反応性成分が表面生成物としてチタン配線の表面に形成される。チタン上に形成された表面生成物は高抵抗な層として存在するため、例えばＩＴＯをその上に形成すると、界面抵抗が高くなる。しかし、この表面生成物は、単なる水洗浄のみでは除去が困難である。

このように、配線や端子部の微細化のためにはチタン系の接続配線を用いることが望ましいが、上記のように表面生成物の除去が困難であることが課題となる。

本発明の目的は、透明導電膜形成に伴う界面抵抗の増加を抑制できる電気光学装置及び電気光学装置製造方法を提供することである。また、他の目的は、フッ素系のガスを用いるドライエッチングの際に生じる表面生成物の除去を容易として界面抵抗の増加を抑制できる電気光学装置及び電気光学装置製造方法を提供することである。以下の手段は、これらの目的の少なくとも１つに貢献する。

本発明に係る電気光学装置は、画素部と、前記画素部の周辺部に別の半導体回路または別の配線基板を実装するための端子部と、を備え、前記画素部は、チタンを含む最上層を有する画素用接続配線と、ウェットエッチング可能な導電材料で構成される画素用中間膜と、画素用透明導電膜とが、この順に下層側から上層側に向かって積層された積層構造を有し、前記画素用中間膜と前記画素用透明導電膜の間に形成される画素用保護絶縁膜を含み、前記端子部は、前記画素用接続配線を形成するのと同じ工程で形成された端子用接続配線と、前記画素用中間膜を形成するのと同じ工程で形成された端子用中間膜と、前記画素用保護絶縁膜を形成するのと同じ工程で形成された端子用保護絶縁膜と、前記端子用保護絶縁膜と前記端子用中間膜とを開口して形成された端子用開口部を覆う端子用透明導電膜であって、前記画素用透明導電膜を形成するのと同じ工程で形成された端子用透明導電膜とが、この順に下層側から最上層側に向かって積層された積層構造を有し、前記画素用中間膜および前記端子用中間膜は、モリブデンであることを特徴とする。

上記構成の電気光学装置は、画素部の積層構造において、透明導電膜とチタンを含む層との間にウェットエッチング可能な導電材料で構成される画素用中間膜が配置されている。これにより、チタンを含む層の上に直接透明導電膜を形成するよりも、酸化膜の形成が抑制され界面抵抗の増加を抑制できる。また、保護絶縁膜をフッ素系のドライエッチングによって開口するときに中間膜の上に形成される表面生成物も、中間膜の除去と共に取り除かれる。このように、界面抵抗が低いことが望まれる端子部において、フッ素系のガスを用いるドライエッチングの際に生じる表面生成物の除去を容易として界面抵抗の増加を抑制できる。また、モリブデンは電気光学装置で一般的に用いられるウェットエッチング可能な導電材料である。したがって、上記構成により、一般的な膜材料を用いて、界面抵抗の増加を抑制できる。

また、本発明の電気光学装置において、前記画素用接続配線および前記端子用接続配線は、データラインと同じ材料で形成され、データラインを形成するのと同じ工程で形成されることが好ましい。これにより、配線や端子部の微細化が容易になる。

以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下では、電気光学装置の例として、液晶表示装置を説明するが、液晶表示装置以外の電気光学装置であってもよい。例えば、エレクトロルミネセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いる装置であってもよい。

また、以下では、液晶表示装置として、端子部にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）技術を用いて別チップの半導体回路を搭載するもの、あるいは、ＯＬＢ（ＯｕｔｅｒＬｅａｄＢｏｎｄｉｎｇ）技術を用いてＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔｂｏａｒｄ）等の別配線基板を接続するものを説明するが、もちろん、ガラス基板上に低温ポリシリコン技術を用いて走査線駆動回路、信号線駆動回路等を形成するものであってもよい。

また、以下においては、液晶表示装置の構成として、透過型フルカラーマトリックス型を説明するが、これは、画素部と端子部の各要素の形成工程を共通に用いることの説明の一例である。したがって、画素部のゲート電極、データライン、画素電極の材料をそのまま端子部の積層構造に用いることを除けば、その他の構造等は、電気光学装置の仕様に応じて、適宜変更が可能である。

図１は、液晶表示装置１０の構成を示す図である。この液晶表示装置１０は、透過型フルカラーマトリックス型のもので、下基板１２と上基板１３との間に液晶分子が挟持されている構造を有し、画素部１４の周囲に複数の端子から構成される端子部２０を有する。図１においては、端子部２０において、ＣＯＧ技術によって接続され下基板１２上に搭載される別チップの半導体回路１６と、ＯＬＢ技術によって接続される別の配線基板であるＦＰＣ１８が示されている。

図２は、画素部１４から１画素を抜き出し、端子部２０から１端子を抜き出し、平面配置を説明する図である。

画素部１４における画素は、ゲート電極２２、データライン２５が直交する交差に対応してそれぞれ配置される。そして１つの画素に１つのスイッチング素子２６が設けられ、スイッチング素子２６のソース端子はデータライン２５、画素用モリブデン膜９６の積層配線に接続され、ドレイン端子は画素用接続配線２４、画素用モリブデン膜９６の積層配線を介して画素用透明導電膜２８である画素電極に接続される。ここで画素用接続配線２４とデータライン２５とは同じ材料で構成され同一工程で形成される。なお、スイッチング素子２６のソース端子とドレイン端子は互換性があり、上記で説明したドレイン端子をソース端子と呼び、上記で説明したソース端子をドレイン端子と呼んでも構わない。

端子部２０における端子は、画素部１４から引き出されてきた引出配線１２１と、この引出配線１２１に接続される下部配線１２２と、下部配線１２２に接続される端子用接続配線１２４、端子用モリブデン膜１９７、端子用透明導電膜１２８を含んで構成される。ここで後述のように、引出配線１２１と端子用接続配線１２４は、画素部１４における画素用接続配線２４とデータライン２５と同じ材料で構成されこれらと同一工程で形成される。また、下部配線１２２は、画素部１４におけるゲート電極２２と同じ材料で構成され、これと同一工程で形成される。また、端子用モリブデン膜１９７は画素用モリブデン膜９６と同じ材料で構成され、これと同じ工程で成膜が行われるが、その後、端子部２０においてモリブデン膜の一部除去が行われる。一部除去の内容については後に詳述する。また、端子用透明導電膜１２８は画素用透明導電膜２８と同じ材料で構成され、これと同じ工程で形成される。

液晶表示装置１０の構成を説明するため、図２のＡ−Ａ線における断面図を図３に示す。図３の左側に画素部１４の１つの画素に対応する断面図が示され、右側に端子部２０の１つの端子に対応する断面図が示されている。液晶表示装置１０は、上記のように、下基板１２と上基板１３との間に液晶分子３０が挟持されている構造を有し、端子部２０は、上基板１３が延びていない周辺部に下基板１２の上に配置される。

最初に画素部１４の構造を説明する。画素部１４において、上基板１３は、上ガラス４０の上にブラックマトリクス（ＢＭ）を有するカラーフィルタ（ＣＦ）４２が配置され、その上に対向電極４４が配置される。そして、液晶表示装置１０を構成するときは、対向電極４４の側を液晶分子３０の方に向けて、下基板１２に対向する。なお、配向膜等の図示は省略してある。

下基板１２は、下ガラス５０の上にバッファ層５２が配置され、この上に半導体層５４、ゲート絶縁膜５６、ゲート電極２２、層間絶縁膜６０が積層される。そして、ゲート絶縁膜５６と層間絶縁膜６０に開けられたコンタクトホールを通して、半導体層５４のソースにデータライン２５、ドレインに画素用接続配線２４が接続される。また、データライン２５と画素用接続配線２４の上には、画素用モリブデン膜９６が形成される。そしてその上に保護絶縁膜６２、平坦化膜６４がさらに積層される。また、保護絶縁膜６２と平坦化膜６４に開けられた開口を介して、画素用接続配線２４の上の画素用モリブデン膜９６に画素用透明導電膜２８が接続され、平坦化膜６４の上に形成された部分が画素電極となる。

次に端子部２０の構造を説明する。端子部２０は、上記のように、ＣＯＧ技術、ＯＬＢ技術を用いて別チップの半導体回路１６、別の配線基板であるＦＰＣ１８が接続されるので、上ガラス４０が配置されない。すなわち、端子部２０は、下ガラス５０の上の構造のみである。端子部２０においては、下ガラス５０の上にバッファ層５２が配置され、この上にゲート絶縁膜５６、下部配線１２２、層間絶縁膜６０が積層される。そして、層間絶縁膜６０に開けられたコンタクトホールを通して、下部配線１２２に端子用接続配線１２４が接続される。そして端子用接続配線１２４の上には、モリブデン膜が成膜され、その上に保護絶縁膜６２がさらに積層される。なお、端子部２０においては、平坦化膜６４は全面除去されるため、図３の端子部２０には現れてこない。そして端子部２０において保護絶縁膜６２に開口が設けられると、保護絶縁膜６２をマスクとしてモリブデン膜が一部除去されて、保護絶縁膜６２の下にモリブデン膜が残された形態で端子用モリブデン膜１９７が形成される。そして、これらの開口を介して、端子用接続配線１２４の上に端子用透明導電膜１２８が接続される。

図４は、画素部１４における画素用接続配線２４の周辺の部分と、端子部２０における端子用接続配線１２４の周辺の部分の積層構造を拡大して示す部分図である。なお、以下では、図１から図３と同様の要素には同一の符号を付し、詳細な説明を省略する。また、以下では図１から図３の符号を用いて説明する。図４においては、上基板１３、液晶分子３０の図示を省略し、下基板１２において下ガラス５０、バッファ層５２の図示を省略してある。

図４の左側には、画素部１４における画素用接続配線２４と画素用モリブデン膜９６の部分拡大図が示されている。画素用接続配線２４は、図示されていないバッファ層５２の上に配置される半導体層５４に形成されるスイッチング素子２６のドレインに接続される配線である。画素用接続配線２４は、ゲート絶縁膜５６と層間絶縁膜６０に開けられたコンタクトホールによって露出した半導体層５４に接続して、下層側から上層側に向かって、チタン９０、アルミニウム９２、最上層のチタン９４がこの順に積層されて構成される。画素用モリブデン膜９６は、画素用接続配線２４の最上層のチタン９４の上に積層されて配置される。なお、ここでは、ゲート絶縁膜５６の上に層間絶縁膜６０が直接配置されるように図示されているが、これはこの領域において、ゲート絶縁膜５６の次に形成されるゲート電極２２が除去されているためである。ここで、チタン９０，９４は、チタンを含む層であればよく、金属チタンのほか、窒化チタン（ＴｉＮ）等であってもよい。以下では、チタンを含む層を、単にチタンとして説明する。

そして、画素用モリブデン膜９６の上には保護絶縁膜６２と平坦化膜６４が積層して配置され、この積層絶縁膜に、画素用モリブデン膜９６の一部が露出するようにコンタクトホールが開けられる。このコンタクトホールに露出された画素用モリブデン膜９６を覆うように、画素用透明導電膜２８が配置される。このようにして、図２において説明したように、画素用透明導電膜２８は、スイッチング素子２６のドレインに接続されて、平坦化膜６４の上に配置される画素電極となる。

図４の右側には、端子部２０における端子用接続配線１２４と端子用モリブデン膜１９７の部分拡大図が示されている。画素用接続配線２４と異なり、端子用接続配線１２４は、図示されていないバッファ層５２及びゲート絶縁膜５６の上に配置される下部配線１２２に接続される配線である。なお、後述するように、下部配線１２２は、画素部１４におけるゲート電極２２が形成されるのと同一工程で形成される。例えば、ゲート電極２２がモリブデン膜で形成されるときは、下部配線１２２は、モリブデン膜で形成される。なお、端子部２０においては、ゲート電極２２と同じ工程で形成される下部配線１２２が配置されているので、層間絶縁膜６０がゲート絶縁膜５６の上に直接配置される画素部１４の構成と異なり、下層側から上層側に向かって、ゲート電極２２と同じ下部配線１２２、層間絶縁膜６０の順に積層されている。

端子用接続配線１２４は、層間絶縁膜６０に開けられたコンタクトホールによって露出した下部配線１２２に接続して、下層側から上層側に向かって、チタン１９０、アルミニウム１９２、最上層のチタン１９４がこの順に積層されて構成される。

端子用モリブデン膜１９７は、後述するように、一旦は端子用接続配線１２４の最上層のチタン１９４の上に積層されて配置されるが、その後に配置される保護絶縁膜６２に開口されるコンタクトホールの部分が除去される。すなわち、端子用モリブデン膜１９７は、保護絶縁膜６２の下部にのみ残されて配置される。保護絶縁膜６２の開口部をマスクとして端子用モリブデン膜１９７が除去され、これがコンタクトホールとなって、端子用接続配線１２４の最上層のチタン１９４が露出する構造となっている。このコンタクトホールに露出された最上層のチタン１９４を覆うように、端子用透明導電膜１２８が配置される。なお、端子用透明導電膜１２８は、端子部２０において、端子用接続配線１２４の表面が酸化することを防止する機能を有する。

このようにして、画素部１４においては、画素用接続配線２４、画素用モリブデン膜９６、画素用透明導電膜２８の導電積層膜が形成され、一方、端子部２０においては、端子用接続配線１２４、端子用透明導電膜１２８の導電積層膜が形成される。端子部２０における端子用モリブデン膜１９７は、保護絶縁膜６２の下部にのみ残される。ここで、画素用接続配線２４と端子用接続配線１２４とは同一工程で形成され、画素用モリブデン膜９６と端子用モリブデン膜１９７とは同一工程で形成され、画素用透明導電膜２８は端子用透明導電膜１２８と同一工程で形成される。なお、画素用接続配線２４と端子用接続配線１２４は、チタン／アルミニウム／チタンの積層構造としたが、窒化チタン（ＴｉＮ）／アルミニウム／窒化チタン（ＴｉＮ）の積層構造、チタン／アルミニウム−シリコン合金（Ａｌ−Ｓｉ）等の積層構造であってもよい。

次に、図１から図４で説明した構造を形成する工程を説明する。工程説明のために、図５と図６のフローチャートを用い、また図７から図１３の構成図を用いて説明する。また、図１４と図１５を用いて、モリブデン膜を用いる効果について説明する。なお、以下では、図１から図４と同様の要素には同一の符号を付し、詳細な説明を省略する。また、以下では図１から図４の符号を用いて説明する。

図５は、チタン／アルミニウム／チタンの積層構造を有する接続配線層を成膜する工程までの手順を示すフローチャートで、図６は、その後の工程の手順を示すフローチャートである。なお、これらの工程は、下基板１２の製造工程であり、上基板１３の製造工程、下基板１２と上基板１３によって液晶分子を挟持する工程等を経て、液晶表示装置１０が製造される。

なお、図１から図４で説明した液晶表示装置１０の下基板１２の製造においては、図５の最後の工程であるチタン／アルミニウム／チタン成膜工程と、図６の最初の工程であるモリブデン膜成膜工程とは連続して行われる。すなわち、チタン／アルミニウム／チタン／モリブデンと連続成膜が行われるが、従来技術はモリブデン膜を用いないので、比較しやすいように、ここでは従来技術と同じ工程部分を図５のフローチャートにまとめたものである。

図５は、下ガラス５０から出発して、チタン／アルミニウム／チタン成膜工程までの各手順を示すフローチャートで、図７は、チタン／アルミニウム／チタン成膜工程が完了した状態の画素部１４と端子部２０の様子を示す構造図である。図７では、左側に画素部１４の構造が示され、右側に端子部２０の構造が示される。なお、図８以後図１３までも同様である。

図５において、まず下ガラス５０上にバッファ層５２が下ガラス全面に形成され（Ｓ１０）、その上にアモルファスシリコン（ａ−Ｓｉ）膜が成膜される（Ｓ１２）。ここで、バッファ層５２は、ＳｉＯ₂／ＳｉＮの積層膜で、厚みは１００〜２００ｎｍ、ａ−Ｓｉ膜は、厚み３０〜５０ｎｍ程度とする。また、これら膜は、プラズマＣＶＤで形成される。これによって、下ガラス５０上には、ａ−Ｓｉ／ＳｉＯ₂／ＳｉＮ／ｇｌａｓｓ（ガラス基板）という膜が積層される。

次に、レーザを照射（レーザアニール）して、アモルファスシリコン膜について低温での結晶化が行われる（Ｓ１４）。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド（半導体層５４）が形成される（Ｓ１６）。その後、フォトリソグラフィーによりレジストパターンを形成して、スイッチング素子２６がｎチャネルＴＦＴの場合、そのソース・ドレイン領域などに不純物（例えばリン）がドープされる（Ｓ１８）。

次に、この半導体層５４を含め基板全面にＳｉＯ₂の単層膜またはＳｉｘＮｙ／ＳｉＯ₂の積層膜からなるゲート絶縁膜５６が形成される（Ｓ２０）。

これによって、画素部１４においては、スイッチング素子２６や容量を形成する領域などに形成されたポリシリコンからなる半導体層５４を覆ってゲート絶縁膜５６が形成される。一方、端子部２０では、半導体層５４が除去されて、バッファ層５２上にゲート絶縁膜５６が形成される。

次に、ゲート絶縁膜５６上の、半導体層５４のチャネル領域の上方に当たる位置にゲート電極２２がスパッタリングにより形成される（Ｓ２２）。ここで、ゲート電極２２は、材料としてモリブデン（Ｍｏ）、タングステンモリブデン合金（ＭｏＷ）等が用いられ、２００〜３００ｎｍの厚みで成膜される。このゲート電極２２は、画素部１４において水平方向に１行に配置される複数の画素に共通のゲートラインの一部として形成される。また、図示されていないが、保持容量用のＳＣラインもゲートラインと同一プロセスで形成され、保持容量は、保持容量用に形成された半導体層５４がゲート絶縁膜５６を介し、ＳＣラインと対向配置されることで形成される。さらに、画素部１４においてゲート電極２２が形成される際に、端子部２０においては、下部配線１２２が同一プロセスで形成される。

ゲート電極２２、下部配線１２２の形成の後、周辺回路においてスイッチング素子としてのｐチャネルＴＦＴがある場合には、そのソース・ドレイン領域に不純物（例えば、ボロン）がドープされる（Ｓ２４）。これは、フォトリソグラフィーにより、ドープが必要な領域以外に形成したレジストなどをマスクとしたボロンのイオンドープによって行われる。このとき、端子部２０においては、何ら処理はなされない（不純物ドープもなされない）。なお、スイッチング素子にｎチャネルＴＦＴのみを用いる構成のときは、Ｓ２４の工程を省略できる。

次に、下ガラス５０の全面にＳｉＯ₂の単層膜またはＳｉＯ₂／ＳｉｘＮｙの積層膜からなる層間絶縁膜６０をプラズマＣＶＤによって成膜する（Ｓ２６）。厚みは、例えば４００〜８００ｎｍ程度とする。この層間絶縁膜６０を形成した後、熱処理による活性化アニールによって不純物をドープした領域の半導体層５４について活性化し（Ｓ２８）、これら領域におけるキャリアの移動度を十分なものにする。

この処理では、画素部１４において層間絶縁膜６０が形成され、端子部２０においても層間絶縁膜６０が形成される。

さらに、層間絶縁膜６０およびゲート絶縁膜５６の、半導体層５４のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびドライエッチングまたはウェットエッチングによりコンタクトホールを形成する（Ｓ３０）。この際に、端子部２０の下部配線１２２の上方の層間絶縁膜６０についても、画素部１４におけるよりも広めの領域で除去が行われる。除去領域が広いのは、ＣＯＧ技術あるいはＯＬＢ技術によって接続される端子の大きさに応じて、端子部の接続抵抗をより低抵抗化とするものである。したがって、Ｓ２２の工程において、下部配線１２２も画素部１４のゲート電極２２の幅寸法等に比較すれば広めの大きさでパターニングされている。

次に、データライン（ソース電極）２５、画素用接続配線（ドレイン電極）２４のための接続配線層を下ガラス５０の全面に成膜する（Ｓ３２）。図７には、この工程が行われた状態が示されており、ここでは接続配線層７０が画素部１４と端子部２０にわたって全面に成膜されている様子が示されている。接続配線層７０は、チタン／アルミニウム／チタンの積層構造で、最下層のチタンは、画素部１４においては半導体層５４に接続され、端子部２０においては下部配線１２２に接続される。中間のアルミニウムは、導電配線の中核部となるもので、その下層と上層にそれぞれチタンを配置した構成で、接続配線層７０が構成されている。接続配線層７０は、図７に示されるように、半導体層５４上に開けられたコンタクトホール、下部配線１２２上に開けられたコンタクトホールをそれぞれ覆って成膜される。接続配線層７０は、スパッタリングによるチタン／アルミニウム／チタンの積層膜（厚み４００〜８００ｎｍ）によって成膜される。

上記のように、図５のＳ３２までは従来技術と同様の手順である。図６はそれ以後の手順を示すフローチャートである。図８から図１３は各工程に対応する構造図である。

図６における最初の工程は、モリブデン膜成膜の工程である（Ｓ７０）。この工程は、下ガラス５０の全面にわたってモリブデン膜を成膜する工程で、実際には図５のＳ３２の工程と連続して行われる。すなわち、スパッタリングによるモリブデン／チタン／アルミニウム／チタンの積層膜（厚み５００〜９００ｎｍ）によって成膜される。この４層成膜は、例えば、枚葉式の連続スパッタリング成膜装置を用い、Ｓ３０の工程に引き続き、チタン層成膜−アルミニウム層成膜−チタン層成膜−モリブデン層成膜の順に成膜することで行うことができる。勿論、これらの膜をそれぞれ別々の専用装置で成膜することもできる。図８には、モリブデン膜７２が接続配線層７０の上に全面に成膜されている様子が示されている。

次に、モリブデン／チタン／アルミニウム／チタンの積層配線がフォトリソグラフィーおよびドライエッチングによって形成される（Ｓ７２）。ドライエッチングは、例えば塩素系のエッチングガスを用いて行うことができる。なお、モリブデン膜をウェットエッチングによってパターニングした後、チタン／アルミニウム／チタンの積層膜を塩素系のドライエッチングガスでパターニングするものとしてもよい。モリブデン膜のウェットエッチングには、燐酸と硝酸を含む適当なエッチング液を用いることができる。そのようなエッチング液として、燐酸と硝酸と酢酸とを含む混合液であるいわゆるＰＡＮ液を用いることができる。

図９は、Ｓ７２の工程の様子を示す図である。ここでは、画素部１４において、画素用接続配線２４と画素用モリブデン膜９６とが積層構造で形成される。画素部１４においてパターン形成されたこの積層配線部は、スイッチング素子２６のドレイン電極に相当することになる。また、端子部２０においても、端子用接続配線１２４と端子用モリブデン膜１９６とが積層構造で形成される。なお、Ｓ７２の工程が終了した段階では、端子用モリブデン膜１９６は、端子用接続配線１２４と同じ形状であるが、最終的には、後述のＳ８０において開口部が設けられた端子用モリブデン膜１９７となる。

次に、ＳｉｘＮｙからなる保護絶縁膜６２が下ガラス５０の全面に形成される（Ｓ７４）。そして引き続き感光性アクリル樹脂の平坦化膜６４が下ガラス５０の全面に形成され、フォトリソグラフィーによって画素電極のコンタクト開口部を開口し、端子部及び端子部周辺の平坦化膜６４を除去する（Ｓ７６）。そして、平坦化膜６４を開口または除去した部分の保護絶縁膜６２について、フォトリソグラフィーによって必要な箇所に開口部が形成される（Ｓ７８）。

開口部の形成は次のようにして行うことができる。まずフォトリソグラフィーによって、平坦化膜６４についてパターニングが行われる。画素部１４においては、ドレイン電極に対応する画素用接続配線２４と画素用モリブデン膜９６の積層配線部の上方の平坦化膜６４が除去される。また、画素部１４におけるデータライン２５の終端部よりも外側の領域の平坦化膜６４が除去される。したがって、端子部２０においては平坦化膜６４が全面的に除去され、保護絶縁膜６２が露出される。その様子を図１０に示す。

次に、保護絶縁膜６２についてパターニングが行われる。画素部１４においては、平坦化膜６４が除去された箇所の保護絶縁膜６２が除去される。また、端子部２０において、ＣＯＧ技術あるいはＯＬＢ技術における接続部に対応する端子用接続配線１２４と端子用モリブデン膜１９６の積層配線部の部分の保護絶縁膜６２が除去される。保護絶縁膜６２のパターニングには、ＳＦ_６あるいはＣＦ_４＋Ｏ_２等のエッチングガスを用いたドライエッチングあるいはバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングが用いられる。

このようにして、必要な箇所に開口部が設けられる。図１１は、保護絶縁膜６２に必要な開口部が設けられた状態を示す図である。上記のように、端子部２０には平坦化膜６４が除去されている。

そして、次に、端子部２０においてモリブデン膜の除去が行われる（Ｓ８０）。この工程は、保護絶縁膜６２をマスクとして行われる。すなわち、Ｓ７８において開口された保護絶縁膜６２の開口部と実質的に同じ大きさの開口部が端子用モリブデン膜１９６に設けられ、開口部を有する端子用モリブデン膜１９７となる。したがって、端子用モリブデン膜１９７は、保護絶縁膜６２の下部にのみ残され、保護絶縁膜６２の開口部と同じ開口部を有し、この開口部がコンタクトホールとなって、このコンタクトホールに端子用接続配線１２４の最上層のチタン１９４が露出する。その様子が図１２に示される。なお、端子部２０においてこのようにしてパターン形成されたこの部分が、ＣＯＧ技術あるいはＯＬＢ技術における接続部に相当する。

モリブデン膜の除去は、端子部２０においてのみ行われ、画素部１４においては、画素用モリブデン膜９６の形状等はそのままである。モリブデン膜の除去、すなわちパターニングには、ウェットエッチング技術を用いることができる。ウェットエッチングには、燐酸と硝酸を含む適当なエッチング液を用いることができる。そのようなエッチング液として、燐酸と硝酸と酢酸とを含む混合液であるいわゆるＰＡＮ液を用いることができる。

次に透明導電膜が形成される（Ｓ８２）。透明導電膜としては、ＩＴＯまたはＩＺＯを用いることができる。そしてフォトリソグラフィーによって、所定の形状にパターニングされる。パターニングには、シュウ酸系のエッチング液を用いることができる。

ここで、画素部１４においては、画素用透明導電膜２８は画素電極として用いられる。すなわち、画素用透明導電膜２８は、ドレイン電極に対応する画素用接続配線２４と画素用モリブデン膜９６の積層配線部に接続し、平坦化膜６４の上の画素領域にわたって広がって配置される。一方、端子部２０においては、端子用透明導電膜１２８がＣＯＧ技術あるいはＯＬＢ技術における接続部として用いられる。すなわち、端子用透明導電膜１２８は、下部配線１２２に接続する端子用接続配線１２４の上に配置される。端子用モリブデン膜１９７は、端子用透明導電膜１２８と実質上ほとんど接続されない。図１３は、その様子を示す図である。

このように、液晶表示装置１０の下基板１２の画素部１４と端子部２０においては、導電配線層として、モリブデン／チタン／アルミニウム／チタンの積層配線構造が用いられる。ただし、端子部２０においては、モリブデン／チタン／アルミニウム／チタンの積層配線構造が形成された後、保護絶縁膜６２の開口部と同じ領域が開口部として除去される。これに対し、従来技術においては、導電配線構造として、チタン／アルミニウム／チタンの積層配線構造が用いられている。そこで、図１４と図１５を用いて、この２種類の積層配線構造の作用の相違を説明する。なお、以下では、図１から図１３と同様の要素には同一の符号を付し、詳細な説明を省略する。また、以下では図１から図１３の符号を用いて説明する。

ここで、図１４には、従来技術における端子部の積層配線構造の形成工程のうち、チタン／アルミニウム／チタンの積層配線がパターニングされたときから保護絶縁膜６２に開口部が設けられるまでの各工程の構造図が示されている。図１５には、図６のフローチャートの方法による端子部の積層配線構造の形成工程のうち、モリブデン／チタン／アルミニウム／チタンの積層配線がパターニングされたときから保護絶縁膜６２に開口部が設けられるまでの各工程の構造図が示されている。

従来技術の端子部２０においては、既に図５のＳ３２で述べたように、チタン／アルミニウム／チタンの積層膜から構成される接続配線層７０が成膜される。そして、フォトリソグラフィーとドライエッチングによって、端子用接続配線１２４がパターニングされて形成される。ドライエッチングは、塩素系のエッチングガスを用いることができる。その様子を図１４（ａ）に示す。このとき、ドライエッチングの雰囲気等によって、最上層のチタン１９４の表面には、酸化膜が形成される。図１４（ａ）で界面状態２００として示してあるのは、この酸化膜が形成された状態である。

次に、保護絶縁膜６２が形成される。保護絶縁膜６２には、端子用接続配線１２４に対応する箇所に開口部が設けられる。保護絶縁膜６２に開口部を設けるに当っては、図６のＳ７８で説明した内容と同様に、ＳＦ_６あるいはＣＦ_４＋Ｏ_２等のエッチングガスを用いるドライエッチング技術によって行うことができる。その様子が図１４（ｂ）に示される。

このとき、最上層のチタンの酸化膜は一部除去される。しかし、保護絶縁膜６２を構成するＳｉｘＮｙとエッチングガスとの間の反応によって生じる表面生成物が最上層のチタン１９４の表面に形成される。図１４（ｂ）で界面状態２０２として示してあるのは、この表面生成物が形成された状態である。

この表面生成物は、フッ素（Ｆ）、チタン、酸素（Ｏ）等の成分を含む膜で、その厚さは、例えば約１０ｎｍから約３０ｎｍである。チタンの表面におけるこの表面生成物２０２は、少なくとも水洗浄ではチタン表面から除去できないことが分かっている。たとえば、ＨＦ（フッ水素）系のエッチング液を用いれば、この表面生成物を除去できるが、その場合には、最上層のチタンもかなり除去されてしまう。このように、この表面生成物を除去することは簡単ではない。

この後に端子用透明導電膜１２８が形成されるので、上記の表面生成物が残ったままであると、端子用透明導電膜１２８と端子用接続配線１２４の間の界面抵抗が増大し、各端子における接続性が低下する可能性がある。

図１５は、図６で説明したフローチャートによる端子部２０の形成の様子を説明する図で、図１５（ａ）は、図６のＳ７２、図９の構造図に対応し、図１５（ｂ）は図６のＳ７８、図１１の構造図に対応し、図１５（ｃ）は、図６のＳ８０、図１２の構造図に対応する。

上記の各手順、各構造図で説明したように、ここでは、モリブデン／チタン／アルミニウム／チタンの積層膜から構成される積層配線層が成膜される。そして、フォトリソグラフィーとドライエッチングによって、端子用接続配線１２４と端子用モリブデン膜１９６がパターニングされて形成される。パターニングにドライエッチングを用いるときは、上記のように塩素系のエッチングガスを用いることができる。その様子が図１５（ａ）に示される。

次に、保護絶縁膜６２が形成される。保護絶縁膜６２には、端子用モリブデン膜１９６、端子用接続配線１２４に対応する箇所に開口部が設けられる。保護絶縁膜６２に開口部を設けるに当っては、図６のＳ７８で説明した内容と同様に、ＳＦ_６あるいはＣＦ_４＋Ｏ_２等のエッチングガスを用いるドライエッチング技術によって行うことができる。その様子が図１５（ｂ）に示される。

このとき、保護絶縁膜６２を構成するＳｉｘＮｙとエッチングガスとの間の反応によって生じる表面生成物が最上層の端子用モリブデン膜１９６の表面に形成される。図１４（ｂ）に関連して説明したように、この表面生成物の詳細な成分はまだ完全に解明されていないが、Ｆ成分を含む膜で、その厚さは、例えば約１０ｎｍから約３０ｎｍである。図１５（ｂ）で界面状態２０８として示してあるのは、図１５（ａ）の状態に加え、この表面生成物がさらに形成された状態である。

次に、図６のＳ８０で説明したように、端子部２０においてはモリブデン膜の除去が行われる。上記のように、モリブデン膜の除去、すなわちパターニングには、例えばＰＡＮ液を用いてウェットエッチング技術によって行うことができる。モリブデン膜の除去は、保護絶縁膜６２をマスクとして行うことができる。したがって、保護絶縁膜６２の開口部の部分のモリブデン膜が除去され、その除去とともに、モリブデン膜の上の表面生成物が除去される。これにより、端子用接続配線１２４の最上層のチタン１９４が露出する。その様子を図１５（ｃ）に示す。ここでは、界面状態２１２として、モリブデン膜とともにその上の表面生成物が除去され、最上層のチタン１９４の表面が露出する様子が示されている。そして、この上に端子用透明導電膜１２８が形成されることになる。

このように、図６のフローチャートの方法によれば、保護絶縁膜６２のドライエッチングに関連して生成される表面生成物を除去することができるので、従来技術の方法に比べ、端子用透明導電膜１２８と端子用接続配線１２４の表面近傍に残される膜は僅かとなり、端子用透明導電膜１２８と端子用接続配線１２４の間の界面抵抗の増大を抑制でき、各端子における接続性の低下を抑制することができる。

上記では、チタンを含む最上層を有する接続配線と、透明導電膜との間に中間膜としてモリブデン膜を設けた。モリブデン膜に代えて、ウェットエッチング可能な導電材料で構成される他の材料膜を中間膜として用いることができる。上記のＩＴＯ（酸化錫インジウム）、ＩＺＯ（酸化亜鉛インジウム）は、透明導電膜であるが、ウェットエッチング可能である。したがって、ＩＴＯ、ＩＺＯをモリブデン膜に代えて中間膜として用い、界面抵抗の抑制を図ることができる。

以下では、画素用透明導電膜及び端子用透明導電膜としてＩＴＯを用い、中間膜にＩＺＯを用いる例を説明する。勿論、このような場合でもＩＴＯを中間膜として用いてもよい。また、画素用透明導電膜及び端子用透明導電膜としてＩＺＯを用いる場合に、中間膜にＩＴＯまたはＩＺＯを用いることもできる。

中間膜にＩＺＯを用いる場合、チタン／アルミニウム／チタンの接続配線層の成膜までは、上記の図５で説明した内容と同じである。図１６は、図５のＳ３２におけるチタン／アルミニウム／チタンの接続配線層形成の以後の手順を示すフローチャートである。

図１６のフローチャートは、モリブデン膜を中間膜として用いる場合のフローチャートである図６において、モリブデン膜をＩＺＯ膜に置き換えたものと同じである。そして、これらの手順に対応する構造図も、モリブデン膜を中間膜とする構造図である図８から図１３において、モリブデン膜７２をＩＺＯ膜に置き換えたものと同様の内容となる。したがって、以下では、モリブデン膜を用いる場合と異なる点を中心に、図１６を用いてその手順を説明し、それぞれに対応する構造図については、対応図を示し、詳細な説明を省略する。なお、以下では、図１から図１５の符号を用いて説明する。

図１６における最初の工程は、ＩＺＯ膜成膜の工程である（Ｓ７１）。この工程は、下ガラス５０の全面にわたってＩＺＯ膜を成膜する工程で、実際には図５のＳ３２の工程と連続して行われる。すなわち、スパッタリングによってチタン／アルミニウム／チタンの成膜工程に連続して、薄くＩＺＯ膜が成膜される。成膜されたＩＺＯ／チタン／アルミニウム／チタンの全体の膜厚は５００〜９００ｎｍである。この４層成膜は、例えば、枚葉式の連続スパッタリング成膜装置を用い、Ｓ３０の工程に引き続き、チタン層成膜−アルミニウム層成膜−チタン層成膜−ＩＺＯ層成膜の順に成膜することで行うことができる。勿論、これらの膜をそれぞれ別々の専用装置で成膜することもできる。

ＩＺＯ膜成膜においては、成膜条件において極力酸素導入を抑制するようにすることが好ましい。このようにすることで、接続配線層の最上層であるチタンについて、ＩＺＯ膜成膜時の表面酸化を最小限に止めることができる。Ｓ７１に対応する構造図は図８であり、この図においてモリブデン膜７２をＩＺＯ膜と読みかえることで、ＩＺＯ膜が接続配線層７０の上に全面に成膜されている様子がわかる。

次に、ＩＺＯ／チタン／アルミニウム／チタンの積層配線がフォトリソグラフィーおよびドライエッチングによって形成される（Ｓ７３）。ドライエッチングは、例えば塩素系のエッチングガスを用いて行うことができる。なお、ＩＺＯ膜をウェットエッチングによってパターニングした後、チタン／アルミニウム／チタンの積層膜を塩素系のドライエッチングガスでパターニングするものとしてもよい。ＩＺＯ膜のウェットエッチングには、燐酸と硝酸を含む適当なエッチング液を用いることができる。そのようなエッチング液として、燐酸と硝酸と酢酸とを含む混合液であるいわゆるＰＡＮ液を用いることができる。

Ｓ７３の工程に対応する構造図は図９である。ここでも画素用モリブデン膜９６、端子用モリブデン膜１９６をそれぞれ画素用ＩＺＯ膜、端子用ＩＺＯ膜と読みかえることができる。すなわち、画素部１４において、画素用接続配線２４と画素用ＩＺＯ膜とが積層構造で形成され、この積層配線部がスイッチング素子２６のドレイン電極に相当することになる。また、端子部２０においても、端子用接続配線１２４と端子用ＩＺＯ膜１９６とが積層構造で形成される。なお、Ｓ７３の工程に関連して説明したように、ここではまだ端子用ＩＺＯ膜は、端子用接続配線１２４と同じ形状であるが、最終的には、後述のＳ８１において開口部が設けられた端子用ＩＺＯ膜となる。

次に、ＳｉｘＮｙからなる保護絶縁膜６２が下ガラス５０の全面に形成される（Ｓ７４）。ＩＺＯ膜は、この保護絶縁膜形成の際の熱、例えばＣＶＤ成膜時の熱によって結晶化しない。したがって、後述するウェットエッチングによって容易に除去することができる。そして、引き続き感光性アクリル樹脂の平坦化膜６４が下ガラス５０の全面に形成され、フォトリソグラフィーによって画素電極のコンタクト開口部を開口し、端子部及び端子部周辺の平坦化膜６４を除去され（Ｓ７６）、ついで、平坦化膜６４を開口または除去した部分の保護絶縁膜６２について、フォトリソグラフィーによって必要な箇所に開口部が形成される（Ｓ７８）。これらの工程は、図６で説明した内容と同じである。

開口部の形成の具体的内容も図６で説明したものと同じである。すなわち、まずフォトリソグラフィーによって、平坦化膜６４についてパターニングが行われる。画素部１４においては、ドレイン電極に対応する画素用接続配線２４と画素用ＩＺＯ膜の積層配線部の上方の平坦化膜６４が除去され、画素部１４におけるデータライン２５の終端部よりも外側の領域の平坦化膜６４が除去される。したがって、端子部２０においては平坦化膜６４が全面的に除去され、保護絶縁膜６２が露出される。その状態を示す対応構造図は、図１０である。

次に、保護絶縁膜６２についてパターニングが行われる。ここでは、画素部１４においては、平坦化膜６４が除去された箇所の保護絶縁膜６２が除去され、端子部２０において、ＣＯＧ技術あるいはＯＬＢ技術における接続部に対応する端子用接続配線１２４と端子用ＩＺＯ膜の積層配線部の部分の保護絶縁膜６２が除去される。保護絶縁膜６２のパターニングには、ＳＦ_６あるいはＣＦ_４＋Ｏ_２等のエッチングガスを用いたドライエッチングあるいはバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングが用いられることも同様である。この保護絶縁膜６２のパターニングの際、その開口部においては接続配線層の最上層であるチタンの上にＩＺＯ膜があるので、保護絶縁膜６２のパターニングにおける生成付着物のチタンへの影響を回避できる。

このようにして、必要な箇所に開口部が設けられる。保護絶縁膜６２に必要な開口部が設けられ、端子部２０には平坦化膜６４が除去されている様子を示す対応構造図は図１１である。開口部形成工程で用いられるレジストは、その後アッシングとウェット剥離によって除去される。

そして、次に、端子部２０においてＩＺＯ膜の除去が行われる（Ｓ８１）。この工程は、保護絶縁膜６２をマスクとして行われる。すなわち、Ｓ７８において開口された保護絶縁膜６２の開口部と実質的に同じ大きさの開口部が端子用ＩＺＯ膜に設けられ、開口部を有する端子用ＩＺＯ膜となる。したがって、Ｓ８１の工程後には、端子用ＩＺＯ膜は、保護絶縁膜６２の下部にのみ残され、保護絶縁膜６２の開口部と同じ開口部を有し、この開口部がコンタクトホールとなって、このコンタクトホールに端子用接続配線１２４の最上層のチタン１９４が露出する。その様子を示す対応構造図は図１２である。そして、端子部２０においてこのようにしてパターン形成されたこの部分が、ＣＯＧ技術あるいはＯＬＢ技術における接続部に相当することになる。

ＩＺＯ膜の除去は、端子部２０においてのみ行われ、画素部１４においては、画素用ＩＺＯ膜の形状等はそのままである。ＩＺＯ膜の除去、すなわちパターニングには、ウェットエッチング技術を用いることができる。ウェットエッチングには、燐酸と硝酸を含む適当なエッチング液を用いることができる。そのようなエッチング液として、燐酸と硝酸と酢酸とを含む混合液であるいわゆるＰＡＮ液を用いることができる。ＰＡＮ液によってチタンは溶解または損傷を受けないため、ＩＺＯ膜の除去のためのウェットエッチングによって接続配線層の最上層のチタンへの影響を抑制することができる。

次に透明導電膜が形成される（Ｓ８２）。この工程は、図６で説明したものと同じで、透明導電膜として、ＩＴＯを用いることができ、フォトリソグラフィーによって、所定の形状にパターニングされる。パターニングには、シュウ酸系のエッチング液を用いることができる。

ここで、画素部１４においては、画素用透明導電膜２８は画素電極として用いられる。すなわち、画素用透明導電膜２８は、ドレイン電極に対応する画素用接続配線２４と画素用ＩＺＯ膜の積層配線部に接続し、平坦化膜６４の上の画素領域にわたって広がって配置される。一方、端子部２０においては、端子用透明導電膜１２８がＣＯＧ技術あるいはＯＬＢ技術における接続部として用いられる。すなわち、端子用透明導電膜１２８は、下部配線１２２に接続する端子用接続配線１２４の上に配置される。開口部を有する端子用ＩＺＯ膜は、端子用透明導電膜１２８と実質上ほとんど接続されない。図１３は、その様子を示す対応構造図である。

このように、液晶表示装置１０の下基板１２の画素部１４と端子部２０においては、導電配線層として、ＩＺＯ／チタン／アルミニウム／チタンの積層配線構造が用いられる。ただし、端子部２０においては、ＩＺＯ／チタン／アルミニウム／チタンの積層配線構造が形成された後、保護絶縁膜６２の開口部と同じ領域が開口部として除去される。

図１７は、図１６で説明したフローチャートによる端子部２０の形成の様子を説明する図で、図１５に対応するものである。そして、図１７（ａ）は、図１６のＳ７３、図９の構造図に対応し、図１７（ｂ）は図１６のＳ７８、図１１の構造図に対応し、図１７（ｃ）は、図１６のＳ８１、図１２の構造図に対応する。以下では、図１から図１５の符号を用い、ＩＺＯ膜には新しい符号を付して説明する。

上記のＳ７３で説明したように、ＩＺＯ／チタン／アルミニウム／チタンの積層膜から構成される積層配線層が成膜される。そして、フォトリソグラフィーとドライエッチングによって、端子用接続配線１２４と端子用ＩＺＯ膜１９８がパターニングされて形成される。その様子が図１７（ａ）に示されている。パターニングにドライエッチングを用いるときは、上記のように塩素系のエッチングガスを用いることができる。このときに、ＩＺＯ膜１９８の表面には、酸化膜等が形成される。図１７（ａ）で界面状態２０６として示されているのは、この酸化膜等が形成された状態である。

次に、保護絶縁膜６２が形成される。上記のように、この形成熱によってはＩＺＯ膜は結晶化しない。保護絶縁膜６２には、端子用ＩＺＯ膜１９８、端子用接続配線１２４に対応する箇所に開口部が設けられる。保護絶縁膜６２に開口部を設けるに当っては、図１６のＳ７８で説明した内容と同様に、ＳＦ_６あるいはＣＦ_４＋Ｏ_２等のエッチングガスを用いるドライエッチング技術によって行うことができる。その様子が図１７（ｂ）に示される。

このとき、保護絶縁膜６２を構成するＳｉｘＮｙとエッチングガスとの間の反応によって生じる表面生成物が最上層の端子用ＩＺＯ膜１９６の表面に形成される。図１４（ｂ）に関連して説明したように、この表面生成物の詳細な成分はまだ完全に解明されていないが、Ｆ成分を含む膜で、その厚さは、例えば約１０ｎｍから約３０ｎｍである。図１７（ｂ）で界面状態２０８として示してあるのは、図１７（ａ）の状態に加え、この表面生成物がさらに形成された状態である。

次に、図１６のＳ８１で説明したように、端子部２０においてはＩＺＯ膜の除去が行われる。上記のように、ＩＺＯ膜の除去、すなわちパターニングには、例えばＰＡＮ液を用いてウェットエッチング技術によって行うことができる。なお、上記のように、ＰＡＮ液によってチタンは損傷を受けることがない。ＩＺＯ膜の除去は、保護絶縁膜６２をマスクとして行うことができる。したがって、保護絶縁膜６２の開口部の部分のＩＺＯ膜が除去され、その除去とともに、ＩＺＯ膜の上の表面生成物が除去される。これにより、端子用接続配線１２４の最上層のチタン１９４が露出する。その様子を図１７（ｃ）に示す。ここでは、界面状態２１２として、ＩＺＯ膜とともにその上の表面生成物が除去され、最上層のチタン１９４の表面が露出する様子が示されている。そして、この上に端子用透明導電膜１２８が形成されることになる。

このように、図１６のフローチャートの方法によれば、ＩＺＯがＳｉｘＮｙの形成熱で結晶化せず、チタンに損傷を与えないウェットエッチングで除去できるという利点を生かし、保護絶縁膜６２のドライエッチングに関連して生成される表面生成物を除去することができるので、従来技術の方法に比べ、端子用透明導電膜１２８と端子用接続配線１２４の表面近傍に残される膜は僅かとなり、端子用透明導電膜１２８と端子用接続配線１２４の間の界面抵抗の増大を抑制でき、各端子における接続性の低下を抑制することができる。

本発明に係る実施の形態の液晶表示装置の平面図である。本発明に係る実施の形態において、画素部と端子部を示す図である。本発明に係る実施の形態の液晶表示装置の断面構造図である。本発明に係る実施の形態において、画素部と端子部について、積層構造を拡大して示す部分図である。本発明に係る実施の形態において、下基板の製造手順の前半部分を示すフローチャートである。本発明に係る実施の形態において、下基板の製造手順の後半部分を示すフローチャートである。図５のフローチャートにおけるＳ３２の工程の様子を示す構造断面図である。図６のフローチャートにおけるＳ７０の工程の様子を示す構造断面図である。図６のフローチャートにおけるＳ７２の工程の様子を示す構造断面図である。図６のフローチャートにおけるＳ７８の工程の途中の様子を示す構造断面図である。図６のフローチャートにおけるＳ７８の工程が完了した様子を示す構造断面図である。図６のフローチャートにおけるＳ８０の工程の様子を示す構造断面図である。図６のフローチャートにおけるＳ８２の工程の様子を示す構造断面図である。本発明に係る実施の形態におけるモリブデン膜の作用を説明するために従来技術を説明する図である。本発明に係る実施の形態におけるモリブデン膜の作用を説明する図である。他の実施の形態において、下基板の製造手順の後半部分を示すフローチャートである。他の実施の形態におけるＩＺＯ膜の作用を説明する図である。

符号の説明

１０液晶表示装置、１２下基板、１３上基板、１４画素部、１６半導体回路、１８ＦＰＣ、２０端子部、２２ゲート電極、２４画素用接続配線、２５データライン、２６スイッチング素子、２８画素用透明導電膜、３０液晶分子、４０上ガラス、４２カラーフィルタ、４４対向電極、５０下ガラス、５２バッファ層、５４半導体層、５６ゲート絶縁膜、６０層間絶縁膜、６２保護絶縁膜、６４平坦化膜、７０接続配線層、７２モリブデン（Ｍｏ）膜、９０，９４，１９０，１９４チタン（Ｔｉ）、９２，１９２アルミニウム（Ａｌ）、９６画素用モリブデン膜、１２１引出配線、１２２下部配線、１２４端子用接続配線、１２８端子用透明導電膜、１９６，１９７端子用モリブデン膜、１９８，１９９端子用ＩＺＯ、２００，２０２，２０６，２０８，２１２界面状態。

Claims

画素部と、
前記画素部の周辺部に別の半導体回路または別の配線基板を実装するための端子部と、
を備え、
前記画素部は、チタンを含む最上層を有する画素用接続配線と、ウェットエッチング可
能な導電材料で構成される画素用中間膜と、画素用透明導電膜とが、この順に下層側から
上層側に向かって積層された積層構造を有し、
前記画素用中間膜と前記画素用透明導電膜の間に形成される画素用保護絶縁膜を含み、
前記端子部は、
前記画素用接続配線を形成するのと同じ工程で形成された端子用接続配線と、
前記画素用中間膜を形成するのと同じ工程で形成された端子用中間膜と、
前記画素用保護絶縁膜を形成するのと同じ工程で形成された端子用保護絶縁膜と、
前記端子用保護絶縁膜と前記端子用中間膜とを開口して形成された端子用開口部を覆う端子用透明導電膜であって、前記画素用透明導電膜を形成するのと同じ工程で形成された端子用透明導電膜とが、この順に下層側から最上層側に向かって積層された積層構造を有し、
前記画素用中間膜および前記端子用中間膜は、モリブデンであることを特徴とする電気光学装置。
請求項１に記載の電気光学装置において、
前記画素用接続配線および前記端子用接続配線は、データラインと同じ材料で形成され、データラインを形成するのと同じ工程で形成されることを特徴とする電気光学装置。