KR20120099009A - Ｍｏｆｅｔ을 위한 마스크 레벨 감소 - Google Patents

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찬롱 시에
팻 풍
강 유
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씨비라이트 인코퍼레이티드
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Abstract

마스킹 오퍼레이션이 감소된 액티브 매트릭스용 박막 트랜지스터 제조 방법은 표면에 게이트를 패터닝하는 단계를 포함한다. 게이트 유전층은 이러한 게이트 위에 형성되고 반도체성 금속산화물은 게이트 유전체에 증착된다. 채널 보호층은 게이트 위의 반도체성 금속산화물에 채널 에어리어를 형성하고 나머지 반도체성 금속산화물을 노출시키도록 패터닝된다. 소스/드레인 금속층은 이러한 구조에 증착되고 소스/드레인 금속층을 박막 트랜지스터 소스 및 드레인 단자로 분리하기 위해 상기 게이트 위의 상기 채널 보호층까지 에칭되고 반도체성 금속산화물은 박막 트랜지스터를 이격시키기 위해 주변부에서 관통 에칭된다. 비도전성 스페이서층이 이격된 박막 트랜지스터 및 주변 소스/드레인 금속층의 부분에 패터닝된다.

Description

ＭＯＦＥＴ을 위한 마스크 레벨 감소{MASK LEVEL REDUCTION FOR MOFET}
본 발명은 일반적으로 마스크의 수가 액티브 매트릭스 생성에서 감소되는 프로세스에 관한 것이다.
액티브 매트릭스 액정 디스플레이(AMLCD) 및 액티브 매트릭스 유기 발광 디스플레이(AMOLED)에서, 상이한 기능을 위한 도전층이 요구된다. 예를 들어, 금속층은 스캔 라인을 위해 필요하고 또 다른 금속층은 데이터 라인을 위해 필요하다. 이러한 2개의 라인은 서로 크로스오버되고, 동일한 금속 레벨 스텝 동안 형성될 수 없다. 이러한 데이터 및 스캔 라인을 위한 금속 라인의 도전성은 매우 중요하고 도전성 필요조건으로 인해 비교적 낮은 도전성의 투명한 재료로부터 만들어질 수 없다. 또한, 투명 도전층은 투과성 LCD 또는 하부 발광 OLED용 전극으로서 필요하다. 또 다른 금속 라인을 가진 투명한 도체를 조합하거나 형성하는 것은 용이하지 않다. 이러한 금속 라인의 각각은 별개의 리소그래픽 스텝에 패터닝되는 것이 필요하고 마스크 레벨의 수에 기여한다. 또한, AMLCD 및 AMOLED의 제조에 있어서 (AMLCD의 경우에) 스페이서 또는 (AMOLED의 경우에) 뱅크의 형성에 사용되는 또 다른 마스크 레벨이 존재한다. 예를 들어, 발광층으로부터 백플레인과 같은, 온전한 디스플레이에서의 별개의 다양한 층에 사용된다는 것이 이해될 것이다. 프로세스에서 각 마스크 레벨은 프로세스의 비용 및 복잡도를 증가시킨다.
따라서, 종래기술의 상술된 문제 및 다른 문제들을 해결하는 것이 매우 유리하다.
따라서, 본 발명의 목적은 마스크 레벨의 수가 감소되는 AMLCD 및 AMOLED에 대한 새롭고 향상된 제조 프로세스를 제공하는 것이다.
바람직한 실시예에 따른 본 발명의 바람직한 목적을 달성하기 위해, 마스킹 오퍼레이션이 감소된 액티브 매트릭스용 박막 트랜지스터 제조 방법이 제공된다. 이러한 방법은 표면을 가진 기판을 제공하는 단계 및 박막 트랜지스터 게이트를 형성하기 위해 기판의 표면에 게이트 금속을 패터닝하는 단계(제1 마스크 레벨)를 포함한다. 게이트 유전층은 이러한 게이트 및 주변의 기판 표면 위에 형성되어 있고 반도체성 금속산화층이 게이트 유전층에 증착된다. 채널 보호층은 게이트 위에 있는 반도체성 금속 산화물에 패터닝된다. 채널 보호층은 게이트 위의 반도체성 금속산화물에 채널 에어리어를 형성하고 나머지 반도체성 금속산화물을 노출시키도록 패터닝된다(제2 마스크 레벨). 소스/드레인 금속층의 적어도 하나의 층이 채널 보호충 및 노출된 반도체성 금속산화물에 증착된다. 단일 에칭 단계는 상기 소스/드레인 금속층을 박막 트랜지스터 소스 및 드레인 단자로 분리하기 위해 상기 소스/드레인 금속층을 관통하여 상기 게이트 위의 상기 채널 보호층까지 에칭하고 상기 박막 트랜지스터를 이격시키기 위해 주변부에서 상기 소스/드레인 금속층 및 상기 반도체성 금속산화물을 관통하여 에칭하는 단계를 포함한다(제3 마스크 레벨). 비도전성 스페이서층이 이격된 박막 트랜지스터 및 주변 소스/드레인 금속층의 부분에 증착되고 박막 트랜지스터에 인접하여 광투과 에어리어를 형성하고 상기 광투과 에어리어에서 투명 전극을 노출시키도록 에칭된다(제4 마스크 레벨).
본 발명의 바람직한 목적은 마스킹 동작이 감소된 액티브 매트릭스 디스플레이용 한 쌍의 상호연결된 박막 트랜지스터를 제조하는 방법을 통해 달성된다. 이러한 방법은 표면을 가진 기판을 제공하는 단계 및 2개의 이격된 박막 트랜지스터 게이트를 형성하기 위해 기판의 표면에 게이트 금속을 패터닝하는 단계를 포함한다. 배리어 금속의 층은 게이트 위에 형성되고 비아 마스크는 비아를 형성하기 위해 게이트중 하나 위에 배리어 금속의 표면에 패터닝된다. 비아 마스크는 비아를 형성하기 위해 배리어 금속을 에칭 및 애노드화되지 않도록 보호하기 위해 사용된다. 비아 마스크는 비아 사이드를 덮기 위해 리플로잉되고 게이트의 금속은 게이트의 표면에 애노드화된 금속층을 형성하기 위해 애노드화된다. 비아 마스크는 비아를 노출시키기 위해 제거된다. 채널 및 소스/드레인 단자는 게이트의 각각과 연관되어 형성되고 게이트중 하나는 비아를 통해 게이트중 또 다른 게이트의 소스/드레인 단자에 연결된다.
본 발명의 상기 및 추가 및 보다 구체적인 목적은 다음의 도면과 함께 바람직한 실시예의 상세한 설명을 통해 당업자에게 용이하게 이해될 것이다.
도 1은 액티브 매트릭스 액정 디스플레이(AMLCD)내의 단일 LCD 소자의 개략도이다.
도 2는 액티브 매트릭스 유기 발광 디스플레이(AMOLED)내의 단일 OLED 소자의 개략도이다.
도 3 내지 도 6은 액티브 매트릭스 디스플레이를 제조하기 위한 프로세서의 연속 단계를 설명하는 단순화된 단면도이다.
도 7 내지 도 11은 액티브 매트릭스 디스플레이에 비아를 제조하기 위한 프로세스의 연속 단계를 설명하는 단순화된 단면도이다.
위에서 대략 설명된 바와 같이, 금속층은 스캔 라인을 위해 필요하고 또 다른 금속층은 데이터 라인을 위해 필요하다. 또한, 추가 마스크 레벨이 AMLCD용 스페이서 및 AMOLED의 형성을 위한 뱅크의 형성에 사용된다. S/D 금속 레벨 마스크 및 추가 마스크를 조합함으로써, LCD 또는 OLED를 위해 필요한 투명 도체가 추가 마스크를 사용하지 않고 형성될 수 있다. 이러한 마스크 레벨을 제거함으로써 실질상 프로세스를 향상시키고 비용을 줄일 수 있다. 이러한 마스크 레벨이 제거된 프로세스는 아래에 상세하게 설명되어 있다.
구체적으로 도 1에 AMLCD내의 전형적인 단일 소자의 개략도가 도시되어 있다. 이러한 단일 소자는 LCD, 저장 커패시터 및 박막 트랜지스터(TFT) 드라이버를 포함한다. TFT는 게이트에 연결된 스캔 라인 및 소스/드레인(S/D) 단자에 연결된 데이터 라인에 의해 기동되거나 제어도니다. AMLCD 소자의 다른 변형이 사용될 수 있지만, 모든 변형은 일반적으로 별개의 스캔 라인 및 데이터 라인 및 투명 도체를 필요로 한다. AMLCD에 사용되는 것에 더하여, 도 1에 도시된 픽셀 구동 회로는 또한 EPD의 구동 및 2D 이미지 어레이에서의 픽셀 판독을 위해 사용될 수 있다.
도 2에는 AMOLED내의 전형적인 단일 소자의 개략도가 도시되어 있다. 단일 소자는 OLED, 저장 커패시터 및 (이러한 예에서) 박막 트랜지스터(TFT) 제어기 및 TFT 드라이버를 포함하고 있다. 이러한 TFT 제어기는 게이트에 연결된 스캔 라인 및 소스/드레인(S/D) 단자에 연결된 데이터 라인에 의해 기동된다. AMOLED 소자의 다른 변형이 사용될 수 있지만, 모든 변형은 일반적으로 별개의 스캔 라인 및 데이터 라인 및 상호연결하는 트랜지스터 및 투명 도체를 필요로 한다.
도 3에는 특정 응용에 필요한 임의의 재료, 예를 들어, 플라스틱, 유리등일 수 있는 기판(10)이 제공된다. 바람직한 프로세스에서의 제1 단계로서, 게이트 금속층(12)은 TFT를 위한 게이트를 형성하기 위해 기판(10)의 표면에 패터닝된다. 게이트 금속층(12)의 패터닝은 제1 마스크 레벨을 필요로 한다. 이러한 프로세스의 제2 단계에서 게이트 유전층(14)은 게이트 금속층(12) 및 기판(10)의 주변 표면에 증착된다. 게이트 유전층(14)의 증착은 실질상 블랭킷 증착이기 때문에 아무런 미세 마스크 레벨도 필요하지 않다. 단일 박막 트랜지스터(TFT)가 단순화를 위해 도 3 내지 도 6에 묘사된 단계에 도시되어 있지만, AMLCD 또는 AMOLED내의 LCD 또는 OLED 각각의 온전한 어레이가 제조되고 있다는 것을 이해해야 한다.
도 4에서, 반도체성 금속산화층(14)이 게이트 유전층(14)에 증착된다. 반도체성 금속산화층(16)의 증착이 실질상 블랭킷 증착이기 때문에 아무런 미세 마스크 레벨도 필요하지 않다. 채널 보호층(18)이 이후 트랜지스터(20)로 부르는 박막 트랜지스터의 채널을 실질상 형성하기 위해 금속산화층(16)의 위에 그리고 게이트(12)에 오버라잉되어 패터닝되어 있다. 이러한 채널 보호층(18)의 형성 및 위치지정은 제2 마스크 레벨을 필요로 한다.
도 5에서 투명 산화도체의 선택층(22)이 금속산화층(16)에 증착되고 선택 배리어 금속층(24)이 금속산화층(16)의 표면에 증착되어 있다. 선택층(22)의 투명 산화도체는 예를 들어, ITO등일 수 있고 배리어 금속은 예를 들어, Mo, W, Cr, Ni등일 수 있다. 소스/드레인(S/D) 금속층(26)은 배리어 금속층(24) 위에 증착되어 있다. S/D 금속층(26)은 알루미늄등과 같은 임의의 편리한 도전성 금속일 수 있다. 층(22, 24)은 선택사항이고 일반적으로 적용 및 다양한 층에 사용되는 재료의 특정 타입에 따라 다르다는 것을 이해할 것이다. 층(22, 24, 26)의 증착 각각이 실질상 블랭킷 증착이기 때문에 아무런 미세 마스크 레벨도 필요하지 않다.
그다음, 층(22, 24, 26)(또는 현 특정층)을 포함하는 다층 스택이 S/D 마스크 또는 제3 마스크 레벨에 의해 패터닝된다. 이러한 단계에서, 에칭 마스크가 사용되고 이러한 에칭은 층(22, 24, 26)을 거쳐 게이트(12) 위의 채널 보호층(18)까지 그리고 그외에는 (30으로 표시된 바와 같이) 층(22, 24, 26) 및 금속 산화도체(16)까지 이루어진다. 이러한 에칭의 결과는 32로 표시된 TFT이다. 이러한 채널외의 에칭(30)은 인접한 컴포넌트로부터 금속 산화반도체층(16)을 분리시킨다. 도 1 및/또는 도 2의 개략도에 의해 도시된 바와 같이, 게이트 금속층(12)은 일반적으로 매트릭스의 스캔 라인에 연결되어 있고 S/D 금속층(26)은 매트릭스의 데이터 라인 및 디스플레이 소자의 추가 컴포넌트에 연결되어 있다.
이제 도 6에서, 스페이서 또는 뱅크층(35)이 TFT(32) 위에(제4 마스크 레벨) 그리고 주변 소스/드레인 금속층의 부분 위에 패터닝되어 있다. 선택사항으로, 스페이서 또는 뱅크층(35)이 37로 표시된 에어리어내의 불투명한 S/D 금속(26) 및 선택 배리어 금속(24)을 에칭하여 광 투과(즉, 디스플레이) 에어리어가 되도록 하기 위해 패터닝 또는 에칭 마스크로서 사용된다. 이러한 선택 단계는 예를 들어, 투명 디스플레이 또는 바닥 발광/반사 디스플레이에 사용된다. 선택 투명 도체층(38)으로 구성된 투명 전극이 반도체성 금속산화층(16) 위의 에어리어(37)에 증착된다. 선택 투명 도체층(38) 없이 반도체성 금속산화층(16)이 투명 전극으로서 기능할 수 있음을 이해할 것이다. 투명 도체층(38)의 한가지 장점은 재료(예를 들어, TCO등)가 일반적으로 반도체성 금속산화층과 비교하여 비교적 경질이어서 행과 열 구동 회로등의 접속에 대해 양호한 접촉 패드를 형성한다는 것이다.
따라서, 3개의 마스크는 TFT(32)를 패터닝하거나 제조하는데 사용되고 스페이서 패터닝은 이러한 특정 실시예에서 컬러 필터 사이드로부터 TFT 사이드로 시프팅된다. 이러한 스페이서는 LED 충전을 위한 고정된 갭을 제공한다. 이러한 스페이서 포지션에서의 시프트로 인해 하나의 마스크 레벨을 절감할 수 있다.
도 7 내지 도 11에는 (도 2에 개략적으로 도시된) AMOLED 소자의 2개의 TFT와 그 사이에 있는 비아를 제조하기 위한 프로세스가 도시되어 있다. 전통적으로, 게이트 유전체는 증착에 의해 생성되고 비아는 에칭에 생성된다. 본 프로세스에서 게이트 금속은 게이트 유전체로서 기능하기 위해 절연 금속 산화물로 애노드화된다. 이러한 구조를 얻기 위해, 금속 산화물 AlO 또는 TaO를 얻을 수 있는 알루미늄(Al) 또는 탄탈륨(Ta)과 같은 비교적 용이하게 애노드화되는 게이트 금속이 바람직하다. 애노드화된 금속 산화물을 언더라이잉 금속을 에칭하지 않고 에칭하는 것이 어렵기 때문에 이러한 애노드화된 금속 산화물에 비아를 형성하는 것이 어렵다는 것에 주목해야 한다. 이러한 문제를 해결하기 위해 패터닝 마스크가 아래에 설명되는 바와 같이, 애노드화 프로세스 동안 사용된다.
구체적으로 도 7에 예를 들어, 플라스틱, 유리등의, 특정 적용에 필요한 임의의 재료일 수 있는 기판(50)이 제공되어 있다. 바람직한 프로세스의 제1 단계로서, 게이트 금속층(52) 및 배리어 금속층(54)이 기판(50)의 상부면에 증착되고 패터닝되어 AMOLED 소자의 2개의 TFT 각각을 위한 게이트를 형성한다. 이러한 게이트 금속층(52) 및 배리어 금속층(54)의 패터닝은 제1 마스크 레벨을 필요로 한다.
이러한 프로세스의 애노드화에 사용되는 게이트 금속층(52)은 보통 반응성을 갖고 있어서 용이하게 애노드화된다. 따라서, 전계 조건에서 ITO와 같은 오버레이잉 금속산화에 의해 부식될 수 있다. 이러한 문제를 해결하기 위해 Mo, W, Cr 또는 Ni과 같은 반응성이 덜한 배리어 금속이 전기화학 반응으로 인한 부식을 방지하기 위해 제공된다. 이러한 게이트 금속은 배리어 금속으로 덮힌다.
도 8에서 포토레지스트등과 같은 패터닝 마스크(56)가 비아에 필요한 위치에서 배리어 금속층(54)의 표면에 형성된다. 게이트 패턴은 이러한 프로세스에서 포토리소그래피에 의해 형성된다. 마스크(56)을 사용하여, 배리어 금속층(54)이 에칭되어 비아를 제외한 층을 제거한다. 이러한 바람직한 프로세스에서, 에칭은 마스크(56)를 경미하게 언더컷팅한다. 그다음, 도 9에 도시된 바와 같이, 패터닝 마스크(56)가 배리어 금속층(54)의 상면뿐만 아니라 그 사이드까지 덮도록 경미하게 리플로잉된다. 이러한 리플로는 예를 들어, 열, 광 또는 패터닝 마스크(56)을 경미하게 연화하는 임의의 특징에 의해 달성될 수 있다. 도 10에 도시된 바와 같이, 게이트 금속층(52)은 애노드화되어 애노드화되거나 산화된 게이트 금속의 층(58)을 형성한다. 당업자에 의해 이해되는 바와 같이, 알루미늄 또는 탄탈륨과 같은 액티브 금속은 증기등과 같은 수증기에 적용함으로써 용이하게 애노드화된다. 패터닝 마스크(56)에 의해 덮힌 에어리어는 애노드화되지 않고 비아(54) 밑에 아무런 산화물도 존재하지 않는다. 필요한 양의 애노드화가 일어난 후에, 프로세스는 중지되고 패터닝 마스크(56)는 도 11에 도시된 바와 같이, 임의의 주지된 방식으로 제거된다.
이러한 프로세스에서 비아 표면은 오버라이잉 금속산화물과 임의의 전기화학 반응하지 않는 배리어 금속이다. 또한 네이티브 산화물은 배리어 금속에 형성하기 곤란하고 비아 콘택트 레지스턴스는 임의의 백 스퍼터링, 에칭 또는 다른 클리닝 프로세스의 필요없이 크게 향상된다. 따라서, 2개의 이격된 게이트는 이러한 게이트중 하나에 형성된 비아에 의해 형성된다. 일단 비아의 제조가 완료되면 프로세스는 상술된 바와 같이 진행될 수 있다. 이러한 비아는 임의의 오버라이잉 도체에 위치되는 게이트 금속을 연결하도록 기능한다.
따라서, AMLCD 및 AMOLED에 대한 새롭고 향상된 제조의 의해 마스크 레벨의 수가 감소될 수 있다. 또한, AMOLED에서의 비아를 위한 형성 프로세스가 실질적으로 향상된다. 요구되는 마스크 또는 마스킹 단계의 수를 감소시킴으로써, 프로세스는 실질상 단순화해지고, 따라서, 비용이 절감된다. 구체적으로, 본 발명은 마스의 수가 감소된 뱅크 또는 스페이서를 형성하는 프로세스 및 예를 들어, 애노드화된 게이트 인슐레이터를 관통하는 비아를 형성하는 프로세스를 보여주고 있다. 이러한 감소된 마스크 프로세스 및 비아 형성 프로세스는 예를 들어, 액티브 디스플레이를 행렬 구동 회로와 연결하는 주변 에어리어내의 버스 라인 및 콘택트 패드를 제조하는데 사용될 수 있다. 집적 스캔 드라이버 및 데이터 드라이버 역시 본 TFT 프로세스 및 비어 형성 프로세스에 의해 제조될 수 있다. 따라서, 본 발명에 개시된 프로세스는 집적 행과 열 드라이버를 가진 디스플레이 백패널을 제조하는데 사용될 수 있다.
설명을 위해 위해 선택된 실시예에 대한 다양한 변화 및 수정이 당업자에게 용이하게 이루어질 수 있을 것이다. 이러한 수정 및 변형은 본 발명의 정신을 벗어나지 않는다면 다음의 청구범위의 올바른 해석에 의해서만 한정될 수 있는 본 발명의 범위내에 포함되는 것으로 의도되어 있다.
본 발명이 당업자가 이해하고 실행할 수 있도록 구체적인 용어로 설명되었지만, 본 발명의 범위는 다음의 청구범위에 의해 한정된다.

Claims (22)

  1. 마스킹 동작이 감소된 액티브 매트릭스 디스플레이용 박막 트랜지스터 제조 방법으로서,
    표면을 가진 기판을 제공하는 단계;
    박막 트랜지스터 게이트를 형성하기 위해 상기 기판의 표면에 게이트 금속을 패터닝하는 단계;
    상기 게이트 및 주변 기판 표면 위에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층에 반도체성 금속산화층을 증착하는 단계;
    상기 게이트 위의 반도체성 금속산화물에 채널 에어리어를 형성하고 나머지 반도체성 금속산화물을 노출시키도록 패터닝된 채널 보호층을 상기 게이트위에 있는 상기 반도체성 금속산화물에 패터닝하는 단계;
    상기 채널 보호층 및 상기 노출된 반도체성 금속산화물에 적어도 하나의 소스/드레인 금속층을 증착하는 단계;
    단일 에칭 단계에서, 상기 소스/드레인 금속층을 박막 트랜지스터 소스 및 드레인 단자로 분리하기 위해 상기 소스/드레인 금속층을 관통하여 상기 게이트 위의 상기 채널 보호층까지 에칭하고, 상기 박막 트랜지스터를 이격시키기 위해 주변부에서 상기 소스/드레인 금속층 및 상기 반도체성 금속산화물을 관통하여 에칭하는 단계; 및
    상기 이격된 박막 트랜지스터 및 주변 소스/드레인 금속층의 부분에 패터닝된 비도전성 스페이서층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 박막 트랜지스터에 인접하여 광투과 에어리어를 형성하고 상기 광투과 에어리어에서 투명 전극을 노출시키도록 상기 스페이서층을 마스크로서 사용하여 상기 소스/드레인 금속층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 박막 트랜지스터의 제조는 액티브 매트릭스 디스플레이에 복수의 박막 트랜지스터를 제조하는 단계를 포함하고, 상기 액티브 매트릭스 디스플레이는 게이트 금속이 스캔 라인중 하나에 연결되고 소스/드레인 금속이 데이터 라인중 하나에 연결되는, 상기 데이터 라인 및 스캔 라인의 매트릭스를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 광 투과 에어리어내의 투명 전극은 액티브 매트릭스 디스플레이내의 광 투과 디바이스의 전극인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  5. 제4항에 있어서, 상기 광 투과 디바이스는 액정 발광 디바이스(LCD) 및 유기 발광 디바이스(OLED)중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  6. 제4항에 있어서, 상기 스페이서층은 상기 기판 및 그 위에 형성된 연관된 컴포넌트를 상기 액티브 매트릭스 디스플레이에서 인접하여 형성된 기판으로부터 분리시키기 위해 위치지정된 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  7. 제1항에 있어서, 상기 적어도 하나의 소스/드레인 금속층을 증착하는 단계는 상기 소스/드레인 금속층을 증착하기 전에 상기 채널 보호층 및 상기 노출된 반도체성 금속 산화물 위에 투명 산화층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  8. 제7항에 있어서, 상기 적어도 하나의 소스/드레인 금속층을 증착하는 단계는 상기 투명 산화층 위에 배리어 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  9. 제8항에 있어서, 상기 배리어 금속층을 증착하는 단계는 Mo, W, Cr 및 Ni중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  10. 데이터 라인 및 스캔 라인의 매트릭스를 포함하는 액티브 매트릭스 디스플레이에 박막 트랜지스터의 매트릭스를 제조하는 방법으로서,
    표면을 가진 기판을 제공하는 단계;
    상기 매트릭스의 각 박막 트랜지스터를 위한 게이트를 형성하기 위해 상기 기판의 표면에 게이트 금속을 패터닝하고, 상기 매트릭스의 각 박막 트랜지스터의 게이트를 선택된 스캔 라인에 연결하는 단계;
    상기 게이트의 각각 및 주변 기판 표면 위에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층에 반도체성 금속산화층을 증착하는 단계;
    각각의 게이트 위의 반도체성 금속산화물에 채널 에어리어를 형성하고 나머지 반도체성 금속산화물을 노출시키도록 패터닝된 채널 보호층을 각각의 게이트 위에 있는 상기 반도체성 금속산화물에 패터닝하는 단계;
    상기 채널 보호층 및 상기 노출된 반도체성 금속산화물에 적어도 하나의 소스/드레인 금속층을 증착하는 단계;
    단일 에칭 단계에서, 상기 소스/드레인 금속층을 박막 트랜지스터 소스 및 드레인 단자로 분리하기 위해 상기 소스/드레인 금속층을 관통하여 상기 게이트 위의 상기 채널 보호층까지 에칭하고 상기 매트릭스의 각각의 박막 트랜지스터를 이격시키기 위해 주변부에서 상기 소스/드레인 금속층 및 상기 반도체성 금속산화물을 관통하여 에칭하고, 상기 소스/드레인 단자의 각각을 상기 데이터 라인중 하나에 연결하는 단계; 및
    상기 이격된 박막 트랜지스터 및 주변 소스/드레인 금속층의 부분에 패터닝된 비도전성 스페이서층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  11. 제10항에 있어서, 상기 박막 트랜지스터에 인접하여 광투과 에어리어를 형성하고 상기 광투과 에어리어에서 투명 전극을 노출시키도록 상기 스페이서층을 마스크로서 사용하여 상기 소스/드레인 금속층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  12. 제11항에 있어서, 상기 광 투과 에어리어내의 투명 전극은 액티브 매트릭스 디스플레이내의 광 투과 디바이스의 전극인 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  13. 제12항에 있어서, 상기 광 투과 디바이스는 액정 발광 디바이스(LCD) 및 유기 발광 디바이스(OLED)중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  14. 제12항에 있어서, 상기 스페이서층은 상기 기판 및 그 위에 형성된 연관된 컴포넌트를 상기 액티브 매트릭스 디스플레이에서 인접하여 형성된 기판으로부터 분리시키기 위해 위치지정된 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  15. 제11항에 있어서, 상기 적어도 하나의 소스/드레인 금속층을 증착하는 단계는 상기 소스/드레인 금속층을 증착하기 전에 상기 채널 보호층 및 상기 노출된 반도체성 금속 산화물 위에 투명 산화층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  16. 제15항에 있어서, 상기 적어도 하나의 소스/드레인 금속층을 증착하는 단계는 상기 투명 산화층 위에 배리어 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  17. 제16항에 있어서, 상기 배리어 금속층을 증착하는 단계는 Mo, W, Cr 및 Ni중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 매트릭스 제조 방법.
  18. 마스킹 동작이 감소된 액티브 매트릭스 디스플레이용 한 쌍의 상호연결된 박막 트랜지스터를 제조하는 방법으로서,
    표면을 가진 기판을 제공하는 단계;
    2개의 이격된 박막 트랜지스터 게이트를 형성하기 위해 상기 기판의 표면에 게이트 금속을 패터닝하는 단계;
    상기 게이트 위에 배리어 금속의 층을 형성하는 단계;
    비아를 형성하기 위해 상기 게이트중 하나 위에 상기 배리어 금속의 표면에 비아 마스크를 패터닝하고, 비아를 형성하기 위해 상기 비아 마스크를 사용하여 상기 배리어 금속을 에칭하는 단계;
    비아 사이드를 덮기 위해 상기 비아 마스크를 리플로잉하는 단계;
    상기 게이트의 표면에 애노드화된 금속층을 형성하기 위해 상기 게이트의 금속을 애노드화하는 단계;
    상기 비아 마스크를 제거하는 단계;
    상기 게이트의 각각과 연관되어 채널 및 소스/드레인 단자를 형성하는 단계; 및
    상기 게이트중 하나의 게이트를 비아를 통해 상기 게이트중 또 다른 게이트의 소스/드레인 단자에 연결하는 단계를 포함하는 것을 특징으로 하는 한 쌍의 상호연결된 박막 트랜지스터 제조 방법.
  19. 제18항에 있어서, 상기 채널 및 소스/드레인 단자를 형성하는 단계는,
    상기 게이트 유전층에 반도체성 금속산화층을 증착하는 단계;
    상기 2개의 게이트의 각각 위의 반도체성 금속산화물에 채널 에어리어를 형성하고 나머지 반도체성 금속산화물을 노출시키도록 패터닝된 채널 보호층을 상기 2개의 게이트의 각각 위에 있는 상기 반도체성 금속산화물에 패터닝하는 단계;
    상기 채널 보호층 및 상기 노출된 반도체성 금속산화물에 적어도 하나의 소스/드레인 금속층을 증착하는 단계;
    단일 에칭 단계에서, 상기 소스/드레인 금속층을 박막 트랜지스터 소스 및 드레인 단자로 분리하기 위해 상기 소스/드레인 금속층을 관통하여 상기 2개의 게이트의 각각 위의 상기 채널 보호층까지 에칭하고 상기 한 쌍의 박막 트랜지스터를 이격시키기 위해 상기 한 쌍의 박막 트랜지스터의 주변부에서 상기 소스/드레인 금속층 및 상기 반도체성 금속산화물을 관통하여 에칭하는 단계; 및
    상기 이격된 박막 트랜지스터 및 주변 소스/드레인 금속층의 부분에 비도전성 스페이서층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 한 쌍의 상호연결된 박막 트랜지스터 제조 방법.
  20. 제18항에 있어서, 상기 기판의 표면에 게이트 금속을 패터닝하는 단계는 Al 및 Ta중 하나를 패터닝하는 단계를 포함하는 것을 특징으로 하는 한 쌍의 상호연결된 박막 트랜지스터 제조 방법.
  21. 제18항에 있어서, 상기 비아 마스크를 패터닝하는 단계는 포토리소그래피에 의해 패터닝하는 단계를 포함하는 것을 특징으로 하는 한 쌍의 상호연결된 박막 트랜지스터 제조 방법.
  22. 제21항에 있어서, 상기 비아 마스크를 리플로잉하는 단계는 상기 포토레지스트 재료를 상기 비아의 사이드에 부분적으로 흘러내리도록 연화하는 단계를 포함하는 것을 특징으로 하는 한 쌍의 상호연결된 박막 트랜지스터 제조 방법.
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