KR20110114906A - 표시기판 및 그 제조방법 - Google Patents

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Abstract

상부 도전층의 단선이 방지되는 표시기판이 제공된단. 표시기판은 기판 상에 형성된 반도체층 패턴, 반도체층 패턴 상에 형성된 데이터 배선 패턴, 기판 및 데이터 배선 패턴 상에 형성된 보호층, 기판 상에 형성되되, 반도체층 패턴의 적어도 일부 상면과 상기 데이터 배선 패턴의 적어도 일부 상면을 노출시키도록 형성된 컨택홀, 및 컨택홀 내에 형성되되, 노출된 데이터 배선 패턴 및 반도체층 패턴의 상면과 접촉하며 형성된 컨택전극을 포함한다.

Description

표시기판 및 그 제조방법{Display substrate and method for fabricating the same}
본 발명은 표시기판 및 그 제조방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
상술한 두 장의 기판 중 하나는 박막 트랜지스터 기판이며, 이 박막 트랜지스터 기판의 절연 기판 위에는 다수의 배선이 형성된다. 이러한 배선을 형성하는 대표적인 방법으로는, 구성 물질을 적층하고, 마스크 공정을 통해 패터닝하는 사진 식각 방법이 있다. 그러나, 사진 식각 방법은 박막 증착, 포토레지스트 도포, 마스크 정렬, 노광, 현상, 식각, 스트립 등의 공정 등의 다수의 공정이 수반되기 때문에, 공정 시간의 증가와 제품 원가 상승의 원인이 된다.
이와 같은 다수의 공정 중에서 마스크 공정의 수를 감소시키기 위한 방법으로 리프트 오프(lift off) 방식을 이용한다. 박막 트랜지스터 기판을 제조하는 공정에는 상면이 도전 물질로 덮인 포토레지스트 패턴을 제거하는 공정을 포함하고 있는데, 이때 리프트 오프 방식으로 포토레지스트 패턴과 그 상면의 도전 물질을 동시에 제거하는 것이다.
이와 같은 방식으로 포토레지스트 패턴을 효과적으로 제거하기 위하여, 포토레지스트 패턴의 하부에 위치하는 보호층(희생층)을 식각하여 포토레지스트 패턴 하부에 충분한 언더컷이 형성되도록 하여야 한다.
한편, 다수의 배선 중 일부 배선은 제1 내지 제3 전극층을 포함하는 다중막(층) 구조로 형성될 수 있는데, 이 때, 제1 내지 제3 전극층 중 일단부가 상대적으로 함몰된 전극층이 존재할 경우, 그 상부에 도포되는 보호층에 단차가 형성되게 된다. 이는 향후 보호층 상에 형성될 상부 도전층(예를 들어 화소 전극)이 단선(open)되는 문제로 연결될 수 있기 때문에, 이러한 상부 도전층의 단선을 해결하는 방법에 대한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 상부 도전층의 단선이 방지되어 신뢰성이 향상된 표시기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상부 도전층의 단선이 방지되어 신뢰성이 향상된 표시기판의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 표시기판의 일 태양(aspect)은, 기판 상에 형성된 반도체층 패턴, 반도체층 패턴 상에 형성된 데이터 배선 패턴, 기판 및 데이터 배선 패턴 상에 형성된 보호층, 기판 상에 형성되되, 반도체층 패턴의 적어도 일부 상면과 상기 데이터 배선 패턴의 적어도 일부 상면을 노출시키도록 형성된 컨택홀, 및 컨택홀 내에 형성되되, 노출된 데이터 배선 패턴 및 반도체층 패턴의 상면과 접촉하며 형성된 컨택전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 표시기판의 제조방법의 일 태양은, 기판 상에 반도체층과 데이터 배선을 순차적으로 형성하고, 반도체층 및 데이터 배선을 식각하여 반도체층 패턴 및 데이터 배선 패턴을 형성하되, 데이터 배선 패턴의 일단부보다 반도체층 패턴의 일단부가 일 방향으로 돌출되도록 형성하고, 기판 상에 보호층 및 희생층을 형성하고, 보호층과 반도체층의 식각 선택비를 이용하여 보호층 및 희생층을 식각하여 반도체층 패턴의 적어도 일부 상면과 데이터 배선 패턴의 적어도 일부 상면이 노출되도록 컨택홀을 형성하고, 컨택홀 내부에 컨택전극을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 표시기판의 제조방법의 다른 태양은, 기판 상에 반도체층과 제1 내지 제3 전극층을 포함하는 데이터 배선을 순차적으로 형성하고, 반도체층 및 데이터 배선을 식각하여 반도체층 패턴 및 제1 내지 제3 전극층 패턴을 포함하는 데이터 배선 패턴을 형성하되, 데이터 배선 패턴의 일단부보다 반도체층 패턴의 일단부가 일 방향으로 돌출되도록 형성하고, 기판 상에 보호층 및 희생층을 형성하고, 보호층 및 희생층 상에 제1 두께의 제1 포토레지스트 패턴 및 제1 두께 보다 작은 제2 두께의 제2 포토레지스트 패턴을 형성하고, 제1 및 제2 포토레지스트 패턴을 마스크로 보호층과 반도체층의 식각 선택비를 이용하여 보호층 및 희생층을 식각하여 반도체층 패턴의 적어도 일부 상면과 데이터 배선 패턴의 적어도 일부 상면이 노출되도록 컨택홀을 형성하고, 제1 및 제2 포토레지스트 패턴을 에치백하여 제3 포토레지스트 패턴을 형성하고, 희생층을 식각하되, 제3 포토레지스트 패턴 하부의 희생층을 식각하여 언더컷을 형성하고, 제3 포토레지스트 패턴 상부, 노출된 반도체층 패턴 상면에 도전층을 형성하되, 제1 또는 제3 전극층 패턴과 접촉하도록 형성하고, 제3 포토레지스트 패턴을 리프트 오프하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판의 레이아웃도이다.
도 2a는 도 1의 A-A′ 및 B-B′ 선을 따라 절단한 단면도이다.
도 2b는 도 2a의 C 영역을 확대한 도면이다.
도 3a는 검사배선 영역의 평면도이다.
도 3b는 도 3a의 E-E′ 선을 따라 절단한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시기판의 단면도이다.
도 5 내지 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판의 제조방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 2b를 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판에 대해 설명한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판의 레이아웃도이고, 도 2a는 도 1의 A-A′ 및 B-B′ 선을 따라 절단한 단면도이다. 그리고, 도 2b는 도 2a의 C 영역을 확대한 도면이다.
도 1 및 도 2a를 참조하면, 표시기판은 표시영역(D)과 표시영역(D) 가장자리에 형성된 주변영역(P)을 포함할 수 있다. 본 실시예에서는 주변영역(P)으로 ASG 컨택 브릿지부 및 검사배선 영역을 예로 들어 설명하나, 본 발명이 이에 제한되지는 않는다.
표시영역(D) 절연 기판(10) 상에는 게이트 배선 패턴(21, 22), 게이트 절연막(30), 반도체층 패턴(42), 데이터 배선 패턴(62, 65, 66), 보호층(72), 화소 전극(81)이 형성될 수 있고, 주변영역(P)(예를 들어, 도 1에 도시된 것과 같은 ASG 영역)의 절연 기판(10) 상에는 게이트 배선 패턴(24), 게이트 절연막(30), 반도체층 패턴(44), 데이터 배선 패턴(68), ASG 브릿지 전극(84)이 형성될 수 있다.
절연 기판(10)은 투명 유리 또는 플라스틱과 같이 내열성 및 투광성을 갖는 재질로 형성될 수 있다.
절연 기판(10) 상에는 절연 기판(10)의 제1 방향(예를 들어, 가로 방향)으로 연장되어 게이트 신호를 전달하는 게이트 선(21)과, 게이트 선(21)에 돌기 형태로 돌출되어 형성되는 게이트 전극(22, 24)으로 이루어진 게이트 배선 패턴(21, 22, 24)이 형성될 수 있다. 여기서 게이트 전극(22)은 후술하는 소스 전극(65) 및 드레인 전극(66)과 함께 박막 트랜지스터의 단자를 구성할 수 있다.
이와 같은 게이트 배선 패턴(21, 22, 24)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등의 금속성 재료로 이루어질 수 있다. 또한, 게이트 배선 패턴(21, 22, 24)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다.
게이트 배선 패턴(21, 22, 24) 및 절연 기판(10) 상에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질 또는 BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연막(30)이 형성될 수 있다.
이와 같은 게이트 절연막(30)은 화소 영역을 노출하도록 형성될 수 있다. 여기서, 화소 영역이란 게이트 배선 패턴(21, 22)과 데이터 배선 패턴(62, 65, 66)에 의해 정의되고, 박막 트랜지스터 기판을 포함하는 액정 표시 장치에서 백라이트 어셈블리로(미도시)부터 출사된 빛이 통과하는 영역으로 이해될 수 있다.
게이트 절연막(30) 상부의 일부에는 수소화 비정질 규소(hydrogenated amorphous silicon), 다결정 규소 또는 도전성 유기물질 등으로 이루어진 반도체층 패턴(42, 44)이 형성될 수 있다.
반도체층 패턴(42, 44)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 선형으로 형성되는 경우, 데이터선 배선 패턴(62) 아래에 위치하여 게이트 전극(22) 상부까지 연장된 형상을 가질 수 있다. 본 실시예의 반도체층 패턴(42, 44)은 게이트 전극(22), 후술하는 데이터 배선 패턴(62, 65, 66, 68)을 실질적으로 전부 오버랩할 수 있다. 또한, 후술할 박막 트랜지스터의 채널 영역 이외의 영역에 형성된 반도체층 패턴(도 2a의 44, 도 3b의 46)과 데이터 배선 패턴(도 2a의 68, 도 3b의 69)의 단면 프로파일은 실질적으로 서로 동일할 수 있다.
특히, 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판의 반도체층 패턴(42, 44)은 도 2a에 도시된 바와 같이 일단부가 데이터 배선 패턴(66, 68)의 일단부보다 제1 방향(예를 들어, 가로 방향)으로 돌출되어 형성될 수 있다. 구체적으로 반도체층 패턴(42)의 일단부는 드레인 전극(66)의 일단부보다 제1 방향(예를 들어, 가로 방향)으로 더 돌출되어 형성될 수 있고, 반도체층 패턴(44)의 일단부는 데이터 배선 패턴(68)의 일단부보다 제1 방향(예를 들어, 가로 방향)으로 더 돌출되어 형성될 수 있다. 이렇게 제1 방향(예를 들어, 가로 방향)으로 돌출된 반도체층 패턴(42, 44)의 상면에는 도시된 바와 같이 각각 화소 컨택전극(81′), 제1 ASG 브릿지 컨택전극(84′)이 형성될 수 있다.
반도체층 패턴(42, 44) 및 게이트 절연막(30) 상에는 데이터 배선 패턴(62, 65, 66, 68)이 형성될 수 있다. 여기서 데이터 배선 패턴(62, 65, 66, 68)은 데이터 선(62, 68), 소스 전극(65) 및 드레인 전극(66)을 포함할 수 있다.
데이터 선(62)은 게이트 선(21)과 교차하는 제2 방향(예를 들어, 세로 방향)으로 연장되어 배치되며, 데이터 신호를 인가 받아 소스 전극(65)으로 전달하는 역할을 할 수 있다. 소스 전극(65)은 데이터 선(62)으로부터 분지되어 일단부가 데이터 선(62)에 연결되어 있으며, 타단부는 반도체층 패턴(42)의 상부에 위치하여 반도체층 패턴(42)과 중첩되도록 배치될 수 있다. 한편, 드레인 전극(66)은 일단부가 반도체층 패턴(42) 상부에 위치하여 반도체층 패턴(42)과 중첩되도록 배치되며, 게이트 전극(22)을 중심으로 소스 전극(65)과 대향되도록 일정 간격 이격하여 형성될 수 있다.
이와 같은 소스 전극(65)과 드레인 전극(66)은 전술한 게이트 전극(22)과 함께 박막 트랜지스터를 이루게 되어, 게이트 전극(22)에 전압이 인가되면 소스 전극(65)과 드레인 전극(66) 사이에 전류가 흐를 수 있다.
한편, 이러한 데이터 배선 패턴(62, 65, 66, 68)은 내화성 금속 따위의 하부막과 그 상부에 위치한 저저항 물질 상부막으로 이루어진 다층막 구조를 가질 수 있다. 구체적으로 도 2b을 참조하여 데이터 배선 패턴(62, 65, 66, 68) 중의 하나인 드레인 전극(66)에 대해 살펴보면, 드레인 전극(66)은 제1 내지 제3 전극층 패턴(66-1 ~ 66-3)을 포함하는 삼중막 구조일 수 있다. 이 때, 드레인 전극의 일단부(도 2a의 C 영역)는 제2 전극층 패턴(66-2)의 일단부 보다 제1 및 제3 전극층 패턴(66-1, 66-3)의 일단부가 제1 방향(예를 들어, 가로 방향)으로 돌출된 측면 프로파일을 가질 수 있다. 보다 구체적으로, 도 2a 및 3을 참조하면, 반도체층 패턴(42), 제3 전극층 패턴(66-3), 제1 전극층 패턴(66-1), 제2 전극층 패턴(66-2) 순으로 제1 방향(예를 들어, 가로 방향)으로 돌출되어 형성될 수 있다. 이 때, 제2 전극층 패턴(66-2)의 일단부는 반대로 제1 방향(예를 들어, 가로 방향)으로 함몰되어 있을 수 있다. 이러한 제1 및 제3 전극층 패턴(66-1, 66-3)은 예를 들어 Mo 또는 Mo 합금으로 이루어질 수 있으며, 제2 전극층 패턴(66-2)는 예를 들어 Al 또는 Al 합금으로 이루어 질 수 있다.
위에서는 드레인 전극(66)의 일단부(도 2a의 C영역)를 예로 들어 설명하였으나, 다른 데이터 배선 패턴(68)의 일단부(예를 들어, 도 2a의 D영역)도 이와 동일할 수 있다.
데이터 배선 패턴(62, 65, 66, 68) 및 반도체층 패턴(42, 44) 상에는 절연막으로 이루어진 보호층(72)이 형성될 수 있다. 보호층(72)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어질 수 있다.
반도체층 패턴(42, 44), 데이터 배선 패턴(66, 68) 및 게이트 전극(24) 상부에는 반도체층 패턴(42, 44), 데이터 배선 패턴(66, 68) 및 게이트 전극(24)의 적어도 일부 상면을 노출시키는 컨택홀(124, 126, 128)이 형성될 수 있다. 이러한 컨택홀(124, 126, 128)은 후술할 컨택전극(81′, 84′, 86′)이 형성될 영역으로, 보호층(72)이 식각되어 반도체층 패턴(42, 44), 데이터 배선 패턴(66, 68) 및 게이트 전극(24)의 적어도 일부 상면이 노출된 영역일 수 있다. 한편, 돌출된 반도체층 패턴(42, 44)의 일부 상면에는 보호층(72)의 적어도 일부가 형성될 수 있다.
컨택홀(124, 126, 128) 내부에는 컨택전극(81′, 84′, 86′)이 형성될 수 있다. 구체적으로 화소 컨택전극(81′)은 컨택홀(124) 내에 노출된 반도체층 패턴(42) 상면에 접촉되어 형성되되, 드레인 전극(66)에 접속되어 드레인 전극(66)과 화소전극(81)을 전기적으로 접속시킬 수 있다. 이 때, 화소 컨택전극(81′)은 도 2b에 도시된 바와 같이 제1 전극층 패턴(66-1) 및 제3 전극층 패턴(66-3)에 접속될 수 있다. 한편, 도 2b에는 화소 컨택전극(81′)이 제1 전극층 패턴(66-1) 및 제3 전극층 패턴(66-3)에 모두 접속되어 있는 것이 도시되어 있으나, 공정 조건에 따라 화소 컨택전극(81′)은 제1 전극층 패턴(66-1) 또는 제3 전극층 패턴(66-3) 중 어느 하나에만 접속되게 형성될 수도 있다.
별도로 도시하시는 않았으나 도 2a의 D 영역의 제1 ASG 브릿지 컨택전극(84′) 역시 앞서 설명한 화소 컨택전극(81′)과 동일한 형상으로 형성되어 데이터 배선 패턴(68)과 ASG 브릿지 전극(84)을 전기적으로 접속시킬 수 있으며, 제2 ASG 브릿지 컨택전극(86′)은 게이트 전극(24)에 접속되어 게이트 전극(24), ASG 브릿지 전극(84) 및 데이터 배선 패턴(68)을 전기적으로 접속시킬 수 있다.
한편 도 2a를 참조하면, 드레인 전극(66) 상에 형성된 보호층(72)과 화소 전극(81) 및 화소 컨택전극(81′)은 서로 오버랩되지 않게 형성될 수 있다. 이는 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판이 리프트 오프(lift off)공정을 포함하는 3 마스크(mask) 공정에 의해 형성되었기 때문일 수 있다. 보다 상세한 공정 내용은 후술하도록 한다.
이와 같이, 반도체층 패턴(42, 44)의 일단부를 데이터 배선 패턴(66, 68)의 일단부보다 돌출시켜서 형성하고, 컨택홀(124, 126)을 반도체층 패턴(42, 44)의 적어도 일부 상면과 데이터 배선 패턴(66, 68)의 적어도 일부 상면을 노출시키도록 형성하면, 컨택전극(81′, 84′)이 반도체층 패턴(42, 44)의 상면과 접촉하면서 데이터 배선 패턴(66, 68)과 접속되기 때문에, 제조 과정에서 화소전극(81), ASG 브릿지 전극(84) 등이 단선되는 문제를 해결할 수 있게 된다.
이어서 도 3a 및 도 3b를 참조하여, 본 발명이 동일하게 적용될 수 있는 주변영역(도 1의 P) 중의 하나인 검사배선 영역에 대해 살펴본다.
도 3a는 검사배선 영역의 평면도이고, 도 3b는 도 3a의 E-E′ 선을 따라 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 검사배선 영역의 절연 기판(10) 상에는 도 3a에 도시된 바와 같이 게이트 배선 패턴(29), 게이트 절연막(30), 반도체층 패턴(46), 데이터 배선 패턴(69), 검사배선 브릿지 전극(88)이 형성될 수 있다.
반도체층 패턴(46)의 일단부는 데이터 배선 패턴(69)의 일단부보다 제1 방향(예를 들어, 가로 방향)으로 더 돌출되어 형성될 수 있고, 이렇게 제1 방향(예를 들어, 가로 방향)으로 돌출된 반도체층 패턴(46)의 상면에는 도시된 바와 같이 제1 검사배선 브릿지 컨택전극(88′)이 형성될 수 있다.
한편, 데이터 배선 패턴(69)의 일단부(예를 들어, 도 3a의 F영역)은 도 2b에서 설명한 형상과 동일한 형상일 수 있고, 반도체층 패턴(46), 데이터 배선 패턴(69) 및 게이트 배선 패턴(29) 상부에는 반도체층 패턴(46), 데이터 배선 패턴(69) 및 게이트 배선 패턴(29)의 적어도 일부 상면을 노출시키는 컨택홀(129, 130)이 형성될 수 있다. 그리고, 컨택홀(129, 130) 내부에는 제1 및 제2 검사배선 브릿지 컨택전극(88′, 89′)이 형성되어 검사배선 브릿지 전극(89), 게이트 배선 패턴(29) 및 데이터 배선 패턴(69)를 전기적으로 접속시킬 수 있다.
기타 다른 사항은 앞서 설명한 ASG 영역과 동일한바 중복된 자세한 설명을 생략하도록 한다. 앞서 설명한 바와 동일하게, 검사배선 영역의 이러한 형상은 제조 과정에서 검사배선 브릿지 전극(89) 또는 제1 검사배선 브릿지 컨택전극(88′)이 단선되는 문제를 해결할 수 있게 된다.
다음 도 4를 참조하여, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시기판에 대해 설명한다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시기판의 단면도이다. 본 실시예에서는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판을 설명하면서 설명한 중복된 구성요소에 대해서는 그 설명을 생략하도록 한다.
도 1 및 도 4를 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 표시기판은 반도체층 패턴(42, 44)의 상부에 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 또는 p형 불순물이 도핑되어 있는 ITO 따위의 물질로 이루어진 저항성 접촉층 패턴(ohmic contact layer pattern)(55, 56, 58)을 더 포함할 수 있다. 이 때, 저항성 접촉층 패턴(55, 56)은 쌍(pair)을 이루어 반도체층 패턴(42) 상에 위치하여, 소스 전극(65) 및 드레인 전극(66)과 반도체층 패턴(42)의 접촉 특성을 양호하게 할 수 있다.
도면으로 따로 도시하지는 않았으나, 앞서 설명한 검사배선 영역에도 동일하게 저항성 접촉층 패턴이 추가적으로 형성될 수 있다. 이는 앞서 설명한 ASG 영역에 대한 설명으로 충분히 유추 가능한바 자세한 설명은 생략하도록 한다.
다음 도 5 내지 도 13을 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판의 제조방법을 설명한다.
도 5 내지 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 표시기판의 제조방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 반도체층 패턴 상에 저항성 접촉층 패턴이 형성되는 것을 예로 들어 설명하나, 앞서 언급한 바와 같이 이러한 저항성 접촉층 패턴은 필요에 따라 생략될 수도 있다. 또한, 검사배선 영역의 경우 ASG 영역과 동일한 방식으로 형성될 수 있는바 추가적인 설명은 생략하도록 한다. 마지막으로, 이하에서는 앞서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 표시기판을 설명하면서 이미 설명한 사항들에 대해서는 중복된 설명을 최대한 생략하면서 설명하도록 한다.
먼저, 도 1 및 도 5를 참조하면, 절연 기판(10) 상에 게이트 전극(22, 24)를 포함하는 게이트 배선 패턴(21, 22, 24)을 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 예컨대 스퍼터링 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트선(21) 및 게이트 전극(22, 24)을 포함하는 게이트 배선 패턴(21, 22, 24)을 형성할 수 있다.
이어서, 상기 결과물 상에 게이트 절연막(30), 수소화 비정질 규소 등으로 이루어진 반도체층(40), 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 또는 p형 불순물이 도핑되어 있는 ITO 따위의 물질 등으로 이루어진 저항성 접촉층(50)을 적층한다. 게이트 절연막(30), 반도체층(40) 및 저항성 접촉층(50)의 적층은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 이루어질 수 있다.
이어서, 저항성 접촉층(50) 상에 예컨대 스퍼터링 등을 이용하여 제1 전극층 내지 제3 전극층으로 이루어진 데이터 배선(60)을 적층한다.
이러한 게이트 절연막(30), 반도체층(40), 저항성 접촉층(50) 및 데이터 배선(60)은 표시영역(D)뿐만 아니라 주변영역(P)에도 동일하게 적층될 수 있다.
이어서, 도 1, 도 5 및 도 6을 참조하면, 데이터 배선(60) 상에 포토레지스트를 도포하고 노광 및 현상하여, 포토레지스트 패턴(미도시)를 형성한다. 이 때, 포토레지스트 패턴(미도시)은 데이터 배선(62, 65, 66, 68)이 형성될 영역 및 채널이 형성될 영역(소스 전극(65)과 드레인 전극(66) 사이의 이격 공간)을 덮되, 데이터 배선(62, 65, 66, 68)이 형성될 영역에서의 두께가 채널이 형성될 영역에서의 두께보다 더 두껍게 형성될 수 있다. 이와 같이 영역별로 다른 두께를 갖는 포토레지스트 패턴(미도시)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
이어서, 포토레지스트 패턴(미도시)을 식각마스크로 이용하여 데이터 배선(60), 저항성 접촉층(50) 및 반도체층(40)을 식각한다. 전술한 바와 같은 포토레지스트 패턴(미도시)의 두께 차 때문에 적절한 공정 조건을 통하여 하부층들을 식각하면, 데이터 배선 패턴(62, 68)과, 서로 이격된 소스 전극(65) 및 드레인 전극(66)과, 소스 전극(65) 및 드레인 전극(66)의 각각의 하부에 위치하되 데이터 배선 패턴(66, 68)의 일단부보다 제1 방향(예를 들어, 가로 방향)으로 돌출되도록 형성된 반도체층 패턴(42, 44)이 형성될 수 있다. 이러한 식각 과정에서 잔류하는 포토레지스트 패턴(미도시)은 애싱(ashing) 공정 등을 통하여 제거될 수 있다.
이어서, 도 1, 도 6 및 도 7을 참조하면, 상기 결과물 상에 보호층(72) 및 희생층(74)을 적층한다. 보호층(72) 및 희생층(74)의 적층은 예컨대 CVD 방식으로 수행될 수 있다.
이 때, 도 8을 참조하면, 드레인 전극(66)의 일단부(도 7의 C영역)는 제1 및 제3 전극층 패턴(66-1, 66-3)의 일단부가 제2 전극층 패턴(66-2)의 일단부 보다 제1 방향(예를 들어, 가로 방향)으로 돌출되게 형성될 수 있다. 따라서, 드레인 전극(66)상에 증착되는 보호층(72) 및 희생층(74)의 측면 프로파일이 도 8에 도시된 바와 같이 제2 전극층 패턴(66-2) 방향으로 함몰되게 형성될 수 있다. 추가적으로 도시하지는 않았으나 데이터 배선 패턴(68)의 일단부(도 7의 D영역) 역시 데이터 배선 패턴(68)상에 증착되는 보호층(72) 및 희생층(74)의 측면 프로파일이 이와 동일하게 형성될 수 있다.
이어서, 도 1, 도 7 및 도 9를 참조하면, 희생층(74) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여, 제1 두께(T1)의 제1 포토레지스트 패턴(100)과 제2 두께(T2)의 제2 포토레지스트 패턴(110)을 형성할 수 있다. 여기서 박막 트랜지스터 상에 형성된 제1 포토레지스트 패턴(100)의 제1 두께(T1)는 다른 영역 상에 형성된 제2 포토레지스트 패턴(110)의 제2 두께(T2)보다 두꺼울 수 있다. 이러한 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴(100, 110)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
이어서, 도 1, 도 9 및 도 10을 참조하면, 제1 및 제2 포토레지스트 패턴(100, 110)을 식각마스크로 이용하여 노출된 보호층(72) 및 희생층(74)을 식각함으로써 컨택홀(124, 126, 128)을 형성할 수 있다. 이 때, 보호층(72)의 식각은 보호층(74)과 반도체층 패턴(42, 44)의 식각 선택비를 이용하여 수행될 수 있다. 구체적으로 보호층(74)과 반도체층 패턴(42, 44)의 이러한 식각 선택비는 예를 들어, 16:1일 수 있다. 여기서 컨택홀(124, 126)은 반도체층 패턴(42, 44)의 적어도 일부 상면과 데이터 배선 패턴(66, 68)의 적어도 일부 상면이 노출되도록 형성될 수 있다.
이처럼 컨택홀(124, 126)을 반도체층 패턴(42, 44)의 적어도 일부 상면과 데이터 배선 패턴(66, 68)의 적어도 일부 상면이 노출되도록 형성하지 않으면, 데이터 전극(66)의 일단부(도 7의 C 영역, 도 8 참조) 및 데이터 배선 패턴(68)의 일단부(도 7의 D 영역)에 함몰되게 형성된 보호층(72) 및 희생층(74) 상에 각각 화소전극(81) 및 ASG 브릿지 전극(84)이 형성될 수 있다. 이럴 경우, 보호층(72) 및 희생층(74)의 함몰된 측면 프로파일로 인해 화소전극(81) 및 ASG 브릿지 전극(84)이 단선될 우려가 있다. 따라서, 이를 근본적으로 방지하기 위해, 도 10에 도시된 바와 같이 컨택홀(124, 126)을 반도체층 패턴(42, 44)의 적어도 일부 상면과 데이터 배선 패턴(66, 68)의 적어도 일부 상면이 노출되도록 형성할 수 있다.
이어서, 도 1, 도 10 및 도 11을 참조하면, 희생층(74)이 노출될 때까지 제2 포토레지스트 패턴(110)을 에치백(etchback)할 수 있다. 이 때, 제1 포토레지스트 패턴(100)은 그 상부가 일부 식각되어 제3 포토레지스트 패턴(100′)으로 변형될 수 있다.
이어서, 도 1, 도 11 및 도 12를 참조하면, 노출된 희생층(74)을 등방성 식각할 수 있다. 예를 들어, 희생층(74)의 식각은 건식 식각으로 진행될 수 있으며, 식각 가스는 예를 들어, CF4, SF6, CHF3, O2 또는 이들의 조합을 포함할 수 있다.
한편, 이러한 등방성 식각 과정은 저항성 접촉층 패턴(56, 58) 또는 반도체층 패턴(42, 44)과 희생층(74)의 식각 선택비를 통해 제3 포토레지스트 패턴(100′) 하부에 언더컷(undercut)(도면부호 U 참조)을 형성할 수 있다. 이 언더컷(U)은 후술할 제3 포토레지스트 패턴(100′)의 제거가 효과적으로 수행되게 하기 위한 것일 수 있다.
이어서, 도 1, 도 12 및 도 13을 참조하면, 상기 결과물 상에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체 등을 스퍼터링 따위로 적층하여 화소 전극(81), 화소 전극용 도전 물질(82) 및 ASG 브릿지 전극(84)을 형성할 수 있다. 이 때, 컨택홀(124, 126) 내부에 화소 컨택전극(81′), 제1 ASG 브릿지 컨택전극(84′)도 같이 형성되게 되는데, 화소 컨택전극(81′) 및 제1 ASG 브릿지 컨택전극(84′)은 앞서 설명한 바와 같이 각각 반도체층 패턴(42, 44) 상면에 접촉되어 형성되되, 데이터 배선 패턴(66, 68)에 접속되어 드레인 전극(66)과 화소전극(81) 그리고 데이터 배선 패턴(68)과 ASG 브릿지 전극(84)을 전기적으로 접속시킬 수 있다. 보다 구체적으로 앞서 설명한 바와 같이, 이 경우 화소 컨택전극(81′) 및 제1 ASG 브릿지 컨택전극(84′)은 데이터 배선 패턴(66, 68)의 제1 전극층 패턴 또는 제3 전극층 패턴 중 적어도 어느 하나에 접속되게 형성될 수 있다.
이어서, 도 1, 도 4 및 도 13을 참조하면, 리프트 오프(lift off) 방식을 이용하여 제3 포토레지스트 패턴(100′) 및 그 상부에 존재하는 화소 전극용 도전 물질(82)을 제거할 수 있다. 구체적으로는, 예컨대 아민계, 글리콜계 등을 포함하는 스트리퍼 용제를 분사 방식 또는 딥 방식 등으로 전술한 언더컷(U)에 대응하여 화소 전극용 도전 물질(82)이 존재하지 않는 부위로 주입함으로써 제3 포토레지스트 패턴(100′)에 접촉시키면, 스트리퍼 용제가 제3 포토레지스트 패턴(100′)을 용해시켜 박리하는 동시에 제3 포토레지스트 패턴(100′) 상에 존재하는 화소 전극용 도전 물질(82)도 제거할 수 있다. 이렇게 되면, 제3 포토레지스트 패턴(100′)이 제거된 도 4와 같은 표시기판을 형성할 수 있다.
이와 같이, 반도체층 패턴(42, 44)의 일단부를 데이터 배선 패턴(66, 68)의 일단부보다 돌출시켜서 형성하고, 컨택홀(124, 126)을 반도체층 패턴(42, 44)의 적어도 일부 상면과 데이터 배선 패턴(66, 68)의 적어도 일부 상면을 노출시키도록 형성하면, 컨택전극(81′, 84′)이 반도체층 패턴(42, 44)의 상면과 접촉하면서 데이터 배선 패턴(66, 68)과 접속되기 때문에, 제조 과정에서 컨택전극(81), ASG 브릿지 전극(84) 등의 상부 도전층이 단선되는 문제를 해결할 수 있게 된다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 21, 22, 24, 29: 게이트 배선 패턴
30: 게이트 절연막 42, 44, 46: 반도체층 패턴
55, 56, 58: 저항성 접촉층 패턴 65, 66, 68, 69: 데이터 배선 패턴
72: 보호층 74: 희생층
81, 84, 88: 상부 도전층 124, 126, 128, 129, 130: 컨택홀

Claims (26)

  1. 기판 상에 형성된 반도체층 패턴;
    상기 반도체층 패턴 상에 형성된 데이터 배선 패턴;
    상기 기판 및 상기 데이터 배선 패턴 상에 형성된 보호층;
    상기 기판 상에 형성되되, 상기 반도체층 패턴의 적어도 일부 상면과 상기 데이터 배선 패턴의 적어도 일부 상면을 노출시키도록 형성된 컨택홀; 및
    상기 컨택홀 내에 형성되되, 상기 노출된 데이터 배선 패턴 및 반도체층 패턴의 상면과 접촉하며 형성된 컨택전극을 포함하는 표시기판.
  2. 제 1항에 있어서,
    상기 데이터 배선 패턴은 제1 내지 제3 전극층 패턴을 포함하고,
    상기 제1 및 제3 전극층 패턴의 일단부는 상기 제2 전극층 패턴의 일단부 보다 일 방향으로 돌출된 측면 프로파일을 갖는 표시기판.
  3. 제 2항에 있어서,
    상기 제1 및 제3 전극층은 Mo 또는 Mo 합금 전극층을 포함하는 표시기판.
  4. 제 2항에 있어서,
    상기 제2 전극층은 Al 또는 Al 합금 전극층을 포함하는 표시기판.
  5. 제 2항에 있어서,
    상기 제3 전극층 패턴의 일단부는 상기 제1 전극층 패턴의 일단부보다 상기 일 방향으로 더 돌출된 표시기판.
  6. 제 2항에 있어서,
    상기 반도체층 패턴의 일단부는 상기 제3 전극층 패턴의 일단부보다 상기 일 방향으로 더 돌출된 표시기판.
  7. 제 6항에 있어서,
    상기 돌출된 반도체층 패턴의 일부 상면에는 상기 보호층의 적어도 일부가 형성된 표시기판.
  8. 제 2항에 있어서,
    상기 컨택전극은 상기 제1 또는 제3 전극과 접촉하는 표시기판.
  9. 제 1항에 있어서,
    상기 데이터 배선 패턴은 소스 전극 및 드레인 전극을 포함하고,
    상기 컨택전극은 화소 컨택전극을 포함하는 표시기판.
  10. 제 9항에 있어서,
    상기 드레인 전극 상에 형성된 상기 보호층과 상기 화소 컨택전극은 서로 오버랩되지 않는 표시기판.
  11. 제 9항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 정의된 박막 트랜지스터의 채널 영역을 더 포함하고,
    상기 박막 트랜지스터의 채널 영역 이외의 영역에 형성된 상기 반도체층 패턴과 상기 데이터 배선 패턴의 단면 프로파일은 서로 동일한 표시기판.
  12. 제 1항에 있어서,
    상기 컨택전극은 ASG 영역 또는 검사배선 영역에 형성된 연결 브릿지 컨택을 포함하는 표시기판.
  13. 제 1항에 있어서,
    상기 반도체층 패턴 상에 형성된 저항성 접촉층 패턴을 더 포함하는 표시기판.
  14. 기판 상에 반도체층과 데이터 배선을 순차적으로 형성하고,
    상기 반도체층 및 데이터 배선을 식각하여 반도체층 패턴 및 데이터 배선 패턴을 형성하되, 상기 데이터 배선 패턴의 일단부보다 상기 반도체층 패턴의 일단부가 일 방향으로 돌출되도록 형성하고,
    상기 기판 상에 보호층 및 희생층을 형성하고,
    상기 보호층과 상기 반도체층 패턴의 식각 선택비를 이용하여 상기 보호층을 식각하여 상기 반도체층 패턴의 적어도 일부 상면과 상기 데이터 배선 패턴의 적어도 일부 상면이 노출되도록 컨택홀을 형성하고,
    상기 컨택홀 내부에 컨택전극을 형성하는 것을 포함하는 표시기판의 제조방법.
  15. 제 14항에 있어서,
    상기 데이터 배선은 제1 내지 제3 전극층을 포함하고,
    상기 데이터 배선 패턴은 제1 내지 제3 전극층 패턴을 포함하고,
    상기 제1 및 제3 전극층 패턴의 일단부는 상기 제2 전극층 패턴의 일단부 보다 상기 일 방향으로 돌출된 측면 프로파일을 갖는 표시기판의 제조방법.
  16. 제 15항에 있어서,
    상기 제3 전극층 패턴의 일단부는 상기 제1 전극층 패턴의 일단부보다 상기 일 방향으로 더 돌출된 표시기판의 제조방법.
  17. 제 15항에 있어서,
    상기 제1 및 제3 전극층은 Mo 또는 Mo 합금 전극층을 포함하는 표시기판의 제조방법.
  18. 제 15항에 있어서,
    상기 제2 전극층은 Al 또는 Al 합금 전극층을 포함하는 표시기판의 제조방법.
  19. 제 14항에 있어서,
    상기 보호층과 상기 반도체층의 식각 선택비는 16:1인 표시기판의 제조방법.
  20. 제 14항에 있어서,
    상기 컨택홀을 형성하는 것은,
    상기 보호층 및 희생층 상에 제1 두께의 제1 포토레지스트 패턴 및 상기 제1 두께와 다른 제2 두께의 제2 포토레지스트 패턴을 형성하고,
    상기 제1 및 제2 포토레지스트 패턴을 마스크로 상기 보호층 및 희생층을 식각하여 상기 컨택홀을 형성하는 것을 포함하는 표시기판의 제조방법.
  21. 제 20항에 있어서,
    상기 제1 두께는 상기 제2 두께 보다 큰 표시기판의 제조방법.
  22. 제 20항에 있어서,
    상기 컨택홀 내부에 상기 컨택전극을 형성하는 것은,
    상기 제1 및 제2 포토레지스트 패턴을 에치백(etchback)하여 상기 제3 포토레지스트 패턴을 형성하고,
    상기 희생층을 식각하고,
    상기 컨택홀 내부 및 상기 제3 포토레지스트 패턴 상에 도전층을 형성하고,
    상기 도전층이 형성된 제3 포토레지스트 패턴을 리프트 오프(lift off)하는 것을 포함하는 표시기판의 제조방법.
  23. 제 22항에 있어서,
    상기 희생층을 식각하는 것은 상기 제3 포토레지스트 패턴 하부의 상기 희생층을 식각하여 언더컷을 형성하는 것을 포함하는 표시기판의 제조방법.
  24. 제 22항에 있어서,
    상기 도전층은 상기 노출된 반도체층 패턴 상면과 상기 제1 또는 제3 전극층 패턴과 접촉하는 표시기판의 제조방법.
  25. 제 14항에 있어서,
    상기 반도체층 상에 저항성 접촉층을 형성하는 것과,
    상기 저항성 접촉층을 식각하여 저항성 접촉층 패턴을 형성하는 것을 더 포함하는 표시기판의 제조방법.
  26. 기판 상에 반도체층과 제1 내지 제3 전극층을 포함하는 데이터 배선을 순차적으로 형성하고,
    상기 반도체층 및 데이터 배선을 식각하여 반도체층 패턴 및 제1 내지 제3 전극층 패턴을 포함하는 데이터 배선 패턴을 형성하되, 상기 데이터 배선 패턴의 일단부보다 상기 반도체층 패턴의 일단부가 일 방향으로 돌출되도록 형성하고,
    상기 기판 상에 보호층 및 희생층을 형성하고,
    상기 보호층 및 희생층 상에 제1 두께의 제1 포토레지스트 패턴 및 상기 제1 두께 보다 작은 제2 두께의 제2 포토레지스트 패턴을 형성하고,
    상기 제1 및 제2 포토레지스트 패턴을 마스크로 상기 보호층과 상기 반도체층의 식각 선택비를 이용하여 상기 보호층 및 희생층을 식각하여 상기 반도체층 패턴의 적어도 일부 상면과 상기 데이터 배선 패턴의 적어도 일부 상면이 노출되도록 컨택홀을 형성하고,
    상기 제1 및 제2 포토레지스트 패턴을 에치백하여 제3 포토레지스트 패턴을 형성하고,
    상기 희생층을 식각하되, 상기 제3 포토레지스트 패턴 하부의 상기 희생층을 식각하여 언더컷을 형성하고,
    상기 제3 포토레지스트 패턴 상부, 상기 노출된 반도체층 패턴 상면에 도전층을 형성하되, 상기 제1 또는 제3 전극층 패턴과 접촉하도록 형성하고,
    상기 제3 포토레지스트 패턴을 리프트 오프하는 것을 포함하는 표시기판의 제조방법.
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