KR102329870B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 제1 방향을 따라 연장된 게이트 라인, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되며 상기 게이트 라인을 사이에 두고 상기 제2 방향을 따라 이격되어 배치된 데이터 라인들, 및 상기 게이트 라인으로부터 돌출된 게이트 전극을 포함하는 제1 도전 패턴 그룹; 상기 게이트 전극에 중첩되도록 상기 게이트 전극 상에 배치된 액티브 패턴; 상기 데이터 라인들 연결하는 브릿지 패턴, 상기 브릿지 패턴으로부터 상기 액티브 패턴 상부로 연장된 소스 전극 및 상기 소스 전극으로부터 이격되고 상기 소스 전극에 마주하며 상기 액티브 패턴 상에 형성된 드레인 전극을 포함하는 제2 도전 패턴 그룹; 및 상기 액티브 패턴과 상기 소스 전극 사이 및 상기 액티브 패턴과 상기 드레인 전극 사이에 각각 적층된 메탈 패턴들을 포함할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시 예는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
표시장치 중 평판 표시장치(Flat Panel Display Device)는 경량화 및 박형화가 가능하여 각광을 받고 있다. 평판 표시장치는 액정표시장치(Liquid Crystal Display Device) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등의 다양한 표시장치를 포함한다. 평판 표시장치는 매트릭스 형태로 배열된 화소들을 포함한다. 평판 표시장치는 화소들의 구동을 위한 다양한 소자들을 포함하는 박막 트랜지스터 어레이 기판을 포함한다.
박막 트랜지스터 어레이 기판은 게이트 신호를 전송하는 게이트 라인들, 데이터 신호를 전송하는 데이터 라인들, 및 게이트 라인들 및 데이터 라인들에 접속된 박막 트랜지스터들을 포함한다. 박막 트랜지스터들 각각은 그에 대응하는 게이트 라인으로부터 연장된 게이트 전극, 그에 대응하는 데이터 라인으로부터 연장된 소스 전극, 소스 전극에 마주하는 드레인 전극, 채널역할을 하는 반도체막을 포함하여 스위칭 소자로 이용될 수 있다.
상술한 박막 트랜지스터 어레이 기판에 관련된 기술들이 다양하게 개발되고 있다.
본 발명의 실시 예는 표시장치에 이용되는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 제1 방향을 따라 연장된 게이트 라인, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되며 상기 게이트 라인을 사이에 두고 상기 제2 방향을 따라 이격되어 배치된 데이터 라인들, 및 상기 게이트 라인으로부터 돌출된 게이트 전극을 포함하는 제1 도전 패턴 그룹; 상기 게이트 전극에 중첩되도록 상기 게이트 전극 상에 배치된 액티브 패턴; 상기 데이터 라인들을 연결하는 브릿지 패턴, 상기 브릿지 패턴으로부터 상기 액티브 패턴 상부로 연장된 소스 전극 및 상기 소스 전극으로부터 이격되고 상기 소스 전극에 마주하며 상기 액티브 패턴 상에 형성된 드레인 전극을 포함하는 제2 도전 패턴 그룹; 및 상기 액티브 패턴과 상기 소스 전극 사이 및 상기 액티브 패턴과 상기 드레인 전극 사이에 각각 적층된 메탈 패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 상기 메탈 패턴들과 상기 액티브 패턴 사이에 적층된 오믹 콘택 패턴들을 더 포함할 수 있다.
상기 메탈 패턴들과 상기 오믹 콘택 패턴들은 상기 소스 전극 및 상기 드레인 전극에 비중첩된 상기 액티브 패턴의 영역을 노출시킬 수 있다.
상기 오믹 콘택 패턴들은 불순물이 도핑된 반도체막을 포함할 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 상기 제1 도전 패턴 그룹과 상기 액티브 패턴 사이에 배치되어 상기 제1 도전 패턴 그룹을 덮고, 상기 데이터 라인들을 노출하는 브릿지 콘택홀들에 의해 관통되는 게이트 절연막; 상기 게이트 절연막과 상기 제2 도전 패턴 그룹 사이에 배치되고, 상기 액티브 패턴을 노출하는 액티브 개구홀과 및 상기 브릿지 콘택홀들에 의해 관통되며 표면이 평탄한 제1 보호막; 상기 액티브 패턴을 덮는 제2 보호막 패턴; 및 상기 제2 보호막 패턴 상에 형성된 불투명 수지 패턴을 더 포함할 수 있다.
상기 브릿지 패턴은 상기 데이터 라인들 중 서로 이웃한 한 쌍의 데이터 라인들 사이마다 배치되고, 상기 브릿지 콘택홀들을 채울 수 있다.
상기 액티브 개구홀의 크기는 상기 액티브 패턴과 동일하거나, 상기 액티브 패턴보다 크게 형성될 수 있으며, 상기 게이트 전극보다 작게 형성될 수 있다.
상기 제2 보호막 패턴 및 상기 불투명 수지 패턴의 크기는 상기 액티브 개구홀의 크기 이상 상기 게이트 전극의 크기 이하의 범위로 형성될 수 있다.
상기 제1 도전 패턴 그룹은 상기 게이트 라인의 일단으로부터 연장된 제1 게이트 패드부 및 상기 데이터 라인들 중 최외각 데이터 라인의 일단으로부터 연장된 제1 데이터 패드부를 더 포함하고, 상기 제2 도전 패턴 그룹은 상기 제1 게이트 패드부에 접속된 제2 게이트 패드부 및 상기 제1 데이터 패드부에 접속된 제2 데이터 패드부를 더 포함할 수 있다.
상기 제2 도전 패턴 그룹은 상기 드레인 전극으로부터 연장된 화소 전극을 더 포함할 수 있다.
상기 제2 도전 패턴 그룹은 투명 도전막으로 형성될 수 있다.
상기 메탈 패턴들은 상기 제2 도전 패턴 그룹보다 저항이 낮은 도전물을 포함할 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제1 방향을 따라 연장된 게이트 라인, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되며 상기 게이트 라인을 사이에 두고 상기 제2 방향을 따라 이격되어 배치된 데이터 라인들, 및 상기 게이트 라인으로부터 돌출된 게이트 전극을 포함하는 제1 도전 패턴 그룹을 형성하는 단계; 상기 제1 도전 패턴 그룹을 덮는 게이트 절연막을 형성하는 단계; 액티브 패턴 및 상기 액티브 패턴 상에 배치된 예비 메탈 패턴(preliminary metal pattern)을 포함하는 적층 구조를, 상기 게이트 전극에 중첩되도록 상기 게이트 절연막 상에 형성하는 단계; 상기 적층 구조를 노출하는 액티브 개구홀 및 상기 게이트 절연막까지 연장되어 상기 데이터 라인들을 노출하는 브릿지 콘택홀들을 포함하는 제1 보호막을 형성하는 단계; 상기 브릿지 콘택홀들을 채우며 상기 데이터 라인들을 연결하는 브릿지 패턴, 상기 브릿지 패턴으로부터 상기 적층 구조 상부로 연장된 소스 전극 및 상기 소스 전극으로부터 이격되고 상기 소스 전극에 마주하며 상기 적층 구조 상에 배치된 드레인 전극을 포함하는 제2 도전 패턴 그룹을 형성하는 단계; 및 상기 제2 도전 패턴 그룹에 의해 노출된 상기 예비 메탈 패턴을 식각하여 상기 액티브 패턴을 노출하는 메탈 패턴들을 형성하는 단계를 포함할 수 있다.
상기 적층 구조는 상기 액티브 패턴과 상기 예비 메탈 패턴 사이에 배치된 예비 오믹 콘택 패턴(preliminary ohmic contact pattern)을 더 포함하고, 상기 메탈 패턴들을 형성하는 단계 이 후, 상기 메탈 패턴들에 의해 노출된 상기 예비 오믹 콘택 패턴을 식각하여 상기 액티브 패턴을 노출하는 오믹 콘택 패턴들을 형성하는 단계를 더 포함할 수 있다.
상기 적층 구조를 형성하는 단계는 상기 게이트 절연막 상에 제1 반도체막, 불순물이 도핑된 제2 반도체막 및 메탈막을 순차로 적층하는 단계; 상기 메탈막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 메탈막을 습식 식각하여 상기 마스크 패턴의 크기보다 작은 크기의 상기 예비 메탈 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 제2 반도체막 및 상기 제1 반도체막을 건식 식각하여 상기 예비 메탈 패턴보다 큰 크기의 상기 예비 오믹 콘택 패턴 및 상기 액티브 패턴을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함하고, 상기 예비 메탈 패턴에 의해 상기 예비 오믹 콘택 패턴 및 상기 액티브 패턴의 상면 가장자리가 노출될 수 있다.
상기 액티브 개구홀 및 상기 브릿지 콘택홀들을 포함하는 제1 보호막을 형성하는 단계는 상기 게이트 절연막 상에 상기 적층 구조를 덮는 하부 보호막을 형성하는 단계; 상기 하부 보호막 상에 표면이 평탄한 상부 보호막을 형성하는 단계; 상기 상부 보호막 상에 상기 데이터 라인들을 노출하는 개구부, 제1 두께의 제1 영역 및 상기 제1 두께보다 두꺼운 제2 두께의 제2 영역을 포함하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 개구부를 통해 노출된 상기 상부 보호막을 식각하는 단계; 상기 제1 영역이 제거되되, 상기 제2 영역이 잔류되도록 상기 마스크 패턴의 두께를 줄이는 단계; 및 잔류된 상기 제2 영역을 식각 베리어로 상기 상부 보호막, 상기 하부 보호막, 및 상기 게이트 절연막을 식각하여 상기 브릿지 콘택홀들 및 상기 액티브 개구홀을 형성하는 단계를 포함할 수 있다.
상기 브릿지 패턴은 상기 데이터 라인들 중 서로 이웃한 한 쌍의 데이터 라인들 사이마다 배치될 수 있다.
상기 액티브 개구홀의 크기는 상기 액티브 패턴과 동일하거나, 상기 액티브 패턴보다 크게 형성되거나, 상기 게이트 전극보다 작게 형성될 수 있다.
상기 제2 도전 패턴 그룹을 형성하는 단계에서 상기 소스 전극으로부터 연장된 화소 전극이 동시에 형성될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 상기 메탈 패턴들을 형성하는 단계 이후, 상기 메탈 패턴들에 의해 노출된 상기 액티브 패턴을 덮는 제2 보호막을 형성하는 단계; 상기 제2 보호막 상에 불투명 수지막을 형성하는 단계; 및 상기 불투명 수지막 및 상기 제2 보호막을 식각하여 상기 액티브 패턴에 중첩된 제2 보호막 패턴 및 불투명 수지 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예는 데이터 라인들과 게이트 라인을 포함하는 제1 도전 패턴 그룹을 동일한 물질층으로 동시에 형성하고, 데이터 라인들과 게이트 라인이 중첩되지 않도록 한다. 이로써, 본 발명의 실시 예는 데이터 라인들과 게이트 라인의 중첩부에서 게이트 라인으로 인한 단차 때문에 데이터 라인들이 단선되는 현상을 원천적으로 방지할 수 있다. 이에 따라, 본 발명의 실시 예는 데이터 라인들의 단선 방지를 위해 게이트 라인의 두께를 얇게 제한할 필요가 없으므로 게이트 라인을 충분히 두껍게 형성할 수 있다.
본 발명의 실시 예는 데이터 라인에 연결되는 소스 전극과, 소스 전극에 마주하는 드레인 전극을 액티브 패턴과 별도의 마스크 공정으로 패터닝한다. 이로써, 본 발명의 실시 예는 소스 전극 및 드레인 전극과 액티브 패턴을 하나의 마스크 공정으로 패터닝하는 과정에서 발생하는 언더컷에 의한 공정 조건 제한으로부터 벗어날 수 있다. 그 결과, 본 발명의 실시 예는 소스 전극 및 드레인 전극 사이의 채널 영역을 미세화할 수 있고, 소스 전극 및 드레인 전극의 폭을 충분히 확보할 수 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 평면도이다.
도 2a 내지 도 2c는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 제3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 불투명 수지 패턴 형성 공정을 설명하기 위한 평면도 및 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 설명의 편의를 위해 하기에 설명되는 도면들에서 각 구성 요소들의 일부 영역만을 절취하여 도시하였음을 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 평면도이다. 도 2a 내지 도 2c는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 단면도들이다.
도 1, 도 2a 내지 도 2c를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판(101) 상에 형성된 박막 트랜지스터(TFT) 및 박막 트랜지스터(TFT)에 접속된 화소 전극(141PX), 데이터 라인들(105DL), 게이트 라인(105GL)을 포함할 수 있다. 제1 방향(X)을 따라 연장된 게이트 라인(105GL)의 일단에 외부로부터의 신호를 인가받는 게이트 패드(GP)가 연결된다. 제1 방향(X)에 교차되는 제2 방향(Y)을 따라 배열된 데이터 라인들(105DL) 중 최외곽에 배치된 데이터 라인(105DL)의 일단에 외부로부터 신호를 인가받는 데이터 패드(DP)가 연결된다.
게이트 라인(105GL)은 제1 방향(X)을 따라 연장된다. 도면에 하나의 게이트 라인(105GL)이 도시되어 있으나, 게이트 라인(105GL)은 제1 방향(X)에 교차되는 제2 방향(Y)을 따라 화소 영역을 사이에 두고 이격되어 배치될 수 있다.
데이터 라인들(105DL)은 제1 및 제2 방향(X, Y)을 따라 매트릭스 형태로 배열될 수 있다. 데이터 라인들(105DL) 각각은 제2 방향(Y)을 따라 연장될 수 있다. 제2 방향(Y)을 따라 일렬로 배열된 데이터 라인들(105DL)은 브릿지 패턴(141B)을 통해 전기적으로 연결될 수 있다. 브릿지 패턴(141B)은 제2 방향(Y)을 따라 일렬로 배열된 데이터 라인들(105DL) 중 서로 이웃한 한 쌍의 데이터 라인들 사이마다 배치될 수 있다. 제2 방향(Y)을 따라 배열된 데이터 라인들(105DL)은 게이트 라인(105GL)을 사이에 두고 이격되어 배치된다. 이로써, 데이터 라인들(105DL)은 게이트 라인(105GL)과 중첩되지 않는다. 데이터 라인들(105DL)은 제1 방향(X)을 따라 화소 영역을 사이에 두고 이격되어 배치된다.
게이트 패드(GP)는 게이트 라인(105GL)의 일단으로부터 연장된 제1 게이트 패드부(105GP) 및 제1 게이트 패드부(105GP) 상에 접촉된 제2 게이트 패드부(141GP)를 포함할 수 있다.
데이터 패드(GP)는 제2 방향(Y)을 따라 배열된 데이터 라인들(105DL) 중 최외곽에 배치된 데이터 라인(105DL)의 일단으로부터 연장된 제1 데이터 패드부(105DP) 및 제1 데이터 패드부(105DP) 상에 접촉된 제2 데이터 패드부(141DP)를 포함할 수 있다.
박막 트랜지스터(TFT)는 게이트 전극(105GE), 액티브 패턴(121AP), 소스 전극(141S), 및 드레인 전극(141D)를 포함한다. 액티브 패턴(121AP)과 소스 전극(141S) 사이, 액티브 패턴(121AP)과 드레인 전극(141D) 사이에 메탈 패턴들(129MP)이 적층될 수 있다. 메탈 패턴들(129MP)과 액티브 패턴(121AP) 사이에 오믹 콘택 패턴들(123OP)이 적층될 수 있다.
게이트 전극(105GE)은 게이트 라인(105GL)으로부터 화소 영역을 향해 돌출된다. 액티브 패턴(121AP)은 게이트 전극(105GE)에 중첩되도록 게이트 전극(GE) 상에 배치된다. 소스 전극(141S)은 브릿지 패턴(141B)으로부터 연장되어 액티브 패턴(121AP) 상에 중첩된다. 드레인 전극(141D)은 소스 전극(141S)으로부터 이격되어 소스 전극(141S)에 마주하며 액티브 패턴(121AP) 상에 중첩된다. 액티브 패턴(121AP) 상에 중첩되는 소스 전극(141S)의 형태는 Y자형, I자형 등 다양하게 변경될 수 있다. 액티브 패턴(121AP) 상에 형성되는 드레인 전극(141D)의 형태 또한 다양하게 변경될 수 있다.
메탈 패턴들(129MP)은 소스 전극(141S) 및 드레인 전극(141D)에 비중첩된 액티브 패턴(121AP)을 노출시킨다. 메탈 패턴들(129MP)은 소스 전극(141S) 및 드레인 전극(141D)보다 낮은 저항을 갖는 도전물로 형성되어 소스 전극(141S) 및 드레인 전극(141D)의 저항을 낮출 수 있다.
오믹 콘택 패턴들(123OP)은 메탈 패턴들(129MP)과 동일한 형태로 형성되며, 소스 전극(141S) 및 드레인 전극(141D)에 비중첩된 액티브 패턴(121AP)을 노출시킨다.
화소 전극(141PX)은 드레인 전극(141D)으로부터 화소 영역으로 연장될 수 있다. 화소 전극(141PX)은 액정표시장치의 화소 전극 또는 유기전계발광 표시장치의 화소 전극일 수 있다.
상기에서, 게이트 라인(105G), 게이트 전극(105GE), 제1 게이트 패드부(105GP), 데이터 라인들(105DL), 제1 데이터 패드부(105DP)는 제1 도전막을 하나의 마스크 공정으로 패터닝하여 형성된 제1 도전 패턴 그룹을 구성할 수 있다. 화소 전극(141PX), 브릿지 패턴(141B), 제2 게이트 패드부(141GP), 제2 데이터 패드부(141DP), 소스 전극(141S), 및 드레인 전극(141D)은 제2 도전막을 하나의 마스크 공정으로 패터닝하여 형성된 제2 도전 패턴 그룹을 구성할 수 있다. 동일한 도전 패턴 그룹을 구성하는 구성요소들은 동일한 층상 구조(layer structure)를 갖는다.
이하, 상술한 구성 요소들의 단면 구조에 대해 보다 구체적으로 설명한다.
상술한 구성 요소들은 기판(101) 상에 형성된다. 기판(101)은 절연 기판으로서, 투명한 유리 또는 플라스틱 등의 재질로 형성될 수 있다.
제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 버퍼층(103)을 사이에 두고 기판(101) 상에 형성될 수 있다. 버퍼층(103)은 실리콘 산화막, 실리콘 질화막 등으로 형성될 수 있으며, 경우에 따라 형성되지 않을 수 있다. 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 알루미늄, 구리, 은, 몰리브덴, 크롬, 텅스텐 등의 다양한 금속으로 형성될 수 있다. 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 상술한 금속 중 어느 하나를 포함하는 단일층으로 형성되거나, 상술한 금속의 합금으로 형성된 단일층으로 형성될 수 있다. 이외에도 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 이중층 이상으로 형성될 수 있다. 예를 들어, 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 베리어 메탈인 티타늄(Ti)과 저저항 메탈인 구리(Cu)의 적층 구조로 형성될 수 있다. 베리어 메탈은 저저항 메탈의 상부에 적층되거나, 저저항 메탈의 하부에 적층되거나, 저저항 메탈의 상부 및 하부에 적층될 수 있다.
제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 기판(101) 상에 형성되며, 게이트 패드홀(H_GP), 데이터 패드홀(H_DP), 및 브릿지 콘택홀(H_BC)에 의해 관통되는 게이트 절연막(111)으로 덮일 수 있다. 게이트 절연막(111)은 실리콘 질화막 및 실리콘 산화막 중 적어도 어느 하나를 포함하여, 단일층 또는 이중층 구조로 형성될 수 있다.
게이트 절연막(111)은 게이트 패드홀(H_GP), 데이터 패드홀(H_DP), 브릿지 콘택홀(H_BC), 및 액티브 개구홀(H_A)에 의해 관통되는 적어도 한층의 제1 보호막(131, 133)으로 덮일 수 있다. 제1 보호막은 실리콘 질화막 및 실리콘 산화막 중 적어도 어느 한층을 포함하는 하부 보호막(131)과 하부 보호막(131) 상에 적층되며 표면이 평탄한 유기막을 포함하는 상부 보호막(133)을 포함할 수 있다.
게이트 패드홀(H_GP)은 제1 보호막(131, 133) 및 게이트 절연막(111)을 관통하여 제1 게이트 패드부(105GP)를 노출시킬 수 있다. 데이터 패드홀(H_DP)은 제1 보호막(131, 133) 및 게이트 절연막(111)을 관통하여 제1 데이터 패드부(105DP)를 노출시킬 수 있다.
브릿지 콘택홀(H_BC)은 제1 보호막(131, 133) 및 게이트 절연막(111)을 관통하여 게이트 라인(105GL)에 인접한 데이터 라인들(105DL) 각각의 끝단을 노출시킬 수 있다. 브릿지 콘택홀(H_BC)은 브릿지 패턴(141B)과 데이터 라인들(105DL)의 콘택 마진 확보를 위해 데이터 라인들(105DL) 각각의 폭보다 넓은 폭으로 형성될 수 있다.
액티브 개구홀(H_A)은 액티브 패턴(121AP)과 동일한 크기로 형성되거나 액티브 패턴(121AP)보다 큰 크기로 형성될 수 있다. 이로써, 액티브 개구홀(H_A)은 액티브 패턴(121AP)의 전체를 노출시킬 수 있다. 이러한 구조에 따르면, 액티브 개구홀(H_A)의 폭은 액티브 패턴(121AP)의 폭(WA)과 같거나 크게 형성될 수 있다. 또한, 액티브 개구홀(H_A) 및 액티브 패턴(121AP)은 게이트 전극(105GE)보다 작게 형성될 수 있다. 액티브 개구홀(H_A)을 통해 노출된 액티브 패턴(121AP)은 게이트 절연막(111)을 사이에 두고 게이트 전극(105GE) 상에 배치될 수 있다. 이러한 구조에 따르면, 게이트 절연막(111)은 액티브 패턴(121AP)과 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP) 사이에 배치될 수 있다. 액티브 패턴(121AP)은 반도체막으로 형성될 수 있다. 예를 들어, 액티브 패턴(121AP)은 비정질 실리콘으로 형성될 수 있다.
오믹 콘택 패턴들(123OP)은 액티브 패턴(121AP)에 접촉된다. 오믹 콘택 패턴들(123OP)은 불순물이 도핑된 반도체막으로 형성될 수 있다. 예를 들어, 액티브 패턴(121AP)은 n형 불순물이 도핑된 비정질 실리콘으로 형성될 수 있다.
메탈 패턴들(129MP)은 오믹 콘택 패턴들(123OP)에 접촉될 수 있다. 메탈 패턴들(129MP)은 저저항 메탈막으로 형성될 수 있다. 예를 들어, 메탈 패턴들(129MP) 각각은 저저항 메탈막(125)과 베리어 메탈막(127)이 적층된 구조로 형성될 수 있다. 저저항 메탈막(125)은 구리(Cu)를 포함할 수 있다. 베리어 메탈막(127)은 티타늄(Ti)을 포함할 수 있다. 본 발명의 실시 예에 따른 메탈 패턴들(129MP)은 상술한 Cu 및 Ti의 적층 구조 외에도 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)보다 낮은 저항을 갖는 다양한 금속으로 형성될 수 있다. 또한 베리어 메탈막(127)은 저저항 메탈막(125) 하부에 더 적층될 수 있다.
제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)은 게이트 패드홀(H_GP), 데이터 패드홀(H_DP), 브릿지 콘택홀(H_BC), 및 액티브 개구홀(H_A)을 포함하는 제1 보호막(131, 133) 상에 형성된다. 이러한 구조에 따르면, 제1 보호막(131, 133)은 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)과 게이트 절연막(111) 사이에 배치될 수 있다.
제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)은 투명 도전막으로 형성될 수 있다. 예를 들어, 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)은 IZO(indium zinc oxide), ITO(indium tin oxide), GIZO(gallium indium zinc oxide), GZO(gallium doped zinc oxide) 등의 투명 전도성 산화물(TCO; Transparent conductive oxide)을 포함할 수 있다.
브릿지 패턴(141B)은 브릿지 콘택홀(H_BC)을 채우며 데이터 라인들(105DL)에 접촉될 수 있다. 이러한 브릿지 패턴(141B)을 통해 제2 방향(Y)을 따라 배열된 데이터 라인들(105DL)이 연결되어 데이터 패드부(DP)로부터의 신호를 전달할 수 있다. 브릿지 패턴(141B)의 양단은 다른 영역에 비해 상대적으로 넓은 폭으로 형성될 수 있다. 브릿지 패턴(141B)의 양단은 브릿지 콘택홀(H_BC)보다 큰 크기로 형성될 수 있다.
제2 게이트 패드부(141GP)는 게이트 패드홀(H_GP)보다 큰 크기로 형성될 수 있다. 제2 게이트 패드부(141GP)는 게이트 패드홀(H_GP)을 통해 제1 게이트 패드부(105GP)에 접촉될 수 있다. 제2 게이트 패드부(141GP)는 투명 전도성 산화물로 형성되어 제1 게이트 패드부(105GP)를 보호할 수 있다.
제2 데이터 패드부(141DP)는 데이터 패드홀(H_DP)보다 큰 크기로 형성될 수 있다. 제2 데이터 패드부(141DP)는 데이터 패드홀(H_DP)을 통해 제1 데이터 패드부(105DP)에 접촉될 수 있다. 제2 데이터 패드부(141DP)는 투명 전도성 산화물로 형성되어 제1 데이터 패드부(105DP)를 보호할 수 있다.
액티브 개구홀(H_A), 소스 전극(141S), 드레인 전극(141D)에 의해 노출된 액티브 패턴(121AP)은 제2 보호막 패턴(151)으로 덮일 수 있다. 제2 보호막 패턴(151)은 실리콘 질화막 및 실리콘 산화막 중 적어도 어느 하나를 포함할 수 있다. 제2 보호막 패턴(151)은 액티브 패턴(121AP)에 중첩된 소스 전극(141S) 및 드레인 전극(141D)의 일부를 덮을 수 있다.
제2 보호막 패턴(151) 상에 액티브 패턴(121AP)에 중첩된 불투명 수지 패턴(153)이 더 형성될 수 있다. 불투명 수지 패턴(153)은 액티브 패턴(121AP)에 중첩된 아일랜드 타입의 패턴으로서 화소 영역 및 화소 전극(141PX)을 노출시킬 수 있다. 불투명 수지 패턴(153)은 광을 차단하는 블랙 매트릭스 역할을 하거나, 일정 두께로 형성되어 표시 장치의 상/하부 기판 사이의 간격을 유지하는 컬럼 스페이서 역할을 할 수 있다. 제2 보호막 패턴(151)은 불투명 수지 패턴(153)과 동일한 패턴으로 형성될 수 있다. 이로써, 제2 보호막 패턴(151)에 의해 게이트 패드(GP) 및 데이터 패드(DP)가 노출될 수 있다.
상술한 본 발명의 실시 예에 따르면, 데이터 라인들(105DL)은 게이트 라인(105GL)과 중첩되지 않는다. 본 발명의 실시 예와 다르게, 데이터 라인들(105DL)과 게이트 라인(105GL)이 중첩되는 경우, 어느 하나의 라인이 다른 하나의 라인에 의해 형성된 단차를 따라 형성되므로 상부에 배치된 라인의 두께에 변화가 생길 수 있다. 이하, 데이터 라인들(105DL)이 게이트 라인(105GL)의 상부층에 배치되어 게이트 라인(105GL)에 중첩되는 경우를 예로 들어 설명한다. 이 경우, 게이트 라인(105GL)에 중첩된 데이터 라인(105DL)의 일부 영역은 게이트 라인(105GL)에 의한 단차 때문에 다른 영역에 비해 얇은 두께로 형성되거나, 단선될 수 있다. 본 발명의 실시 예는 데이터 라인들(105DL)을 게이트 라인(105GL)과 중첩되지 않도록 하여 게이트 라인(105GL)의 단차로 인한 데이터 라인들(105DL)의 단선을 원천적으로 차단할 수 있다.
또한, 본 발명의 실시 예는 데이터 라인들(105DL)을 브릿지 패턴(141B)을 통해 전기적으로 연결하므로 데이터 패드(DP)로부터의 신호를 데이터 라인들(105DL)에 전송할 수 있다. 브릿지 패턴(141B)은 표면이 평탄한 제1 보호막(133) 상에 배치되므로 게이트 라인(105GL)에 중첩되더라도 게이트 라인(105GL)의 단차로 인해 단선되지 않는다.
본 발명의 실시 예는 단선 문제 때문에 게이트 라인(105GL)의 두께를 얇게 형성할 필요가 없으므로 게이트 라인(105GL)의 두께를 충분히 두껍게 형성할 수 있다.
본 발명의 실시 예에 따르면, 액티브 패턴(121AP)은 데이터 라인들(105DL)에 중첩되지 않는다. 본 발명의 실시 예와 다르게, 액티브 패턴(121AP)이 데이터 라인들(105DL) 하부에 중첩되는 경우, 식각 공정의 특성상 데이터 라인들(105DL) 양측으로 액티브 패턴(121AP)이 돌출될 수 있다. 액티브 패턴(121AP)이 데이터 라인들(105DL) 양측으로 돌출되면, 표시장치의 개구율을 저하되므로 개구율 확보를 위해 데이터 라인들(105DL)의 두께를 두껍게 형성하는데 제한이 따를 수 있다. 본 발명의 실시 예에 따르면, 액티브 패턴(121AP)이 데이터 라인들(105DL) 하부에 중첩되지 않으므로 표시장치의 개구율을 향상시킬 수 있고, 데이터 라인들(105DL)의 두께를 충분히 두껍게 형성할 수 있다.
본 발명의 실시 예에 따르면, 데이터 라인들(105DL)과 게이트 라인(105GL)이 동시에 패터닝될 수 있으므로 박막 트랜지스터 어레이 기판의 제조 공정을 단순화할 수 있다. 본 발명의 실시 예에 따르면, 브릿지 패턴(141B), 소스 전극(141S) 및 드레인 전극(141D)을 화소 전극(141PX)과 동시에 패터닝 할 수 있으므로 박막 트랜지스터 어레이 기판의 제조 공정을 단순화할 수 있다.
이하, 도 3a 내지 도 7b를 참조하여, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명한다. 하기에서 설명되는 단면도들은 평면도들에 도시된 선 "Ⅳ-Ⅳ'"를 따라 절취하여 나타낸 것이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 제1 마스크 공정으로 기판(101) 상에 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)을 형성한다. 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)과 기판(101) 사이에 버퍼층(103)이 더 형성될 수 있으며, 버퍼층(103)은 경우에 따라 생략될 수 있다. 이하, 제1 마스크 공정에 대해 보다 구체적으로 설명한다.
제1 마스크 공정을 위해, 먼저, 기판(101) 상에 제1 도전막을 형성한다. 제1 도전막은 단일층 또는 이중층 이상의 다중층 구조로 형성될 수 있다. 제1 도전막을 형성하기 전, 기판(101) 상에 버퍼층(103)이 형성될 수 있다. 제1 도전막은 다양한 금속으로 형성될 수 있으며, 예를 들어, 제1 도전막은 티타늄(Ti)을 포함하는 베리어 메탈층과 구리(Cu)를 포함하는 저저항 메탈층의 적층 구조로 형성될 수 있다. 베리어 메탈층은 저저항 메탈층의 상부에 적층되거나, 저저항 메탈층의 하부에 적층되거나, 저저항 메탈층의 상부 및 하부에 적층될 수 있다.
이어서, 제1 도전막 상에 제1 마스크 패턴(미도시)을 형성한다. 제1 마스크 패턴은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴으로 형성될 수 있다. 이 후, 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 도전막을 식각하여 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)을 형성한다. 이 때, 버퍼층(103)이 식각될 수 있다. 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)은 도 1 내지 도 2c에서 상술한 바와 같이 게이트 라인(105G), 게이트 전극(105GE), 제1 게이트 패드부(105GP), 데이터 라인들(105DL), 및 제1 데이터 패드부(10DP)를 포함할 수 있다. 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)을 형성한 후, 제1 마스크 패턴을 제거한다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 제2 마스크 공정을 수행하기 전, 제1 도전 패턴 그룹(105G, 105GE, 105GP, 105DL, 105DP)을 덮는 게이트 절연막(111)이 기판(101) 상에 형성된다.
이어서, 게이트 절연막(111) 상에 제2 마스크 공정으로 반도체 패턴(SP) 및 예비 메탈 패턴(preliminary metal pattern; 129M)이 적층된 적층 구조(MS)를 게이트 전극(105GE)에 중첩되도록 형성한다. 이하, 제2 마스크 공정에 대해 보다 구체적으로 설명한다.
제2 마스크 공정을 위해, 먼저, 게이트 절연막(111) 상에 제1 반도체막, 제2 반도체막 및 메탈막을 순차로 적층한다. 제1 반도체막은 비정질 실리콘막을 포함할 수 있다. 제2 반도체막은 불순물이 도핑된 도프트막(doped layer) 일 수 있다. 예를 들어, 제2 반도체막은 n형 불순물이 도핑된 비정질 실리콘막을 포함할 수 있다. 제1 및 제2 반도체막은 비정질 실리콘막 증착 후, 비정질 실리콘막 표면에 n형 불순물을 주입함으로써 서로 다른 층으로 구분될 수 있다. 메탈막은 단일층 또는 이중층 이상의 다중층 구조로 형성될 수 있다. 메탈막은 투명 도전막에 비해 저항이 낮은 물질로 형성될 수 있으며, 예를 들어, 구리(Cu)을 포함하는 저저항 메탈층(125)과 저저항 메탈층(125) 상에 적층되며 티타늄(Ti)를 포함하는 베리어 메탈층(127)으로 이루어진 이중층 구조로 형성될 수 있다. 이외에도 베리어 메탈층(127)은 저저항 메탈층(125) 하부에 더 적층될 수 있다.
이어서, 메탈막 상에 제2 마스크 패턴(201PR)을 형성한다. 제2 마스크 패턴(201PR)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴으로 형성될 수 있다. 이 후, 제2 마스크 패턴(PR)을 식각 베리어로 이용한 식각 공정으로 메탈막을 식각하여 예비 메탈 패턴(129M)을 형성한다. 메탈막은 습식 식각 공정으로 식각될 수 있다. 예를 들어, 메탈막이 구리(Cu)를 포함하는 저저항 메탈층(125)과 티타늄(Ti)을 포함하는 베리어 메탈층(127)의 적층 구조로 형성된 경우, 메탈막 식각을 위해 과황산암모늄(APS: Ammonium peroxodisulfate), 질산, 5-아미노 테트라졸(ATZ: 5-Aminotetrazol) 등의 식각물질이 이용될 수 있다. 이 때, 습식 식각 공정의 등방성 식각 특성으로 인하여, 제2 마스크 패턴(201PR)보다 습식 식각 공정으로 패터닝된 예비 메탈 패턴(129M)이 작은 크기로 형성될 수 있다.
이 후, 제2 마스크 패턴(201PR)을 식각 베리어로 이용한 식각 공정으로 반도체막을 식각하여 반도체 패턴(SP)을 형성한다. 반도체 패턴(SP)은 제1 반도체막으로 이루어진 액티브 패턴(121AP) 및 제2 반도체막으로 이루어진 예비 오믹 콘택 패턴(preliminary ohmic contact pattern: 123O)을 포함할 수 있다. 반도체 패턴(SP)은 건식 식각 공정으로 식각되어 예비 메탈 패턴(129M)보다 큰 크기로 형성될 수 있다. 이로써, 반도체 패턴(SP)의 예비 오믹 콘택 패턴(123O) 및 액티브 패턴(121AP)의 상면 가장자리는 예비 메탈 패턴(129M)에 의해 노출될 수 있다.
예비 메탈 패턴(129M) 및 반도체 패턴(SP)을 포함하는 적층구조(MS) 형성 후, 제2 마스크 패턴(201PR)을 제거한다.
상술한 바와 같이, 액티브 패턴(121AP)을 포함하는 반도체 패턴(SP)은 데이터 라인들(105DL)과 별도로 패터닝되며, 데이터 라인들(105DL)을 포함하는 제1 도전 패턴 그룹 상부에 배치된다. 본 발명의 실시 예와 다르게, 액티브 패턴(121AP)을 데이터 라인들(105DL) 하부에 배치하고, 액티브 패턴(121AP)과 데이터 라인들(105DL)을 동일한 마스크 공정으로 패터닝하는 경우, 데이터 라인들(105DL) 양측으로 액티브 패턴(121AP)이 돌출될 수 있다. 이 경우, 데이터 라인들(105DL) 양측으로 돌출된 액티브 패턴(121AP)이 표시장치의 개구율을 저하시킬 수 있다. 개구율 저하를 방지하기 위해 데이터 라인들(105DL)의 두께를 얇게 형성할 수 있다. 이 경우, 데이터 라인들(105DL)의 전기적 특성을 확보하기 어렵고, 데이터 라인들(105DL)이 단선될 수 있다. 본 발명의 실시 예는 액티브 패턴(121AP)이 데이터 라인들(105DL) 하부에 중첩되지 않도록 공정을 진행하여, 데이터 라인들(105DL)의 두께를 충분히 확보할 수 있고, 액티브 패턴(121AP)으로 인한 개구율 저하를 방지할 수 있다.
또한, 본 발명의 실시 예는 데이터 라인들(105DL)을 액티브 패턴(121AP)과 다른 마스크 공정으로 형성하되, 데이터 라인들(105DL)을 게이트 라인(105GL)과 동일한 마스크 공정으로 형성하므로 박막 트랜지스터 어레이 기판의 제조 공정을 단순화할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 제3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 5a 및 도 5b를 참조하면, 적층 구조(MS)를 덮는 제1 보호막(131, 133)을 게이트 절연막(111) 상에 형성한다. 제1 보호막은 실리콘 질화막 및 실리콘 산화막 중 적어도 어느 하나를 포함하는 하부 보호막(131) 및 하부 보호막(131) 상에 형성되며 표면이 평탄한 유기막으로 형성된 상부 보호막(133)을 포함할 수 있다.
이어서, 제1 보호막(131, 133) 상에 제3 마스크 패턴(203PR)을 형성한다. 제3 마스크 패턴(203PR)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴으로 형성될 수 있다. 제3 마스크 패턴(203PR)은 하프-톤(half-tone) 노광 마스크를 이용한 노광 공정 및 현상 공정을 통해 형성될 수 있다. 제3 마스크 패턴(203PR)은 개구부들(OP), 제1 두께(D1)의 제1 영역(A1), 및 제1 두께(D1)보다 두꺼운 제2 두께(D2)의 제2 영역(A2)을 포함하도록 형성될 수 있다. 제3 마스크 패턴(203PR)의 개구부들(OP)은 게이트 라인(105GL)에 인접한 데이터 라인들(103DL)의 끝단, 제1 게이트 패드부(105GP), 및 제1 데이터 패드부(105DP)를 노출할 수 있다. 제1 영역(A1)은 적층 구조(MS)와 동일한 크기 또는 적층 구조(MS)보다 큰 크기로 형성되어 적층 구조(MS)의 상면 전면에 중첩될 수 있다.
상술한 제3 마스크 패턴(203PR)을 식각 베리어로 이용한 식각 공정으로 제1 보호막(131, 133)을 식각할 수 있다. 이 때, 제1 보호막(131, 133)의 일부가 식각될 수 있다. 예를 들어, 제1 보호막(131, 133)의 상부 보호막(133)이 식각되어 하부 보호막(131)이 노출될 수 있다.
도 5a 및 도 5c를 참조하면, 도 5b에서 상술한 제3 마스크 패턴(203PR)의 두께를 줄인다. 이 때, 제3 마스크 패턴(203PR)의 두께를 도 5b에 도시된 제1 영역(A1)의 제1 두께(D1)만큼 줄일 수 있다. 이로써, 도 5a에 도시된 제1 영역(A1)이 제거되고, 제2 영역(A2)은 제2 두께(도 5b의 D2)보다 얇은 제3 두께(D3)로 잔류될 수 있다. 잔류된 제2 영역(A2)에 의해 적층 구조(MS)가 노출될 수 있다.
이 후, 잔류된 제2 영역(A2)을 식각 베리어로 이용한 식각 공정으로 제1 보호막의 하부 보호막(131) 및 게이트 절연막(111)을 식각하여 액티브 홀(H_A), 브릿지 콘택홀(H_B), 게이트 패드홀(H_GP), 및 데이터 패드홀(H_DP)을 형성한다. 액티브 홀(H_A)은 적층 구조(MS)의 전 영역을 노출하도록 반도체 패턴(SP)과 동일하거나, 반도체 패턴(SP)보다 크게 형성될 수 있다. 브릿지 콘택홀(H_BC)은 게이트 라인(105GL)에 인접한 데이터 라인들(105DL)의 끝단을 노출할 수 있다. 게이트 패드홀(H_GP)은 제1 게이트 패드부(105GP)를 노출할 수 있다. 데이터 패드홀(H_DP)은 제1 데이터 패드부(105DP)를 노출할 수 있다.
액티브 홀(H_A), 브릿지 콘택홀(H_B), 게이트 패드홀(H_GP), 및 데이터 패드홀(H_DP)을 형성한 후, 잔류된 제2 영역(A2)을 제거한다.
상술한 제3 마스크 공정 시 실시되는 식각 공정 동안, 반도체 패턴(SP)은 예비 메탈 패턴(129M)에 의해 보호될 수 있다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제4 마스크 공정으로 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D), 메탈 패턴들(129MP) 및 오믹 콘택 패턴들(129OP)을 형성한다. 이하, 제4 마스크 공정에 대해 보다 구체적으로 설명한다.
제4 마스크 공정을 위해, 먼저, 액티브 홀(H_A), 브릿지 콘택홀(H_B), 게이트 패드홀(H_GP), 및 데이터 패드홀(H_DP)을 포함하는 제1 보호막(131, 133) 상에 제2 도전막을 형성한다. 제2 도전막은 투명 도전막일 수 있다. 예를 들어, 제2 도전막은 IZO(indium zinc oxide), ITO(indium tin oxide), GIZO(gallium indium zinc oxide), GZO(gallium doped zinc oxide) 등의 투명 전도성 산화물(TCO; Transparent conductive oxide)을 포함할 수 있다.
이어서, 제2 도전막 상에 제4 마스크 패턴(미도시)을 형성한다. 제4 마스크 패턴은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴으로 형성될 수 있다. 이 후, 제4 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제2 도전막을 식각하여 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)을 형성한다. 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)은 도 1 내지 도 2c에서 상술한 바와 같이 화소 전극(141PX), 브릿지 패턴(141B), 제2 게이트 패드부(141GP), 제2 데이터 패드부(141DP), 소스 전극(141S), 및 드레인 전극(141D)을 포함할 수 있다.
이 후, 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D)에 의해 노출된 예비 메탈 패턴(도 5a 내지 도 5c의 129M) 및 예비 오믹 콘택 패턴(도 4a 및 도 4b의 123O)을 식각하여 메탈 패턴들(129MP) 및 오믹 콘택 패턴들(129OP)을 형성한다. 메탈 패턴들(129MP) 및 오믹 콘택 패턴들(129OP)은 소스 전극(141S) 및 드레인 전극(141D)에 비중첩된 액티브 패턴(121AP)을 노출시키며 형성된다. 또한, 소스 전극(141S) 하부에 중첩된 메탈 패턴(129MP) 및 오믹 콘택 패턴(129OP)과 드레인 전극(141D) 하부에 중첩된 메탈 패턴(129MP) 및 오믹 콘택 패턴(129OP)은 서로 이격되게 형성된다. 이로써, 액티브 패턴(121AP)에 채널 영역이 정의될 수 있다.
본 발명의 실시 예는 액티브 개구홀(H_A)의 크기를 액티브 패턴(121AP)과 동일하거나, 크게 형성한다. 이로써, 본 발명의 실시 예는 액티브 패턴(121AP) 상면 가장자리에 형성된 예비 오믹 콘택 패턴(도 4a 및 도 4b의 123O)의 일부 영역을 제4 마스크 공정을 이용하여 제거할 수 있다. 그 결과, 본 발명의 실시 예는 소스 전극(141S)에 중첩되는 오믹 콘택 패턴과 드레인 전극(141D) 전극에 중첩되는 오믹 콘택 패턴을 서로 분리할 수 있다.
제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D), 메탈 패턴들(129MP) 및 오믹 콘택 패턴들(129OP)을 형성한 후, 제4 마스크 패턴을 제거한다.
본 발명의 실시 예는 브릿지 패턴(141B), 소스 전극(141S), 및 드레인 전극(141D)을 화소 전극(141PX)과 동시에 형성하므로 박막 트랜지스터 어레이 기판의 제조 공정을 단순화할 수 있다.
본 발명의 실시 예는 소스 전극(141S) 및 드레인 전극(141D)을 투명 도전막보다 저항이 낮은 메탈 패턴들(129MP)에 접촉시켜서 소스 전극(141S) 및 드레인 전극(141D)의 저항을 확보할 수 있다.
본 발명의 실시 예는 소스 전극(141S) 및 드레인 전극(141D)을 액티브 패턴(121AP)과 별도로 패터닝하므로 소스 전극(141S)과 드레인 전극(141D) 사이의 채널 영역 길이를 미세하게 형성할 수 있다. 본 발명의 실시 예와 다르게, 액티브 패턴(121AP)을 소스 전극(141S) 및 드레인 전극(141D)과 동일한 마스크 공정으로 패터닝할 수 있다. 이 경우, 소스 전극(141S) 및 드레인 전극(141D)을 식각한 후 액티브 패턴(121AP)을 식각하는 동안, 소스 전극(141S)과 드레인 전극(141D)이 식각되어 소스 전극(141S)과 드레인 전극(141D) 사이의 간격이 넓어져 채널 영역의 길이가 증가하고 소스 전극(141S) 및 드레인 전극(141D)의 폭을 확보하기 어렵다. 본 발명의 실시 예는 액티브 패턴(121AP)의 패터닝 공정과, 소스 전극(141S) 및 드레인 전극(141D)의 패터닝 공정을 분리하여 채널 영역의 길이를 미세하게 형성할 수 있고, 소스 전극(141S) 및 드레인 전극(141D)의 폭을 충분히 확보할 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 불투명 수지 패턴 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 액티브 개구홀(H_A)을 통해 노출된 액티브 패턴(121AP)을 보호하기 위해, 제2 도전 패턴 그룹(141PX, 141B, 141GP, 141DP, 141S, 141D) 및 액티브 개구홀(H_A)을 통해 노출된 액티브 패턴(121AP)을 덮도록 제1 보호막(131, 133) 상에 제2 보호막을 형성한다. 이 후, 제2 보호막 상에 불투명 수지막을 형성한다. 이어서, 제5 마스크 패턴(미도시)을 불투명 수지막 상에 형성할 수 있다. 제5 마스크 패턴은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다.
이 후, 제5 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 불투명 수지막 및 제2 보호막을 식각하여 불투명 수지 패턴(153) 및 제2 보호막 패턴(151)을 형성한다. 이어서, 제5 마스크 패턴을 제거한다.
불투명 수지 패턴(153)은 도 1 내지 도 2c에서 상술한 바와 같이 블랙 매트릭스 역할을 하거나 컬럼 스페이서 역할을 할 수 있다. 이러한 불투명 수지 패턴(153)을 패터닝하는 공정을 이용하여 액티브 패턴(121AP)을 보호하는 제2 보호막 패턴(151)을 형성하므로 본 발명의 실시 예는 박막 트랜지스터 어레이 기판의 제조 공정을 단순화할 수 있다. 제2 보호막 패턴(151)은 불투명 수지 패턴(153)과 동일한 패턴으로 형성되며, 게이트 패드(GP) 및 데이터 패드(DP)를 노출시킬 수 있다. 제2 보호막 패턴(151) 및 불투명 수지 패턴(153)의 크기는 액티브 패턴(121AP)을 보호할 수 있도록 액티브 개구홀(H_A)의 크기 이상으로 형성되되, 개구율 저하를 방지할 수 있도록 게이트 전극(105GE)의 크기 이하로 형성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
105G: 게이트 라인 105GE: 게이트 전극
105GP: 제1 게이트 패드부 105DL: 데이터 라인
105DP: 제1 데이터 패드부 141PX: 화소 전극
141B: 브릿지 패턴 141GP: 제2 게이트 패드부
141DP: 제2 데이터 패드부 141S: 소스 전극
141D: 드레인 전극 111: 게이트 절연막
H_GP: 게이트 패드홀 H_DP: 데이터 패드홀
H_BC: 브릿지 콘택홀 H_A: 액티브 개구홀
131: 제1 보호막의 하부 보호막 133: 제1 보호막의 상부 보호막
123OP: 오믹 콘택 패턴 129MP: 메탈 패턴
151: 제2 보호막 패턴 121AP: 액티브 패턴
153: 불투명 수지 패턴

Claims (20)

  1. 제1 방향을 따라 연장된 게이트 라인, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되며 상기 게이트 라인을 사이에 두고 상기 제2 방향을 따라 이격되어 배치된 데이터 라인들, 및 상기 게이트 라인으로부터 돌출된 게이트 전극을 포함하며, 상기 게이트 라인, 상기 데이터 라인들, 및 상기 게이트 전극이 동일한 층으로 배치되는 제1 도전 패턴 그룹;
    상기 게이트 전극에 중첩되도록 상기 게이트 전극 상에 배치된 액티브 패턴;
    상기 데이터 라인들을 연결하는 브릿지 패턴, 상기 브릿지 패턴으로부터 상기 액티브 패턴 상부로 연장된 소스 전극, 상기 소스 전극으로부터 이격되고 상기 소스 전극에 마주하며 상기 액티브 패턴 상에 형성된 드레인 전극, 및 상기 드레인 전극으로부터 연장된 화소 전극을 포함하며, 상기 브릿지 패턴, 상기 소스 전극, 상기 드레인 전극, 및 상기 화소 전극이 동일한 층으로 배치되는 제2 도전 패턴 그룹; 및
    상기 액티브 패턴과 상기 소스 전극 사이 및 상기 액티브 패턴과 상기 드레인 전극 사이에 각각 적층된 메탈 패턴들을 포함하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 메탈 패턴들과 상기 액티브 패턴 사이에 적층된 오믹 콘택 패턴들을 더 포함하는 박막 트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 메탈 패턴들과 상기 오믹 콘택 패턴들은 상기 소스 전극 및 상기 드레인 전극에 비중첩된 상기 액티브 패턴의 영역을 노출시키는 박막 트랜지스터 어레이 기판.
  4. 제 2 항에 있어서,
    상기 오믹 콘택 패턴들은 불순물이 도핑된 반도체막을 포함하는 박막 트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 제1 도전 패턴 그룹과 상기 액티브 패턴 사이에 배치되어 상기 제1 도전 패턴 그룹을 덮고, 상기 데이터 라인들을 노출하는 브릿지 콘택홀들에 의해 관통되는 게이트 절연막;
    상기 게이트 절연막과 상기 제2 도전 패턴 그룹 사이에 배치되고, 상기 액티브 패턴을 노출하는 액티브 개구홀과 및 상기 브릿지 콘택홀들에 의해 관통되며 표면이 평탄한 제1 보호막;
    상기 액티브 패턴을 덮는 제2 보호막 패턴; 및
    상기 제2 보호막 패턴 상에 형성된 불투명 수지 패턴을 더 포함하는 박막 트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 브릿지 패턴은 상기 데이터 라인들 중 서로 이웃한 한 쌍의 데이터 라인들 사이마다 배치되고, 상기 브릿지 콘택홀들을 채우는 박막 트랜지스터 어레이 기판.
  7. 제 5 항에 있어서,
    상기 액티브 개구홀의 크기는 상기 액티브 패턴과 동일하거나, 상기 액티브 패턴보다 크게 형성된 박막 트랜지스터 어레이 기판.
  8. 제 5 항에 있어서,
    상기 제2 보호막 패턴 및 상기 불투명 수지 패턴의 크기는 상기 액티브 개구홀의 크기 이상 상기 게이트 전극의 크기 이하의 범위로 형성된 박막 트랜지스터 어레이 기판.
  9. 제 1 항에 있어서,
    상기 제1 도전 패턴 그룹은 상기 게이트 라인의 일단으로부터 연장된 제1 게이트 패드부 및 상기 데이터 라인들 중 최외각 데이터 라인의 일단으로부터 연장된 제1 데이터 패드부를 더 포함하고,
    상기 제2 도전 패턴 그룹은 상기 제1 게이트 패드부에 접속된 제2 게이트 패드부 및 상기 제1 데이터 패드부에 접속된 제2 데이터 패드부를 더 포함하는 박막 트랜지스터 어레이 기판.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제2 도전 패턴 그룹은 투명 도전막으로 형성된 박막 트랜지스터 어레이 기판.
  12. 제 1 항에 있어서,
    상기 메탈 패턴들은 상기 제2 도전 패턴 그룹보다 저항이 낮은 도전물을 포함하는 박막 트랜지스터 어레이 기판.
  13. 제1 방향을 따라 연장된 게이트 라인, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되며 상기 게이트 라인을 사이에 두고 상기 제2 방향을 따라 이격되어 배치된 데이터 라인들, 및 상기 게이트 라인으로부터 돌출된 게이트 전극을 포함하며, 상기 게이트 라인, 상기 데이터 라인들, 및 상기 게이트 전극이 동일한 층으로 배치되는 제1 도전 패턴 그룹을 형성하는 단계;
    상기 제1 도전 패턴 그룹을 덮는 게이트 절연막을 형성하는 단계;
    액티브 패턴 및 상기 액티브 패턴 상에 배치된 예비 메탈 패턴(preliminary metal pattern)을 포함하는 적층 구조를, 상기 게이트 전극에 중첩되도록 상기 게이트 절연막 상에 형성하는 단계;
    상기 적층 구조를 노출하는 액티브 개구홀 및 상기 게이트 절연막까지 연장되어 상기 데이터 라인들을 노출하는 브릿지 콘택홀들을 포함하는 제1 보호막을 형성하는 단계;
    상기 브릿지 콘택홀들을 채우며 상기 데이터 라인들을 연결하는 브릿지 패턴, 상기 브릿지 패턴으로부터 상기 적층 구조 상부로 연장된 소스 전극 및 상기 소스 전극으로부터 이격되고 상기 소스 전극에 마주하며 상기 적층 구조 상에 배치된 드레인 전극, 및 상기 드레인 전극으로부터 연장된 화소 전극을 포함하며, 상기 브릿지 패턴, 상기 소스 전극, 상기 드레인 전극, 및 상기 화소 전극이 동일한 층으로 배치되는 제2 도전 패턴 그룹을 형성하는 단계; 및
    상기 제2 도전 패턴 그룹에 의해 노출된 상기 예비 메탈 패턴을 식각하여 상기 액티브 패턴을 노출하는 메탈 패턴들을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 적층 구조는 상기 액티브 패턴과 상기 예비 메탈 패턴 사이에 배치된 예비 오믹 콘택 패턴(preliminary ohmic contact pattern)을 더 포함하고,
    상기 메탈 패턴들을 형성하는 단계 이 후,
    상기 메탈 패턴들에 의해 노출된 상기 예비 오믹 콘택 패턴을 식각하여 상기 액티브 패턴을 노출하는 오믹 콘택 패턴들을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 적층 구조를 형성하는 단계는
    상기 게이트 절연막 상에 제1 반도체막, 불순물이 도핑된 제2 반도체막 및 메탈막을 순차로 적층하는 단계;
    상기 메탈막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 메탈막을 습식 식각하여 상기 마스크 패턴의 크기보다 작은 크기의 상기 예비 메탈 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 제2 반도체막 및 상기 제1 반도체막을 건식 식각하여 상기 예비 메탈 패턴보다 큰 크기의 상기 예비 오믹 콘택 패턴 및 상기 액티브 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하고,
    상기 예비 메탈 패턴에 의해 상기 예비 오믹 콘택 패턴 및 상기 액티브 패턴의 상면 가장자리가 노출되는 박막 트랜지스터 어레이 기판의 제조방법.
  16. 제 13 항에 있어서,
    상기 액티브 개구홀 및 상기 브릿지 콘택홀들을 포함하는 제1 보호막을 형성하는 단계는
    상기 게이트 절연막 상에 상기 적층 구조를 덮는 하부 보호막을 형성하는 단계;
    상기 하부 보호막 상에 표면이 평탄한 상부 보호막을 형성하는 단계;
    상기 상부 보호막 상에 상기 데이터 라인들을 노출하는 개구부, 제1 두께의 제1 영역 및 상기 제1 두께보다 두꺼운 제2 두께의 제2 영역을 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 개구부를 통해 노출된 상기 상부 보호막을 식각하는 단계;
    상기 제1 영역이 제거되되, 상기 제2 영역이 잔류되도록 상기 마스크 패턴의 두께를 줄이는 단계; 및
    잔류된 상기 제2 영역을 식각 베리어로 상기 상부 보호막, 상기 하부 보호막, 및 상기 게이트 절연막을 식각하여 상기 브릿지 콘택홀들 및 상기 액티브 개구홀을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법.
  17. 제 13 항에 있어서,
    상기 브릿지 패턴은 상기 데이터 라인들 중 서로 이웃한 한 쌍의 데이터 라인들 사이마다 배치되는 박막 트랜지스터 어레이 기판의 제조 방법.
  18. 제 13 항에 있어서,
    상기 액티브 개구홀의 크기는 상기 액티브 패턴과 동일하거나, 상기 액티브 패턴보다 크게 형성되는 박막 트랜지스터 어레이 기판의 제조 방법.
  19. 삭제
  20. 제 13 항에 있어서,
    상기 메탈 패턴들을 형성하는 단계 이후,
    상기 메탈 패턴들에 의해 노출된 상기 액티브 패턴을 덮는 제2 보호막을 형성하는 단계;
    상기 제2 보호막 상에 불투명 수지막을 형성하는 단계; 및
    상기 불투명 수지막 및 상기 제2 보호막을 식각하여 상기 액티브 패턴에 중첩된 제2 보호막 패턴 및 불투명 수지 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조방법.
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