KR20090044119A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20090044119A
KR20090044119A KR1020070110056A KR20070110056A KR20090044119A KR 20090044119 A KR20090044119 A KR 20090044119A KR 1020070110056 A KR1020070110056 A KR 1020070110056A KR 20070110056 A KR20070110056 A KR 20070110056A KR 20090044119 A KR20090044119 A KR 20090044119A
Authority
KR
South Korea
Prior art keywords
pattern
layer
wiring pattern
conductive
wiring
Prior art date
Application number
KR1020070110056A
Other languages
English (en)
Other versions
KR101392276B1 (ko
Inventor
곽상기
공향식
김선일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070110056A priority Critical patent/KR101392276B1/ko
Priority to US12/186,659 priority patent/US8183097B2/en
Priority to CN2008101689410A priority patent/CN101425543B/zh
Publication of KR20090044119A publication Critical patent/KR20090044119A/ko
Priority to US13/464,125 priority patent/US8796680B2/en
Application granted granted Critical
Publication of KR101392276B1 publication Critical patent/KR101392276B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

박막 트랜지스터 기판 및 이의 제조 방법에 있어서, 상기 박막 트랜지스터 기판은 기판 상에 형성된 반도체 패턴 및 도전 패턴, 제1 배선 패턴, 절연막 패턴 및 제2 배선 패턴을 포함한다. 도전 패턴은 반도체 패턴과 동일층으로부터 형성된다. 제1 배선 패턴은 반도체 패턴 상에 형성되며, 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함한다. 제2 배선 패턴은 절연막 패턴 상에 형성되며, 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함한다. 반도체 패턴은 산화물 반도체 물질을 포함하며, 도전 패턴은 산화물 반도체 물질의 플라즈마 처리를 통해 형성된 도전성 산화물을 포함한다. 이와 같은 박막 트랜지스터 기판은 2매 마스크를 이용하여 형성되므로, 마스크 공정의 감소에 따라 제조 원가가 절감된다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 영상을 표시하는 표시 장치에 사용되는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 영상을 표시하는 표시 장치의 하나인 액정표시장치는 박막 트랜지스터 기판, 박막 트랜지스터 기판과 대향하도록 결합된 컬러필터 기판 및 두 기판 사이에 배치된 액정층을 포함한다.
박막 트랜지스터 기판은 다수의 화소들을 독립적으로 구동시키기 위하여 절연 기판 상에 형성된 신호 배선, 박막 트랜지스터 및 화소 전극 등을 포함하며, 컬러필터 기판은 적색(R), 녹색(G), 청색(B)의 컬러필터들을 포함하는 컬러필터층, 및 화소 전극에 대향하는 공통 전극 등을 포함한다.
박막 트랜지스터 기판을 제조하는 공정은 마스크를 이용한 사진 식각 공정을 통해 이루어지기 때문에, 원가 절감 및 생산성 향상을 위해서는 마스크 공정의 수를 줄이는 것이 중요하다.
최근 들어, 액티브 패턴과 데이터 배선의 패터닝을 한번의 마스크 공정을 통해 진행하는 4 마스크 공정이 개발된 바 있다. 현재의 4 마스크 공정은 슬릿(slit) 또는 하프톤(half-tone) 마스크를 사용하여 특정 영역의 투과율을 선택적으로 조절함으로써, 포토레지스트 패턴의 단차를 형성하고 식각(etch) 및 애싱(ashing) 공정의 조합을 통해 액티브 패턴과 데이터 배선을 한번에 패터닝하게 된다.
그러나, 이러한 레스 마스크(less mask) 기술은 오히려 공정의 복잡성과 수율 저하 및 투과율 감소 등의 문제로 구현이 매우 어렵다는 문제점이 있다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 저저항 배선의 장점을 살리면서도 레스 마스크 구현이 가능한 박막 트랜지스터 기판을 제공한다.
또한, 본 발명은 상기한 박막 트랜지스터 기판의 제조에 특히 적합한 박막 트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판은 기판 상에 형성된 반도체 패턴 및 도전 패턴, 제1 배선 패턴, 절연막 패턴 및 제2 배선 패턴을 포함한다. 상기 도전 패턴은 상기 반도체 패턴과 동일층으로부터 형성된다. 상기 제1 배선 패턴은 상기 반도체 패턴 상에 형성되며, 소오스 전극 및 상기 소오스 전극과 이격 된 드레인 전극을 포함한다. 상기 절연막 패턴은 상기 제1 배선 패턴이 형성된 기판 상에 상기 제1 배선 패턴을 커버하도록 형성된다. 상기 제2 배선 패턴은 상기 절연막 패턴 상에 형성되며, 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함한다.
상기 반도체 패턴은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 산화 아연을 포함할 수 있다. 상기 산화물 반도체 물질은 인듐 및 갈륨 중 적어도 하나를 더 포함할 수 있다. 상기 도전 패턴은 상기 산화물 반도체 물질의 플라즈마 처리를 통해 형성된 도전성 산화물을 포함할 수 있다.
상기 제1 배선 패턴은 상기 소오스 전극과 연결된 데이터 라인을 더 포함할 수 있다. 상기 도전 패턴은 상기 드레인 전극과 전기적으로 연결된 화소 전극 및 상기 데이터 라인과 전기적으로 연결된 데이터 패드를 포함할 수 있다. 상기 제2 배선 패턴은 상기 게이트 전극과 연결된 게이트 라인 및 상기 게이트 라인과 연결된 게이트 패드를 더 포함할 수 있다.
상기 제1 배선 패턴은 유지 커패시터를 형성하기 위한 제1 유지 전극을 더 포함하며, 상기 제2 배선 패턴은 유지 커패시터를 형성하기 위하여 상기 제1 유지 전극과 중첩되는 제2 유지 전극을 더 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 제2 배선 패턴이 형성된 기판 상에 형성된 컬러필터층 및 블랙 매트릭스를 더 포함할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 기판은 반도체 패턴, 제1 배선 패턴, 절연막 패턴, 제2 배선 패턴 및 도전 패턴을 포함한다. 상기 반도체 패턴은 기판 상에 형성되며, 산화물 반도체 물질을 포함한다. 상기 제1 배선 패턴은 상기 반도체 패턴 상에 형성되며, 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함한다. 상기 절연막 패턴은 상기 제1 배선 패턴이 형성된 기판 상에 상기 제1 배선 패턴을 커버하도록 형성된다. 상기 제2 배선 패턴은 상기 절연막 패턴 상에 형성되며, 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함한다. 상기 도전 패턴은 상기 절연막 패턴 상에 형성되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
상기 박막 트랜지스터 기판은 상기 제2 배선 패턴이 형성된 기판 상에 형성된 컬러필터층 및 블랙 매트릭스를 더 포함할 수 있드며, 이때, 상기 도전 패턴은 상기 컬러필터층 및 블랙 매트릭스 상에 형성될 수 있다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 제1 마스크를 이용하여, 기판 상에 형성되는 반도체 패턴층, 및 상기 반도체 패턴층 상에 형성되고 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 제1 배선 패턴을 형성한다. 이후, 제2 마스크를 이용하여, 상기 제1 배선 패턴을 커버하도록 형성되는 절연막 패턴, 및 상기 절연막 패턴 상에 형성되고 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함하는 제2 배선 패턴을 형성한다. 이후, 상기 반도체 패턴층의 일부를 플라즈마 처리하여 도전 패턴 및 반도체 패턴을 형성한다.
상기 반도체 패턴층 및 제1 배선 패턴을 형성하기 위하여, 기판 상에 산화물 반도체층 및 제1 도전층을 순차적으로 형성한 후, 상기 제1 마스크를 이용하여 상 기 제1 도전층 상에 제1 포토레지스트 패턴을 형성한다. 이후, 상기 제1 도전층 및 상기 산화물 반도체층을 동시에 제1 식각하여 상기 제1 도전층으로부터의 제1 도전 패턴층 및 상기 산화물 반도체층으로부터의 반도체 패턴층을 형성한다. 이후, 상기 제1 포토레지스트 패턴을 에치백시켜 제2 포토레지스트 패턴을 형성한 후, 상기 제1 도전 패턴층을 제2 식각하여 상기 제1 배선 패턴을 형성한다.
상기 절연막 패턴 및 제2 배선 패턴을 형성하기 위하여, 상기 제1 배선 패턴이 형성된 기판 상에 절연층 및 제2 도전층을 순차적으로 형성한 후, 상기 제2 마스크를 이용하여 상기 제2 도전층 상에 제3 포토레지스트 패턴을 형성한다. 이후, 상기 제2 도전층을 제1 식각하여 제2 도전 패턴층을 형성한 후, 상기 절연층을 식각하여 상기 절연막 패턴을 형성한다. 이후, 상기 제3 포토레지스트 패턴을 에치백시켜 제4 포토레지스트 패턴을 형성한 후, 상기 제2 도전 패턴층을 제2 식각하여 제2 배선 패턴을 형성한다.
상기 절연막 패턴을 형성하는 공정에서는 상기 제1 배선 패턴의 가장자리 일부가 노출되도록 상기 절연층을 식각한다.
상기 반도체 패턴층의 플라즈마 처리는 상기 제1 및 제2 배선 패턴을 마스크로 이용하여 진행된다.
상기 도전 패턴 및 상기 반도체 패턴을 형성한 후, 컬러필터층 및 블랙 매트릭스를 더 형성할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 제1 마스크를 이용하여, 기판 상에 형성되고 산화물 반도체 물질로 이루어진 반도 체 패턴, 및 상기 반도체 패턴 상에 형성되고 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 제1 배선 패턴을 형성한다. 이후, 제2 마스크를 이용하여, 상기 제1 배선 패턴을 커버하도록 형성되는 절연막 패턴, 및 상기 절연막 패턴 상에 형성되고 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함하는 제2 배선 패턴을 형성한다. 이후, 제3 마스크를 이용하여, 상기 절연막 패턴 상에 형성되고 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 도전 패턴을 형성한다.
상기 절연막 패턴 및 상기 제2 배선 패턴을 형성한 후, 컬러필터층 및 블랙 매트릭스를 더 형성할 수 있다.
이와 같은 박막 트랜지시터 기판 및 이의 제조 방법에 따르면, 2매 또는 3매의 마스크를 사용하여 박막 트랜지스터 기판을 제조함으로써, 제조 원가를 크게 절감시킬 수 있다.
또한, 반도체 패턴으로 산화물 반도체 물질을 사용함으로써, 외부 광에 의한 누설 전류의 발생을 효율적으로 방지할 수 있다.
또한, 제1 및 제2 배선 패턴으로 구리 등의 저저항 금속을 사용함으로써, 배선 저항을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110), 반도체 패턴(120), 도전 패턴(130), 제1 배선 패턴(140), 절연막 패턴(150) 및 제2 배선 패턴(160)을 포함한다.
기판(110)은 투명한 절연 물질로 형성된다. 예를 들어, 기판(110)은 투명한 유리 또는 플라스틱으로 형성된다.
반도체 패턴(120) 및 도전 패턴(130)은 기판(110) 상에 형성되고, 제1 배선 패턴(140)은 반도체 패턴(120) 상에 형성된다. 제1 배선 패턴(140)은 데이터 라인(141), 소오스 전극(142) 및 드레인 전극(143)을 포함한다.
반도체 패턴(120)은 박막 트랜지스터(TFT)의 채널을 형성하기 위하여 적어도 박막 트랜지스터(TFT) 영역에 형성된다. 또한, 반도체 패턴(120)은 제1 배선 패턴(140)과 동일한 마스크를 통해 패터닝되므로, 데이터 라인(141), 소오스 전 극(142) 및 드레인 전극(143)의 하부에도 형성될 수 있다.
반도체 패턴(120)은 산화물 반도체 물질로 형성된다. 예를 들어, 반도체 패턴(120)을 형성하기 위한 산화물 반도체 물질은 산화 아연(ZnO) 계열의 물질을 포함할 수 있다. 또한, 산화물 반도체 물질은 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga) 등을 더 포함할 수 있다. 예를 들면, 산화물 반도체 물질은 인듐징크옥사이드(IZO) 또는 갈륨-인듐징크옥사이드(G-IZO)를 포함할 수 있다. G-IZO에서, 갈륨(Ga), 인듐(In), 징크(Zn)는 1:1:1의 비율로 포함되거나, 2:2:1의 비율로 포함될 수 있다.
반도체 패턴(120)이 투명한 기판(110) 위에 바로 형성된 경우, 하부로부터 입사되는 광에 의해 누설 전류가 발생되어 박막 트랜지스터(TFT)의 특성을 떨어뜨릴 수 있으나, 본 발명과 같이 반도체 패턴(120)으로 산화물 반도체 물질을 사용하게 되면 광에 의한 누설 전류의 발생을 효율적으로 방지할 수 있다.
도전 패턴(130)은 투명한 도전성 물질로 형성된다. 도전 패턴(130)은 마스크 수를 감소시키기 위하여, 반도체 패턴(120)을 형성하기 위한 동일층으로부터 형성될 수 있다. 이에 따라, 도전 패턴(130)은 반도체 패턴(120)과 같이 투명한 산화물 반도체 물질로 형성될 수 있다. 예를 들어, 도전 패턴(130)은 인듐징크옥사이드(IZO) 또는 갈륨-인듐징크옥사이드(G-IZO)를 포함할 수 있다. 결국, 도전 패턴(130)은 산화물 반도체 물질의 플라즈마 처리를 통해 형성된 도전성 산화물을 포함하게 된다.
산화물 반도체 물질을 도전성 물질로 만드는 방법은 플라즈마 처리를 통해 가능해 진다. 산화물 반도체 물질의 도체화를 위한 플라즈마 처리에는 예를 들어, 아르곤(Ar), 육불화황(SF6), 육불화황(SF6)+산소(O2) 등의 가스가 사용될 수 있다.
도 3은 플라즈마 처리에 따른 구리가 도핑된 G-IZO 박막의 저항 변화를 나타낸 그래프이다. 도 3에서, G-IZO의 플라즈마 처리는 아르곤(Ar) 가스를 사용하였다.
도 3을 참조하면, 아르곤(Ar) 가스를 사용하여 G-IZO를 플라즈마 처리하는 경우, 플라즈마 처리 시간이 경과할수록 저항이 현저히 감소되는 것을 확인할 수 있다. 따라서, 산화물 반도체 물질의 플라즈마 처리를 통하여 선택적으로 산화물 반도체 물질의 도체화가 가능하게 된다.
도전 패턴(130)은 화소 전극(132) 및 데이터 패드(134)를 포함할 수 있다.
화소 전극(132)은 각 화소마다 독립적으로 형성되며, 박막 트랜지스터(TFT)의 드레인 전극(143)과 전기적으로 연결된다. 화소 전극(132)과 드레인 전극(143)의 전기적 연결을 위하여, 화소 전극(132)의 일부는 드레인 전극(143)과 중첩되도록 형성된다. 화소 전극(132)에는 데이터 라인(141)을 통해 전송되는 데이터 신호가 박막 트랜지스터(TFT)의 턴-온(turn-on)에 의해 드레인 전극(143)을 거쳐 인가된다.
데이터 패드(134)는 데이터 라인(141)의 끝단에 형성된다. 데이터 패드(134)는 데이터 구동부(미도시)와 접속되며, 데이터 구동부로부터의 데이터 신호를 데이터 라인(141)에 공급한다. 데이터 패드(134)에 인가된 데이터 신호는 데이 터 라인(141)을 통해 박막 트랜지스터(TFT)의 소오스 전극(142)에 공급된다.
제1 배선 패턴(140)은 반도체 패턴(120) 상에 형성된다. 제1 배선 패턴(140)은 저저항 배선을 위하여 구리(Cu)로 형성된다. 이 외에도, 제1 배선 패턴(140)은 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 제1 배선 패턴(140)은 상기 단일 금속 및 합금이 복수의 층으로 형성된 구조를 가질 수 있다.
제1 배선 패턴(140)은 데이터 라인(141), 소오스 전극(142) 및 드레인 전극(143)을 포함한다. 데이터 라인(141)은 반도체 패턴(120) 상에 형성된다. 데이터 라인(141)은 예를 들어, 세로 방향으로 연장되며, 데이터 패드(134)로부터의 데이터 신호를 소오스 전극(142)에 전송한다. 소오스 전극(142)은 데이터 라인(141)과 연결되어 있으며, 박막 트랜지스터(TFT)의 소오스 단자 기능을 수행한다. 드레인 전극(143)은 반도체 패턴(120) 상에서 소오스 전극(142)과 이격되도록 형성되어 박막 트랜지스터(TFT)의 드레인 단자 기능을 수행한다. 한편, 드레인 전극(143) 중 화소 전극(132)과 중첩되는 부분의 선폭을 다른 부분에 비하여 넓게 형성함으로써, 접촉 저항을 최대한 감소시킬 수 있다.
제1 배선 패턴(140)은 유지 커패시터(Cst)를 형성하기 위한 제1 유지 전극(144)을 더 포함할 수 있다. 제1 유지 전극(144)은 각 화소마다 독립적으로 형성되며, 화소 전극(132)과 전기적으로 연결된다. 화소 전극(132)과 제1 유지 전극(144)의 전기적 연결을 위하여, 화소 전극(132)의 일부는 제1 유지 전극(144)과 중첩되도록 형성된다.
절연막 패턴(150)은 제1 배선 패턴(140)이 형성된 기판(110) 상에 제1 배선 패턴(140)을 커버하도록 형성된다. 절연막 패턴(150)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성된다. 절연막 패턴(150)은 기판(110) 상의 일부 영역에만 형성된다. 즉, 화소 전극(132) 및 데이터 패드(134) 등을 포함하는 도전 패턴(130)은 산화물 반도체 물질의 플라즈마 처리를 통해 형성되므로, 절연막 패턴(150)의 하부에 형성된 산화물 반도체 물질을 플라즈마 처리하기 위해서는 화소 전극(132) 및 데이터 패드(134) 영역의 절연막 패턴(150)은 제거되어야 한다. 따라서, 절연막 패턴(150)은 화소 전극(132) 및 데이터 패드(134)를 포함하는 도전 패턴(130)의 영역을 제외한 나머지 영역에만 형성된다.
제2 배선 패턴(160)은 절연막 패턴(150) 상에 형성된다. 제2 배선 패턴(160)은 제1 배선 패턴(140)과 같은 종류 또는 다른 종류의 금속으로 형성될 수 있다. 예를 들어, 제2 배선 패턴(160)은 저저항 배선을 위하여 구리(Cu)로 형성된다. 이 외에도, 제2 배선 패턴(160)은 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 제2 배선 패턴(160)은 상기 단일 금속 및 합금이 복수의 층으로 형성된 구조를 가질 수 있다.
제2 배선 패턴(160)은 게이트 라인(161) 및 게이트 전극(162)을 포함한다. 게이트 라인(161)은 데이터 라인(141)과 교차하는 방향으로 형성된다. 예를 들어, 게이트 라인(161)은 가로 방향으로 연장된다. 게이트 전극(162)은 게이트 라 인(161)과 전기적으로 연결되며, 소오스 전극(142) 및 드레인 전극(143)의 윗부분에 형성된다. 게이트 전극(162)은 박막 트랜지스터(TFT)의 게이트 단자 기능을 수행한다.
이와 같이, 게이트 라인(161)과 연결된 게이트 전극(162), 데이터 라인(141)과 연결된 소오스 전극(142), 소오스 전극(142)과 마주하도록 이격된 드레인 전극(143) 및 반도체 패턴(120)이 모여 박막 트랜지스터(TFT)를 구성한다. 박막 트랜지스터(TFT)는 게이트 라인(161)을 통해 인가되는 게이트 전압에 반응하여 데이터 라인(141)을 통해 인가되는 데이터 신호를 화소 전극(132)에 인가한다.
제2 배선 패턴(160)은 유지 커패시터(Cst)를 형성하기 위한 제2 유지 전극(163)을 포함하는 유지 배선(164)을 더 포함할 수 있다. 유지 배선(164)은 예를 들어, 게이트 라인(161)과 평행한 방향으로 연장된다. 제2 유지 전극(163)은 절연막 패턴(150)을 사이에 두고 제1 유지 전극(144)과 대향하여 유지 커패시터(Cst)를 형성한다. 따라서, 박막 트랜지스터(TFT)를 통해 화소 전극(132)에 인가된 데이터 신호는 유지 커패시터(Cst)에 의해 한 프레임 동안 유지된다.
제2 배선 패턴(160)은 게이트 패드(165)를 더 포함할 수 있다. 게이트 패드(165)는 게이트 라인(161)의 끝단에 형성된다. 게이트 패드(165)는 게이트 구동부(미도시)와 접속되며, 게이트 구동부로부터의 게이트 신호를 게이트 라인(161)에 공급한다. 게이트 패드(161)에 인가된 게이트 신호는 게이트 라인(161)을 통해 박막 트랜지스터(TFT)의 게이트 전극(162)에 공급된다.
이하, 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제조 방법에 대하여 도 4 및 도 14를 참조하여 설명하기로 한다.
도 4 내지 도 14는 도 1 및 도 2에 도시된 박막 트랜지스터 기판을 본 발명의 일 실시예에 따라 제조하는 방법의 중간 단계를 나타낸 단면도들이다.
도 4를 참조하면, 기판(110) 상에 산화물 반도체층(210) 및 제1 도전층(220)을 순차적으로 형성한다.
산화물 반도체층(210)은 산화물 반도체 물질로 형성된다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO) 계열의 물질을 포함할 수 있다. 또한, 산화물 반도체 물질은 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga) 등을 더 포함할 수 있다. 예를 들면, 산화물 반도체 물질은 인듐징크옥사이드(IZO) 또는 갈륨-인듐징크옥사이드(G-IZO)를 포함할 수 있다. G-IZO에서, 갈륨(Ga), 인듐(In), 징크(Zn)는 1:1:1의 비율로 포함되거나, 2:2:1의 비율로 포함될 수 있다.
제1 도전층(220)은 저저항 배선을 위하여 구리(Cu)로 형성될 수 있다. 이 외에도, 제1 도전층(220)은 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 제1 도전층(220)은 상기 단일 금속 및 합금이 복수의 층으로 형성된 구조를 가질 수 있다.
도 1 및 도 5를 참조하면, 제1 마스크(230)를 이용하여, 제1 도전층(220) 상에 제1 포토레지스트 패턴(PR1)을 형성한다.
구체적으로, 제1 도전층(220) 상에 포토레지스트 물질을 일정한 두께로 도포하여 포토레지스트막을 형성한 후, 제1 마스크(230)를 이용한 포토리소그라피 공정 을 통해 포토레지스트막을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성한다. 이때, 제1 마스크(230)는 광투과가 차단되는 차단부(232), 광이 완전히 투과되는 투과부(234) 및 투과부(234)보다 적은 광이 투과되는 반투과부(236)를 포함한다. 이에 따라, 제1 포토레지스트 패턴(PR1)은 제1 배선 패턴(140)에 대응되는 영역에서 제1 두께를 갖고, 도전 패턴(130)에 대응되는 영역에서 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성된다.
도 5 및 도 6을 참조하면, 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여, 제1 도전층(220) 및 산화물 반도체층(210)을 동시에 제1 식각하여 제1 도전층(220)으로부터의 제1 도전 패턴층(240) 및 산화물 반도체층(210)으로부터의 반도체 패턴층(250)을 형성한다.
도 1 및 도 7을 참조하면, 제1 포토레지스트 패턴(PR1)을 일정한 두께만큼 감소시키는 에치백(etch back) 공정을 통해 제2 포토레지스트 패턴(PR2)을 형성한다. 이때, 제2 포토레지스트 패턴(PR2)은 실질적으로 도전 패턴(130)에 대응되는 영역에만 남게 된다.
도 1 및 도 8을 참조하면, 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여, 제1 도전 패턴층(240)을 제2 식각하여 데이터 라인(141), 소오스 전극(142), 드레인 전극(143), 제1 유지 전극(144) 등을 포함하는 제1 배선 패턴(140)을 형성한다. 이후, 제2 포토레지스트 패턴(PR2)을 제거시킨다.
이에 따라, 하나의 마스크를 이용하여 반도체 패턴층(250) 및 제1 배선 패턴(140)을 형성하는 공정이 완료된다.
도 9를 참조하면, 제1 배선 패턴(140)이 형성된 기판(110) 상에 절연층(260) 및 제2 도전층(270)을 순차적으로 형성한다.
절연층(260)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성된다.
제2 도전층(270)은 제1 배선 패턴(140)과 같은 종류 또는 다른 종류의 금속으로 형성될 수 있다. 예를 들어, 제2 도전층(270)은 저저항 배선을 위하여 구리(Cu)로 형성된다. 이 외에도, 제2 도전층(160)은 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 제2 도전층(270)은 상기 단일 금속 및 합금이 복수의 층으로 형성된 구조를 가질 수 있다.
도 1 및 도 10을 참조하면, 제2 마스크(280)를 이용하여, 제2 도전층(270) 상에 제3 포토레지스트 패턴(PR3)을 형성한다.
구체적으로, 제2 도전층(270) 상에 포토레지스트 물질을 일정한 두께로 도포하여 포토레지스트막을 형성한 후, 제2 마스크(280)를 이용한 포토리소그라피 공정을 통해 포토레지스트막을 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다. 이때, 제2 마스크(280)는 광투과가 차단되는 차단부(282), 광이 완전히 투과되는 투과부(284) 및 투과부(284)보다 적은 광이 투과되는 반투과부(286)를 포함한다. 이에 따라, 제3 포토레지스트 패턴(PR3)은 제2 배선 패턴(160)에 대응되는 영역에서 제1 두께를 갖고, 절연막 패턴(150)에 대응되는 영역에서 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성된다.
도 1 및 도 11을 참조하면, 제3 포토레지스트 패턴(PR3)을 식각 방지막으로 이용하여, 제2 도전층(270)을 제1 식각하여 제2 도전 패턴층(290)을 형성한다. 상기 제1 식각은 예를 들어, 습식식각 공정을 통해 이루어진다.
이후, 절연층(260)을 식각하여 절연막 패턴(150)을 형성한다. 절연층(260)의 식각을 예를 들어, 건식식각 공정을 통해 이루어진다.
한편, 절연막 패턴(150)의 형성시, 제1 배선 패턴(140)의 가장자리 일부가 노출되도록 절연층(260)을 식각하는 것이 바람직하다. 만약, 절연층(260)을 식각할 때 제1 배선 패턴(140)의 외곽을 덮도록 절연층(260)을 식각하게 되면, 반도체 패턴층(250)의 플라즈마 처리를 통해 형성되는 도전 패턴(130) 부분과 제1 배선 패턴(140) 사이에 플라즈마 처리가 되지 않는 영역이 생기게 되며, 이에 따라, 도전 패턴(130)과 제1 배선 패턴(140)간에 고저항이 발생되게 된다. 따라서, 도전 패턴(130)과 인접한 제1 배선 패턴(140)의 가장자리 영역의 절연층(260)을 제거하고, 절연층(260)의 제거에 의해 노출된 제1 배선 패턴(140)을 마스크로 이용하여 반도체 패턴층(250)을 플라즈마 처리함으로써, 도전 패턴(130)과 제1 배선 패턴(140) 사이의 고저항 부분을 제거할 수 있다.
도 1 및 도 12를 참조하면, 제3 포토레지스트 패턴(PR3)을 일정한 두께만큼 감소시키는 에치백(etch back) 공정을 통해 제4 포토레지스트 패턴(PR4)을 형성한다. 이때, 제4 포토레지스트 패턴(PR4)은 실질적으로 제2 배선 패턴(160)에 대응되는 영역에만 남게 된다.
도 1 및 도 13을 참조하면, 제4 포토레지스트 패턴(PR4)을 식각 방지막으로 이용하여, 제2 도전 패턴층(290)을 제2 식각하여 게이트 라인(161), 게이트 전극(162), 제2 유지 전극(163), 게이트 패드(165) 등을 포함하는 제2 배선 패턴(160)을 형성한다.
한편, 제1 배선 패턴(140)을 형성하기 위한 제1 도전층(220)과 제2 배선 패턴(160)을 형성하기 위한 제2 도전층(270)을 서로 다른 식각 특성을 갖는 금속으로 형성할 경우, 제2 도전 패턴층(290)을 식각할 때 발생되는 제1 배선 패턴(140)의 언더 컷(under cut)을 방지할 수 있다.
도 1 및 도 14를 참조하면, 반도체 패턴층(250)의 일부 영역을 플라지마 처리하여 도전 패턴(130) 및 반도체 패턴(120)을 형성한다. 여기서, 도전 패턴(130)은 반도체 패턴층(250)이 플라즈마 처리에 의해 실질적으로 도전성 물질로 변화된 영역을 의미하며, 반도체 패턴(120)은 반도체 패턴층(250)이 플라즈마 처리되지 않고 산화물 반도체 물질로 그대로 남아 있는 영역을 의미한다. 이러한 반도체 패턴층(250)의 플라즈마 처리를 통해 형성된 도전 패턴(130)은 화소 전극(132)과 데이터 패드(134)를 포함하게 된다.
반도체 패턴층(250)의 플라즈마 처리는 제1 및 제2 배선 패턴(140, 160)을 마스크로 이용하여 진행된다. 산화물 반도체 물질을 포함하는 반도체 패턴층(250)의 도체화를 위한 플라즈마 처리에는 예를 들어, 아르곤(Ar), 육불화황(SF6), 육불화황(SF6)+산소(O2) 등의 가스가 사용될 수 있다.
드레인 전극(143) 및 제1 유지 전극(144)의 가장자리 부분은 절연막 패턴(150)에 의해 덮여 있지 않기 때문에, 반도체 패턴층(250) 중에서 제1 및 제2 배 선 패턴(140, 160)으로부터 완전히 노출된 영역과 함께, 드레인 전극(143) 및 제1 유지 전극(144)의 가장자리의 하부 영역까지 플라즈마 처리가 진행된다. 따라서, 도전 패턴(130)과 드레인 전극(143) 및 제1 유지 전극(144)간의 저저항의 전기적 연결이 가능해 진다.
이후, 제4 포토레지스트 패턴(PR4)을 제거시킨다. 한편, 제4 포토레지스트 패턴(PR4)의 제거는 반도체 패턴층(250)의 플라즈마 처리 전에 진행될 수 있다.
이와 같이, 2매의 마스크만을 이용하여 박막 트랜지스터 기판(100)을 제조함으로써, 제조 원가를 절감할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다. 도 15에서, 컬러필터층 및 블랙 매트릭스를 제외한 나머지 구성은 도 1 및 도 2에 도시된 것과 동일하므로, 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하며, 그 중복되는 상세한 설명은 생략하기로 한다.
도 1 및 도 15를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(300)은 컬러필터층(310) 및 블랙 매트릭스(320)를 더 포함한다.
컬러필터층(310)은 제2 배선 패턴(160)까지 모두 형성된 기판(110) 상에 형성된다. 컬러필터층(310)은 컬러를 구현하기 위하여 각각의 화소에 대응되도록 형성된 적색, 녹색 및 청색 컬러필터들을 포함할 수 있다. 예를 들어, 적색, 녹색 및 청색 컬러필터들은 감광성 유기 조성물에 적색, 녹색 및 청색의 안료가 각각 포함된 구조를 갖는다.
블랙 매트릭스(320)는 컬러필터층(310)이 형성된 기판(110) 상에 형성된다. 블랙 매트릭스(320)는 예를 들어, 화소들의 경계부, 박막 트랜지스터(TFT)의 채널부, 유지 커패시터(Cst) 영역, 실질적으로 영상을 표시하지 않는 테두리 영역 등에 형성될 수 있다. 블랙 매트릭스(320)는 박막 트랜지스터(TFT)의 채널에 인가되는 주변광을 차단하고, 컬러필터들 사이의 경계부 및 박막 트랜지스터 기판(300)의 테두리 영역에서 백라이트 광이 새는 것을 방지한다. 이를 위해, 블랙 매트릭스(320)는 빛의 투과를 차단하는 물질로 형성된다. 예를 들어, 블랙 매트릭스(320)는 빛을 흡수하는 검정색의 유기물로 형성될 수 있다.
한편, 컬러필터층(310)과 블랙 매트릭스(320)를 형성하는 순서는 컬러필터층(310)의 형성 후 블랙 매트릭스(320)를 형성하는 방법과, 블랙 매트릭스(320)를 먼저 형성한 후 컬러필터층(310)을 형성하는 방벙 모두과 가능하다.
도 16은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이며, 도 17은 도 16의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 16 및 도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(400)은 기판(410), 반도체 패턴(420), 제1 배선 패턴(440), 절연막 패턴(450), 제2 배선 패턴(460) 및 도전 패턴(470)을 포함한다.
반도체 패턴(420)은 기판(410) 상에 형성되고, 제1 배선 패턴(440)은 반도체 패턴(420) 상에 형성된다. 제1 배선 패턴(440)은 데이터 라인(441), 소오스 전극(442) 및 드레인 전극(443)을 포함할 수 있다.
반도체 패턴(420)은 박막 트랜지스터(TFT)의 채널을 형성하기 위하여 적어도 박막 트랜지스터(TFT) 영역에 형성된다. 또한, 반도체 패턴(420)은 제1 배선 패 턴(440)과 동일한 마스크를 통해 패터닝되므로, 제1 배선 패턴(440)의 하부에도 형성될 수 있다.
반도체 패턴(420)은 산화물 반도체 물질로 형성된다. 예를 들어, 반도체 패턴(420)을 형성하기 위한 산화물 반도체 물질은 산화 아연(ZnO) 계열의 물질을 포함할 수 있다. 또한, 산화물 반도체 물질은 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga) 등을 더 포함할 수 있다. 예를 들면, 산화물 반도체 물질은 인듐징크옥사이드(IZO) 또는 갈륨-인듐징크옥사이드(G-IZO)를 포함할 수 있다. G-IZO에서, 갈륨(Ga), 인듐(In), 징크(Zn)는 1:1:1의 비율로 포함되거나, 2:2:1의 비율로 포함될 수 있다.
제1 배선 패턴(440)은 반도체 패턴(420) 상에 형성된다. 제1 배선 패턴(440)은 저저항 배선을 위하여 구리(Cu)로 형성된다. 이 외에도, 제1 배선 패턴(440)은 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 제1 배선 패턴(440)은 상기 단일 금속 및 합금이 복수의 층으로 형성된 구조를 가질 수 있다.
제1 배선 패턴(440)은 데이터 라인(441), 소오스 전극(442) 및 드레인 전극(443)을 포함할 수 있다. 또한, 제1 배선 패턴(440)은 유지 커패시터(Cst)를 형성하기 위한 제1 유지 전극(444) 및 데이터 라인(441)의 끝단에 연결된 데이터 패드(445)을 더 포함할 수 있다.
절연막 패턴(450)은 제1 배선 패턴(440)이 형성된 기판(410) 상에 제1 배선 패턴(440)을 커버하도록 형성된다. 절연막 패턴(450)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성된다. 절연막 패턴(450)은 드레인 전극(443)의 적어도 일부를 노출시키는 제1 콘택홀(452), 제1 유지 전극(444)의 적어도 일부를 노출시키는 제2 콘택홀(454) 및 데이터 패드(445)의 적어도 일부를 노출시키는 제3 콘택홀(456)을 포함할 수 있다.
제2 배선 패턴(460)은 절연막 패턴(450) 상에 형성된다. 제2 배선 패턴(460)은 제1 배선 패턴(440)과 같은 종류 또는 다른 종류의 금속으로 형성될 수 있다. 예를 들어, 제2 배선 패턴(460)은 저저항 배선을 위하여 구리(Cu)로 형성된다. 이 외에도, 제2 배선 패턴(460)은 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 제2 배선 패턴(460)은 상기 단일 금속 및 합금이 복수의 층으로 형성된 구조를 가질 수 있다.
제2 배선 패턴(460)은 게이트 라인(461) 및 게이트 전극(462)을 포함한다. 또한, 제2 배선 패턴(460)은 유지 커패시터(Cst)를 형성하기 위한 제2 유지 전극(463)을 포함하는 유지 배선(464)을 더 포함할 수 있다. 또한, 제2 배선 패턴(460)은 게이트 라인(461)의 끝단에 연결된 게이트 패드(465)를 더 포함할 수 있다.
도전 패턴(470)은 광이 투과할 수 있는 투명한 도전성 물질로 이루어진다. 예를 들어, 도전 패턴(470)은 인듐징크옥사이드(Indium Zinc Oxide : IZO) 또는 인듐틴옥사이드(Indium Tin Oxide : ITO)로 형성된다.
도전 패턴(470)은 각 화소마다 독립적으로 형성되는 화소 전극(472)을 포함한다. 화소 전극(472)은 제1 콘택홀(452)을 통해 박막 트랜지스터(TFT)의 드레인 전극(443)과 전기적으로 연결되고, 제2 콘택홀(454)을 통해 제1 유지 전극(444)과 전기적으로 연결된다.
도전 패턴(470)은 데이터 패드(445) 상에 형성되는 제1 패드 전극(474) 및 게이트 패드(465) 상에 형성되는 제2 패드 전극(476)을 더 포함할 수 있다. 제1 및 제2 패드 전극(474, 476)은 데이터 패드(445) 및 게이트 패드(465)의 보호막 역할을 수행한다.
이하, 도 16 및 도 17에 도시된 박막 트랜지스터 기판의 제조 방법에 대하여 설명하기로 한다.
우선, 기판(410) 상에 산화물 반도체 물질로 이루어진 산화물 반도체층 및 구리(Cu) 등의 금속으로 이루어진 제1 도전층을 순차적으로 형성한 후, 첫 번째 마스크를 이용한 포토리소그라피 공정을 통해 반도체 패턴(420)과, 데이터 라인(441), 소오스 전극(442), 드레인 전극(443), 제1 유지 전극(444) 및 데이터 패드(445) 등을 포함하는 제1 배선 패턴(440)을 형성한다.
이후, 반도체 패턴(420) 및 제1 배선 패턴(440)이 형성된 기판(410) 상에 질화 실리콘(SiNx) 등으로 이루어진 절연층 및 구리(Cu) 등의 금속으로 이루어진 제2 도전층을 순차적으로 형성한 후, 두 번째 마스크를 이용한 포토리소그라피 공정을 통해 제1, 제2 및 제3 콘택홀(452, 454, 456)을 포함하는 절연막 패턴(450)과, 게이트 라인(461), 게이트 전극(462), 제2 유지 전극(463)을 포함하는 유지 배 선(464) 및 게이트 패드(465) 등을 포함하는 제2 배선 패턴(460)을 형성한다.
이후, 절연막 패턴(450) 및 제2 배선 패턴(460)이 형성된 기판(410) 상에 인듐징크옥사이드(IZO) 등의 투명 도전성 물질로 이루어진 제3 도전층을 형성한 후, 세 번째 마스크를 이용한 포토리소그라피 공정을 통해 화소 전극(472), 제1 및 제2 패드 전극(474, 476) 등을 포함하는 도전 패턴(470)을 형성한다.
이와 같이, 3매의 마스크만을 이용하여 박막 트랜지스터 기판(400)을 제조함으로써, 4매 이상의 마스크를 이용하는 경우에 비하여 제조 원가를 절감할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다. 도 18에서, 컬러필터층 및 블랙 매트릭스를 제외한 나머지 구성은 도 16 및 도 17에 도시된 것과 동일하므로, 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하며, 그 중복되는 상세한 설명은 생략하기로 한다.
도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(500)은 컬러필터층(510) 및 블랙 매트릭스(520)를 더 포함한다.
컬러필터층(510)은 제2 배선 패턴(160)까지 형성된 기판(110) 상에 형성된다. 컬러필터층(510)은 컬러를 구현하기 위하여 각각의 화소에 대응되도록 형성된 적색, 녹색 및 청색 컬러필터들을 포함할 수 있다. 예를 들어, 적색, 녹색 및 청색 컬러필터들은 감광성 유기 조성물에 적색, 녹색 및 청색의 안료가 각각 포함된 구조를 갖는다.
컬러필터층(510)은 박막 트랜지스터 기판(500)의 표면을 평탄화시키기 위하 여 비교적 두꺼운 두께로 형성되는 것이 바람직하다. 예를 들어, 컬러필터층(510)은 약 2.5㎛ ~ 3.5㎛의 두께로 형성된다.
블랙 매트릭스(520)는 컬러필터층(510)이 형성된 기판(410) 상에 형성된다. 블랙 매트릭스(520)는 예를 들어, 화소들의 경계부, 박막 트랜지스터(TFT)의 채널부, 유지 커패시터(Cst) 영역, 실질적으로 영상을 표시하지 않는 테두리 영역 등에 형성될 수 있다.
본 실시예에서, 화소 전극(472)은 컬러필터층(510) 상에 형성된다. 이에 따라, 데이터 라인(441), 소오스 전극(442) 및 드레인 전극(443) 등을 포함하는 제2 배선 패턴(440)과 화소 전극(472)의 사이에는 두꺼운 두께의 컬러필터층(510)이 존재하게 되므로, 화소 전극(472)과 제2 배선 패턴(440)간에 발생되는 기생 커패시터의 기생 용량을 크게 감소시킬 수 있다.
한편, 컬러필터층(510)과 블랙 매트릭스(520)를 형성하는 순서는 컬러필터층(510)의 형성 후 블랙 매트릭스(520)를 형성하는 방법과, 블랙 매트릭스(520)를 먼저 형성한 후 컬러필터층(510)을 형성하는 방벙 모두과 가능하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 플라즈마 처리에 따른 구리가 도핑된 G-IZO 박막의 저항 변화를 나타낸 그래프이다.
도 4 내지 도 14는 도 1 및 도 2에 도시된 박막 트랜지스터 기판을 본 발명의 일 실시예에 따라 제조하는 방법의 중간 단계를 나타낸 단면도들이다.
도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 17은 도 16의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 120 : 반도체 패턴
130 : 도전 패턴 132 : 화소 전극
134 : 데이터 패드 140 : 제1 배선 패턴
141 : 데이터 라인 142 : 소오스 전극
143 : 드레인 전극 144 : 제1 유지 전극
150 : 절연막 패턴 160 : 제2 배선 패턴
161 : 게이트 라인 162 : 게이트 전극
163 : 제2 유지 전극 164 : 게이트 패드

Claims (20)

  1. 기판 상에 형성된 반도체 패턴 및 상기 반도체 패턴과 동일층으로부터 형성된 도전 패턴;
    상기 반도체 패턴 상에 형성되며, 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 제1 배선 패턴;
    상기 제1 배선 패턴이 형성된 기판 상에 상기 제1 배선 패턴을 커버하도록 형성된 절연막 패턴; 및
    상기 절연막 패턴 상에 형성되며, 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함하는 제2 배선 패턴을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 반도체 패턴은 산화물 반도체 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 산화물 반도체 물질은 산화 아연을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서,
    상기 산화물 반도체 물질은 인듐 및 갈륨 중 적어도 하나를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제2항에 있어서,
    상기 도전 패턴은 상기 산화물 반도체 물질의 플라즈마 처리를 통해 형성된 도전성 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제1 배선 패턴은 상기 소오스 전극과 연결된 데이터 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제6항에 있어서, 상기 도전 패턴은 상기 드레인 전극과 전기적으로 연결된 화소 전극 및 상기 데이터 라인과 전기적으로 연결된 데이터 패드를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제2 배선 패턴은 상기 게이트 전극과 연결된 게이트 라인 및 상기 게이트 라인과 연결된 게이트 패드를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 제1 배선 패턴은 유지 커패시터를 형성하기 위한 제1 유지 전극을 더 포함하며,
    상기 제2 배선 패턴은 유지 커패시터를 형성하기 위하여 상기 제1 유지 전극과 중첩되는 제2 유지 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1항에 있어서,
    상기 제2 배선 패턴이 형성된 기판 상에 형성된 컬러필터층 및 블랙 매트릭스를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 기판 상에 형성되며, 산화물 반도체 물질을 포함하는 반도체 패턴;
    상기 반도체 패턴 상에 형성되며, 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 제1 배선 패턴;
    상기 제1 배선 패턴이 형성된 기판 상에 상기 제1 배선 패턴을 커버하도록 형성된 절연막 패턴;
    상기 절연막 패턴 상에 형성되며, 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함하는 제2 배선 패턴; 및
    상기 절연막 패턴 상에 형성되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 도전 패턴을 포함하는 박막 트랜지스터 기판.
  12. 제11항에 있어서,
    상기 제2 배선 패턴이 형성된 기판 상에 형성된 컬러필터층 및 블랙 매트릭스를 더 포함하며,
    상기 도전 패턴은 상기 컬러필터층 및 블랙 매트릭스 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제1 마스크를 이용하여, 기판 상에 형성되는 반도체 패턴층, 및 상기 반도체 패턴층 상에 형성되고 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 제1 배선 패턴을 형성하는 단계;
    제2 마스크를 이용하여, 상기 제1 배선 패턴을 커버하도록 형성되는 절연막 패턴, 및 상기 절연막 패턴 상에 형성되고 상기 소오스 전극 및 드레인 전극의 윗부분에 형성되는 게이트 전극을 포함하는 제2 배선 패턴을 형성하는 단계; 및
    상기 반도체 패턴층의 일부를 플라즈마 처리하여 도전 패턴 및 반도체 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서, 상기 반도체 패턴층 및 제1 배선 패턴을 형성하는 단계는,
    기판 상에 산화물 반도체층 및 제1 도전층을 순차적으로 형성하는 단계;
    상기 제1 마스크를 이용하여 상기 제1 도전층 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 도전층 및 상기 산화물 반도체층을 동시에 제1 식각하여 상기 제1 도전층으로부터의 제1 도전 패턴층 및 상기 산화물 반도체층으로부터의 반도체 패턴층을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 에치백시켜 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 도전 패턴층을 제2 식각하여 상기 제1 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에 있어서, 상기 절연막 패턴 및 제2 배선 패턴을 형성하는 단계는,
    상기 제1 배선 패턴이 형성된 기판 상에 절연층 및 제2 도전층을 순차적으로 형성하는 단계;
    상기 제2 마스크를 이용하여 상기 제2 도전층 상에 제3 포토레지스트 패턴을 형성하는 단계;
    상기 제2 도전층을 제1 식각하여 제2 도전 패턴층을 형성하는 단계;
    상기 절연층을 식각하여 상기 절연막 패턴을 형성하는 단계;
    상기 제3 포토레지스트 패턴을 에치백시켜 제4 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 도전 패턴층을 제2 식각하여 제2 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에 있어서,
    상기 절연막 패턴을 형성하는 단계에서는 상기 제1 배선 패턴의 가장자리 일부가 노출되도록 상기 절연층을 식각하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체 패턴층의 플라즈마 처리는 상기 제1 및 제2 배선 패턴을 마스크로 이용하여 진행되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제13항에 있어서,
    상기 도전 패턴 및 상기 반도체 패턴을 형성한 후, 컬러필터층 및 블랙 매트릭스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제1 마스크를 이용하여, 기판 상에 형성되고 산화물 반도체 물질로 이루어진 반도체 패턴, 및 상기 반도체 패턴 상에 형성되고 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 제1 배선 패턴을 형성하는 단계;
    제2 마스크를 이용하여, 상기 제1 배선 패턴을 커버하도록 형성되는 절연막 패턴, 및 상기 절연막 패턴 상에 형성되고 상기 소오스 전극 및 드레인 전극의 윗 부분에 형성되는 게이트 전극을 포함하는 제2 배선 패턴을 형성하는 단계; 및
    제3 마스크를 이용하여, 상기 절연막 패턴 상에 형성되고 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 도전 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  20. 제19항에 있어서,
    상기 절연막 패턴 및 상기 제2 배선 패턴을 형성한 후, 컬러필터층 및 블랙 매트릭스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
KR1020070110056A 2007-10-31 2007-10-31 박막 트랜지스터 기판 및 이의 제조 방법 KR101392276B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070110056A KR101392276B1 (ko) 2007-10-31 2007-10-31 박막 트랜지스터 기판 및 이의 제조 방법
US12/186,659 US8183097B2 (en) 2007-10-31 2008-08-06 Thin-film transistor substrate and method of manufacturing the same
CN2008101689410A CN101425543B (zh) 2007-10-31 2008-09-27 薄膜晶体管基板和制造薄膜晶体管基板的方法
US13/464,125 US8796680B2 (en) 2007-10-31 2012-05-04 Thin-film transistor substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070110056A KR101392276B1 (ko) 2007-10-31 2007-10-31 박막 트랜지스터 기판 및 이의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020130136933A Division KR101471149B1 (ko) 2013-11-12 2013-11-12 박막 트랜지스터 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090044119A true KR20090044119A (ko) 2009-05-07
KR101392276B1 KR101392276B1 (ko) 2014-05-07

Family

ID=40581660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070110056A KR101392276B1 (ko) 2007-10-31 2007-10-31 박막 트랜지스터 기판 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US8183097B2 (ko)
KR (1) KR101392276B1 (ko)
CN (1) CN101425543B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8367448B2 (en) 2010-03-12 2013-02-05 Samsung Display Co., Ltd. Capacitor and organic light emitting display device
KR20130034548A (ko) * 2011-09-28 2013-04-05 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조방법
US8759917B2 (en) 2010-01-04 2014-06-24 Samsung Electronics Co., Ltd. Thin-film transistor having etch stop multi-layer and method of manufacturing the same
US9502579B2 (en) 2014-07-25 2016-11-22 Samsung Display Co., Ltd. Thin film transistor substrate

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2491594A4 (en) * 2009-10-21 2015-09-16 Semiconductor Energy Lab DISPLAY DEVICE AND ELECTRONIC DEVICE WITH THE DISPLAY DEVICE
CN104600074A (zh) * 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
CN102668077B (zh) * 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101357480B1 (ko) * 2010-11-17 2014-02-03 샤프 가부시키가이샤 박막 트랜지스터 기판 및 이를 구비한 표시장치 그리고 박막 트랜지스터 기판의 제조방법
CN102237370A (zh) * 2011-04-18 2011-11-09 上海丽恒光微电子科技有限公司 Tft基板及其形成方法、显示装置
KR101894329B1 (ko) * 2011-10-14 2018-09-04 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
KR20130049620A (ko) * 2011-11-04 2013-05-14 삼성디스플레이 주식회사 표시 장치
CN102854687B (zh) * 2012-09-26 2014-12-17 南京中电熊猫液晶显示科技有限公司 一种金属氧化物边缘场开关型液晶显示面板及其制造方法
CN103018990B (zh) * 2012-12-14 2015-12-02 京东方科技集团股份有限公司 一种阵列基板和其制备方法、及液晶显示装置
KR102101863B1 (ko) 2013-01-07 2020-04-21 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치
CN103295962A (zh) * 2013-05-29 2013-09-11 京东方科技集团股份有限公司 阵列基板及其制作方法，显示装置
CN103489828B (zh) 2013-09-30 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管阵列基板的制造方法
CN104965362A (zh) * 2015-06-04 2015-10-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105137672B (zh) * 2015-08-10 2018-11-30 深圳市华星光电技术有限公司 阵列基板及其制造方法
JP6294429B2 (ja) * 2016-10-26 2018-03-14 株式会社半導体エネルギー研究所 液晶表示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0534467B1 (en) * 1991-09-26 1997-03-12 Kabushiki Kaisha Toshiba Electrode structure of a liquid crystal display device and method of manufacturing the liquid crystal display device
KR100333180B1 (ko) * 1998-06-30 2003-06-19 주식회사 현대 디스플레이 테크놀로지 Tft-lcd제조방법
JP3267271B2 (ja) * 1998-12-10 2002-03-18 日本電気株式会社 液晶表示装置およびその製造法
JP2003050405A (ja) 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP4410951B2 (ja) * 2001-02-27 2010-02-10 Ｎｅｃ液晶テクノロジー株式会社 パターン形成方法および液晶表示装置の製造方法
US20030122987A1 (en) * 2001-12-28 2003-07-03 Myung-Joon Kim Array substrate for a liquid crystal display device having multi-layered metal line and fabricating method thereof
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100916603B1 (ko) 2002-12-09 2009-09-14 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
KR101003829B1 (ko) 2004-04-30 2010-12-23 엘지디스플레이 주식회사 씨오티 구조 액정표시장치 및 그 제조 방법
US7410842B2 (en) * 2005-04-19 2008-08-12 Lg. Display Co., Ltd Method for fabricating thin film transistor of liquid crystal display device
JP4732080B2 (ja) 2005-09-06 2011-07-27 キヤノン株式会社 発光素子
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
CN101060139A (zh) 2006-04-17 2007-10-24 三星电子株式会社 非晶氧化锌薄膜晶体管及其制造方法
KR101198218B1 (ko) 2006-06-19 2012-11-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR101182322B1 (ko) * 2006-06-30 2012-09-20 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
US7651896B2 (en) * 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8258021B2 (en) * 2007-10-26 2012-09-04 Palo Alto Research Center Incorporated Protecting semiconducting oxides

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759917B2 (en) 2010-01-04 2014-06-24 Samsung Electronics Co., Ltd. Thin-film transistor having etch stop multi-layer and method of manufacturing the same
US8367448B2 (en) 2010-03-12 2013-02-05 Samsung Display Co., Ltd. Capacitor and organic light emitting display device
KR20130034548A (ko) * 2011-09-28 2013-04-05 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조방법
US9502579B2 (en) 2014-07-25 2016-11-22 Samsung Display Co., Ltd. Thin film transistor substrate
US9837550B2 (en) 2014-07-25 2017-12-05 Samsung Display Co., Ltd. Thin film transistor substrate and method of fabricating the same

Also Published As

Publication number Publication date
US8183097B2 (en) 2012-05-22
US20120217495A1 (en) 2012-08-30
KR101392276B1 (ko) 2014-05-07
CN101425543A (zh) 2009-05-06
US20090108256A1 (en) 2009-04-30
CN101425543B (zh) 2013-05-08
US8796680B2 (en) 2014-08-05

Similar Documents

Publication Publication Date Title
KR101392276B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101575750B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP5129228B2 (ja) アレイ基板及びこれの製造方法
KR101253497B1 (ko) 액정표시장치용 어레이 기판의 제조방법
KR101243824B1 (ko) 액정표시장치 및 그 제조방법
JP4567589B2 (ja) 液晶表示装置用アレイ基板及びその製造方法
US8045077B2 (en) Liquid crystal display device and fabrication method thereof
WO2015098183A1 (ja) アクティブマトリクス基板の製造方法および表示装置の製造方法ならびに表示装置
KR101473675B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP2019016659A (ja) 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
JP2011100041A (ja) 液晶表示装置の製造方法
JP2007183579A (ja) 薄膜トランジスタ基板の製造方法
KR20110061773A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
JP5275524B2 (ja) 薄膜トランジスタ基板及びそれを備えた表示装置並びに薄膜トランジスタ基板の製造方法
EP1939674B1 (en) Liquid crystal display device and fabrication method thereof
KR20090077117A (ko) 표시 기판 및 이의 제조 방법
KR102164941B1 (ko) 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
KR20110056962A (ko) 박막 트랜지스터 기판의 제조방법
US8357937B2 (en) Thin film transistor liquid crystal display device
KR20130098655A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20090011704A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20080047085A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR102218945B1 (ko) 박막 트랜지스터 기판의 제조 방법
US20190198679A1 (en) Thin film transistor substrate, liquid crystal display device including same, and method for producing thin film transistor substrate
KR101813719B1 (ko) 박막트랜지스터 어레이 기판의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee