JP6294429B2

JP6294429B2 - 液晶表示装置

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Publication number: JP6294429B2
Application number: JP2016209170A
Authority: JP
Inventors: 伊藤　俊一; 俊一伊藤; 俊成佐々木; みゆき細羽; 坂田　淳一郎; 淳一郎坂田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2016-10-26
Filing date: 2016-10-26
Publication date: 2018-03-14
Anticipated expiration: 2028-10-24
Also published as: JP2017027081A

Description

酸化物半導体、該酸化物半導体を用いた薄膜トランジスタ、若しくは該薄膜トランジスタ
を用いた表示装置に関する。

薄膜トランジスタの材料として水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）が主に用い
られている。水素化アモルファスシリコンは３００℃以下の低温で薄膜の堆積が可能であ
るが、移動度（薄膜トランジスタにおいては電界効果移動度）が１ｃｍ^２／Ｖ・ｓｅｃ程
度しか得られないという欠点がある。

一方、ａ−Ｓｉ：Ｈと同様に低温で薄膜の形成が可能である酸化物半導体材料として、ホ
モロガス化合物ＩｎＭＯ_３（ＺｎＯ）ｍ（Ｍ＝Ｉｎ，Ｆｅ，Ｇａ，又はＡｌ，ｍ＝１以上
５０未満の整数）薄膜を活性層として用いる透明薄膜電界効果型トランジスタが開示され
ている（特許文献１参照）。

また、チャネル層に、電子キャリア濃度が１０^１８／ｃｍ^３未満であるアモルファス酸化
物が用いられ、該アモルファス酸化物が、Ｉｎ、Ｇａ、Ｚｎを含む酸化物であり、原子数
比Ｉｎ：Ｇａ：Ｚｎ＝１：１：ｍ（ｍ＜６）である薄膜トランジスタが開示されている。

特開２００４−１０３９５７号公報国際公開第０５／０８８７２６号

しかしながら、従来の酸化物半導体を用いた薄膜トランジスタは、オンオフ比が１０^３程
度しか得られていない。すなわち、薄膜トランジスタとして所定のオン電流が得られてい
るとしても、オフ電流が増加してしまいノーマリーオフのトランジスタが構成されている
とはいえず、実用的なレベルに達していない。オンオフ比が１０^３程度であれば、従来の
アモルファスシリコンを用いた薄膜トランジスタでも容易に達成できるレベルなのである
。

そこで、薄膜トランジスタの電界効果移動度を高め、オフ電流を抑えつつ十分なオンオフ
比を得ることを他の目的の一とする。

例示的な一態様として酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎを構成成分として含みＺｎの濃
度がＩｎ及びＧａの濃度よりも低くなる組成を有している。当該酸化物半導体はアモルフ
ァス構造を有していることが好ましい態様となる。

例示的な一態様として酸化物半導体は、ＩｎＭＯ_３（ＺｎＯ）_ｍ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ
、Ｍｎ、Ｃｏ及びＡｌから選ばれた一又は複数の元素、ｍは１以上５０未満の非整数）で
ありＺｎの濃度がＩｎ及びＭ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ、Ｃｏ及びＡｌから選ばれた
一又は複数の元素）よりも低くなる組成を有している。当該酸化物半導体はアモルファス
構造を有していることが好ましい態様となる。

ここでｍの値は、好ましくは１以上５０未満の非整数、より好ましくは１０未満の非整数
とする。ｍの値は５０以上の非整数でも可能であるが、ｍの値が大きくなるとアモルファ
ス状態を維持するのが困難になる。

例示的な一態様として薄膜トランジスタは、上記態様から選択される酸化物半導体層をチ
ャネル形成領域とする。該酸化物半導体層に接して酸化物絶縁層が設けられていることは
好ましい。酸化物絶縁層は酸化物半導体層の上層側及び下層側に設けられていることはよ
り好ましい一態様となる。酸化物半導体層の外側に窒化物絶縁層が設けられていることは
好ましい。

例示的な一態様として表示装置は、上記態様から選択される薄膜トランジスタが少なくと
も一の画素に設けられている。

例示的な一態様として表示装置は、上記態様から選択される薄膜トランジスタが少なくと
も一の画素と該画素に設けられた薄膜トランジスタに送る信号を制御する駆動回路とに設
けられている。

酸化物半導体の構成成分として含むＩｎ、Ｇａ、Ｚｎの内、Ｚｎの濃度をＩｎ及びＧａの
濃度よりも低くすることでキャリア濃度を低くすることができ、また、酸化物半導体をア
モルファス構造とすることができる。

このような酸化物半導体層をチャネル形成領域とすることにより、薄膜トランジスタのオ
フ電流を低減することができ、高いオンオフ比を得ることができる。

酸化物半導体層を用いたＴＦＴの構造を示す断面図。酸化物半導体層を用いたＴＦＴの構造を示す断面図。酸化物半導体層を用いたＴＦＴの構造を示す断面図。酸化物半導体層を用いたＴＦＴの構造を示す断面図。酸化物半導体層を用いたＴＦＴで構成される表示装置の一態様を示す図。酸化物半導体層を用いたＴＦＴで構成されるセレクタ回路の構成を示す回路図。セレクタ回路の動作の一例を説明するタイミングチャート図。酸化物半導体層を用いたＴＦＴで構成されるシフトレジスタを示すブロック図。酸化物半導体層を用いたＴＦＴで構成されるフリップフロップ回路を示す回路図。酸化物半導体層を用いたＴＦＴと発光素子で構成される画素の等価回路図。酸化物半導体層を用いたＴＦＴで構成される発光装置の画素構造を示す平面図。酸化物半導体層を用いたＴＦＴで構成される発光装置の画素構造を示す断面図。酸化物半導体層を用いたＴＦＴで構成される発光装置の入力端子部の構成を示す図。酸化物半導体層を用いたＴＦＴで構成されるコントラスト媒体表示装置（電子ペーパー）の構成を示す断面図。酸化物半導体層を用いたＴＦＴで構成される液晶表示装置の画素構造を示す平面図。酸化物半導体層を用いたＴＦＴで構成される液晶表示装置の画素構造を示す断面図。酸化物半導体層のＸ線回折パターン（成膜後、３５０℃熱処理後、５００℃熱処理後）を示す図。薄膜トランジスタのゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）の特性を示すグラフ。

以下、開示される発明の実施の形態について図面を用いて以下に説明する。但し、開示さ
れる発明は以下の説明に限定されず、その発明の趣旨及びその範囲から逸脱することなく
その形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。した
がって、開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるもので
はない。以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通
して用いる場合がある。

（酸化物半導体材料について）
本形態に係る例示的な酸化物半導体材料は、Ｉｎ、Ｇａ、Ｚｎを構成成分として含みＺｎ
の濃度がＩｎ及びＧａの濃度よりも低い組成を有している。例えば、ＩｎＭＯ_３（ＺｎＯ
）_ｍで示される酸化物半導体材料であって、Ｚｎの濃度がＩｎ及びＭ（Ｍ＝Ｇａ、Ｆｅ、
Ｎｉ、Ｍｎ、Ｃｏ及びＡｌから選ばれた一又は複数の元素）よりも低い組成を有している
。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素とし
てＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある
。

上記のＩｎＭＯ_３（ＺｎＯ）_ｍで示される酸化物半導体材料において、ｍは１以上５０未
満の非整数である。結晶状態における組成がＩｎＧａＯ_３（ＺｎＯ）_ｍであってｍが１以
上５０未満の整数であるものが知られているが、製造における制御性を考慮するとｍが整
数となる組成よりは、ＩｎＭＯ_３（ＺｎＯ）_ｍであってｍが非整数となる組成とする方が
制御しやすく好ましい。また、酸化物半導体材料のアモルファス構造を安定的に維持する
ためにもｍを非整数とすることが好ましい。

ＩｎＭＯ_３（ＺｎＯ）_ｍ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ、Ｃｏ及びＡｌから選ばれた一又
は複数の元素、ｍは１以上５０未満の非整数）であり、酸化物半導体材料の組成としては
、Ｉｎ、Ｍ、Ｚｎ、Ｏの合計を１００％としたときに、それぞれの元素の組成としてＩｎ
を２０原子％未満、Ｍ（例えばＧａ）を２０原子％未満、Ｚｎを１０原子％未満含むよう
にすることが好ましい。Ｉｎ、Ｇａ及びＺｎを含む酸化物半導体材料として、より好まし
い組成比は、Ｉｎ及びＧａを１５．０原子％以上２０．０原子％以下、Ｚｎを５．０原子
％以上１０．０原子％以下含むものである。

酸化物半導体の構造はアモルファス構造であり、窒素雰囲気中５００℃の熱処理によって
も結晶化することはない。熱処理温度を７００℃まで高めると、アモルファス構造の中に
ナノクリスタルが生成する場合がある。いずれにしても酸化物半導体は非単結晶半導体で
ある。

酸化物半導体としてアモルファス構造を有するようにするためにＺｎの濃度がＩｎ及びＧ
ａの濃度よりも低くすることで構造が安定化する。より好ましくはＩｎ及びＧａに対して
Ｚｎの割合が半分以下とするのが良い。Ｚｎ若しくはＺｎＯの割合が増えると結晶化しや
すくなる傾向があり、Ｚｎ若しくはＺｎＯの割合が増えた場合にはスパッタリング法等に
よる成膜したままの状態、又は数百度の熱処理によって結晶化してしまう。また、Ｚｎの
濃度がＩｎ及びＧａの濃度よりも低くすることで、酸化物半導体においてアモルファス構
造が得られる組成範囲を広げることができる。

（酸化物半導体層の作製方法）
酸化物半導体層は物理気相成長（ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ
：ＰＶＤ）法で作製することが好ましい。酸化物半導体層を作製するためのＰＶＤ法とし
ては、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、イオンビーム堆積法など
を適用することができるが、生産性及び大面積基板への成膜を容易なものとするためには
スパッタリング法を適用することが好ましい。

好ましい成膜法として、Ｉｎ、Ｍ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ、Ｃｏ及びＡｌから選ば
れた一又は複数の元素）、Ｚｎ等の金属ターゲットを用い酸素と反応させながら基板上に
酸化物半導体層を堆積させる反応性スパッタリング法、Ｉｎ、Ｍ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ
、Ｍｎ、Ｃｏ及びＡｌから選ばれた一又は複数の元素）、Ｚｎの酸化物の焼結体をターゲ
ットをして基板上に酸化物半導体層を堆積させるスパッタリング法、若しくは当該焼結体
をターゲットをして用い酸素と反応させながら基板上に酸化物半導体層を堆積させる反応
性スパッタリング法が適用される。

スパッタリング法において用いられるターゲットの一例として、Ｉｎ_２Ｏ_３、Ｇａ_２Ｏ_３
及びＺｎＯの焼結体が適用可能である。このようなターゲットの組成比としては、Ｉｎ_２
Ｏ_３、Ｇａ_２Ｏ_３及びＺｎＯの割合を等量又はＩｎ_２Ｏ_３及びＧａ_２Ｏ_３に対してＺｎＯ
の割合を少なくすることが好ましい。基板上に堆積される酸化物半導体層の組成は、ター
ゲット材のスパッタガスに対するスパッタリングレートによっても変わってくるが、少な
くともターゲットの組成比とすることでＩｎ、Ｇａ、Ｚｎを構成成分として含み、Ｚｎが
Ｉｎ及びＧａの濃度よりも低い酸化物半導体層を得ることができる。

スパッタリングは上記ターゲットに直流電力を印加し、成膜チャンバー内にプラズマを生
成して行う。パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一とな
るために好ましい。

（薄膜トランジスタについて）
酸化物半導体層をチャネル形成領域とする薄膜トランジスタを作製するための基板として
、ガラス基板、プラスチック基板、プラスチックフィルム等を用いることができる。ガラ
ス基板としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス及びアルミノシ
リケートガラスなどのガラス基板を用いることができる。例えば、成分比としてホウ酸（
Ｂ_２Ｏ_３）よりも酸化バリウム（ＢａＯ）を多く含み、歪み点が７３０℃以上のガラス基
板を用いると好ましい。また、酸化物半導体層はスパッタリング法により２００℃以下で
成膜することが可能であり、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフ
タレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリイミドに代表されるプラ
スチック基板、該プラスチック材料の厚さを２００μｍ以下とするプラスチックフィルム
を用いることができる。

図１（Ａ）、（Ｂ）はそのような基板１０１の表面に作製される薄膜トランジスタの一例
を示す。ここで図１（Ａ）は薄膜トランジスタの平面図の一例であり、図１（Ｂ）はＡ１
−Ｂ１切断線に対応した断面図を示す。

図１（Ａ）、（Ｂ）で示す薄膜トランジスタは、基板１０１側からゲート電極１０２、ゲ
ート絶縁層１０３が形成され、該ゲート絶縁層１０３の上に酸化物半導体層１０６が形成
されたボトムゲート型の構造を有している。ソース電極１０４及びドレイン電極１０５は
、ゲート絶縁層１０３と酸化物半導体層１０６の間に設けられている。すなわち、ゲート
電極１０２と重畳し、ゲート絶縁層１０３及びソース電極１０４及びドレイン電極１０５
の側面部と上面部の一部と接するように設けられている。ゲート絶縁層１０３上にソース
電極１０４及びドレイン電極１０５を先に設ける構造は、酸化物半導体層１０６を成膜す
る前の下地表面を、プラズマ処理によって清浄化できるという利点を有している。

ゲート電極１０２はＴｉ、Ｍｏ、Ｃｒ、Ｔａ、Ｗ等の高融点金属で形成することが好まし
い。また、ゲート電極１０２をＡｌ膜又は、Ｓｉ、Ｔｉ、Ｎｄ、Ｓｃ若しくはＣｕ等の金
属が添加されたＡｌ膜の上層側にＭｏ、Ｃｒ、Ｔｉに代表される高融点金属の層が設けら
れている構成を有していても良い。

ゲート絶縁層１０３は、酸化シリコン、窒化シリコン又は酸化窒化シリコンなどシリコン
酸化物又は窒化物で形成することが好ましい。ゲート絶縁層１０３中にＯＨ基を含ませる
ことができ、ＯＨ基を酸化物半導体層１０６に作用させることができるからである。特に
、酸化シリコンでゲート絶縁層１０３を形成すると、薄膜トランジスタのソース電極とゲ
ート電極間及びドレイン電極とゲート電極間のリーク電流を約１０^−１０Ａ以下にするこ
とができる。これらの絶縁層は、プラズマＣＶＤ法又はスパッタリング法で形成すること
ができる。

例えば、ゲート絶縁層１０３として、有機シランガスを用いたＣＶＤ法により酸化シリコ
ン層を形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式
Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テ
トラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサ
ン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ
（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等の
シリコン含有化合物を用いることができる。

ソース電極１０４及びドレイン電極１０５はＴｉ、Ｍｏ、Ｃｒ、Ｔａ、Ｗ等の高融点金属
で形成することが好ましい。特にＴｉに代表されるように酸素と親和力の高い金属材料を
用いることが好ましい。酸化物半導体層１０６とオーミックコンタクトを形成しやすいか
らである。Ｔｉの他にＭｏによって同様の効果を得ることができる。ソース電極１０４及
びドレイン電極１０５の端面形状は、テーパ状となるようにエッチング加工することが好
ましい。酸化物半導体層１０６との接触面積を増やすことができるからである。また、ソ
ース電極１０４及びドレイン電極１０５と酸化物半導体層との間に、酸素欠乏欠陥を有す
る酸化物半導体層（チャネル形成領域を構成する酸化物半導体層よりも低抵抗の酸化物半
導体層）を設けても良い。

ソース電極１０４及びドレイン電極１０５の他の態様として、当該電極は、Ａｌ膜又は、
Ｓｉ、Ｔｉ、Ｎｄ、Ｓｃ若しくはＣｕ等の金属が添加されたＡｌ膜の上層側及び／又は下
層側にＭｏ、Ｃｒ、Ｔｉに代表される高融点金属の層が設けられている構成を有していて
も良い。ソース電極１０４及びドレイン電極１０５を形成する層と同時に、同じ層で信号
を伝達する配線を形成する際に有利である。当該Ａｌ膜に接して設けられる高融点金属の
層は、Ａｌ膜にヒロックやウィスカーが生じてしまうことを防ぐために設けられているこ
とが好ましい。なお、ヒロックとは、Ａｌが結晶成長してその成長成分がぶつかりあうこ
とで盛り上がりが生じてしまう現象をいう。また、ウィスカーは、Ａｌの異常成長によっ
て針状の成長が行われてしまう現象をいう。

酸化物半導体層１０６はスパッタリング法に代表されるＰＶＤ法によって形成する。スパ
ッタリングにおけるターゲットは、前述のようにＩｎ、Ｍ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ
、Ｃｏ及びＡｌから選ばれた一又は複数の元素）、Ｚｎの酸化物の焼結体を用いることが
好ましい。例えば、Ｉｎ_２Ｏ_３、Ｇａ_２Ｏ_３及びＺｎＯの焼結体をターゲットとして用い
てスパッタリング法により酸化物半導体層を形成する。

スパッタガスはアルゴンに代表される希ガスを用いる。酸化物半導体層の酸素欠乏欠陥を
制御するには希ガスに酸素ガスを所定量添加しても良い。スパッタガスとして希ガスに対
する酸素ガスの割合を増加させることで酸化物半導体中の酸素欠乏欠陥を少なくすること
ができる。酸化物半導体中の酸素欠乏欠陥を制御することにより薄膜トランジスタのしき
い値電圧を制御することが可能である。

酸化物半導体層１０６を成膜する前に、スパッタリング装置の成膜チャンバーにアルゴン
ガスを導入してプラズマを発生させ、堆積表面を清浄化する処理を行うことは好ましい。
アルゴン雰囲気に代えて窒素、ヘリウムなどを用いても良い。また、アルゴン雰囲気に酸
素、Ｎ_２Ｏなどを加えた雰囲気で行っても良い。また、アルゴン雰囲気にＣｌ_２、ＣＦ_４
などを加えた雰囲気で行っても良い。

酸化物半導体層１０６を形成後、大気中又は窒素雰囲気中において、２００℃以上６００
℃以下、好ましくは３００℃以上４００℃以下の熱処理を行う。この熱処理により薄膜ト
ランジスタの電界効果移動度を高めることができる。本形態で示す酸化物半導体を用いた
薄膜トランジスタの電界効果移動度としては、５ｃｍ^２／Ｖｓｅｃ以上を実現することが
可能である。

上記のような薄膜トランジスタにおいて、ソース電極とドレイン電極間に５Ｖ程度の電圧
を印加したとき、ゲート電極に電圧を印加しないときのソース電極とドレイン電極間の電
流を１×１０^−１１Ａ以下にすることが可能である。また、ゲート電極に−１０Ｖの電圧
を印加した状態でもソース電極とドレイン電極間の電流は１×１０^−１１Ａ以下である。

図２（Ａ）、（Ｂ）は基板１０１の表面に作製される薄膜トランジスタの一例を示す。こ
こで図２（Ａ）は薄膜トランジスタの平面図の一例であり、図２（Ｂ）はＡ２−Ｂ２切断
線に対応した断面図を示す。

図２（Ａ）、（Ｂ）で示す薄膜トランジスタは、基板１０１側からゲート電極１０２、ゲ
ート絶縁層１０３が形成され、該ゲート絶縁層１０３の上に酸化物半導体層１０６が形成
されたボトムゲート型の構造を有している。ソース電極１０４及びドレイン電極１０５は
酸化物半導体層１０６の側面及び上面で接触する構造である。

このような構造の薄膜トランジスタは、ゲート絶縁層１０３及び酸化物半導体層１０６と
、ソース電極１０４及びドレイン電極１０５を形成する導電層を連続して形成することが
可能である。すなわち、ゲート絶縁層１０３と酸化物半導体層１０６の界面、及び酸化物
半導体層１０６と該導電層の界面が大気に晒されることなく積層されるので、それぞれの
界面が汚染されることを防ぐことができる。

また、ソース電極１０４とドレイン電極１０５の間に露出する酸化物半導体層１０６の表
層部をエッチングにより除去することで、オフ電流を低減するこことができる。また、酸
化物半導体層１０６の当該露出部分、又はエッチングにより除去された表面に対し酸素プ
ラズマ処理を行うことによって、プラズマに晒された表層部を高抵抗化することができる
。酸化物半導体の酸素欠乏欠陥が酸化され、キャリア濃度（電子濃度）が低減するためで
ある。この酸素プラズマ処理によっても薄膜トランジスタのオフ電流を低減することが可
能である。

図３（Ａ）、（Ｂ）は基板１０１の表面に作製される薄膜トランジスタの一例を示す。こ
こで図３（Ａ）は薄膜トランジスタの平面図の一例であり、図２（Ｂ）はＡ３−Ｂ３切断
線に対応した断面図を示す。

図３（Ａ）、（Ｂ）で示す薄膜トランジスタは、基板１０１側からソース電極１０４及び
ドレイン電極１０５、酸化物半導体層１０６、ゲート絶縁層１０３及びゲート電極１０２
が形成されたトップゲート型の構造を有している。このような構造の薄膜トランジスタで
あっても、酸化物半導体層１０６を、ＩｎＭＯ_３（ＺｎＯ）_ｍ（Ｍ＝Ｇａ、Ｆｅ、Ｎｉ、
Ｍｎ、Ｃｏ及びＡｌから選ばれた一又は複数の元素、ｍと１以上５０未満の非整数）であ
りさらに酸化物半導体材料の組成としては、Ｉｎ、Ｍ、Ｚｎ、Ｏの合計を１００％とした
ときに、それぞれの元素の組成としてＩｎを２０原子％未満、Ｍ（例えばＧａ）を２０原
子％未満、Ｚｎを１０原子％未満含むようにすることで、薄膜トランジスタのオフ電流を
低減することができ、高いオンオフ比を得ることができる。

図４（Ａ）は、酸化物半導体層１０６のゲート絶縁層１０３とは反対側（バックチャネル
側）にも酸化物絶縁層１０７を設けた一例である。酸化物絶縁層１０７は、前述のように
酸化シリコンの他、酸化アルミニウム、酸窒化アルミニウム、酸化イットリウム、酸化ハ
フニウムを適用する。図４（Ａ）の構成では、酸化物半導体層１０６がゲート絶縁層１０
３である酸化シリコンと、酸化物絶縁層１０７によって挟まれることから、酸化物半導体
層１０６から酸素が抜けて酸素欠乏欠陥が形成されることを防ぐことができる。

図４（Ｂ）は酸化物絶縁層１０７の外側に窒化物絶縁層１０８を設けた構成である。窒化
物絶縁層１０８としては、窒化シリコン、窒化アルミニウム等を適用することができる。
窒化物絶縁層１０８を設けることで、水蒸気、有機物及びイオン性金属による外部環境か
らの汚染を防ぐことができる。なお、図４（Ｂ）の構成においてゲート絶縁層１０３を窒
化シリコン層と酸化シリコン層の二層構造とすることも有効である。これにより、酸化物
半導体層１０６の上層側及び下層側が酸化物絶縁層と窒化物絶縁層で挟まれることになり
、上記効果をより一層高めることができる。

（薄膜トランジスタを用いた装置について）
本形態で示す酸化物半導体を用いた薄膜トランジスタは、電界効果移動度が高く、またオ
ンオフ比も高いことから、様々な用途に応用することができる。その一例として表示装置
の態様について説明する。

図５は、画素部１１０、走査線駆動回路１１１及び信号線側にセレクタ回路１１２が基板
１０１上に設けられた表示装置１０９を示す。画素部１１０に設けられるスイッチング素
子、走査線駆動回路１１１及び信号線側にセレクタ回路１１２は酸化物半導体層にチャネ
ル形成領域が設けられる薄膜トランジスタで構成されている。電界効果移動度が５ｃｍ^２
／Ｖ・ｓｅｃ乃至２０ｃｍ^２／Ｖ・ｓｅｃの酸化物半導体層にチャネル形成領域が設けら
れる薄膜トランジスタを用いれば、走査線駆動回路１１１及び信号線側のセレクタ回路１
１２を構成することが可能である。セレクタ回路１１２は信号線１１６を選択する回路で
あり、ドライバＩＣ１１４から送られてくる映像信号を、所定のタイミングで所定の信号
線１１６に振り分ける回路である。ここで、当該薄膜トランジスタはｎチャネル型である
ので、走査線駆動回路１１１及び信号線側のセレクタ回路１１２はｎチャネル型の薄膜ト
ランジスタで構成される回路である。

走査線１１５と信号線１１６がそれぞれ複数本交差して構成される画素部１１０には、画
素トランジスタ１１７が設けられている。そして画素トランジスタ１１７は、マトリクス
状に配設されている。画素トランジスタ１１７は走査線１１５から走査信号が入力され、
信号線１１６から映像信号が入力される。入力端子１１３にはドライバＩＣ１１４から映
像信号が入力される。ドライバＩＣ１１４は単結晶基板上に形成されている回路であり、
ＴＡＢ（ｔａｐｅ−ａｕｔｏｍａｔｅｄｂｏｎｄｉｎｇ）方式又はＣＯＧ（ｃｈｉｐ
ｏｎｇｌａｓｓ）方式によって実装されている。

図６はｎチャネル型薄膜トランジスタで構成されるセレクタ回路１１２の一構成例を示す
。セレクタ回路１１２はスイッチ回路１１９が複数配列することによって構成されている
。一のスイッチ回路１１９は、一の映像信号入力線１２０に対して複数の信号線１１６（
Ｓ１〜Ｓ３）が画素部１１０に延びるように構成されている。スイッチ回路１１９には信
号線１１６の本数に応じてスイッチング素子１２１が設けられている。このスイッチング
素子１２１は酸化物半導体層にチャネル形成領域が設けられる薄膜トランジスタで構成さ
れることにより、スイッチ回路１１９を映像信号の周波数に応じて高速で動作させること
を可能としている。図６では、信号線１１６（Ｓ１）に対応してスイッチング素子１２１
ａ、信号線１１６（Ｓ２）に対応してスイッチング素子１２１ｂ、信号線１１６（Ｓ３）
に対応してスイッチング素子１２１ｃが設けられているスイッチ回路１１９の一例を示し
ている。スイッチング素子１２１のオン・オフは、映像信号入力線１２０とは別の経路で
入力される同期信号入力線１２２の信号によって制御される。

図６で示すセレクタ回路１１２の動作について図７で示すタイミングチャートを参照して
説明する。図７で例示するタイミングチャートは、ｉ行目の走査線が選択され、ある列の
映像信号入力線１２０がセレクタ回路１１２に接続されている場合について示す。ｉ行目
の走査線の選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサ
ブ選択期間Ｔ３に分割されている。そして、このタイミングチャートは、ｉ行目の走査線
が選択されるとき、スイッチング素子１２１ａ、スイッチング素子１２１ｂ及びスイッチ
ング素子１２１ｃがオン・オフするタイミング、及び映像信号入力線１２０に入力される
信号を示している。

図７で示すように、第１のサブ選択期間Ｔ１においてスイッチング素子１２１ａがオンと
なり、スイッチング素子１２１ｂ及びスイッチング素子１２１ｃがオフとなる。このとき
映像信号入力線１２０に入力される映像信号ＶＤ（１）が、スイッチング素子１２１ａを
介して信号線１１６（Ｓ１）に出力される。第２のサブ選択期間Ｔ２では、スイッチング
素子１２１ｂがオン、スイッチング素子１２１ａ及びスイッチング素子１２１ｃがオフと
なり、映像信号ＶＤ（２）が、スイッチング素子１２１ｂを介して信号線１１６（Ｓ２）
に出力される。第３のサブ選択期間Ｔ３では、スイッチング素子１２１ｃがオン、スイッ
チング素子１２１ａ及びスイッチング素子１２１ｂがオフとなり、映像信号ＶＤ（３）が
、スイッチング素子１２１ｃを介して信号線１１６（Ｓ３）に出力される。

このように、図６のセレクタ回路１１２は、１ゲート選択期間を３つに分割することで１
ゲート選択期間中に一つの映像信号入力線１２０からＳ１〜Ｓ３の３つの信号線１１６に
映像信号を入力することができる。したがって、画素トランジスタ１１７と共にセレクタ
回路１１２を基板１０１に設けることで、ドライバＩＣの信号を入力する入力端子１１３
の数を、セレクタ回路１１２を設けない場合に比べて１／３に減らすことができる。それ
によりドライバＩＣと入力端子１１３との間における接触不良の発生頻度を低減すること
ができる。

走査線駆動回路１１１も酸化物半導体層にチャネル形成領域が設けられる薄膜トランジス
タによって構成することができる。走査線駆動回路１１１においてシフトレジスタは一構
成要素として含まれる。シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信
号（ＳＰ）が入力されることによって選択信号が生成される。生成された選択信号はバッ
ファにおいて緩衝増幅され、対応する走査線１１５に供給される。一本の走査線１１５に
は、１ライン分の画素トランジスタ１１７のゲート電極が接続されている。ここで、走査
線駆動回路１１１の一部に用いるシフトレジスタ１２３の一形態について図８及び図９を
用いて説明する。

図８にシフトレジスタ１２３の構成を示す。シフトレジスタ１２３はフリップフロップ回
路１２４を複数段連結して構成されている。フリップフロップ回路１２４の一例を図９に
示す。図９に示すフリップフロップ回路１２４は複数の薄膜トランジスタ（以下、図９の
説明において「ＴＦＴ」と記す）によって構成されている。図９で示すフリップフロップ
回路１２４はｎチャネル型のＴＦＴで構成されており、ＴＦＴ（１）１２５、ＴＦＴ（２
）１２６、ＴＦＴ（３）１２７、ＴＦＴ（４）１２８、ＴＦＴ（５）１２９、ＴＦＴ（６
）１３０、ＴＦＴ（７）１３１及びＴＦＴ（８）１３２によって回路が構成されている。
ｎチャネル型のＴＦＴはゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上
回ったとき導通状態になるものとする。

図９で示すフリップフロップ回路１２４において、全てのＴＦＴは、エンハンスメント型
のｎチャネル型トランジスタとして説明するが、例えば、ＴＦＴ（３）１２７はデプレッ
ション型のｎチャネル型トランジスタを用いても駆動回路を駆動させることもできる。

ＴＦＴ（１）１２５の第１の電極（ソース電極又はドレイン電極の一方）が配線（４）１
３６に接続され、ＴＦＴ（１）１２５の第２の電極（ソース電極又はドレイン電極の他方
）が配線（３）１３５に接続される。

ＴＦＴ（２）１２６の第１の電極が配線（６）１３８に接続され、ＴＦＴ（２）１２６の
第２の電極が配線（３）１３５に接続される。

ＴＦＴ（３）１２７の第１の電極が配線（５）１３７に接続され、ＴＦＴ（３）１２７の
第２の電極がＴＦＴ（２）１２６のゲート電極に接続され、ＴＦＴ（３）１２７のゲート
電極が配線（５）１３７に接続される。

ＴＦＴ（４）１２８の第１の電極が配線（６）１３８に接続され、ＴＦＴ（４）１２８の
第２の電極がＴＦＴ（２）１２６のゲート電極に接続され、ＴＦＴ（４）１２８のゲート
電極がＴＦＴ（１）１２５のゲート電極に接続される。

ＴＦＴ（５）１２９の第１の電極が配線（５）１３７に接続され、ＴＦＴ（５）１２９の
第２の電極がＴＦＴ（１）１２５のゲート電極に接続され、ＴＦＴ（５）１２９のゲート
電極が配線（１）１３３に接続される。

ＴＦＴ（６）１３０の第１の電極が配線（６）１３８に接続され、ＴＦＴ（６）１３０の
第２の電極がＴＦＴ（１）１２５のゲート電極に接続され、ＴＦＴ（６）１３０のゲート
電極がＴＦＴ（２）１２６のゲート電極に接続される。

ＴＦＴ（７）１３１の第１の電極が配線（６）１３８に接続され、ＴＦＴ（７）１３１の
第２の電極がＴＦＴ（１）１２５のゲート電極に接続され、ＴＦＴ（７）１３１のゲート
電極が配線（２）１３４に接続される。ＴＦＴ（８）１３２の第１の電極が配線（６）１
３８に接続され、ＴＦＴ（８）１３２の第２の電極がＴＦＴ（２）１２６のゲート電極に
接続され、ＴＦＴ（８）１３２のゲート電極が配線（１）１３３に接続される。

酸化物半導体層にチャネル形成領域が設けられる薄膜トランジスタは、電界効果移動度が
大きいため動作周波数を高くすることが可能である。また、薄膜トランジスタの周波数特
性が高いため、走査線駆動回路１１１を高速で動作させることが可能であり、フレーム周
波数を高くして表示装置を動作させることができる。

図５において、画素部１１０の構成は表示媒体１１８によって構成が変わってくる。電極
間に液晶材料が介在する液晶素子を表示媒体１１８とする場合には、図５で示すように画
素トランジスタ１１７によって該表示媒体１１８を制御することができる。一対の電極間
にコントラスト媒体（電子インク、電気泳動材料）を挟んだ表示媒体１１８の場合も同様
である。これらの表示媒体１１８によって構成される画素部１１０は、上記の駆動回路と
組み合わせることにより動作させることができる。

表示媒体１１８として、エレクトロルミネセンス材料を用いて構成される発光素子を適用
する場合には、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に
適している。例えば、時間階調法で表示を行う場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において発光素子を発
光又は非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレー
ム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御するこ
とができ、階調を表示することができる。

画素部１１０を発光素子によって構成するときの画素の一例を図１０に示す。図１０は、
デジタル時間階調駆動を適用可能な画素の構成について示す。ここでは酸化物半導体層を
チャネル形成領域に用いるｎチャネル型の薄膜トランジスタを一つの画素に二つ用いる例
を示す。

画素１３９は、スイッチング用ＴＦＴ１４０、駆動用ＴＦＴ１４１、発光素子１４２及び
容量素子１４５を有している。スイッチング用ＴＦＴ１４０はゲートが走査線１１５に接
続され、第１電極（ソース電極及びドレイン電極の一方）が信号線１１６に接続され、第
２電極（ソース電極及びドレイン電極の他方）が駆動用ＴＦＴ１４１のゲートに接続され
ている。駆動用ＴＦＴ１４１は、ゲートが容量素子１４５を介して電源線１４６に接続さ
れ、第１電極が電源線１４６に接続され、第２電極が発光素子１４２の第１電極（画素電
極）１４３に接続されている。発光素子１４２の第２電極（対向電極）１４４は共通電位
線１４７に接続されている。

発光素子１４２の第２電極（対向電極）１４４には低電源電位が設定されている。なお、
低電源電位とは、電源線１４６に設定される高電源電位を基準にして低電源電位＜高電源
電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていて
も良い。この高電源電位と低電源電位との電位差を発光素子１４２に印加して、発光素子
１４２に電流を流して発光素子１４２を発光させるため、高電源電位と低電源電位との電
位差が発光素子１４２の順方向しきい値電圧以上となるようにそれぞれの電位を設定する
。

電圧入力電圧駆動方式の場合には、駆動用ＴＦＴ１４１のゲートには、駆動用ＴＦＴ１４
１が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つ
まり、駆動用ＴＦＴ１４１は線形領域で動作させる。駆動用ＴＦＴ１４１は線形領域で動
作させるため、電源線１４６の電圧よりも高い電圧を駆動用ＴＦＴ１４１のゲートにかけ
る。なお、信号線１１６には、（電源線電圧＋駆動用ＴＦＴ１４１のしきい値電圧）以上
の電圧を印加する。

図１０で示す画素の構成は、デジタル時間階調駆動に代えてアナログ階調駆動を行うこと
も可能である。アナログ階調駆動を行う場合、駆動用ＴＦＴ１４１のゲートに発光素子１
４２の順方向電圧＋駆動用ＴＦＴ１４１のしきい値電圧以上の電圧を印加する。発光素子
１４２の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向
しきい値電圧を含む。なお、駆動用ＴＦＴ１４１が飽和領域で動作するようなビデオ信号
を入力することで、発光素子１４２に電流を流すことができる。駆動用ＴＦＴ１４１を飽
和領域で動作させるため、電源線１４６の電位は、駆動用ＴＦＴ１４１のゲート電位より
も高くする。ビデオ信号をアナログとすることで、発光素子１４２にビデオ信号に応じた
電流を流し、アナログ階調駆動を行うことができる。

図１０では、発光素子１４２の駆動を制御する駆動用ＴＦＴ１４１と発光素子が電気的に
接続されている例を示したが、駆動用ＴＦＴ１４１と発光素子１４２との間に電流制御用
ＴＦＴが接続されている構成であっても良い。

図５で示す表示装置１０９は、信号線１１６を選択するセレクタ回路１１２を設ける例を
示しているが、酸化物半導体層をチャネル形成領域とする薄膜トランジスタの電界効果移
動度として１０ｃｍ／Ｖ・ｓｅｃ以上が得られる場合には、ドライバＩＣ１１４の機能を
該薄膜トランジスタで実現することもできる。すなわち、基板１０１上に酸化物半導体層
をチャネル形成領域とする薄膜トランジスタによって、走査線駆動回路と信号線駆動回路
を形成することができる。

（発光装置）
表示装置の一態様として、発光装置の画素の構成について図１１及び図１２（Ａ）、（Ｂ
）を参照して説明する。ここで図１１は画素の平面図の一例であり、図１２（Ａ）はＣ１
−Ｄ１切断線に対応した断面、図１２（Ｂ）はＣ２−Ｄ２切断線に対応した断面図を示す
。以下の説明では、図１１及び図１２（Ａ）、（Ｂ）を参照する。なお、図１１で示す画
素の等価回路は図１０と同様である。

スイッチング用ＴＦＴ１４０のチャネル形成領域は、酸化物半導体層１５３に形成される
。酸化物半導体層１５３は本形態で示すものと同等なものである。スイッチング用ＴＦＴ
１４０は、走査線１１５と同じ層で形成されるゲート電極１４８を有し、ゲート絶縁層１
５２上に酸化物半導体層１５３が設けられている。酸化物半導体層１５３は、ゲート絶縁
層１５２上に信号線１１６と同じ層で形成されるソース／ドレイン電極１５５及びソース
／ドレイン電極１５６と接触している。ソース／ドレイン電極１５６は、ゲート絶縁層１
５２に設けられたコンタクトホール１５９によって、駆動用ＴＦＴ１４１のゲート電極１
４９と接続している。

なお、ソース／ドレイン電極とは、ソース、ドレイン及びゲートを主な要素として構成さ
れる薄膜トランジスタにおいて、ソース又はドレインとして機能する部位に設けられる電
極をいう。

信号線１１６、ソース／ドレイン電極１５５及びソース／ドレイン電極１５６は、Ａｌ膜
又は、Ｓｉ、Ｔｉ、Ｎｄ、Ｓｃ若しくはＣｕ等の金属が添加されたＡｌ膜で形成されてい
ることが好ましい。配線又は電極の抵抗を低くするためである。前記Ａｌ膜の上層側及び
／又は下層側にはＭｏ、Ｃｒ、Ｔｉに代表される高融点金属の層が設けられていることが
好ましい。Ａｌ膜にヒロックやウィスカーが生じてしまうことを防ぐためである。

ゲート電極１４９は、容量素子１４５の容量電極１５０を兼ねている。容量素子１４５は
容量電極１５０、ゲート絶縁層１５２及び電源線１４６と同じ層で形成される容量電極１
５１が積層されることによって形成されている。

駆動用ＴＦＴ１４１のゲート電極１４９は、走査線１１５と同じ層で形成され、ゲート絶
縁層１５２上に酸化物半導体層１５４が設けられている。酸化物半導体層１５４は、ゲー
ト絶縁層１５２上に電源線１４６と同じ層で形成されるソース／ドレイン電極１５７及び
ソース／ドレイン電極１５８と接触している。

酸化物半導体層１５３及び酸化物半導体層１５４には酸化物絶縁層１０７が設けられてい
る。第１電極（画素電極）１４３は酸化物絶縁層１０７上に設けられている。第１電極（
画素電極）１４３とソース／ドレイン電極１５８は、酸化物絶縁層１０７に設けられたコ
ンタクトホール１６０によって接続されている。第１電極（画素電極）１４３を開口する
隔壁層１６１は無機絶縁材料又は有機絶縁材料によって形成されている。隔壁層１６１の
開口部の端は勾配がなだらかな曲面状に形成されている。

発光素子１４２は、第１電極（画素電極）１４３と第２電極（対向電極）１４４の間にＥ
Ｌ層１６２が設けられた構成を有している。第１電極（画素電極）１４３と第２電極（対
向電極）１４４の一方をホール注入用の電極、他方を電子注入用の電極とする。ホール注
入用の電極は、仕事関数が４ｅＶ以上の材料で形成することが好ましく、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の材料を用いる。電
子注入用の電極は仕事関数が４ｅＶ未満の材料で形成することが好ましく、Ｃａ、Ａｌ、
ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましいＥＬ層１６２は、エレクトロルミネッセンスに
よる発光を得るための層であり、キャリア（ホール又は電子）を輸送する層及び発光層を
適宜組み合わせて構成される。

図１３は発光装置の入力端子１１３の構成を示す。図１３（Ａ）は入力端子１１３の平面
図を示す。入力端子１１３は基板１０１の端部に設けられている。図１３（Ａ）に示すＧ
−Ｈ切断線に対応する断面図を図１４（Ａ）又は図１３（Ｃ）で示す。

図１３（Ｂ）は入力端子層１７０を走査線１１５と同じ層で形成する例を示す。入力端子
層１７０の上層側にはゲート絶縁層１５２、酸化物絶縁層１０７が積層されるが、これら
の絶縁層に開口部１７３設けることにより入力端子層１７０が絶縁層から露出するように
形成されている。開口部１７３を覆い入力端子層１７０と接触する透明導電膜１７２が設
けられている。透明導電膜１７２は、フレキシブルプリント配線と入力端子１１３を接続
するときに接触抵抗が高くならないようにするために設けられている。金属で形成される
入力端子層１７０の表面が酸化すると接触抵抗が増大してしまうが、酸化物導電材料であ
る透明導電膜１７２を設けておけば接触抵抗の増大を防ぐことができる。

図１３（Ｃ）は入力端子層１７１を信号線１１６と同じ層で形成する例を示す。入力端子
層１７１の上層側には酸化物絶縁層１０７が設けられるが、この絶縁層に開口部１７３設
けることにより入力端子層１７１が絶縁層から露出するように形成されている。透明導電
膜１７２は上記と同じ理由で設けられている。

（コントラスト媒体表示装置）
図１４（Ａ）はコントラスト媒体１６３を用いた表示装置（「電子ペーパー」とも呼ばれ
る）の一態様を示す。コントラスト媒体１６３は充填材１６４とともに第１電極（画素電
極）１４３と第２電極（対向電極）１４４の間に保持されており、両電極間に電位差を与
えるとコントラストが変化するものである。第２電極（対向電極）１４４は対向基板１６
５に設けられている。

例えば、ツイストボール表示方式として、白と黒に塗り分けられた球形粒子を第１電極（
画素電極）１４３と第２電極（対向電極）１４４の間に配置し、両電極間に電位差を生じ
させての球形粒子の向きを制御することにより、表示を行う方式がある。

また、ツイストボールの代わりに電気泳動素子を用いることも可能である。透明な充填材
１６４と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ
〜２００μｍ程度のマイクロカプセルを用いる。第１電極（画素電極）１４３と第２電極
（対向電極）１４４の間に該マイクロカプセルを挟み、両電極間の電位差によって正に帯
電した白い微粒子と負に帯電した黒い微粒子をそれぞれ別の方向に移動させる。この原理
を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーと呼ばれている。
電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり
、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表
示部に電源が供給されない場合であっても、一度表示した像を保持することが可能である
ため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する
半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可
能となる。

（液晶表示装置）
表示装置の一態様として、液晶表示装置の画素の構成について図１５及び図１６を参照し
て説明する。ここで図１５は画素の平面図の一例であり、図１６はＥ１−Ｆ１切断線に対
応した断面を示す。以下の説明では、図１５及び図１６を参照する。

図１５及び図１６で示す液晶表示装置の画素は、走査線１１５及び信号線１１６と接続す
るスイッチング用ＴＦＴ１４０を有している。スイッチング用ＴＦＴ１４０のソース／ド
レイン電極１５５は信号線１１６に接続し、ソース／ドレイン電極１５６は、酸化物絶縁
層１０７に設けられたコンタクトホール１６７を介して第１電極（画素電極）１４３と接
続している。容量素子１４５はゲート電極１０２と同じ層で形成される容量線１６６、ゲ
ート絶縁層１０３及びソース／ドレイン電極１５６の積層構造によって形成されている。
スイッチング用ＴＦＴ１４０は、第１電極（画素電極）１４３に与える信号のオン・オフ
を制御する。スイッチング用ＴＦＴ１４０の構成は図１２（Ａ）で説明するものと同様で
ある。

液晶層１６９は第１電極（画素電極）１４３と第２電極（対向電極）１４４の間に設けら
れている。第１電極（画素電極）１４３は、酸化物絶縁層１０７上に設けられている。第
１電極（画素電極）１４３及び第２電極（対向電極）１４４上には配向膜１６８が設けら
れている。

上記のように、本形態に係る酸化物半導体層にチャネル形成領域が形成される薄膜トラン
ジスタによって、動作特性に優れる表示装置を完成させることができる。

（酸化物半導体層の組成）
スパッタリング法により、以下に示す条件で酸化物半導体層をガラス基板上に作製した。
（条件１）
ターゲット組成：Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１
（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）
Ａｒガス流量：４０ｓｃｃｍ
圧力：０．４Ｐａ
電力（ＤＣ）：５００Ｗ
基板温度：室温
（条件２）
ターゲット組成：Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１
（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）
Ａｒガス流量：１０ｓｃｃｍ
酸素ガス流量：５ｓｃｃｍ
圧力：０．４Ｐａ
電力（ＤＣ）：５００Ｗ
基板温度：室温

条件１で作製された酸化物半導体層を誘導結合プラズマ質量分析（Ｉｎｄｕｃｔｉｖｅｌ
ｙＣｏｕｐｌｅｄＰｌａｓｍａＭａｓｓＳｐｅｃｔｒｏｍｅｔｅｒ：ＩＣＰ−Ｍ
Ｓ分析）により評価した。代表的な測定例を表１に示す。条件１で得られる酸化物半導体
膜は、ＩｎＧａ_０．９５Ｚｎ_０．４１Ｏ_３．３３である。また、条件２で得られる酸化物
半導体膜は、ＩｎＧａ_０．９４Ｚｎ_０．４０Ｏ_３．３１である。

このように、ＩＣＰ−ＭＳ分析によってＩｎＭＯ_３（ＺｎＯ）_ｍにおけるｍが整数でない
ことが確認できる。また、組成比からＺｎの濃度がＩｎ及びＧａの各元素の濃度よりも少
ないことが確認される。

（酸化物半導体層の構造）
上記、条件２で、ガラス基板上に４００ｎｍの厚さで作製された酸化物半導体層の構造を
Ｘ線回折によって評価した。

図１７は、条件２で作製されたままの試料（ａｓ−ｄｅｐｏ）、成膜後に窒素雰囲気で３
５０℃、１時間の熱処理を行った試料、成膜後に窒素雰囲気で５００℃、１時間の熱処理
を行った試料のＸ線回折パターンを示す。いずれの試料もハローパターンが観測され、ア
モルファス構造であることが確認されている。

なお、ターゲットの組成として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２の試料に
ついても調べたが、Ｘ線回折法による評価結果は同様の傾向を示し、本実施例で作製され
る酸化物半導体層がアモルファス構造であることが確認されている。

（薄膜トランジスタの特性）
図１８に薄膜トランジスタのゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）の特性を示す。
薄膜トランジスタの構造は図２で示すボトムゲート型の構造であり、チャネル長１００μ
ｍ、チャネル幅１００μｍである。酸化物半導体層は上記の条件２で作製されている。電
界効果移動度として１５ｃｍ^２／Ｖ・ｓｅｃ以上、１×１０^−１１Ａ以下のオフ電流、オ
ン電流とオフ電流の比（オン・オフ比）で１０^８以上が得られている。このように、本実
施例では、従来にないオン・オフ比の高い薄膜トランジスタが得られている。

１０１基板
１０２ゲート電極
１０３ゲート絶縁層
１０４ソース電極
１０５ドレイン電極
１０６酸化物半導体層
１０７酸化物絶縁層
１０８窒化物絶縁層
１０９表示装置
１１０画素部
１１１走査線駆動回路
１１２セレクタ回路
１１３入力端子
１１４ドライバＩＣ
１１５走査線
１１６信号線
１１７画素トランジスタ
１１８表示媒体
１１９スイッチ回路
１２０映像信号入力線
１２１スイッチング素子
１２１ａスイッチング素子
１２１ｂスイッチング素子
１２１ｃスイッチング素子
１２２同期信号入力線
１２３シフトレジスタ
１２４フリップフロップ回路
１２５ＴＦＴ（１）
１２６ＴＦＴ（２）
１２７ＴＦＴ（３）
１２８ＴＦＴ（４）
１２９ＴＦＴ（５）
１３０ＴＦＴ（６）
１３１ＴＦＴ（７）
１３２ＴＦＴ（８）
１３３配線（１）
１３４配線（２）
１３５配線（３）
１３６配線（４）
１３７配線（５）
１３８配線（６）
１３９画素
１４０スイッチング用ＴＦＴ
１４１駆動用ＴＦＴ
１４２発光素子
１４３第１電極（画素電極）
１４４第２電極（対向電極）
１４５容量素子
１４６電源線
１４７共通電位線
１４８ゲート電極
１４９ゲート電極
１５０容量電極
１５１容量電極
１５２ゲート絶縁層
１５３酸化物半導体層
１５４酸化物半導体層
１５５ソース／ドレイン電極
１５６ソース／ドレイン電極
１５７ソース／ドレイン電極
１５８ソース／ドレイン電極
１５９コンタクトホール
１６０コンタクトホール
１６１隔壁層
１６２ＥＬ層
１６３コントラスト媒体
１６４充填材
１６５対向基板
１６６容量線
１６７コンタクトホール
１６８配向膜
１６９液晶層
１７０入力端子層
１７１入力端子層
１７２透明導電膜
１７３開口部

Claims

トランジスタと、
前記トランジスタのソース又はドレインの一方と電気的に接続されている画素電極と、
前記画素電極上方の液晶層と、
入力端子と、を有し、
前記トランジスタは、酸化物半導体層を有し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
Ｚｎの濃度は、Ｉｎの濃度よりも低く、
Ｚｎの濃度は、Ｇａの濃度よりも低く、
前記入力端子は、第１の導電層と、前記第１の導電層上方のゲート絶縁層と、前記ゲート絶縁層上方の酸化物絶縁層と、前記ゲート絶縁層及び前記酸化物絶縁層に設けられた開口部を覆い前記第１の導電層と接触する透明導電膜と、を有し、
前記酸化物絶縁層は、酸化物半導体層の上面と接する領域を有することを特徴とする液晶表示装置。
トランジスタと、
前記トランジスタのソース又はドレインの一方と電気的に接続されている画素電極と、
前記画素電極上方の液晶層と、
入力端子と、を有し、
前記トランジスタは、酸化物半導体層を有し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
Ｚｎの濃度は、Ｉｎの濃度よりも低く、
Ｚｎの濃度は、Ｇａの濃度よりも低く、
前記酸化物半導体層におけるＺｎの濃度は、前記酸化物半導体層のターゲットにおけるＺｎの濃度よりも小さく、
前記入力端子は、第１の導電層と、前記第１の導電層上方のゲート絶縁層と、前記ゲート絶縁層上方の酸化物絶縁層と、前記ゲート絶縁層及び前記酸化物絶縁層に設けられた開口部を覆い前記第１の導電層と接触する透明導電膜と、を有し、
前記酸化物絶縁層は、酸化物半導体層の上面と接する領域を有することを特徴とする液晶表示装置。
トランジスタと、
前記トランジスタのソース又はドレインの一方と電気的に接続されている画素電極と、
前記画素電極上方の液晶層と、
入力端子と、を有し、
前記トランジスタは、酸化物半導体層を有し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体層におけるＺｎの濃度は、前記酸化物半導体層のターゲットにおけるＺｎの濃度よりも小さく、
前記入力端子は、第１の導電層と、前記第１の導電層上方のゲート絶縁層と、前記ゲート絶縁層上方の酸化物絶縁層と、前記ゲート絶縁層及び前記酸化物絶縁層に設けられた開口部を覆い前記第１の導電層と接触する透明導電膜と、を有し、
前記酸化物絶縁層は、酸化物半導体層の上面と接する領域を有することを特徴とする液晶表示装置。
請求項１乃至請求項３のいずれか一項において、
ソースとドレインとの間に５Ｖの電圧を印加し、且つゲートに電圧を印加しない場合、前記トランジスタのソースとドレインとの間の電流は１×１０ ^−１１Ａ以下であることを特徴とする液晶表示装置。