KR101208724B1

KR101208724B1 - 어레이 기판 및 이를 구비한 표시 패널

Info

Publication number: KR101208724B1
Application number: KR1020050000037A
Authority: KR
Inventors: 이원규
Original assignee: 삼성디스플레이 주식회사
Priority date: 2005-01-03
Filing date: 2005-01-03
Publication date: 2012-12-06
Also published as: JP2006189846A; US20060146260A1; US7483107B2; JP5270815B2; CN1800917B; CN1800917A; KR20060079599A; TW200628948A; TWI380105B

Abstract

새로운 화소 구조를 갖는 어레이 기판 및 이를 구비한 표시 패널이 개시된다. 어레이 기판은 스토리지 라인, 제1 화소부, 제2 화소부, 제3 화소부 및 제4 화소부를 포함한다. 스토리지 라인은 서로 인접하는 게이트 라인들 사이에 형성되고, 서로 인접하는 데이터 라인들 사이에 형성되어, 제1, 제2, 제3 및 제4 화소 영역을 구획한다. 제1 화소부는 제1 화소 영역에 형성되고, 제2 화소부는 제2 화소 영역에 형성되고, 제3 화소부는 제3 화소 영역에 형성되고, 제4 화소부는 제4 화소 영역에 형성된다. 이와 같은 화소 구조를 가짐에 따라서 러빙 방향에 무관한 마스크를 적용하여 어레이 기판 및 표시 패널을 제조할 수 있다.

러빙 방향, 디스크리네이션, 빛샘, 화소 구조

Description

어레이 기판 및 이를 구비한 표시 패널{ARRAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 어레이 기판의 화소 구조를 설명하기 위한 개략적인 평면도이다.

도 2는 도 1에 도시한 어레이 기판에 대한 부분 확대도이다.

도 3은 도 2의 I-I' 라인으로 절단한 표시 패널의 단면도이다.

도 4a 내지 도 6b는 도 3에 도시된 표시 패널의 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.

도 7a 및 도 7b는 도 3에 도시된 표시 패널의 칼라필터 기판의 제조 방법을 설명하기 위한 공정도들이다.

도 8은 본 발명의 다른 실시예에 따른 어레이 기판에 대한 부분 확대도이다.

<도면의 주요부분에 대한 부호의 설명>

111: 게이트 전극 113 : 소스 전극

114 : 드레인 전극 115 : 스토리지 패턴

117 : 화소 전극

본 발명은 어레이 기판 및 이를 구비한 표시 패널에 관한 것으로, 보다 상세하게는 러빙 방향에 무관하게 형성된 화소 구조를 갖는 어레이 기판 및 이를 구비한 표시 패널에 관한 것이다.

일반적인 액정표시장치는 액정표시패널과, 상기 액정표시패널을 구동하는 구동부를 갖는다. 상기 액정표시패널은 어레이 기판과 칼라 필터 기판 및 상기 두 기판 사이에 개재된 액정층을 갖는다. 상기 어레이 기판은 복수의 게이트 라인들과 복수의 데이터 라인들에 의해 정의되는 복수의 화소 영역들로 이루어진다. 상기 화소 영역들에는 복수의 스위칭 소자들이 형성되고, 상기 스위칭 소자들은 각각의 화소 전극들과 연결된다.

상기 액정표시패널은 상기 어레이 기판에 형성된 상기 데이터 라인과 상기 화소 전극 간의 커플링(COUPLING) 현상과 상기 액정층의 러빙(RUBBING) 방향에 따라서 액정 분자들이 상기 화소 전극에 인가된 전계와는 다른 방향으로 배열되는 현상이 발생한다. 이러한 현상을 액정 디스크리네이션(DISCLINATION)이라 하며, 상기 액정 디스크리네이션 현상에 의해 상기 데이터 라인을 따라 빛샘이 발생한다.

이러한 빛샘을 막기 위해 상기 어레이 기판 제조 공정시, 게이트 금속층을 형성할 때 상기 데이터 라인에 인접하게 형성되는 스토리지 캐패시터의 공통 전극 패턴의 크기를 고려하는 마스크를 사용하거나, 또는, 상기 칼라 필터 기판 제조 공정시 상기 데이터 라인에 대응하는 차광 패턴의 크기를 고려하는 마스크를 사용한다.

이와 같이, 종래에는 상기 액정층의 러빙 방향에 대응하여 상기 어레이 기판 및 칼라 필터 기판에 사용되는 마스크 패턴을 서로 다르게 적용해야 하는 번거로운 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 러빙 방향에 무관하게 형성된 화소 구조를 갖는 어레이 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 어레이 기판을 구비한 표시 패널을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 어레이 기판은 스토리지 라인, 제1 화소부, 제2 화소부, 제3 화소부 및 제4 화소부를 포함한다. 상기 스토리지 라인은 서로 인접하는 게이트 라인들 사이에 형성되고, 서로 인접하는 데이터 라인들 사이에 형성되어, 제1, 제2, 제3 및 제4 화소 영역을 구획한다.

상기 제1 화소부는 상기 제1 화소 영역에 형성되고, 상기 제2 화소부는 상기 제2 화소 영역에 형성되고, 상기 제3 화소부는 상기 제3 화소 영역에 형성되고, 상기 제4 화소부는 상기 제4 화소 영역에 형성된다.

상기 제1 내지 제4 화소부 각각은 제어 전극이 게이트 라인에 연결되고, 제1 전류 전극이 데이터 라인에 연결된 스위칭 소자 및 상기 스위칭 소자의 제2 전류 전극에 연결된 화소 전극을 포함한다.

또한, 상기 제1 내지 제4 화소부 각각은 상기 화소 전극과 상기 스토리지 라인이 오버레이되는 영역에 의해 정의되는 스토리지 캐패시터를 더 포함한다. 상기 스토리지 라인은 화소 영역에 형성된 스위칭 소자에 연결된 데이터 라인과 인접하면서 평행하도록 형성된 스토리지 패턴을 포함한다.

상기 제1 내지 제4 화소부는 사각 형상을 정의하고, 상기 제1 내지 제4 화소부에 각각 구비되는 스위칭 소자들은 상기 사각 형상의 꼭지점 영역에 각각 형성된 다.

상기 제1 내지 제4 화소 영역 각각에 형성된 제1, 제2, 제3 및 제4 반사판을 더 포함한다. 상기 제1 내지 제4 반사판 각각에는 일부 영역이 개구된 투과창이 형성된다. 상기 제1 내지 제4 화소부는 사각 형상을 정의하고, 상기 제1 내지 제4 화소부에 형성된 투과창들은 상기 사각 형상의 중심 영역에 형성된다.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 어레이 기판, 액정층 및 칼라 필터 기판을 포함한다. 상기 어레이 기판은 서로 인접하는 게이트 라인들 사이와 서로 인접하는 데이터 라인들 사이에 형성되어, 제1, 제2, 제3 및 제4 화소 영역을 구획하는 스토리지 라인과, 상기 제1 내지 제4 화소 영역에 각각 형성된 제1 내지 제4 화소부를 갖는다. 상기 대향 기판은 상기 어레이 기판과 합체를 통해 상기 액정층을 수용하는 대향 기판을 포함한다.

상기 대향 기판은 상기 데이터 라인들 및 상기 게이트 라인들에 대응하여 형성된 차광 패턴을 포함한다.

상기 제1 내지 제4 화소부 각각은, 제어 전극이 게이트 라인에 연결되고, 제 1 전류 전극이 데이터 라인에 연결된 스위칭 소자 및 상기 스위칭 소자의 제2 전류 전극에 연결된 화소 전극을 포함한다.

상기 제1 내지 제4 화소부는 사각 형상을 정의하고, 상기 제1 내지 제4 화소부에 각각 구비되는 스위칭 소자들은 상기 사각 형상의 꼭지점 영역에 각각 형성된 다. 상기 차광 패턴은 상기 스위칭 소자들에 대응하여 형성된다.

상기 스토리지 라인은 화소 영역에 형성된 스위칭 소자에 연결된 데이터 라인과 인접하면서 평행하도록 형성된 스토리지 패턴을 포함한다.

바람직하게 상기 데이터 라인에 대응하여 형성된 차광 패턴의 폭은 상기 데이터 라인의 폭 보다 크고 상기 데이터 라인의 폭과 상기 스토리지 패턴의 폭의 합 보다 같거나 작은 것을 특징으로 한다.

상기 제1 내지 제4 화소부 각각에 형성된 제1, 제2, 제3 및 제4 반사판을 더 포함한다. 상기 제1 내지 제4 반사판 각각에는 일부 영역이 개구된 투과창이 형성된다. 바람직하게 상기 제1 내지 제4 화소부에 형성된 투과창들은 상기 사각 형상의 중심 부분에 형성된다.

이러한 어레이 기판 및 이를 구비한 표시 패널에 의하면, 새로운 화소 구조를 구현함에 따라서 러빙 방향에 무관한 마스크를 이용하여 상기 어레이 기판 및 표시 패널을 제조할 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 어레이 기판은 제1 방향으로 배열된 N개의 게이트 라인(GL)들과 제2 방향으로 배열된 M개의 데이터 라인(DL)들이 형성된다. 상기 N개의 게이트 라인(GL)들과 상기 M개의 데이터 라인(DL)들에 의해 정의되는 M ×N개의 화소 영역들로 이루어진다.

상기 어레이 기판에 형성된 화소 구조는 서로 인접한 두 개의 게이트 라인들과 서로 인접한 두 개의 데이터 라인들에 의해 정의되는 영역에는 네 개의 화소 영역들이 형성된다.

구체적으로 n 번째 및 n+1 번째 게이트 라인들과, m 번째 및 m+1 번째 데이터 라인에 의해 제1, 제2, 제3 및 제4 화소 영역이 정의되고, 상기 제1 내지 제4 화소 영역에는 제1, 제2, 제3 및 제4 화소부(P1,P2,P3,P4)가 형성된다.

상기 제1 화소부(P1)는 n 번째 게이트 라인(GLn)과 m 번째 데이터 라인(DLm)에 연결된 제1 스위칭 소자(TFT1)와, 상기 제1 스위칭 소자(TFT1)에 연결된 제1 화소 전극(PE1)을 포함한다. 상기 제2 화소부(P2)는 n 번째 게이트 라인(GLn)과 m+1 번째 데이터 라인(DLm+1)에 연결된 제2 스위칭 소자(TFT2)와, 상기 제2 스위칭 소자(TFT2)에 연결된 제2 화소 전극(PE2)을 포함한다.

상기 제1 화소부(P1)는 제1 스토리지 캐패시터(CST1)가 포함하고, 제2 화소부(P2)는 제2 스토리지 캐패시터(CST2)를 포함한다. 상기 제1 방향으로 연장된 스토리지 라인(VST)에 의해 상기 제1 및 제2 화소부(P1,P2)가 형성된 제1 및 제2 화소 영역이 구획된다.

상기 제3 화소부(P3)는 n+1 번째 게이트 라인(GLn+1)과 m+1 번째 데이터 라 인(DLm+1)에 연결된 제3 스위칭 소자(TFT3)와, 상기 제3 스위칭 소자(TFT3)에 연결된 제3 화소 전극(PE3)을 포함한다. 상기 제4 화소부(P4)는 n+1 번째 게이트 라인(GLn+1)과 m+1 번째 데이터 라인(DLm+1)에 연결된 제4 스위칭 소자(TFT4)와, 상기 제4 스위칭 소자(TFT4)에 연결된 제4 화소 전극(PE4)을 포함한다.

상기 제3 화소부(P3)는 제3 스토리지 캐패시터(CST3)를 포함하고, 상기 제4 화소부(P4)에는 제4 스토리지 캐패시터(CST4)를 포함한다. 상기 제1 방향으로 연장된 상기 스토리지 라인(VST)에 의해 상기 제3 및 제4 화소부(P3,P4)가 형성된 상기 제3 및 제4 화소 영역이 구획된다.

한편, 상기 제1 및 제3 화소 영역은 상기 제2 방향으로 연장된 스토리지 라인(VST)에 의해 구획되고, 상기 제2 및 제4 화소 영역 역시 상기 제2 방향으로 연장된 상기 스토리지 라인(VST)에 의해 구획된다.

한편, 상기 제4 스위칭 소자(TFT3)와 인접한 제5 내지 제7 스위칭 소자들(TFT5 내지 TFT7)은 밀집되어 형성된다. 상기 제5 스위칭 소자(TFT5)는 m-1 번째 데이터 라인(DLm-1)과 상기 n+1 번째 게이트 라인(GLn+1)에 연결되고, 상기 제6 스위칭 소자(TFT6)는 m-1 번째 데이터 라인(DLm-1)과 상기 n+2 번째 게이트 라인(GLn+2)에 연결된다. 상기 제7 스위칭 소자(TFT7)는 m 번째 데이터 라인(DLm)과 상기 n+2 번째 게이트 라인(GLn+2)에 연결된다.

도 2는 도 1에 도시한 어레이 기판에 대한 부분 확대도이다.

도 2를 참조하면, 제1 내지 제4 화소 영역들은 인접한 두 개의 데이터 라인들과, 인접한 두 개의 게이트 라인들 및 스토리지 라인(165a,165b)에 의해 정의된 다. 상기 제1 내지 제4 화소 영역들에는 제1 내지 제4 화소부(P1,P2,P3,P4)들이 각각 형성된다.

상기 제1 화소부(P1)는 제1 스위칭 소자(TFT1)와, 제1 화소 전극(117) 및 제1 스토리지 캐패시터(CST1)를 포함한다. 상기 제1 스위칭 소자(TFT1)는 n 번째 게이트 라인(GLn)에 연결된 게이트 전극(111)과 m 번째 데이터 라인(DLm)에 연결된 소스 전극(113)과, 상기 제1 화소 전극(117)에 연결된 드레인 전극(114)을 포함한다.

상기 제1 스토리지 캐패시터(CST1)는 상기 스토리지 라인(165a,165b) 및 제1 스토리지 패턴(115)을 제1 전극으로 하고 상기 제1 화소 전극(117)을 제2 전극으로 하여 정의된다. 상기 제1 스토리지 패턴(115)은 상기 제1 화소 영역을 정의하는 m 번째 데이터 라인(DLm)과 인접하면서 평행하도록 형성된다.

바람직하게 상기 제1 스토리지 패턴(115)의 폭(W)은 상기 어레이 기판과 상기 어레이 기판에 마주하는 대향 기판간의 얼라인 미스를 고려한 제1 폭(W1)과, 액정의 디스크리네이션(DISCLINATION) 특성에 의한 빛샘이 고려된 제2 폭(W2)을 포함한다(W ≥W1+W2). 상기 액정의 디스크리네이션은 러빙 방향과, 상기 데이터 라인(DLm) 및 제1 화소 전극(117) 간의 전위차에 의한 전기장에 의해 발생되는 현상이다.

상기 제2 화소부(P2)는 제2 스위칭 소자(TFT2)와, 제2 화소 전극(127) 및 제2 스토리지 캐패시터(CST2)를 포함한다. 상기 제2 스위칭 소자(TFT2)는 n 번째 게이트 라인(GLn)에 연결된 게이트 전극(121)과 m+1 번째 데이터 라인(DLm+1)에 연결 된 소스 전극(123)과, 상기 제2 화소 전극(127)에 연결된 드레인 전극(124)을 포함한다.

상기 제2 스토리지 캐패시터(CST2)는 상기 스토리지 라인(165a,165b) 및 제2 스토리지 패턴(125)을 제1 전극으로 하고 상기 제1 화소 전극(117)을 제2 전극으로 하여 정의된다. 상기 제2 스토리지 패턴(125)은 상기 제2 화소 영역을 정의하는 m+1 번째 데이터 라인(DLm+1)과 인접하면서 평행하도록 형성된다.

바람직하게 상기 제2 스토리지 패턴(125)의 폭(W)은 상기 어레이 기판과 상기 어레이 기판에 마주하는 대향 기판간의 얼라인 미스를 고려한 제1 폭(W1)과, 액정의 디스크리네이션(DISCLINATION) 특성에 의한 빛샘이 고려된 제2 폭(W2)을 포함한다(W ≥W1+W2).

상기 제3 화소부(P3)는 제3 스위칭 소자(TFT3)와, 제3 화소 전극(137) 및 제3 스토리지 캐패시터(CST3)를 포함한다. 상기 제3 스위칭 소자(TFT3)는 n+1 번째 게이트 라인(GLn+1)에 연결된 게이트 전극(131)과 m 번째 데이터 라인(DLm)에 연결된 소스 전극(133)과, 상기 제3 화소 전극(137)에 연결된 드레인 전극(134)을 포함한다.

상기 제3 스토리지 캐패시터(CST3)는 상기 스토리지 라인(165a,165b) 및 제3 스토리지 패턴(135)을 제1 전극으로 하고 상기 제3 화소 전극(137)을 제2 전극으로 하여 정의된다. 상기 제3 스토리지 패턴(135)은 상기 제3 화소 영역을 정의하는 m 번째 데이터 라인(DLm)과 인접하면서 평행하도록 형성된다.

바람직하게 상기 제3 스토리지 패턴(135)의 폭(W)은 상기 어레이 기판과 상 기 어레이 기판에 마주하는 대향 기판간의 얼라인 미스를 고려한 제1 폭(W1)과, 액정의 디스크리네이션(DISCLINATION) 특성에 의한 빛샘이 고려된 제2 폭(W2)을 포함한다(W ≥W1+W2).

상기 제4 화소부(P4)는 제4 스위칭 소자(TFT4)와, 제4 화소 전극(147) 및 제4 스토리지 캐패시터(CST4)를 포함한다. 상기 제4 스위칭 소자(TFT4)는 n+1 번째 게이트 라인(GLn+1)에 연결된 게이트 전극(141)과 m+1 번째 데이터 라인(DLm+1)에 연결된 소스 전극(143)과, 상기 제4 화소 전극(147)에 연결된 드레인 전극(144)을 포함한다.

상기 제4 스토리지 캐패시터(CST4)는 상기 스토리지 라인(165a,165b) 및 제4 스토리지 패턴(145)을 제1 전극으로 하고 상기 제4 화소 전극(147)을 제2 전극으로 하여 정의된다. 상기 제4 스토리지 패턴(145)은 상기 제4 화소 영역을 정의하는 m+1 번째 데이터 라인(DLm+1)과 인접하면서 평행하도록 형성된다.

바람직하게 상기 제4 스토리지 패턴(145)의 폭(W)은 상기 어레이 기판과 상기 어레이 기판에 마주하는 대향 기판간의 얼라인 미스를 고려한 제1 폭(W1)과, 액정의 디스크리네이션(DISCLINATION) 특성에 의한 빛샘이 고려된 제2 폭(W2)을 포함한다(W ≥W1+W2).

도 3은 도 2의 I-I' 라인으로 절단한 표시 패널의 단면도이다.

도 2 및 도 3을 참조하면, 표시 패널은 어레이 기판(100)과 칼라필터 기판(200) 및 상기 어레이 기판(100)과 칼라필터 기판(200) 사이에 개재된 액정층(300)을 포함한다.

상기 어레이 기판(100)은 제1 베이스 기판(101)을 포함한다. 상기 제1 베이스 기판(101) 위에 게이트 금속층을 이용해 상기 스토리지 캐패시터의 공통전극들과, 게이트 라인들 및 스위칭 소자의 게이트 전극들을 형성한다. 상기 게이트 금속층 위에는 게이트 절연층(103)이 형성된다.

상기 제1 화소부(P1)의 제1 스토리지 패턴(115)은 상기 얼라인 미스를 고려한 제1 폭(W1)과, 디스크리네이션에 의한 빛샘을 고려한 제2 폭(W)을 포함하는 폭(W)으로 형성된다. 따라서, 상기 제1 스토리지 패턴(115)의 폭(W)은 도시된 제1 러빙 방향(R1)에 적응적이다. 상기 제3 화소부(P3)의 제3 스토리지 패턴(135)의 폭(W) 역시, 상기 제1 스토리지 패턴(115)과 동일한 폭(W)으로 형성되어 상기 제1 러빙 방향(R1)에 적응적이다.

상기 제1 방향으로 연장된 상기 제1 스토리지 라인(165a)은 상기 제1 및 제2 화소 영역을 정의하고, 또한, 상기 제3 및 제4 화소 영역을 정의한다. 즉, 상기 제1 및 제2 화소 영역 사이에 데이터 라인이 형성되지 않으므로 상기 디스크리네이션이 발생되지 않는다. 이에 의해, 상기 제1 스토리지 라인(165a)의 폭을 상기 제1 및 제2 스토리지 패턴(115,125)의 폭의 합(2W) 보다 좁게 형성할 수 있으며, 이에 의해 상기 화소부들(P1,P2)의 개구율 향상을 도모한다. 물론, 상기 제3 및 제4 화소부(P3,P4)도 동일하게 적용된다.

상기 제2 방향으로 연장된 상기 제2 스토리지 라인(165b)은 상기 제1 및 제3 화소 영역을 정의하고, 또한, 상기 제2 및 제4 화소 영역을 정의한다.

한편, 상기 제1 베이스 기판(101) 위에는 스위칭 소자가 형성된다. 구체적으 로, 제2 스위칭 소자(TFT2)는 상기 제1 베이스 기판(101) 위에 형성된 게이트 전극(121)과, 상기 게이트 전극(121) 위에 형성된 반도체층(122)을 포함한다. 상기 반도체층(122)을 은 게이트 전극(121) 위에 형성된 활성층(122a)과, 상기 활성층(122a) 위에 형성된 저항성 접촉층(122b)을 포함한다.

상기 반도체층(122) 위에는 소스 전극(123) 및 드레인 전극(124)이 형성된다. 상기 소스 전극(123) 및 드레인 전극(124) 위에는 패시베이션층(105) 및 유기막(107)이 형성된다. 물론, 상기 유기막(107)은 형성되지 않을 수도 있다. 상기 유기막(107) 위에 제2 화소 전극(127)이 형성되며, 상기 제2 화소 전극(127)은 상기 드레인 전극(124)과 콘택홀(126)을 통해서 전기적으로 연결된다.

상기 칼라필터 기판(200)은 제2 베이스 기판(201)을 포함하며, 상기 제2 베이스 기판(201) 위에 형성된 차광 패턴(210)과, 칼라필터층(220)과, 보호층(203) 및 상기 화소 전극들과 대향하는 대향 전극층(240)을 포함한다.

상기 차광 패턴(210)은 상기 어레이 기판(100)으로부터 누설되는 광을 차단한다. 상기 차광 패턴(210)은 상기 어레이 기판(100)의 데이터 라인들 및 게이트 라인들이 형성된 부분에 대응하여 형성된다.

구체적으로, 상기 차광 패턴(210)은 인접한 두 개의 데이터 라인들(DLm-1,DLm)과 인접한 두 개의 게이트 라인들(GLn-1,GLn)이 형성된 부분과, 상기 데이터 라인들(DLm-1,DLm)과 게이트 라인들(GLn-1,GLn)에 연결된 스위칭 소자들이 형성된 부분에 대응하여 형성된다.

한편, 상기 제1 방향으로 연장되어 상기 제1 및 제2 화소 영역을 정의하는 제1 스토리지 라인(165a)이 형성된 부분과, 상기 제2 방향으로 연장되어 상기 제1 및 제3 화소 영역을 정의하는 제2 스토리지 라인(165b)이 형성된 부분에는 상기 차광 패턴(210)이 형성되지 않는다. 즉, 상기 스토리지 라인(165a,165b)에 의해 누설광의 차단 효과를 얻을 수 있음으로 상기 칼라 필터 기판(200)에 별도의 차광 패턴(210)을 형성할 필요가 없다.

상기 칼라필터층(220)은 각각의 화소 영역에 대응하여 형성되며, 레드, 그린 및 블루의 칼라 필터 패턴을 포함한다.

상기 보호층(230)은 상기 칼라필터층(220)을 보호하며, 상기 차광 패턴(210)과 칼라필터층(220)간의 단차를 제거한다.

상기 대향 전극층(240)은 상기 보호층(230) 위에 형성되며, 상기 어레이 기판(100)에 형성된 상기 화소 전극들과 상기 액정층(300)에 의해 액정 캐패시터가 정의된다.

도 4a 내지 도 6b는 도 3에 도시된 표시 패널의 어레이 기판을 제조 방법을 설명하기 위한 공정도들이다.

도 4a 및 도 4b를 참조하면, 어레이 기판의 제1 베이스 기판(101) 위에 게이트 금속층을 증착 및 패터닝하여 게이트 금속 패턴을 형성한다.

상기 게이트 금속 패턴은 제1 방향으로 배열된 복수의 게이트 라인(GL)들과, 스토리지 캐패시터의 스토리지 패턴들(115,125,135,145,155)과, 인접한 화소 영역들을 구획하는 스토리지 라인(165a,165b) 및 스위칭 소자(TFT)들의 게이트 전극들(111,121,131,141)을 포함한다.

상기 스토리지 패턴들(115,125,135,145,155)의 폭(W)은 어레이 기판과 칼라필터 기판 간의 얼라인 미스를 고려한 제1 폭(W1)과, 액정의 디스크리네이션을 고려한 제2 폭(W2)을 포함하도록 형성된다. 이에 의해 액정의 제1 러빙 방향(R1) 또는 제2 러빙 방향(R2)에 의한 액정의 디스크리네이션에 의한 빛샘을 적응적으로 해결할 수 있다. 결과적으로, 상기 러빙 방향에 따라서 게이트 금속층을 패터닝하기 위한 마스크의 설계 변경이 불필요하다.

상기 스토리지 라인(165a,165b)은 제1 방향으로 연장된 제1 스토리지 라인(165a)과, 제2 방향으로 연장된 제2 스토리지 라인(165b)을 포함한다. 상기 제1 스토리지 라인(165a)은 상기 제2 방향으로 인접한 화소 영역들(P1,P2 또는 P3,P4)의 영역을 구획하고, 상기 제2 스토리지 라인(165b)은 상기 제1 방향으로 인접한 화소 영역들(P1,P3 또는 P2,P4)을 구획한다.

상기 게이트 금속 패턴들 위에 게이트 절연층(103)을 형성한다.

도 5a 및 도 5b를 참조하면, 상기 게이트 절연층(103)위에 반도체층(122)을 형성한다. 상기 반도체층(122)은 상기 게이트 절연층(103) 위에 형성된 활성층(122a)과, 상기 활성층(122a) 위에 형성된 저항성 접촉층(122b)을 포함한다.

상기 반도체층(122)을 상기 스위칭 소자(TFT)들의 게이트 전극들(111,121,131,141)에 대응하는 위치에 잔류하도록 식각한다.

상기 반도체층(122)이 형성된 상기 제1 베이스 기판(101) 위에 데이터 금속층을 증착하고, 패터닝하여 데이터 금속 패턴을 형성한다.

상기 데이터 금속 패턴은 상기 제2 방향으로 배열된 복수의 데이터 라인(DL) 들과, 상기 스위칭 소자(TFT)들의 소스 전극들(113,123,133,143) 및 드레인 전극들(114,124,134,144)을 포함한다.

상기 복수의 데이터 라인들은 도시된 바와 같이, m-1 번째 및 m 번째 데이터 라인 사이에는 화소 영역이 형성되지 않고, 상기 m 번째 및 m+1 번째 데이터 라인 사이에는 두 개의 화소 영역들에 대응하는 영역이 형성된다. 즉, 상기 제1 스토리지 라인(165a)에 의해 상기 영역은 두 개의 화소 영역들로 구획된다. 결과적으로, 상기 제1 화소부(P1)와 제2 화소부(P2) 사이에는 데이터 라인이 형성되지 않는다.

상기 반도체층(122) 위에 형성된 상기 소스 전극(123) 및 드레인 전극(124)을 마스크로 상기 저항성 접촉층(122b)을 식각하여 상기 스위칭 소자(TFT2)의 채널을 형성한다.

상기 데이터 금속 패턴이 형성된 상기 제1 베이스 기판(101) 위에 패시베이션층(105) 및 두꺼운 유기막(107)을 형성한다. 상기 유기막(107)을 형성하지 않을 수도 있다.

도 6a 및 도 6b를 참조하면, 상기 유기막(107) 위에 투명 도전층을 증착 및 패터닝하여 화소 전극들을 형성한다.

상기 화소 전극들은 상기 게이트 라인(GL)들과, 상기 데이터 라인(DL)들 및 상기 스토리지 라인(165a,165b)에 의해 정의되는 복수의 화소 영역들에 대응하여 형성된다. 도시된 바와 같이, 제1 내지 제4 화소 영역에는 제1 내지 제4 화소 전극(117,127,137,147)이 형성된다.

도 6a에서는 상기 제3 화소 전극(127)과, 상기 제3 화소 전극(127)에 인접한 제5 화소 전극(157)이 상기 m-1 번째 데이터 라인(DLm-1)과 상기 m 번째 데이터 라인(DLm) 위에 오버랩되어 형성된 것을 도시하였다.

반면, 상기 유기막(107)이 형성되지 않을 경우에는 상기 데이터 라인과 화소 전극 간의 기생 캐패시터를 고려하여 상기 제3 화소 전극(127)과 상기 m 번째 데이터 라인(DLm) 간은 일정한 간격이 유지되도록 형성한다. 또한, 제5 화소 전극(157)과 상기 m-1 번째 데이터 라인(DLm-1) 간도 일정한 간격이 유지되도록 형성하는 것이 바람직하다.

도 7a 및 도 7b는 도 3에 도시된 표시 패널의 칼라 필터 기판에 대한 제조 방법을 설명하기 위한 공정도들이다.

도 7a 및 도 7b를 참조하면, 칼라 필터 기판(200)의 제2 베이스 기판(201)위에는 차광 패턴(210)이 형성된다.

상기 제2 베이스 기판(201) 위에 상기 차광 패턴(210)을 형성하고, 상기 어레이 기판(100)에 정의된 화소 영역들에 대응하여 차광 패턴(210)을 형성한다. 구체적으로, 상기 차광 패턴(210)은 상기 어레이 기판(100)에 형성된 게이트 라인(GL)들 및 데이터 라인(DL)들의 위치에 대응하도록 형성된다. 상기 차광 패턴(210)에 의해 정의된 내부 공간은 상기 어레이 기판(100)에 정의된 제1 내지 제4 화소부들(P1,P2,P3,P4)에 대응한다.

상기 어레이 기판(100)의 스토리지 라인(165a,165b)에 대응하는 부분(265)에는 차광 패턴(210)이 형성되지 않는다. 즉, 상기 스토리지 라인(165a,165b)에 의해 누설광 차단이 가능하므로 상기 칼라 필터 기판(200)에 별도의 차광 패턴(210)을 형성할 필요가 없다. 물론, 상기 스토리지 라인(165a,165b)에 대응하여 차광 패턴(210)을 형성할 수도 있음은 당연하다.

상기 차광 패턴(210)이 형성된 제2 베이스 기판(201)에 칼라필터층(220)을 형성한다. 상기 칼리필터층(220)은 복수의 화소부들(P1,P2,P3,P4)에 대응하는 레드, 그린 및 블루 칼라 필터 패턴을 포함한다.

상기 차광 패턴(210) 및 칼라필터층(220) 위에 보호층(230)을 형성하고, 상기 보호층(230) 위에 투명도전층(240)을 형성한다. 상기 투명도전층(240)은 상기 어레이 기판(100)에 형성된 상기 화소 전극들의 대향 전극으로 액정 캐패시터의 공통 전극이다.

도 8은 본 발명의 다른 실시예에 따른 어레이 기판에 대한 부분 확대도이다. 이하에서는 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하여 설명한다.

도 8을 참조하면, 인접한 두 개의 데이터 라인들과, 인접한 두 개의 게이트 라인들 및 스토리지 라인(165a,165b)에 의해 제1 내지 제4 화소 영역들이 정의된다. 상기 제1 내지 제4 화소 영역들에는 제1 내지 제4 화소부(P1,P2,P3,P4)들이 각각 형성된다.

구체적으로, 상기 제1 화소부(P1)는 제1 스위칭 소자(TFT1)와, 제1 스토리지 캐패시터(CST1), 제1 화소 전극(117) 및 제1 반사판을 포함한다. 상기 제1 스위칭 소자(TFT1)는 n 번째 게이트 라인(GLn)에 연결된 게이트 전극(111)과 m 번째 데이터 라인(DLm)에 연결된 소스 전극(113)과, 상기 제1 화소 전극(117)에 연결된 드레 인 전극(114)을 포함한다.

바람직하게 상기 제1 스토리지 패턴(115)의 폭(W)은 상기 어레이 기판과 상기 어레이 기판에 마주하는 대향 기판간의 얼라인 미스를 고려한 제1 폭(W1)과, 액정의 디스크리네이션(DISCLINATION) 특성에 의한 빛샘이 고려된 제2 폭(W2)을 포함한다(W ≥W1+W2).

상기 제1 반사판은 상기 제1 화소 전극(117) 위에 형성되며, 상기 제1 반사판에는 일부 영역이 개구된 제1 투과창(TW1)이 형성된다. 이에 의해 상기 제1 투과창(TW1)을 통해서는 내부광이 투과되며, 상기 제1 반사판을 통해서는 외부광이 반사된다.

상기 제1 화소부(P1)에 형성된 상기 제1 투과창(TW1)과 동일하게 상기 제2 내지 제4 화소부(P2,P3,P4)에도 제2, 제3, 및 제4 투과창(TW2,TW3,TW4)이 각각 형성된다.

바람직하게 상기 제1 내지 제4 투과창(TW1,TW2,TW3,TW4)은 상기 제1 내지 제4 화소부(P1,P2,P3,P4)가 정의하는 사각 형상의 중심 부분인 상기 스토리지 라인과 스토리지 패턴이 형성된 영역에 형성된다.

왜냐하면, 도시된 바와 같이, 투과창이 형성된 반사판을 구비한 어레이 기판 을 이용하여 표시 패널을 제조할 경우, 상기 투과창이 형성된 영역과, 상기 반사판이 형성된 영역의 액정층 셀 갭을 서로 다르게 형성한다. 구체적으로 상기 투과창이 형성되는 부분의 셀 갭은 상기 반사판이 형성된 부분의 셀 갭 보다 2배 크게 형성한다.

이러한 이중 셀 갭 구조에 의해 상기 투과창 영역과 상기 반사판 영역 간의 단차가 발생하고, 상기 단차 부분에서 배열되는 액정 분자들은 원치 않는 배열 상태를 가지며, 이에 의해 빛샘이 발생할 수 있다. 이를 방지하기 위해, 상기 단차 부분의 하부에 상기 빛샘이 고려된 크기의 게이트 금속 패턴을 형성함으로써 상기 빛샘을 막을 수 있다. 따라서, 상기 투과창은 상기 스토리지 라인과 스토리지 패턴이 형성된 영역에 형성하는 것이 바람직하다.

이상에서 설명한 바와 같이, 본 발명에 따르면 새로운 화소 구조를 구현함에 따라서 러빙 방향에 무관한 마스크를 적용하여 어레이 기판 및 칼라필터 기판을 제조할 수 있다. 또한, 상기 새로운 화소 구조에 대응하는 차광 패턴의 형성 영역을 줄일 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 인접하여 순차적으로 배치된 m-1, m, m+1(m 은 자연수임)번째 데이터 라인들;

상기 제2 방향으로 연장되고 상기 제1 방향으로 인접하여 순차적으로 배치된 n-1, n, n+1(n은 자연수임)번째 게이트 라인들;

상기 m번째 및 m+1번째 데이터 라인들과, 상기 n번째 및 n+1번째 게이트 라인들에 의해 정의된 영역 내에 서로 이격되어 형성된 제1, 제2, 제3 및 제4 화소 전극들; 및

상기 제1 및 제2 방향으로 교차되고 상기 제1, 제2, 제3 및 제4 화소 전극들 사이에 형성된 스토리지 라인을 포함하고,

상기 m-1번째 및 m번째 데이터 라인들 사이에는 화소 전극이 형성되지 않으며, 상기 n-1번째 및 n번째 게이트 라인들 사이에는 화소 전극이 형성되지 않는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 제1, 제2, 제3 및 제4 화소 전극들 각각과 상기 스토리지 라인이 오버레이되는 영역에 스토리지 캐패시터를 형성되는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 스토리지 라인은 데이터 라인과 인접하면서 평행하도록 형성된 스토리지 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 m번째 데이터 라인, 상기 n번째 게이트 라인 및 상기 제1 화소 전극과 연결된 제1 스위칭 소자;

상기 n번째 게이트 라인, 상기 m+1번째 데이터 라인 및 상기 제2 화소 전극과 연결된 제2 스위칭 소자;

상기 n+1번째 게이트 라인, 상기 m번째 데이터 라인 및 상기 제3 화소 전극과 연결된 제3 스위칭 소자;

상기 n+1번째 게이트 라인, 상기 m+1번째 데이터 라인 및 상기 제4 화소 전극과 연결된 제4 스위칭 소자를 더 포함하는 어레이 기판.
제4항에 있어서, 상기 제1, 제2, 제3 및 제4 화소 전극들은 사각 형상을 정의하고, 상기 제1, 제2, 제3 및 제4 스위칭 소자들 각각은 상기 사각 형상의 꼭지점 영역에 각각 형성된 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 제1, 제2, 제3 및 제4 화소 전극들 위에 각각 형성된 제1, 제2, 제3 및 제4 반사판을 더 포함하는 것을 특징으로 하는 어레이 기판.
제6항에 있어서, 상기 제1, 제2, 제3 및 제4 반사판 각각에는 일부 영역이 개구된 투과창이 형성된 것을 특징으로 하는 어레이 기판.
제7항에 있어서, 상기 제1, 제2, 제3 및 제4 화소 전극들은 사각 형상을 정의하고, 상기 제1, 제2, 제3 및 제4 반사판들 각각에 형성된 투과창들은 상기 사각 형상의 중심 영역에 형성된 것을 특징으로 하는 어레이 기판.
제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 인접하여 순차적으로 배치된 m-1, m, m+1(m 은 자연수임)번째 데이터 라인들; 상기 제2 방향으로 연장되고 상기 제1 방향으로 인접하여 순차적으로 배치된 n-1, n, n+1(n은 자연수임)번째 게이트 라인들; 상기 m번째 및 m+1번째 데이터 라인들과, 상기 n번째 및 n+1번째 게이트 라인들에 의해 정의된 영역 내에 서로 이격되어 형성된 제1, 제2, 제3 및 제4 화소 전극들; 및 상기 제1 및 제2 방향으로 교차되고 상기 제1, 제2, 제3 및 제4 화소 전극들 사이에 형성된 스토리지 라인을 포함하는 어레이 기판;

액정층; 및

상기 어레이 기판과 합체를 통해 상기 액정층을 수용하는 대향 기판을 포함하고,

상기 m-1번째 및 m번째 데이터 라인들 사이에는 화소 전극이 형성되지 않으며, 상기 n-1번째 및 n번째 게이트 라인들 사이에는 화소 전극이 형성되지 않는 것을 특징으로 하는 표시 패널.
제9항에 있어서, 상기 대향 기판은 데이터 라인 및 게이트 라인에 대응하여 형성된 차광 패턴을 포함하는 것을 특징으로 하는 표시 패널.
제10항에 있어서, 상기 어레이 기판은

상기 m번째 데이터 라인, 상기 n번째 게이트 라인 및 상기 제1 화소 전극과 연결된 제1 스위칭 소자;

상기 n번째 게이트 라인, 상기 m+1번째 데이터 라인 및 상기 제2 화소 전극과 연결된 제2 스위칭 소자;

상기 n+1번째 게이트 라인, 상기 m번째 데이터 라인 및 상기 제3 화소 전극과 연결된 제3 스위칭 소자;

상기 n+1번째 게이트 라인, 상기 m+1번째 데이터 라인 및 상기 제4 화소 전극과 연결된 제4 스위칭 소자를 더 포함하는 표시 패널.
제11항에 있어서, 상기 제1, 제2, 제3 및 제4 화소 전극들은 사각 형상을 정의하고, 상기 제1 내지 제4 스위칭 소자들 각각은 상기 사각 형상의 꼭지점 영역에 각각 형성된 것을 특징으로 하는 표시 패널.
제11항에 있어서, 상기 차광 패턴은 상기 제1, 제2, 제3 및 제4 스위칭 소자들에 대응하여 상기 대향 기판에 형성된 것을 특징으로 하는 표시 패널.
제10항에 있어서, 상기 스토리지 라인은 상기 데이터 라인과 인접하면서 평행하도록 형성된 스토리지 패턴을 포함하는 것을 특징으로 하는 표시 패널.
제14항에 있어서, 상기 데이터 라인에 대응하여 상기 대향 기판에 형성된 상기 차광 패턴의 폭은,

상기 데이터 라인의 폭 보다 크고 상기 데이터 라인의 폭과 상기 스토리지 패턴의 폭의 합 보다 같거나 작은 것을 특징으로 하는 표시 패널.
제9항에 있어서, 상기 어레이 기판은 상기 제1, 제2, 제3 및 제4 화소 전극들 위에 각각 형성된 제1, 제2, 제3 및 제4 반사판을 더 포함하는 표시 패널.
제16항에 있어서, 상기 제1, 제2, 제3 및 제4 반사판들 각각에는 일부 영역이 개구된 투과창이 형성된 것을 특징으로 하는 표시 패널.
제17항에 있어서, 상기 제1, 제2, 제3 및 제4 화소 전극들은 사각 형상을 정의하고, 상기 제1 내지 제4 반사판들 각각에 형성된 투과창들은 상기 사각 형상의 중심 영역에 형성된 것을 특징으로 하는 표시 패널.