JPH07199225A - 表示装置 - Google Patents
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- JPH07199225A JPH07199225A JP24617994A JP24617994A JPH07199225A JP H07199225 A JPH07199225 A JP H07199225A JP 24617994 A JP24617994 A JP 24617994A JP 24617994 A JP24617994 A JP 24617994A JP H07199225 A JPH07199225 A JP H07199225A
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- lines
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- mirror
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Abstract
(57)【要約】
【目的】 画素セルへのノイスの影響を少なくして、表
示特性のよいアクティブマトリックス型液晶ディスプレ
イ等の表示装置を提供すること。 【構成】 アクティブマトリックス型に配列された画素
セルＳn〜Ｓn+mをドレイン配線Ｄn〜Ｄn+mに対してミラ
ー配置することによって、画素セルを、関係のないドレ
イン配線から極力離すことができ、これらの線からのデ
ータ干渉が受けにくくなる。特に、ドレイン配線線は、
High,Lowの信号が頻繁に送られているため、画素セルＳ
n〜Ｓn+mから関係のないデータ線を遠ざけることは、き
わめて有効である。そして、画素セルＳn〜Ｓn+mをミラ
ー配置させることにより、画素セルＳn〜Ｓn+m に対応
するデータ線や走査線との距離を、従来と同様に設定で
きる。
示特性のよいアクティブマトリックス型液晶ディスプレ
イ等の表示装置を提供すること。 【構成】 アクティブマトリックス型に配列された画素
セルＳn〜Ｓn+mをドレイン配線Ｄn〜Ｄn+mに対してミラ
ー配置することによって、画素セルを、関係のないドレ
イン配線から極力離すことができ、これらの線からのデ
ータ干渉が受けにくくなる。特に、ドレイン配線線は、
High,Lowの信号が頻繁に送られているため、画素セルＳ
n〜Ｓn+mから関係のないデータ線を遠ざけることは、き
わめて有効である。そして、画素セルＳn〜Ｓn+mをミラ
ー配置させることにより、画素セルＳn〜Ｓn+m に対応
するデータ線や走査線との距離を、従来と同様に設定で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
表示装置に係り、例えば、アクティブマトリックス方式
のポリシリコンＴＦＴ(Thin Film Transistor；薄膜ト
ランジスタ）−ＬＣＤ(Liqid Crystal Display；液晶デ
ィスプレイ）の画素配列構造に関するものである。
表示装置に係り、例えば、アクティブマトリックス方式
のポリシリコンＴＦＴ(Thin Film Transistor；薄膜ト
ランジスタ）−ＬＣＤ(Liqid Crystal Display；液晶デ
ィスプレイ）の画素配列構造に関するものである。
【０００２】
【従来の技術】近年、ポリシリコンＴＦＴを用いたアク
ティブマトリックス方式が高精彩なＬＣＤの主流になっ
ている。アクティブマトリックス方式は、各画素にスイ
ッチ素子（画素制御素子）と信号蓄積素子（画素容量）
とを集積し、液晶を準スタティックに駆動する方式であ
る。このアクティブマトリックス方式には、スイッチ素
子として薄膜トランジスタを用いるＴＦＴ型と、ダイオ
ードを用いるダイオード型とがある。ＴＦＴ型は、ダイ
オード型に比べて製造が困難である反面、高いコントラ
スト及び中間調が容易に得られ、ＣＲＴに匹敵する高品
位なＬＣＤを実現することができるという特徴がある。
ティブマトリックス方式が高精彩なＬＣＤの主流になっ
ている。アクティブマトリックス方式は、各画素にスイ
ッチ素子（画素制御素子）と信号蓄積素子（画素容量）
とを集積し、液晶を準スタティックに駆動する方式であ
る。このアクティブマトリックス方式には、スイッチ素
子として薄膜トランジスタを用いるＴＦＴ型と、ダイオ
ードを用いるダイオード型とがある。ＴＦＴ型は、ダイ
オード型に比べて製造が困難である反面、高いコントラ
スト及び中間調が容易に得られ、ＣＲＴに匹敵する高品
位なＬＣＤを実現することができるという特徴がある。
【０００３】ＴＦＴ型には、半導体材料の違いにより、
ポリシリコンＴＦＴとアモルファスシリコンＴＦＴとが
ある。ポリシリコンＴＦＴはアモルファスシリコンＴＦ
Ｔに比べ、プロセス温度が高いため基板材料（実用的に
は石英ガラス）や成膜装置に制約があって大面積化が難
しい反面、トランジスタの駆動能力が高くセルフアライ
ン構造であるため微細化に適し、周辺駆動回路（ドライ
バ）をＬＣＤの表示部（画素アレイ）と同一基板に作り
込むことができる（一般にドライバ一体型又はドライバ
内蔵型と呼ばれる）という特徴がある。
ポリシリコンＴＦＴとアモルファスシリコンＴＦＴとが
ある。ポリシリコンＴＦＴはアモルファスシリコンＴＦ
Ｔに比べ、プロセス温度が高いため基板材料（実用的に
は石英ガラス）や成膜装置に制約があって大面積化が難
しい反面、トランジスタの駆動能力が高くセルフアライ
ン構造であるため微細化に適し、周辺駆動回路（ドライ
バ）をＬＣＤの表示部（画素アレイ）と同一基板に作り
込むことができる（一般にドライバ一体型又はドライバ
内蔵型と呼ばれる）という特徴がある。
【０００４】図５及び図６に一般的なＴＦＴ−ＬＣＤの
ブロック構成を示す。ＴＦＴ−ＬＣＤパネル５０には、
夫々直交する各ゲート配線（走査線）Ｇn〜Ｇn+mと各ド
レイン配線（データ線＝ビデオ信号線）Ｄn〜Ｄn+mとが
備えられている。各ゲート配線Ｇn〜Ｇn+mはゲートドラ
イバ５１に接続され、ゲート信号（走査信号）が印加さ
れるようになっている。また、各ドレイン配線Ｄn〜Ｄ
n+mはデータドライバ（ドレインドライバ）５２に接続
され、データ信号（ビデオ信号）が印加されるようにな
っている。前記したように、ポリシリコンＴＦＴでは、
ＴＦＴーＬＣＤパネル５０とゲートドライバ５１及びデ
ータドライバ５２を同一基板に作り込むことができる。
ブロック構成を示す。ＴＦＴ−ＬＣＤパネル５０には、
夫々直交する各ゲート配線（走査線）Ｇn〜Ｇn+mと各ド
レイン配線（データ線＝ビデオ信号線）Ｄn〜Ｄn+mとが
備えられている。各ゲート配線Ｇn〜Ｇn+mはゲートドラ
イバ５１に接続され、ゲート信号（走査信号）が印加さ
れるようになっている。また、各ドレイン配線Ｄn〜Ｄ
n+mはデータドライバ（ドレインドライバ）５２に接続
され、データ信号（ビデオ信号）が印加されるようにな
っている。前記したように、ポリシリコンＴＦＴでは、
ＴＦＴーＬＣＤパネル５０とゲートドライバ５１及びデ
ータドライバ５２を同一基板に作り込むことができる。
【０００５】従来、ポリシリコンＴＦＴにおけるゲート
配線Ｇn〜Ｇn+m、ドレイン配線Ｄn〜Ｄn+m及び画素セル
の配列構造としては、特開昭５９−１００４１５号公報
（Ｇ０２Ｆ１／１３３）に開示されているものが一般的
であった。すなわち、図７はゲート配線Ｇn〜Ｇn+mとド
レイン配線Ｄn〜Ｄn+mとの交差部における配線構造を示
す平面図である。図８は配線構造の全体的な概略を示す
平面図である。
配線Ｇn〜Ｇn+m、ドレイン配線Ｄn〜Ｄn+m及び画素セル
の配列構造としては、特開昭５９−１００４１５号公報
（Ｇ０２Ｆ１／１３３）に開示されているものが一般的
であった。すなわち、図７はゲート配線Ｇn〜Ｇn+mとド
レイン配線Ｄn〜Ｄn+mとの交差部における配線構造を示
す平面図である。図８は配線構造の全体的な概略を示す
平面図である。
【０００６】ゲート配線Ｇn〜Ｇn+mは不純物（一般にＮ
+不純物が使われる）がドープされたポリシリコンから
なり、ドレイン配線Ｄn〜Ｄn+mは金属（一般にアルミニ
ウムが使われる）からなる。図７及び図８において、ゲ
ート配線Ｇn〜Ｇn+mとドレイン配線Ｄn〜Ｄn+mとの交差
部には、画素セルＳn〜Ｓn+mが配置されている。この画
素セルＳn〜Ｓn+mには、光を透過するための開口領域５
３が設けられている。また、各画素セルＳn〜Ｓn+mにお
いて、ゲート配線Ｇn〜Ｇn+mとドレイン配線Ｄn〜Ｄn+m
との交点部近傍のゲート配線下には、ゲート酸化膜（図
示略）を介してＴＦＴ５４が設けられている。
+不純物が使われる）がドープされたポリシリコンから
なり、ドレイン配線Ｄn〜Ｄn+mは金属（一般にアルミニ
ウムが使われる）からなる。図７及び図８において、ゲ
ート配線Ｇn〜Ｇn+mとドレイン配線Ｄn〜Ｄn+mとの交差
部には、画素セルＳn〜Ｓn+mが配置されている。この画
素セルＳn〜Ｓn+mには、光を透過するための開口領域５
３が設けられている。また、各画素セルＳn〜Ｓn+mにお
いて、ゲート配線Ｇn〜Ｇn+mとドレイン配線Ｄn〜Ｄn+m
との交点部近傍のゲート配線下には、ゲート酸化膜（図
示略）を介してＴＦＴ５４が設けられている。
【０００７】ゲート配線Ｇn〜Ｇn+mは、石英ガラスによ
る基板５５上に形成されている。ドレイン配線Ｄn〜Ｄ
n+mは、層間絶縁層（一般に酸化シリコン）５６を介し
てゲート配線と絶縁されている。ゲート配線Ｇn〜Ｇn+m
とドレイン配線Ｄn〜Ｄn+mとの交差部以外のゲート配線
の両端部は、それぞれコンタクト５７を介して金属配線
５８に接続されている。金属配線５８は、ドレイン配線
と同一プロセスにより、ドレイン配線と同一層に形成さ
れている。つまり、ゲート配線とドレイン配線との交差
部以外のゲート配線は、不純物をドープしたポリシリコ
ンによるゲート配線と、金属配線５８との２重層からな
っている。
る基板５５上に形成されている。ドレイン配線Ｄn〜Ｄ
n+mは、層間絶縁層（一般に酸化シリコン）５６を介し
てゲート配線と絶縁されている。ゲート配線Ｇn〜Ｇn+m
とドレイン配線Ｄn〜Ｄn+mとの交差部以外のゲート配線
の両端部は、それぞれコンタクト５７を介して金属配線
５８に接続されている。金属配線５８は、ドレイン配線
と同一プロセスにより、ドレイン配線と同一層に形成さ
れている。つまり、ゲート配線とドレイン配線との交差
部以外のゲート配線は、不純物をドープしたポリシリコ
ンによるゲート配線と、金属配線５８との２重層からな
っている。
【０００８】
【発明が解決しようとする課題】従来例にあっては、例
えば１つの画素セルＳnが２本のゲート配線Ｇn、Ｇn+1
と２本のドレイン配線Ｄn、Ｄn+1に囲まれた領域に設け
られている。すなわち、画素セルＳnは１本のゲート配
線Ｇnと１本のドレイン配線Ｄnによりデータが書き込ま
れるのであるが、この画素セルＳnの近くに、隣の画素
セルを駆動するゲート配線Ｇn+1やドレイン配線Ｄn+1が
位置しているため、この隣の画素セルを駆動するための
信号がノイズとなって、データ干渉を受けやすい問題が
ある。これは、他の画素セルＳn+1〜Ｓn+mに対しても同
様である。
えば１つの画素セルＳnが２本のゲート配線Ｇn、Ｇn+1
と２本のドレイン配線Ｄn、Ｄn+1に囲まれた領域に設け
られている。すなわち、画素セルＳnは１本のゲート配
線Ｇnと１本のドレイン配線Ｄnによりデータが書き込ま
れるのであるが、この画素セルＳnの近くに、隣の画素
セルを駆動するゲート配線Ｇn+1やドレイン配線Ｄn+1が
位置しているため、この隣の画素セルを駆動するための
信号がノイズとなって、データ干渉を受けやすい問題が
ある。これは、他の画素セルＳn+1〜Ｓn+mに対しても同
様である。
【０００９】本発明は斯かる問題点を解決するためにな
されたものであって、その目的は、個々の画素セルを、
他の画素セルの駆動信号から影響されにくいように配列
して、データ干渉を受けにくいようにし、液晶ディスプ
レイ等の表示装置の表示特性を向上させるものである。
されたものであって、その目的は、個々の画素セルを、
他の画素セルの駆動信号から影響されにくいように配列
して、データ干渉を受けにくいようにし、液晶ディスプ
レイ等の表示装置の表示特性を向上させるものである。
【００１０】
【課題を解決するための手段】請求項１に記載の発明に
おける表示装置は、隣り合う２本のデータ線の間に２以
上の画素セルを配置したものである。また、請求項２に
記載の発明における表示装置は、隣り合う２本の走査線
の間に２以上の画素セルを配置したものである。
おける表示装置は、隣り合う２本のデータ線の間に２以
上の画素セルを配置したものである。また、請求項２に
記載の発明における表示装置は、隣り合う２本の走査線
の間に２以上の画素セルを配置したものである。
【００１１】また、請求項３に記載の発明における表示
装置は、隣り合う２本のデータ線と隣り合う２本の走査
線とで囲まれた領域に２以上の画素セルを配置したもの
である。また、請求項４に記載の発明における表示装置
は、少なくとも２つの画素セルを有するものにおいて、
前記画素セルをデータ線に対してミラー配置したもので
ある。
装置は、隣り合う２本のデータ線と隣り合う２本の走査
線とで囲まれた領域に２以上の画素セルを配置したもの
である。また、請求項４に記載の発明における表示装置
は、少なくとも２つの画素セルを有するものにおいて、
前記画素セルをデータ線に対してミラー配置したもので
ある。
【００１２】また、請求項５に記載の発明における表示
装置は、少なくとも２つの画素セルを有するものにおい
て、前記画素セルを走査線に対してミラー配置したもの
である。また、請求項６に記載の発明における表示装置
は、画素セルをマトリックス状に配列したものである。
装置は、少なくとも２つの画素セルを有するものにおい
て、前記画素セルを走査線に対してミラー配置したもの
である。また、請求項６に記載の発明における表示装置
は、画素セルをマトリックス状に配列したものである。
【００１３】また、請求項７に記載の発明における表示
装置は、マトリックス状に配列された複数の画素セルを
有するものであって、隣り合う２本のデータ線又は走査
線の間に２以上の画素セルを配置した領域を存在させた
ものである。また、請求項８に記載の発明における表示
装置は、マトリックス状に配列された複数の画素セルを
有するものであって、画素セルをデータ線に対してミラ
ー配置した領域を存在させたものである。
装置は、マトリックス状に配列された複数の画素セルを
有するものであって、隣り合う２本のデータ線又は走査
線の間に２以上の画素セルを配置した領域を存在させた
ものである。また、請求項８に記載の発明における表示
装置は、マトリックス状に配列された複数の画素セルを
有するものであって、画素セルをデータ線に対してミラ
ー配置した領域を存在させたものである。
【００１４】また、請求項９に記載の発明における表示
装置は、マトリックス状に配列された複数の画素セルを
有するものであって、画素セルを走査線に対してミラー
配置した領域を存在させたものである。また、請求項１
０に記載の発明における表示装置は、マトリックス状に
配列された複数の画素セルを有するものであって、隣り
合う２本のデータ線と隣り合う２本の走査線とで囲まれ
た領域に２以上の画素セルを配置した領域を存在させた
ものである。
装置は、マトリックス状に配列された複数の画素セルを
有するものであって、画素セルを走査線に対してミラー
配置した領域を存在させたものである。また、請求項１
０に記載の発明における表示装置は、マトリックス状に
配列された複数の画素セルを有するものであって、隣り
合う２本のデータ線と隣り合う２本の走査線とで囲まれ
た領域に２以上の画素セルを配置した領域を存在させた
ものである。
【００１５】また、請求項１１に記載の発明における表
示装置は、マトリックス状に配列された複数の画素セル
を有するものであって、画素セルをデータ線及び走査線
の双方に対してミラー配置した領域を存在させたもので
ある。また、請求項１２に記載の発明は、アクティブマ
トリックス方式の液晶ディスプレイに上記の発明を採用
したものである。
示装置は、マトリックス状に配列された複数の画素セル
を有するものであって、画素セルをデータ線及び走査線
の双方に対してミラー配置した領域を存在させたもので
ある。また、請求項１２に記載の発明は、アクティブマ
トリックス方式の液晶ディスプレイに上記の発明を採用
したものである。
【００１６】
【作用】すなわち、少なくとも２つの画素セルを有する
表示装置において、画素セルをデータ線に対してミラー
配置したり、画素セルを走査線に対してミラー配置した
りするように、隣り合う２本のデータ線又は走査線の間
に２以上の画素セルを配置することによって、画素セル
を、関係のないデータ線又は走査線から極力離すことが
でき、これらの線からのデータ干渉が受けにくくなる。
表示装置において、画素セルをデータ線に対してミラー
配置したり、画素セルを走査線に対してミラー配置した
りするように、隣り合う２本のデータ線又は走査線の間
に２以上の画素セルを配置することによって、画素セル
を、関係のないデータ線又は走査線から極力離すことが
でき、これらの線からのデータ干渉が受けにくくなる。
【００１７】特に、データ線は、High,Lowの信号が頻繁
に送られているため、画素セルから関係のないデータ線
を遠ざけることは、きわめて有効である。また、マトリ
ックス状に配列された画素セルを、データ線、走査線の
双方に対してミラー配置するように、隣り合う２本のデ
ータ線と隣り合う２本の走査線とで囲まれた領域に２以
上の画素セルを配置することにより、画素セルの近くに
は、書き込み信号が送られるデータ線及び走査線のみが
存在し、関係のない線からのデータ干渉が、上記の作用
に増して、更に受けにくくなる。
に送られているため、画素セルから関係のないデータ線
を遠ざけることは、きわめて有効である。また、マトリ
ックス状に配列された画素セルを、データ線、走査線の
双方に対してミラー配置するように、隣り合う２本のデ
ータ線と隣り合う２本の走査線とで囲まれた領域に２以
上の画素セルを配置することにより、画素セルの近くに
は、書き込み信号が送られるデータ線及び走査線のみが
存在し、関係のない線からのデータ干渉が、上記の作用
に増して、更に受けにくくなる。
【００１８】以上のような画素セルの配列構造は、画素
セルと対応するデータ線や走査線との距離を、従来と同
様に設定できる。また、以上のような画素セルの配列構
造は、複数の画素セルからなるパネル領域に対し、一部
分でも採用することにより、本発明の所期の目的を十分
に達成できる。
セルと対応するデータ線や走査線との距離を、従来と同
様に設定できる。また、以上のような画素セルの配列構
造は、複数の画素セルからなるパネル領域に対し、一部
分でも採用することにより、本発明の所期の目的を十分
に達成できる。
【００１９】また、以上のような画素セルの配列構造を
アクティブマトリックス方式の液晶ディスプレイに採用
することにより、優れた表示特性の液晶ディスプレイを
提供できる。
アクティブマトリックス方式の液晶ディスプレイに採用
することにより、優れた表示特性の液晶ディスプレイを
提供できる。
【００２０】
【実施例】本発明を具体化した第１実施例を図１及び図
２に従って説明する。尚、本実施例において、図５乃至
図８に示した従来例と同じ構成部材については同符号を
用い、説明を省略する。図１は本実施例による配線構造
を示す平面図である。図２は本実施例の配線構造を簡略
化した平面図である。
２に従って説明する。尚、本実施例において、図５乃至
図８に示した従来例と同じ構成部材については同符号を
用い、説明を省略する。図１は本実施例による配線構造
を示す平面図である。図２は本実施例の配線構造を簡略
化した平面図である。
【００２１】本実施例において、図５に示した従来例と
異なるのは以下の点である。 画素セルＳn〜Ｓn+mをドレイン配線Ｄn〜Ｄn+mに対し
てミラー配置している。つまり、２本のドレイン配線Ｄ
n+1、Ｄn+2が１組となり、各組のドレイン配線の間に２
つの画素セルＳn+1、Ｓn+2が配置されている。 １つの画素セルＳnに対して、配線の低抵抗化のため
の裏打ち金属配線５８のコンタクト５７が１つしか存在
しない。つまり、２つの画素セルをミラー配置させたこ
とにより、金属配線５８をこの２つの画素セルに跨って
接続することができている。
異なるのは以下の点である。 画素セルＳn〜Ｓn+mをドレイン配線Ｄn〜Ｄn+mに対し
てミラー配置している。つまり、２本のドレイン配線Ｄ
n+1、Ｄn+2が１組となり、各組のドレイン配線の間に２
つの画素セルＳn+1、Ｓn+2が配置されている。 １つの画素セルＳnに対して、配線の低抵抗化のため
の裏打ち金属配線５８のコンタクト５７が１つしか存在
しない。つまり、２つの画素セルをミラー配置させたこ
とにより、金属配線５８をこの２つの画素セルに跨って
接続することができている。
【００２２】このように構成された本実施例によれば、
図７に示した従来例（１つの画素セルＳnに対して２つ
のコンタクト５７が設けられている）と比べて、開口領
域５３を大きくすることができる。従って、本実施例
は、図５に示した従来例に比べて、ＴＦＴ−ＬＣＤパネ
ル５０の開口率の低下を少なくすることができ、画面を
明るくすることができる。
図７に示した従来例（１つの画素セルＳnに対して２つ
のコンタクト５７が設けられている）と比べて、開口領
域５３を大きくすることができる。従って、本実施例
は、図５に示した従来例に比べて、ＴＦＴ−ＬＣＤパネ
ル５０の開口率の低下を少なくすることができ、画面を
明るくすることができる。
【００２３】また、本実施例によれば、図７に示した従
来例と比べて、ゲート配線全体を低抵抗化することがで
きる。そして、画素セルＳn+1とドレイン配線Ｄn+2との
距離が、従来に比べて、画素セルＳn+2のぶんだけ離れ
ているので、ドレイン配線Ｄn+2からのノイズが画素セ
ルＳn+1に影響しにくい。これは、画素セルＳn+2とドレ
イン配線Ｄn+1との間でも同様である。
来例と比べて、ゲート配線全体を低抵抗化することがで
きる。そして、画素セルＳn+1とドレイン配線Ｄn+2との
距離が、従来に比べて、画素セルＳn+2のぶんだけ離れ
ているので、ドレイン配線Ｄn+2からのノイズが画素セ
ルＳn+1に影響しにくい。これは、画素セルＳn+2とドレ
イン配線Ｄn+1との間でも同様である。
【００２４】しかも、画素セルＳn+1とドレイン配線Ｄ
n+1との距離は従来と同様に近距離に設定できる。次
に、本発明を具体化した第２実施例を図２に従って説明
する。尚、本実施例において、図５乃至図８に示した従
来例と同じ構成部材については同符号を用い、説明を省
略する。
n+1との距離は従来と同様に近距離に設定できる。次
に、本発明を具体化した第２実施例を図２に従って説明
する。尚、本実施例において、図５乃至図８に示した従
来例と同じ構成部材については同符号を用い、説明を省
略する。
【００２５】図３は本第２実施例による配線構造を簡略
化した平面図である。本第２実施例では、画素セルＳn
〜Ｓn+mをゲート配線Ｇn〜Ｇn+mに対してミラー配置し
ている。つまり、２本のゲート配線Ｇn+1、Ｇn+2が１組
となり、各組のゲート配線の間に２つの画素セル
Ｓn+1、Ｓn+2が配置されている。目的は、第１実施例と
同様、ゲート配線Ｇn+1、Ｇn+2を、それぞれ対応しない
画素セルＳn+1、Ｓn+2から遠ざけることにある。
化した平面図である。本第２実施例では、画素セルＳn
〜Ｓn+mをゲート配線Ｇn〜Ｇn+mに対してミラー配置し
ている。つまり、２本のゲート配線Ｇn+1、Ｇn+2が１組
となり、各組のゲート配線の間に２つの画素セル
Ｓn+1、Ｓn+2が配置されている。目的は、第１実施例と
同様、ゲート配線Ｇn+1、Ｇn+2を、それぞれ対応しない
画素セルＳn+1、Ｓn+2から遠ざけることにある。
【００２６】次に、本発明を具体化した第３実施例を図
４に従って説明する。尚、本実施例において、図５乃至
図８に示した従来例と同じ構成部材については同符号を
用い、説明を省略する。図４は本第３実施例による配線
構造を簡略化した平面図である。本第３実施例では、画
素セルＳn〜Ｓn+mを、ドレイン配線Ｄn〜Ｄn+m、ゲート
配線Ｇn〜Ｇn+mの双方に対してミラー配置している。つ
まり、２本のドレイン配線Ｄn+1、Ｄn+2と２本のゲート
配線Ｇn+1、Ｇn+2に囲まれた領域に、４つの画素セルＳ
n+1〜Ｓn+4が配置されている。
４に従って説明する。尚、本実施例において、図５乃至
図８に示した従来例と同じ構成部材については同符号を
用い、説明を省略する。図４は本第３実施例による配線
構造を簡略化した平面図である。本第３実施例では、画
素セルＳn〜Ｓn+mを、ドレイン配線Ｄn〜Ｄn+m、ゲート
配線Ｇn〜Ｇn+mの双方に対してミラー配置している。つ
まり、２本のドレイン配線Ｄn+1、Ｄn+2と２本のゲート
配線Ｇn+1、Ｇn+2に囲まれた領域に、４つの画素セルＳ
n+1〜Ｓn+4が配置されている。
【００２７】目的は、第１実施例と同様、画素セルか
ら、ノイズ源となる配線を遠ざけることにある。以上の
第１乃至第３実施例にあっては、ミラー配置された画素
セル間にはゲート線やドレイン線が存在しないので、各
画素セルの面積を極力大きくする余裕ができ、設計の自
由度が増すとともに、開口率を大きくすることができ
る。
ら、ノイズ源となる配線を遠ざけることにある。以上の
第１乃至第３実施例にあっては、ミラー配置された画素
セル間にはゲート線やドレイン線が存在しないので、各
画素セルの面積を極力大きくする余裕ができ、設計の自
由度が増すとともに、開口率を大きくすることができ
る。
【００２８】尚、以上の説明は、ＴＦＴ−ＬＣＤを例に
説明したが、ダイオードＬＣＤに適用してもよい。ま
た、ポリシリコンＴＦＴではなくアモルファスシリコン
ＴＦＴに適用してもよい。
説明したが、ダイオードＬＣＤに適用してもよい。ま
た、ポリシリコンＴＦＴではなくアモルファスシリコン
ＴＦＴに適用してもよい。
【００２９】
【発明の効果】以上詳述したように、本発明によれば、
少なくとも２つの画素セルを有する表示装置において、
画素セルをデータ線に対してミラー配置したり、画素セ
ルを走査線に対してミラー配置したりするように、隣り
合う２本のデータ線又は走査線の間に２以上の画素セル
を配置することによって、画素セルを、関係のないデー
タ線又は走査線から極力離すことができ、これらの線か
らのデータ干渉が受けにくくなる。
少なくとも２つの画素セルを有する表示装置において、
画素セルをデータ線に対してミラー配置したり、画素セ
ルを走査線に対してミラー配置したりするように、隣り
合う２本のデータ線又は走査線の間に２以上の画素セル
を配置することによって、画素セルを、関係のないデー
タ線又は走査線から極力離すことができ、これらの線か
らのデータ干渉が受けにくくなる。
【００３０】特に、データ線は、High,Lowの信号が頻繁
に送られているため、画素セルから関係のないデータ線
を遠ざけることは、きわめて有効である。また、マトリ
ックス状に配列された画素セルを、データ線、走査線の
双方に対してミラー配置するように、隣り合う２本のデ
ータ線と隣り合う２本の走査線とで囲まれた領域に２以
上の画素セルを配置することにより、画素セルの近くに
は、書き込み信号が送られるデータ線及び走査線のみが
存在し、関係のない線からのデータ干渉が、上記した効
果に増して、更に受けにくくなる。
に送られているため、画素セルから関係のないデータ線
を遠ざけることは、きわめて有効である。また、マトリ
ックス状に配列された画素セルを、データ線、走査線の
双方に対してミラー配置するように、隣り合う２本のデ
ータ線と隣り合う２本の走査線とで囲まれた領域に２以
上の画素セルを配置することにより、画素セルの近くに
は、書き込み信号が送られるデータ線及び走査線のみが
存在し、関係のない線からのデータ干渉が、上記した効
果に増して、更に受けにくくなる。
【００３１】従って、各画素セルに確実に所望のデータ
を書き込むことができ、表示特性が良好なアクティブマ
トリックス方式の液晶ディスプレイ等の表示装置を提供
できるという優れた効果がある。
を書き込むことができ、表示特性が良好なアクティブマ
トリックス方式の液晶ディスプレイ等の表示装置を提供
できるという優れた効果がある。
【図１】本発明を具体化した第１実施例の平面図であ
る。
る。
【図２】本発明を具体化した第１実施例の概略的な配線
構造を示す平面図である。
構造を示す平面図である。
【図３】本発明を具体化した第２実施例の概略的な配線
構造を示す平面図である。
構造を示す平面図である。
【図４】本発明を具体化した第３実施例の概略的な配線
構造を示す平面図である。
構造を示す平面図である。
【図５】一般的なＴＦＴ−ＬＣＤのブロック構成図であ
る。
る。
【図６】従来例の概略的な配線構造を示す平面図であ
る。
る。
【図７】従来例の配線構造を示す平面図である。
【図８】図７におけるＡ−Ａ断面図である。
Ｓn〜Ｓn+m 画素セル Ｄn〜Ｄn+m ドレイン配線（データ線） Ｇn〜Ｇn+m ゲート配線（走査線）
Claims (12)
- 【請求項１】 隣り合う２本のデータ線の間に２以上の
画素セルを配置したことを特徴とする表示装置。 - 【請求項２】 隣り合う２本の走査線の間に２以上の画
素セルを配置したことを特徴とする表示装置。 - 【請求項３】 隣り合う２本のデータ線と隣り合う２本
の走査線とで囲まれた領域に２以上の画素セルを配置し
たことを特徴とする表示装置。 - 【請求項４】 少なくとも２つの画素セルを有する表示
装置において、前記画素セルをデータ線に対してミラー
配置したことを特徴とする表示装置。 - 【請求項５】 少なくとも２つの画素セルを有する表示
装置において、前記画素セルを走査線に対してミラー配
置したことを特徴とする表示装置。 - 【請求項６】 前記画素セルがマトリックス状に配列さ
れていることを特徴とする請求項１乃至５のいずれか１
項に記載の表示装置。 - 【請求項７】 マトリックス状に配列された複数の画素
セルを有するものであって、隣り合う２本のデータ線又
は走査線の間に２以上の画素セルを配置した領域が存在
することを特徴とした表示装置。 - 【請求項８】 マトリックス状に配列された複数の画素
セルを有するものであって、画素セルをデータ線に対し
てミラー配置した領域が存在することを特徴とした表示
装置。 - 【請求項９】 マトリックス状に配列された複数の画素
セルを有するものであって、画素セルを走査線に対して
ミラー配置した領域が存在することを特徴とした表示装
置。 - 【請求項１０】 マトリックス状に配列された複数の画
素セルを有するものであって、隣り合う２本のデータ線
と隣り合う２本の走査線とで囲まれた領域に２以上の画
素セルを配置した領域が存在することを特徴とした表示
装置。 - 【請求項１１】 マトリックス状に配列された複数の画
素セルを有するものであって、画素セルをデータ線及び
走査線の双方に対してミラー配置した領域が存在するこ
とを特徴とした表示装置。 - 【請求項１２】 前記表示装置がアクティブマトリック
ス方式の液晶ディスプレイであることを特徴とした請求
項１乃至１１のいずれか１項に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24617994A JPH07199225A (ja) | 1993-11-25 | 1994-10-12 | 表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29524593 | 1993-11-25 | ||
| JP5-295245 | 1993-11-25 | ||
| JP24617994A JPH07199225A (ja) | 1993-11-25 | 1994-10-12 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07199225A true JPH07199225A (ja) | 1995-08-04 |
Family
ID=26537608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24617994A Pending JPH07199225A (ja) | 1993-11-25 | 1994-10-12 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07199225A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526926A (ja) * | 2000-03-09 | 2003-09-09 | ゼネラル・エレクトリック・カンパニイ | イメージャ用の低ノイズ・高歩留りデータ線構造 |
| JP2006189846A (ja) * | 2005-01-03 | 2006-07-20 | Samsung Electronics Co Ltd | アレイ基板及びそれを有する表示パネル |
| KR100590741B1 (ko) * | 1998-04-03 | 2006-09-18 | 삼성전자주식회사 | 액정 표시 장치 |
| JP2008070610A (ja) * | 2006-09-14 | 2008-03-27 | Epson Imaging Devices Corp | 液晶装置、及び電子機器 |
-
1994
- 1994-10-12 JP JP24617994A patent/JPH07199225A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590741B1 (ko) * | 1998-04-03 | 2006-09-18 | 삼성전자주식회사 | 액정 표시 장치 |
| JP2003526926A (ja) * | 2000-03-09 | 2003-09-09 | ゼネラル・エレクトリック・カンパニイ | イメージャ用の低ノイズ・高歩留りデータ線構造 |
| JP2006189846A (ja) * | 2005-01-03 | 2006-07-20 | Samsung Electronics Co Ltd | アレイ基板及びそれを有する表示パネル |
| JP2008070610A (ja) * | 2006-09-14 | 2008-03-27 | Epson Imaging Devices Corp | 液晶装置、及び電子機器 |
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