JP3872377B2 - 画像表示素子および画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置として、スイッチング素子としてのＴＦＴ（Thin Film Transistor、薄膜トランジスタ）を用いたアクティブ・マトリックス方式の液晶表示装置が知られている。このアクティブ・マトリックス方式の液晶表示装置は、走査信号線と表示信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隙を隔てて配置されるカラーフィルタ基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
【０００３】
アクティブ・マトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う表示信号線および走査信号線の数量が非常に多くなり、駆動ＩＣの数も膨大となり、コストの上昇を招いている。また、駆動ＩＣとＴＦＴアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、列方向に隣接する２つ以上の画素に１本の表示信号線から時分割で電位を与えることで、必要な駆動ＩＣの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特開平６−１３８８５１号公報、特開平６−１４８６８０号公報、特開平１１−２８３７号公報、特開平５−２６５０４５号公報、特開平５−１８８３９５号公報、特開平５−３０３１１４号公報である。なお、以上の構成を有する表示素子を、多重画素表示素子と呼ぶことにする。
【０００４】
【発明が解決しようとする課題】
液晶表示装置においても、コスト低減の観点から製造工程の短縮が図られている。前述のＴＦＴアレイ基板は、写真触刻工程（Photo Engraving Process、以下ＰＥＰ）を用いて作成されているが、このＰＥＰの工程数を低減することが進められている。例えば、従来７つのマスク工程（これを７ＰＥＰと呼ぶ）でＴＦＴアレイ基板を得ていたのに対して、５ＰＥＰと工程数を低減した省ＰＥＰプロセスが採用されている。
省ＰＥＰプロセスにより前述した多重画素表示素子のＴＦＴアレイ基板を作成すると、詳しくは後述するが、走査信号線またはゲート電極と電気的に接続された部分が液晶層または配向層に露出することがある。なお、以下この露出のことを、ゲートの露出と言うことにする。この露出は、画像特性に悪影響を及ぼしてしまう。この部分を保護膜で被うことも考えられるが、そのためには保護膜を形成するための工程数を増やす必要がある。しかしこれでは、省ＰＥＰプロセスを採用する意味が失われてしまう。
そこで本発明は、多重画素表示素子において、省ＰＥＰプロセスを用いた場合であっても、走査信号線またはゲート電極と電気的に接続された部分の液晶層または配向層への露出を防止する技術を提供する。また本発明は、この技術を用いた液晶表示素子、液晶表示装置の提供を課題とする。
【０００５】
【課題を解決するための手段】
本発明による課題を解決するための手段を述べる前に、従来の多重画素表示素子において生ずるゲートの露出について詳述する。
図１７は、多重画素表示素子２２の一例を示す等価回路図である。
図１７において、表示信号線Ｄｍを挟んで隣接する画素電極Ａ１００およびＢ１００について、第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴ Ｍ１は、そのソース電極が表示信号線Ｄｍに、またそのドレイン電極が画素電極Ａ１００に接続している。また、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソース電極に接続している。ここで、ＴＦＴは３端子のスイッチング素子であり、液晶表示装置において、表示信号線Ｄｍに接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極をともにソース／ドレイン電極と呼ぶことにする。
【０００６】
次に、第２のＴＦＴ Ｍ２は、一方のソース／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極に、また他方のソース／ドレイン電極が走査信号線Ｇｎ＋２に接続されている。
したがって、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２を介して走査信号線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１に接続される。したがって、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位（以下、単に選択という）になっている期間にのみ、第１のＴＦＴ Ｍ１がＯＮになり表示信号線Ｄｍの電位が画素電極Ａ１００に供給される。
第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電極が表示信号線Ｄｍに、また他方のソース／ドレイン電極が画素電極Ｂ１００に接続されている。また、第３のＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１に接続されている。したがって、走査信号線Ｇｎ＋１が選択になっているときに、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂ１００に供給される。
【０００７】
図１８は図１７に示した多重画素表示素子２２の画素電極Ｃ１００およびＤ１００近傍の回路構造を模式的に示す平面図である。前述のように、多重画素表示素子２２はＰＥＰにより製造されるが、図１８は、同一のＰＥＰ工程で得られる層に同一のグラデーションを施している。このグラデーションは、工程の順位をも示しており、薄いグラデーションほど先行する工程であることを示している。例えば、走査信号線Ｇｎ＋１，Ｇｎ＋２は、表示信号線Ｄｍより先に形成されたことを意味している。
図１８において、第１のＴＦＴ Ｍ１は、画素電極Ａ１００に接続されたソース／ドレイン電極５１と、表示信号線Ｄｍに接続されたソース／ドレイン電極６１と、ゲート電極７１とから構成されている。第２のＴＦＴ Ｍ２は、接続端子８１を介して第１のＴＦＴ Ｍ１のゲート電極７１と接続されているソース／ドレイン電極５２と、走査信号線Ｇｎ＋２と接続されるソース／ドレイン電極６２と、走査信号線Ｇｎ＋１の一部であるゲート電極７２とから構成される。
走査信号線Ｇｎ＋２には接続端子８２を介して分岐配線８３が接続され、その分岐配線８３の一部がソース／ドレイン電極６２を構成している。
【０００８】
図１９は、図１８のＺ−Ｚ部分の断面図である。なお、図１９の縮尺は図１８と相違していることを断っておく。
図１９に示すように、ガラス基板９５上に走査信号線Ｇｎ＋１、Ｇｎ＋２およびゲート電極７１が形成されている。また、ガラス基板９５上には、走査信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２およびゲート電極７１を被うゲート絶縁膜９４が形成されており、ゲート絶縁膜９４上の第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２の該当箇所には半導体層９３１および９３２が形成されている。半導体層９３１上には、ソース／ドレイン電極５１および６１が形成され、チャネル保護膜９６とともに第１のＴＦＴ Ｍ１を構成している。また、半導体層９３２上には、ソース／ドレイン電極５２および６２が形成され、チャネル保護膜９６とともに第２のＴＦＴ Ｍ２を構成している。さらにこれら膜上には保護膜９１が積層されている。
【０００９】
ゲート電極７１上には、ゲート絶縁膜９４および保護膜９１を貫通するコンタクト・ホール９７が形成され、一方ソース／ドレイン電極５２上には保護膜９１を貫通するコンタクト・ホール９８が形成されている。このコンタクト・ホール９７および９８に接続端子８１が入り込むことにより、ソース／ドレイン電極５２とゲート電極７１とが電気的に接続される。また、走査信号線Ｇｎ＋２上にはゲート絶縁膜９４および保護膜９１を貫通するコンタクト・ホール１００が形成され、一方ソース／ドレイン電極６２上には保護膜９１を貫通するコンタクト・ホール９９が形成されている。このコンタクト・ホール９９および１００に接続端子８２が入り込むことにより、ソース／ドレイン電極６２と走査信号線Ｇｎ＋２とが電気的に接続される。
【００１０】
ここで、接続端子８１および８２上には保護膜９１が形成されていない。したがって、ゲート電極７１および走査信号線Ｇｎ＋２は、各々、接続端子８１および８２を介して外部に露出していることになる。図１９には示していないが、通常、保護膜９１上には配向膜が形成されており、さらに配向膜上には液晶層が存在している。したがって、ゲート電極７１および走査信号線Ｇｎ＋２は、配向膜に電気的に接触している。このような構造で、ゲート電極７１および走査信号線Ｇｎ＋２に対して電位（ゲート電位）が供給されると、配向膜に接続端子８１および８２が接触している領域では、配向膜に対して際限なく電荷を供給してしまう。そのため、この領域には液晶層中に存在する不純物イオンが集中することにより、電圧降下や、電荷保持不良が発生して、画質劣化を招くおそれがある。
【００１１】
図１７〜図１９に示した従来の多重画素表示素子（以下、単に表示素子）２２は、省ＰＥＰプロセス、具体的には５ＰＥＰで製造されたものである。図２０は、５ＰＥＰにより表示素子２２を製造する工程を示す図である。
はじめに、ガラス基板上９５に走査信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２を形成するための金属膜を成膜する。金属膜を成膜後、ＰＥＰにより、図２０（ａ）に示すようにゲート電極７１、走査信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２をパターニングする。
次に、ゲート電極７１、走査信号線Ｇｎ＋１（ゲート電極７２）およびＧｎ＋２が形成されたガラス基板９５上に、ゲート絶縁膜９４、半導体層９３を成膜する。さらに、半導体層９３上に、チャネル保護膜９６を形成するための膜を成膜する。その後、ＰＥＰにより、図２０（ｂ）に示すように半導体層９３上にチャネル保護膜９６をパターニングする。
【００１２】
その後、ソース／ドレイン電極５１，６１，５２，６２および分岐配線８３を形成するための金属膜を成膜する。この金属膜を成膜後、図２０（ｃ）に示すように、ＰＥＰによりソース／ドレイン電極５１，６１，５２，６２，分岐配線８３および半導体層９３１，９３２をパターニングする。
次いで、保護膜９１を形成するための膜を成膜し、さらに図２０（ｄ）に示すように、ＰＥＰによって保護膜９１をパターニングする。このパターニングの時に、コンタクト・ホール９７，９８，９９，１００が形成される。
保護膜９１を形成後、画素電極を形成するための例えば酸化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリングで成膜する。このＩＴＯ膜により接続端子８１，８２も形成される。ＩＴＯ成膜後に、図２０（ｅ）に示すよう、ＰＥＰにより接続端子８１，８２をパターニングする。
【００１３】
表示素子２２において、ゲート電位の露出が生ずる箇所は、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分、および分岐配線８３と走査信号線Ｇｎ＋２との接続部分の２箇所である。もちろんこの２箇所というのは、１つの画素電極に関してのものであるから、表示素子２２全体について見れば、画素電極ごとに同様のゲート電位の露出が存在することになる。
ゲート電位の露出についてさらに言及すると、第１のＴＦＴ Ｍ１のゲート電極７１および第２のＴＦＴ Ｍ２のソース／ドレイン電極５２が接続端子８１を介して接続されている。また、分岐配線８３および走査信号線Ｇｎ＋２が接続端子８２を介して接続されている。
接続端子８１または８２による接続が必要なのは、ゲート電極７１とソース／ドレイン電極５２、あるいは分岐配線８３と走査信号線Ｇｎ＋２とが異なるＰＥＰ工程で形成され、その後、コンタクトホールが形成されるためである。例えば、接続端子８１を保護膜９１よりも先行して形成すれば、ゲート電位の露出を防止することができるが、図２０で説明した５ＰＥＰの場合、保護膜９１より以前に接続端子８１を形成する工程を挿入する余地がない。
【００１４】
ここで、表示素子２２を基にゲート電位の露出を回避するための方策を検討してみる。
まず、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分については、第１のＴＦＴ Ｍ１のソース／ドレイン電極６１を第２のＴＦＴ Ｍ２のソース／ドレイン電極５２および６２を介して表示信号線Ｄｍに接続、つまり第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すると同時に、第１のＴＦＴ Ｍ１のゲート電極７１を走査信号線Ｇｎ＋２に直接に接続すればよい。ソース／ドレイン電極６１，５２は同一のＰＥＰ工程で成形することができるから接続端子８１は不要となり、しかもこれらソース／ドレイン電極６１，５２は５ＰＥＰによっても保護膜９１の下層に位置するから、当該接続部分についてゲート電位が露出することはない。
【００１５】
次に、分岐配線８３と走査信号線Ｇｎ＋２との接続部分については、まず、分岐配線８３を走査信号線Ｇｎ＋２と同一の層で形成する必要がある。しかし、そのとき分岐配線８３は走査信号線Ｇｎ＋１とも同一の層になるため、これを第１のＴＦＴ Ｍ１のゲート電極７１に接続するためには走査信号線Ｇｎ＋１と交差する構造をとる必要があり、再びゲート電位の露出が生じてしまう。このため、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２との接続部分のような措置を講ずることはできない。ところが、当該接続部分が存在していたとしても、そこが表示領域外であれば、画質低下の問題が生ずることはない。前述のように、当該接続部分は、表示素子２２において各画素電極に存在するが、これを表示素子２２のｘ方向の最端部に集約すればよい。そして、この集約した接続部分を表示領域外に位置させればよい。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ＋２から、複数の分岐配線Ｂ１，Ｂ２…が引出されているが、この引出しを１本あるいは２本に留めれば、当該接続部分を最端部（図１７では左端部あるいは右端部になる）に集約させることができる。例えば、図１７において、走査信号線Ｇｎ＋２から引出された１本の分岐配線Ｂ１が、画素電極Ａ１００の第２のＴＦＴ Ｍ２、画素電極Ａ１１０の第２のＴＦＴ Ｍ２…に接続される構造とすればよい。
【００１６】
さらに、分岐配線８３と走査信号線Ｇｎ＋２との接続部分については、以下の解決手段もなし得る。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ＋１と走査信号線Ｇｎ＋２からの分岐配線Ｂ１とが交差している。この交差が、あるために、ゲート電位の露出が生じる。そこで、この交差が生じない配線の構造を採用すれば、分岐配線８３と走査信号線Ｇｎ＋２との接続部分についてもゲート電位の露出を防止することができる。この構造は、後述するように、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すること、さらに所定の走査信号線からの分岐配線を１本あるいは２本にすること、を前提に実現することができる。
【００１７】
本発明は以上の知見に基づくものであって、行方向および列方向に画素電極をマトリックス状に配列した表示素子であって、表示信号を伝達する複数の表示信号線と、共通する前記表示信号線を伝達される前記表示信号が時分割で供給される第１の画素電極および第２の画素電極と、前記共通する表示信号線と前記第１の画素電極との間に直列に接続されて設けられる第１のスイッチング素子および第２のスイッチング素子と、前記共通する表示信号線と前記第２の画素電極との間に設けられる第３のスイッチング素子と、前記第１のスイッチング素子および前記第３のスイッチング素子に走査信号を伝達する第１の走査信号線と、前記第２のスイッチング素子に走査信号を伝達するとともに、前記第１の走査信号線と並設される第２の走査信号線とを含む表示素子要素が列方向に複数段配設され、前記第２の走査信号線は、後段の前記表示素子要素における前記第１の走査信号線から分岐されたものであり、さらに、前記第２のスイッチング素子を保護する保護膜層を有し、前記第１の走査信号線及び前記第２の走査信号線が、画像表示領域内で前記保護膜層の下に形成されることを特徴とする画像表示素子である。
【００１８】
本発明の画像表示素子において、前記第２の走査信号線は、後段に位置する前記表示素子要素における前記第１の走査信号線から分岐されたものとし、かつ前記表示素子要素における前段に位置する前記第１の走査信号線と前記第１の画素電極および前記第２の画素電極との間に蓄積容量を形成する。また本発明において、前記第１のスイッチング素子および前記第２のスイッチング素子は、前記第１の画素電極と前記表示信号線との間で直列に接続する。この場合、前記画像表示素子は、前記第２のスイッチング素子を保護する保護膜層を有し、前記第２のスイッチング素子に接続される前記第２の走査信号線の一部が前記画像表示領域外で前記保護膜層上に形成される。
【００１９】
また本発明において、前記第２の走査信号線は、前記第１の画素電極および前記第２の画素電極と前記第１の走査信号線との間に配設されるとともに、前記第１の走査信号線と画像表示領域外で交差させる。この場合、前記画像表示素子は、前記第２のスイッチング素子を保護する保護膜層を有し、前記第２のスイッチング素子に接続される前記第２の走査信号線の一部が前記画像表示領域外で前記保護膜層上に形成される。
【００２０】
本発明のより具体的な構成を備えた画像表示装置は、行方向および列方向に画素電極をマトリックス状に配列した画像表示領域と、この画像表示領域の周囲に位置する画像非表示領域とを備えた画像表示装置であって、表示信号を供給する表示信号供給回路と、走査信号を供給する走査信号供給回路と、表示信号供給回路から供給される前記表示信号を前記画素電極に向けて伝達する互いに平行な複数の表示信号線と、走査信号供給回路から供給される走査信号を画素電極に向けて伝達する互いに平行な複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ所定の表示信号線から表示信号の伝達を受ける第１の画素電極および第２の画素電極と、所定の表示信号線と第１の画素電極との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、所定の表示信号線と第２の画素電極との間に接続される第３のスイッチング素子と、を備え、第１のスイッチング素子および第３のスイッチング素子は、ｎ＋１番目の走査信号線に伝達される走査信号によりオン・オフが制御され、第２のスイッチング素子は、ｎ＋１番目の走査信号線よりも後段に位置するｎ＋２番目の走査信号線から分岐された分岐走査信号線に伝達される前記走査信号によりオン・オフが制御され、前記ｎ＋２番目の走査信号線から前記画像非表示領域で分岐された前記分岐走査信号線は、前記画像非表示領域において前記行方向に延びる第１部分と、前記第１部分に接続されて前記列方向に延びる第２部分とを含み、前記画像非表示領域で前記ｎ＋１番目の走査信号線と交差していることを特徴としている。
【００２１】
本発明の画像表示装置において、前記ｎ＋２番目の走査信号線から前記画像非表示領域で分岐された前記分岐走査信号線は、前記画像非表示領域において前記行方向に延びる第１部分と、前記第１部分に接続されて前記列方向に延びる第２部分とを含み、前記画像非表示領域で前記ｎ＋１番目の走査信号線と交差する構成とすることができる。
【００２２】
さらに本発明のより具体的な構成を備えた画像表示装置として、行方向および列方向に画素電極をマトリックス状に配列した画像表示領域と、この画像表示領域の周囲に位置する画像非表示領域とを備えた画像表示装置であって、表示信号を供給する表示信号供給回路と、走査信号を供給する走査信号供給回路と、前記表示信号供給回路から供給される前記表示信号を前記画素電極に向けて伝達する互いに平行な複数の表示信号線と、前記走査信号供給回路から供給される前記走査信号を前記画素電極に向けて伝達する互いに平行な複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ所定の前記表示信号線から前記表示信号の伝達を受ける第１の画素電極および第２の画素電極と、前記所定の表示信号線と前記第１の画素電極との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、前記所定の表示信号線と前記第２の画素電極との間に接続される第３のスイッチング素子と、を備え、前記第１のスイッチング素子および第３のスイッチング素子は、前記ｎ番目の走査信号線に伝達される前記走査信号によりオン・オフが制御され、前記第２のスイッチング素子は、前記ｎ＋１番目の走査信号線から前記ｎ番目の走査信号線と交差部分が存在しないように分岐された分岐走査信号線に伝達される前記走査信号によりオン・オフが制御されることを特徴とする画像表示装置を提供する。
【００２３】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の画像表示装置を液晶表示装置に関する実施の形態に基づき説明する。
図１は本実施の形態に係る液晶表示装置１の主要構成を示すブロック図である。
本実施の形態に係る液晶表示装置１は、１つの共通する表示信号線を挟んで隣接する２つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減できるところに特徴を有している。また、本実施の形態による液晶表示装置１は、その表示領域内において、ゲート電位が露出しない構造となっているところにも特徴を有している。なお、液晶表示装置１としては、表示素子２を構成するＴＦＴアレイ基板、ＴＦＴアレイ基板と対向するカラーフィルタ基板、バックライト・ユニット等の要素を備える必要があるが、本発明の特徴部分ではないことからその記載は省略する。
【００２４】
図１に示すように、液晶表示装置１は、表示信号線３０を介して表示素子２内に配置される画素電極に表示信号を供給、つまり電位を書き込むための駆動回路であるＸドライバ３と、走査信号線４０を介してＴＦＴ（薄膜トランジスタ）のＯＮ・ＯＦＦを制御する走査信号を供給するための駆動回路であるＹドライバ４を備えている。表示素子２には、画素がＭ×Ｎ（Ｍ，Ｎは任意の正の整数）の数だけマトリックス状に配列してある。
Ｘドライバ３およびＹドライバ４は、図示しないタイミング・コントローラに接続されている。このタイミング・コントローラは、例えばパーソナル・コンピュータ等のシステム側から、表示信号であるデジタル・ビデオ・データ、同期信号、クロック信号等を受けて、Ｘドライバ３およびＹドライバ４の駆動を制御する。
【００２５】
次に、図２に基づいて、表示素子２における回路構成を説明する。なお、図２は表示素子２の一部についてのみ記載しており、実際の表示素子２には図２に示す構造の回路が連続的に形成されている。また、画素電極Ａ１１，Ｃ１１，Ａ１２…の左側に記してある点線は表示素子２における画像表示領域と画像非表示領域の境界を示しており、この点線より右側が画像表示領域である。
図２において、表示信号線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１について、第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴ Ｍ１は、そのソース／ドレイン電極が表示信号線Ｄｍに、また他方のソース／ドレイン電極が第２のＴＦＴ Ｍ２のソース／ドレイン電極に接続されている。また、第１のＴＦＴ Ｍ１のゲート電極は走査信号線Ｇｎ＋１（第１の走査信号線）の一部が構成している。
【００２６】
次に、第２のＴＦＴ Ｍ２は、一方のソース／ドレイン電極が第１のＴＦＴ Ｍ１のソース／ドレイン電極に、他方のソース／ドレイン電極が画素電極Ａ１１に接続されている。また、第２のＴＦＴ Ｍ２のゲート電極は、走査信号線Ｇｎ＋２（第３の走査信号線）から分岐された走査信号線Ｇｎ＋２’（第２の走査信号線）の一部が構成している。
第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２とが以上のような接続関係を有しているから、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２がＯＮになり表示信号線Ｄｍの電位が画素電極Ａ１１に供給される。
第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１の一部が構成している。したがって、走査信号線Ｇｎ＋１が選択電位になっている期間に、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂ１１に供給される。
【００２７】
以上の回路構成を有している表示素子２において、画素電極Ａ１１および画素電極Ｂ１１は、共通する単一の表示信号線Ｄｍから表示信号が供給される。つまり、表示信号線Ｄｍは、画素電極Ａ１１および画素電極Ｂ１１に対して共通の表示信号線Ｄｍということができる。したがって、画素がＭ×Ｎのマトリックス状に配列されているのに対して、表示信号線ＤｍはＭ／２本となる。画素電極Ａ１１には第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ１は表示信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ２に接続される。第１のＴＦＴ Ｍ１のゲート電極は走査信号線Ｇｎ＋１に接続されている。また第２のＴＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１の後段の走査信号線Ｇｎ＋２から分岐された走査信号線Ｇｎ＋２’に接続されている。
【００２８】
ここで、走査信号線Ｇｎ＋２とＧｎ＋２’は、画像表示領域内において、互いに平行に配設されている。走査信号線Ｇｎ＋２とＧｎ＋２’とは、Ｙドライバ４からは単一の配線として引き出されているが、画像非表示領域内において分岐されている。したがって、走査信号線Ｇｎ＋２とＧｎ＋２’とは、元々は単一の配線であるが、異なる行に対する画素電極を対象として走査信号を伝達する。同様のことが、走査信号線Ｇｎ＋１とＧｎ＋１’、Ｇｎ＋３とＧｎ＋３’にも当てはまる。つまり、表示素子２の複数の走査信号線は、一対の走査信号線Ｇｎ＋１とＧｎ＋１’等の集合により構成されている。また、Ｇｎ＋１とＧｎ＋２’とは、画素電極Ａ１１よりもその走査方向の後段側に配設されている。そして、走査信号線Ｇｎ＋２‘は走査信号線Ｇｎ＋１よりも画素電極Ａ１１側に配設され、また、画素電極Ａ１１の前段側の走査信号線Ｇｎと画素電極Ａ１１との間には蓄積容量Ｃｓを形成している。
【００２９】
図３は本実施の形態による表示素子２の回路構造を模式的に示す部分平面図である。
図３に示すように、画素電極Ａ１１（１０）に関して、走査信号線Ｇｎ＋１上に第１のＴＦＴ Ｍ１が、また走査信号線Ｇｎ＋２’上に第２のＴＦＴ Ｍ２が配置されている。また、画素電極Ｂ１１（１０）に関して、走査信号線Ｇｎ＋１上に第３のＴＦＴ Ｍ３が配置されている。つまり、第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３は、走査信号線Ｇｎ＋１の一部をゲート電極とし、第２のＴＦＴ Ｍ２は走査信号線Ｇｎ＋２’の一部をゲート電極としている。なお、図３には図４で示す保護膜等の記載は省略している。
図４は図３のＸ−Ｘ部分の断面を示す図である。図４に示すように、ガラス基板１５上に走査信号線Ｇｎ＋１、Ｇｎ＋２’が形成されている。また、ガラス基板１５上には、走査信号線Ｇｎ＋１、Ｇｎ＋２’を被うゲート絶縁膜１４が形成されており、ゲート絶縁膜１４上の所定領域には半導体層１３が形成されている。半導体層１３上にはチャネル保護膜１６を除く部分にソース／ドレイン層１２が形成され、さらにソース／ドレイン層１２上には保護膜１１が形成されている。以上のような積層構造によって、第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が構成されている。第２のＴＦＴ Ｍ２側の保護膜１１にはコンタクト・ホール１７が設けられており、このコンタクト・ホール１７を介して、画素電極１０と第２のＴＦＴ Ｍ２を構成するソース／ドレイン層１２が電気的に接続されている。
【００３０】
図５は、表示素子２の図４に対応する部分についての製造工程を説明する図である。
はじめに、ガラス基板上１５に走査信号線Ｇｎ＋１、Ｇｎ＋２’を形成するための金属膜を例えばスパッタリングにより成膜する。この金属膜を構成する材料として、Ｔａ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ａｌ等を用いることができる。金属膜を成膜後、写真触刻工程（Photo Engraving Process、以下ＰＥＰ ）により、図５（ａ）に示すように走査信号線Ｇｎ＋１、Ｇｎ＋２’をパターニングする。
次に、走査信号線Ｇｎ＋１、Ｇｎ＋２'が形成されたガラス基板１５上に、ゲート絶縁膜１４を形成するための例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜、半導体層１３を形成するための例えばａ−Ｓｉ（アモルファス・シリコン）膜を成膜する。さらに、ａ−Ｓｉ膜上に、チャネル保護膜１６を形成するための例えばＳｉＯ2膜を成膜する。これら３つの膜を例えばＣＶＤ（Chemical Vapor Deposition）で形成した後に、ＰＥＰにより、図５（ｂ）に示すようにゲート絶縁膜１４、半導体層１３上にチャネル保護膜１６をパターニングする。
【００３１】
その後、ソース／ドレイン層１２を形成するための金属膜を例えばスパッタリングによって成膜する。この金属膜を構成する材料として、Ａｌ、Ｔｉ、Ｍｏ等を用いることができる。金属膜を成膜後、図５（ｃ）に示すように、ＰＥＰによりソース／ドレイン層１２および半導体層１３をパターニングする。
次いで、保護膜１１を形成するための例えばＳｉ3Ｎ4膜をＣＶＤで製膜し、さらに図５（ｄ）に示すように、ＰＥＰによって保護膜１１をパターニングする。このパターニングの時に、コンタクト・ホール１７が形成される。
保護膜１１を形成後、画素電極１０を形成するための例えば酸化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリングで成膜する。ＩＴＯ成膜後に、図５（ｅ）に示すよう、ＰＥＰにより画素電極１０をパターニングする。以上図４および図５で示した通り、本実施の形態による表示素子２は、５ＰＥＰプロセスによっても、その表示領域内において、ゲート電位が露出しない。なお、第３のＴＦＴ Ｍ３の部分についてゲート電位が露出しないことは、説明を要しないであろう。
【００３２】
次に、表示素子２の表示領域外の部分の構造について図６および図７に基づいて説明する。
図６は、図２の点線で囲まれた領域の構造を模式的に示す平面図である。図６に示すように、同一の走査信号を供給する２つの走査信号線Ｇｎ＋２、Ｇｎ＋２’は、画素電極Ｃ１１，Ｄ１１，Ｃ２１，Ｄ２１…を挟んで配置されることになる。２つの走査信号線Ｇｎ＋２およびＧｎ＋２’は、接続配線１８および接続端子１９を介して電気的に接続されている。この接続配線１８は、図４および図５で示したソース／ドレイン層１２と同工程で形成される。また、接続端子１９は、画素電極１０と同工程で形成されるから、ＩＴＯで構成される。このことは、図６のＹ−Ｙ断面を示す図７を参照することにより理解が容易となる。
【００３３】
図７に示すように、走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋２’が形成されたガラス基板１５（図示せず）上には、ゲート絶縁膜１４が形成されている。そして、ゲート絶縁膜１４が形成された所定の領域（図中、中央部分）には、半導体層１３が、さらに接続配線１８として機能するソース／ドレイン層１２が形成されている。ソース／ドレイン層１２上およびゲート絶縁膜１４上には保護膜１１が形成されている。ソース／ドレイン層１２上の保護膜１１にはコンタクト・ホール１７が形成されている。また、走査信号線Ｇｎ＋２上のゲート絶縁膜１４および保護膜１１にもコンタクト・ホール１７が形成されている。このコンタクト・ホール１７に入り込んだ接続端子１９を介してゲート絶縁膜１４とソース／ドレイン層１２とが電気的に接続されている。ＩＴＯで構成されているこの接続端子１９上には、保護膜１１が形成されていない。したがって、走査信号線Ｇｎ＋２およびＧｎ＋２’は接続端子１９を介して外部に露出していることになる。
【００３４】
以上説明したように、第１の実施の形態による表示素子２は、表示領域外において走査信号線Ｇｎ＋２およびＧｎ＋２’が外部に露出するものの、表示領域内でゲート電位が露出しない構造となっている。したがって、液晶中に存在する不純物イオンが集中することによる画像品質の劣化を防止することができる。
【００３５】
次に、図８〜図１１の等価回路図を参照しつつ、走査信号線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１１〜画素電極Ｄ１１の動作について説明する。
図８に示すように走査信号線Ｇｎ＋１と走査信号線Ｇｎ＋２の両方が選択されてから走査信号線Ｇｎ＋２が非選択電位（以下、単に非選択という）になるまでの期間には、第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３がＯＮされる。図８に示すように画素電極Ａ１１、画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから画素電極Ａ１１に与えるべき電位Ｖａ１が書き込まれる。ここで画素電極Ａ１１の電位Ｖａ１が決まる。なお、図８において走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋２’が選択されていることを、当該線図を太線で示している。また、電位が書き込まれている画素電極にはハッチングを施している。
【００３６】
走査信号線Ｇｎ＋２が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１１に与えるべき電位Ｖｂ１に変わる。
走査信号線Ｇｎ＋２が非選択になった後の期間も引き続き走査信号線Ｇｎ＋１を選択にしておくことで、図９に示すように画素電極Ｂ１１には電位Ｖｂ１が書き込まれ、画素電極Ｂ１１の電位が決まる。このように、表示信号線Ｄｍの電位が時分割で画素電極Ａ１１および画素電極Ｂ１１に供給される。
【００３７】
次に走査信号線Ｇｎ＋１が非選択になった後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位Ｖｃ１に変わる。
走査信号線Ｇｎ＋１が非選択になった後の期間に、走査信号線Ｇｎ＋２が再び選択になるとともに走査信号線Ｇｎ＋３が選択になると、図１０に示すように画素電極Ｃ１１、画素電極Ｄ１１および画素電極Ｂ２１に電位Ｖｃ１が書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ１が決まる。
走査信号線Ｇｎ＋３が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｄ１１に与えるべき電位Ｖｄ１に変わる。
走査信号線Ｇｎ＋３が非選択になった後の期間も引き続き走査信号線Ｇｎ＋２を選択にしておくことで、図１１に示すように画素電極Ｄ１１には電位Ｖｄ１が書き込まれ、画素電極Ｄ１１の電位が決まる。
【００３８】
以上の説明では、走査信号線Ｇｎ＋１〜Ｇｎ＋３による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１１の動作を対象としたが、他の画素電極についても同様であることは当業者であれば容易に理解されよう。
表示素子２は、画素電極Ａ１１，Ｂ１１，Ａ１２，Ｂ１２…の間、つまりＸ方向には画素電極間に表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設されていない。一方で、Ｙ方向には分岐された分の走査信号線およびＴＦＴが配設されている。通常、画素電極Ａ１１…は、縦長の形状を有している。したがって、表示素子２のようにＸ方向に表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設しない構造とすれば、画素電極Ａ１１…の長辺方向を開口率の向上のために有効に使用することができる。
【００３９】
（第２の実施の形態）
以下、本発明による第２の実施の形態について説明する。この第２の実施の形態は、表示領域内および表示領域外ともにゲート電位の露出がない表示素子構造を有している点で、第１の実施の形態をさらに進歩させている。なお、第２の実施の形態による液晶表示装置１の基本構成は第１の実施の形態と同様であるので、表示素子２１についてその相違を中心にして説明する。
【００４０】
図１２は、第２の実施の形態による表示素子２１の等価回路図である。
図１２において、表示信号線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１について、第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦＴ Ｍ１３の３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴ Ｍ１１は、一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が第２のＴＦＴ Ｍ１２のソース／ドレイン電極に接続されている。また、第１のＴＦＴ Ｍ１１のゲート電極は走査信号線Ｇｎの一部が構成している。
次に、第２のＴＦＴ Ｍ１２は、一方のソース／ドレイン電極が第１のＴＦＴ Ｍ１１のソース／ドレイン電極に、他方のソース／ドレイン電極が画素電極Ａ１１に接続されている。また、第２のＴＦＴ Ｍ１２のゲート電極は、走査信号線Ｇｎ＋１’の一部が構成している。走査信号線Ｇｎ＋１’は、走査信号線Ｇｎ＋１から分岐されたものである。
第１のＴＦＴ Ｍ１１と第２のＴＦＴ Ｍ１２とが以上のような接続関係を有しているから、隣接する２本の走査信号線ＧｎとＧｎ＋１’が同時に選択電位になっている期間にのみ、第１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１２がＯＮになり表示信号線Ｄｍの電位が画素電極Ａ１１に供給される。
第３のＴＦＴ Ｍ１３は、一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ１３のゲート電極は走査信号線Ｇｎの一部が構成している。したがって、走査信号線Ｇｎが選択電位になっている期間に、第３のＴＦＴ Ｍ１３がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂ１１に供給される。
【００４１】
ここで、第２の実施の形態における第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦＴ Ｍ１３の画素電極Ａ１１、Ｂ１１に対する接続構造と、第１の実施の形態における第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３の画素電極Ａ１１、Ｂ１１に対する接続構造に、基本的な差異がないことは、図１２および図２とを対比すれば容易に理解できる。したがって、第２の実施の形態における表示素子２１が、表示領域内でゲート電位が露出しないことも容易に類推できる。
【００４２】
ところが、第２の実施の形態と第１の実施の形態とでは以下のような差異がある。
第１の実施の形態においては、画素電極Ａ１１を基準として、走査方向の後段側に位置する２つの走査信号線Ｇｎ＋１およびＧｎ＋２’上に各々第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２が形成されていた。そして、走査信号線Ｇｎ＋１よりも後段に位置する走査信号線Ｇｎ＋２から分岐した走査信号線Ｇｎ＋２’が画素電極Ａ１１に近い方の第２のＴＦＴ Ｍ２に接続され、かつ走査信号線Ｇｎ＋１が画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１に接続されている。したがって、走査信号線Ｇｎ＋１と走査信号線Ｇｎ＋２’とが交差することになる。この交差部分が、既に説明した、表示領域外におけるゲート電位の露出原因となる。
【００４３】
これに対して第２の実施の形態においては、画素電極Ａ１１を基準として、走査方向の前段側に位置する走査信号線Ｇｎと、走査方向の後段側に位置する走査信号線Ｇｎ＋１から分岐された走査信号線Ｇｎ＋１’が、各々第１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１２のゲート電極を構成している。そして、走査信号線Ｇｎよりも後段に位置する走査信号線Ｇｎ＋１’が画素電極Ａ１１に近いほうの第２のＴＦＴ Ｍ１２に接続され、かつ走査信号線Ｇｎが画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１１に接続されている。したがって、図１２に示されるように、走査信号線Ｇｎと分岐配線を含めた走査信号線Ｇｎ＋１には交差部分が存在しないことになる。そのために、第２の実施の形態による表示素子２１には、表示領域内はもちろん、表示領域外においてもゲートの露出が生じないのである。
【００４４】
次に、第２の実施の形態による表示素子２１の動作を、図１３〜図１６に基づいて簡単に説明しておく。なお、図１３〜図１６は、走査信号線Ｇｎ、Ｇｎ＋１による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１１の動作のみを示している。図１３に示すように走査信号線Ｇｎと走査信号線Ｇｎ＋１の両方が選択されてから走査信号線Ｇｎ＋１が非選択になるまでの期間には、第１のＴＦＴ Ｍ１１〜第３のＴＦＴ Ｍ１３がＯＮされる。したがって、図１３に示すように画素電極Ａ１１、画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから画素電極Ａ１１に与えるべき電位Ｖａ２が書き込まれる。ここで画素電極Ａ１１の電位Ｖａ２が決まる。
【００４５】
走査信号線Ｇｎ＋１が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１１に与えるべき電位Ｖｂ２に変わる。
走査信号線Ｇｎ＋１が非選択になった後の期間も引き続き走査信号線Ｇｎを選択にしておくことで、図１４に示すように画素電極Ｂ１１には電位Ｖｂ２が書き込まれる、画素電極Ｂ１１の電位が決まる。このように、表示信号線Ｄｍの電位が時分割で画素電極Ａ１１および画素電極Ｂ１１に供給される。
【００４６】
走査信号線Ｇｎが非選択になった後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位Ｖｃ２に変わる。走査信号線Ｇｎが非選択になった後の期間に、走査信号線Ｇｎ＋１が再び選択になるとともに走査信号線Ｇｎ＋２が選択になると、図１５に示すように画素電極Ｃ１１および画素電極Ｄ１１に電位Ｖｃ２が書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ２が決まる。
走査信号線Ｇｎ＋２が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｄ１１に与えるべき電位Ｖｄ２に変わる。
走査信号線Ｇｎ＋２が非選択になった後の期間も引き続き走査信号線Ｇｎ＋１を選択にしておくことで、図１６に示すように画素電極Ｄ１１には電位Ｖｄ２が書き込まれ、画素電極Ｄ１１の電位が決まる。
【００４７】
以上説明したように第１および第２の実施の形態による表示素子２、２１は、その表示領域内あるいはさらに表示領域外でもゲート電位の露出が回避される。したがって、液晶中に存在する不純物イオンが集中することによる画像品質の劣化を防止することができる。また、１つの共通する表示信号線を挟んで隣接する２つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減できる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、隣接する２つ以上の画素に１本の表示信号線から時分割で電位を与えるアクティブ・マトリックス方式の表示装置において、ゲート電位の露出を避けることができる。
【図面の簡単な説明】
【図１】 第１の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図２】 第１の実施の形態における表示素子の等価回路図である。
【図３】 第１の実施の形態における表示素子の回路構造を示す部分平面図である。
【図４】 第１の実施の形態における表示素子の回路構造を示す部分断面図である。
【図５】 第１の実施の形態における表示素子の製造工程を示す図である。
【図６】 第１の実施の形態における表示素子の表示領域外の回路構造を示す部分断面図である。
【図７】 第１の実施の形態における表示素子の表示領域外の回路構造を示す部分平面図である。
【図８】 第１の実施の形態における表示素子の動作を説明するための図である。
【図９】 第１の実施の形態における表示素子の動作を説明するための図であって、図８の次の状態を示す図である。
【図１０】 第１の実施の形態における表示素子の動作を説明するための図であって、図９の次の状態を示す図である。
【図１１】 第１の実施の形態における表示素子の動作を説明するための図であって、図１０の次の状態を示す図である。
【図１２】 第２の実施の形態における表示素子の等価回路図である。
【図１３】 第２の実施の形態における表示素子の動作を説明するための図である。
【図１４】 第２の実施の形態における表示素子の動作を説明するための図であって、図１３の次の状態を示す図である。
【図１５】 第２の実施の形態における表示素子の動作を説明するための図であって、図１４の次の状態を示す図である。
【図１６】 第２の実施の形態における表示素子の動作を説明するための図であって、図１５の次の状態を示す図である。
【図１７】 従来の表示素子の等価回路図である。
【図１８】 従来の表示素子の回路構造を示す部分平面図である。
【図１９】 従来の表示素子の回路構造を示す部分断面図である。
【図２０】 従来の表示素子の製造工程を示す図である。
【符号の説明】
１…液晶表示装置、２，２１…表示素子、３…Ｘドライバ、４…Ｙドライバ、１０…画素電極、１１…保護膜、１２…ソース／ドレイン層、１３…半導体層、１４…ゲート絶縁膜、１５…ガラス基板、１６…チャネル保護膜、１７…コンタクト・ホール、１８…接続配線、１９…接続端子、Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１，Ａ１２，Ｂ１２，Ｃ１２，Ｄ１２…画素電極、Ｍ１，Ｍ１１，Ｍ２，Ｍ１２，Ｍ３，Ｍ１３…ＴＦＴ、Ｇｎ，Ｇｎ＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４，Ｇｎ’，Ｇｎ＋１’，Ｇｎ＋２’，Ｇｎ＋３’，Ｇｎ＋４’…走査信号線、Ｄｍ，Ｄｍ＋１…表示信号線
【発明の属する技術分野】
本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置として、スイッチング素子としてのＴＦＴ（Thin Film Transistor、薄膜トランジスタ）を用いたアクティブ・マトリックス方式の液晶表示装置が知られている。このアクティブ・マトリックス方式の液晶表示装置は、走査信号線と表示信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隙を隔てて配置されるカラーフィルタ基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
【０００３】
アクティブ・マトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う表示信号線および走査信号線の数量が非常に多くなり、駆動ＩＣの数も膨大となり、コストの上昇を招いている。また、駆動ＩＣとＴＦＴアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、列方向に隣接する２つ以上の画素に１本の表示信号線から時分割で電位を与えることで、必要な駆動ＩＣの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特開平６−１３８８５１号公報、特開平６−１４８６８０号公報、特開平１１−２８３７号公報、特開平５−２６５０４５号公報、特開平５−１８８３９５号公報、特開平５−３０３１１４号公報である。なお、以上の構成を有する表示素子を、多重画素表示素子と呼ぶことにする。
【０００４】
【発明が解決しようとする課題】
液晶表示装置においても、コスト低減の観点から製造工程の短縮が図られている。前述のＴＦＴアレイ基板は、写真触刻工程（Photo Engraving Process、以下ＰＥＰ）を用いて作成されているが、このＰＥＰの工程数を低減することが進められている。例えば、従来７つのマスク工程（これを７ＰＥＰと呼ぶ）でＴＦＴアレイ基板を得ていたのに対して、５ＰＥＰと工程数を低減した省ＰＥＰプロセスが採用されている。
省ＰＥＰプロセスにより前述した多重画素表示素子のＴＦＴアレイ基板を作成すると、詳しくは後述するが、走査信号線またはゲート電極と電気的に接続された部分が液晶層または配向層に露出することがある。なお、以下この露出のことを、ゲートの露出と言うことにする。この露出は、画像特性に悪影響を及ぼしてしまう。この部分を保護膜で被うことも考えられるが、そのためには保護膜を形成するための工程数を増やす必要がある。しかしこれでは、省ＰＥＰプロセスを採用する意味が失われてしまう。
そこで本発明は、多重画素表示素子において、省ＰＥＰプロセスを用いた場合であっても、走査信号線またはゲート電極と電気的に接続された部分の液晶層または配向層への露出を防止する技術を提供する。また本発明は、この技術を用いた液晶表示素子、液晶表示装置の提供を課題とする。
【０００５】
【課題を解決するための手段】
本発明による課題を解決するための手段を述べる前に、従来の多重画素表示素子において生ずるゲートの露出について詳述する。
図１７は、多重画素表示素子２２の一例を示す等価回路図である。
図１７において、表示信号線Ｄｍを挟んで隣接する画素電極Ａ１００およびＢ１００について、第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴ Ｍ１は、そのソース電極が表示信号線Ｄｍに、またそのドレイン電極が画素電極Ａ１００に接続している。また、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソース電極に接続している。ここで、ＴＦＴは３端子のスイッチング素子であり、液晶表示装置において、表示信号線Ｄｍに接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極をともにソース／ドレイン電極と呼ぶことにする。
【０００６】
次に、第２のＴＦＴ Ｍ２は、一方のソース／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極に、また他方のソース／ドレイン電極が走査信号線Ｇｎ＋２に接続されている。
したがって、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２を介して走査信号線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１に接続される。したがって、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位（以下、単に選択という）になっている期間にのみ、第１のＴＦＴ Ｍ１がＯＮになり表示信号線Ｄｍの電位が画素電極Ａ１００に供給される。
第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電極が表示信号線Ｄｍに、また他方のソース／ドレイン電極が画素電極Ｂ１００に接続されている。また、第３のＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１に接続されている。したがって、走査信号線Ｇｎ＋１が選択になっているときに、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂ１００に供給される。
【０００７】
図１８は図１７に示した多重画素表示素子２２の画素電極Ｃ１００およびＤ１００近傍の回路構造を模式的に示す平面図である。前述のように、多重画素表示素子２２はＰＥＰにより製造されるが、図１８は、同一のＰＥＰ工程で得られる層に同一のグラデーションを施している。このグラデーションは、工程の順位をも示しており、薄いグラデーションほど先行する工程であることを示している。例えば、走査信号線Ｇｎ＋１，Ｇｎ＋２は、表示信号線Ｄｍより先に形成されたことを意味している。
図１８において、第１のＴＦＴ Ｍ１は、画素電極Ａ１００に接続されたソース／ドレイン電極５１と、表示信号線Ｄｍに接続されたソース／ドレイン電極６１と、ゲート電極７１とから構成されている。第２のＴＦＴ Ｍ２は、接続端子８１を介して第１のＴＦＴ Ｍ１のゲート電極７１と接続されているソース／ドレイン電極５２と、走査信号線Ｇｎ＋２と接続されるソース／ドレイン電極６２と、走査信号線Ｇｎ＋１の一部であるゲート電極７２とから構成される。
走査信号線Ｇｎ＋２には接続端子８２を介して分岐配線８３が接続され、その分岐配線８３の一部がソース／ドレイン電極６２を構成している。
【０００８】
図１９は、図１８のＺ−Ｚ部分の断面図である。なお、図１９の縮尺は図１８と相違していることを断っておく。
図１９に示すように、ガラス基板９５上に走査信号線Ｇｎ＋１、Ｇｎ＋２およびゲート電極７１が形成されている。また、ガラス基板９５上には、走査信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２およびゲート電極７１を被うゲート絶縁膜９４が形成されており、ゲート絶縁膜９４上の第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２の該当箇所には半導体層９３１および９３２が形成されている。半導体層９３１上には、ソース／ドレイン電極５１および６１が形成され、チャネル保護膜９６とともに第１のＴＦＴ Ｍ１を構成している。また、半導体層９３２上には、ソース／ドレイン電極５２および６２が形成され、チャネル保護膜９６とともに第２のＴＦＴ Ｍ２を構成している。さらにこれら膜上には保護膜９１が積層されている。
【０００９】
ゲート電極７１上には、ゲート絶縁膜９４および保護膜９１を貫通するコンタクト・ホール９７が形成され、一方ソース／ドレイン電極５２上には保護膜９１を貫通するコンタクト・ホール９８が形成されている。このコンタクト・ホール９７および９８に接続端子８１が入り込むことにより、ソース／ドレイン電極５２とゲート電極７１とが電気的に接続される。また、走査信号線Ｇｎ＋２上にはゲート絶縁膜９４および保護膜９１を貫通するコンタクト・ホール１００が形成され、一方ソース／ドレイン電極６２上には保護膜９１を貫通するコンタクト・ホール９９が形成されている。このコンタクト・ホール９９および１００に接続端子８２が入り込むことにより、ソース／ドレイン電極６２と走査信号線Ｇｎ＋２とが電気的に接続される。
【００１０】
ここで、接続端子８１および８２上には保護膜９１が形成されていない。したがって、ゲート電極７１および走査信号線Ｇｎ＋２は、各々、接続端子８１および８２を介して外部に露出していることになる。図１９には示していないが、通常、保護膜９１上には配向膜が形成されており、さらに配向膜上には液晶層が存在している。したがって、ゲート電極７１および走査信号線Ｇｎ＋２は、配向膜に電気的に接触している。このような構造で、ゲート電極７１および走査信号線Ｇｎ＋２に対して電位（ゲート電位）が供給されると、配向膜に接続端子８１および８２が接触している領域では、配向膜に対して際限なく電荷を供給してしまう。そのため、この領域には液晶層中に存在する不純物イオンが集中することにより、電圧降下や、電荷保持不良が発生して、画質劣化を招くおそれがある。
【００１１】
図１７〜図１９に示した従来の多重画素表示素子（以下、単に表示素子）２２は、省ＰＥＰプロセス、具体的には５ＰＥＰで製造されたものである。図２０は、５ＰＥＰにより表示素子２２を製造する工程を示す図である。
はじめに、ガラス基板上９５に走査信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２を形成するための金属膜を成膜する。金属膜を成膜後、ＰＥＰにより、図２０（ａ）に示すようにゲート電極７１、走査信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２をパターニングする。
次に、ゲート電極７１、走査信号線Ｇｎ＋１（ゲート電極７２）およびＧｎ＋２が形成されたガラス基板９５上に、ゲート絶縁膜９４、半導体層９３を成膜する。さらに、半導体層９３上に、チャネル保護膜９６を形成するための膜を成膜する。その後、ＰＥＰにより、図２０（ｂ）に示すように半導体層９３上にチャネル保護膜９６をパターニングする。
【００１２】
その後、ソース／ドレイン電極５１，６１，５２，６２および分岐配線８３を形成するための金属膜を成膜する。この金属膜を成膜後、図２０（ｃ）に示すように、ＰＥＰによりソース／ドレイン電極５１，６１，５２，６２，分岐配線８３および半導体層９３１，９３２をパターニングする。
次いで、保護膜９１を形成するための膜を成膜し、さらに図２０（ｄ）に示すように、ＰＥＰによって保護膜９１をパターニングする。このパターニングの時に、コンタクト・ホール９７，９８，９９，１００が形成される。
保護膜９１を形成後、画素電極を形成するための例えば酸化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリングで成膜する。このＩＴＯ膜により接続端子８１，８２も形成される。ＩＴＯ成膜後に、図２０（ｅ）に示すよう、ＰＥＰにより接続端子８１，８２をパターニングする。
【００１３】
表示素子２２において、ゲート電位の露出が生ずる箇所は、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分、および分岐配線８３と走査信号線Ｇｎ＋２との接続部分の２箇所である。もちろんこの２箇所というのは、１つの画素電極に関してのものであるから、表示素子２２全体について見れば、画素電極ごとに同様のゲート電位の露出が存在することになる。
ゲート電位の露出についてさらに言及すると、第１のＴＦＴ Ｍ１のゲート電極７１および第２のＴＦＴ Ｍ２のソース／ドレイン電極５２が接続端子８１を介して接続されている。また、分岐配線８３および走査信号線Ｇｎ＋２が接続端子８２を介して接続されている。
接続端子８１または８２による接続が必要なのは、ゲート電極７１とソース／ドレイン電極５２、あるいは分岐配線８３と走査信号線Ｇｎ＋２とが異なるＰＥＰ工程で形成され、その後、コンタクトホールが形成されるためである。例えば、接続端子８１を保護膜９１よりも先行して形成すれば、ゲート電位の露出を防止することができるが、図２０で説明した５ＰＥＰの場合、保護膜９１より以前に接続端子８１を形成する工程を挿入する余地がない。
【００１４】
ここで、表示素子２２を基にゲート電位の露出を回避するための方策を検討してみる。
まず、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分については、第１のＴＦＴ Ｍ１のソース／ドレイン電極６１を第２のＴＦＴ Ｍ２のソース／ドレイン電極５２および６２を介して表示信号線Ｄｍに接続、つまり第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すると同時に、第１のＴＦＴ Ｍ１のゲート電極７１を走査信号線Ｇｎ＋２に直接に接続すればよい。ソース／ドレイン電極６１，５２は同一のＰＥＰ工程で成形することができるから接続端子８１は不要となり、しかもこれらソース／ドレイン電極６１，５２は５ＰＥＰによっても保護膜９１の下層に位置するから、当該接続部分についてゲート電位が露出することはない。
【００１５】
次に、分岐配線８３と走査信号線Ｇｎ＋２との接続部分については、まず、分岐配線８３を走査信号線Ｇｎ＋２と同一の層で形成する必要がある。しかし、そのとき分岐配線８３は走査信号線Ｇｎ＋１とも同一の層になるため、これを第１のＴＦＴ Ｍ１のゲート電極７１に接続するためには走査信号線Ｇｎ＋１と交差する構造をとる必要があり、再びゲート電位の露出が生じてしまう。このため、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２との接続部分のような措置を講ずることはできない。ところが、当該接続部分が存在していたとしても、そこが表示領域外であれば、画質低下の問題が生ずることはない。前述のように、当該接続部分は、表示素子２２において各画素電極に存在するが、これを表示素子２２のｘ方向の最端部に集約すればよい。そして、この集約した接続部分を表示領域外に位置させればよい。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ＋２から、複数の分岐配線Ｂ１，Ｂ２…が引出されているが、この引出しを１本あるいは２本に留めれば、当該接続部分を最端部（図１７では左端部あるいは右端部になる）に集約させることができる。例えば、図１７において、走査信号線Ｇｎ＋２から引出された１本の分岐配線Ｂ１が、画素電極Ａ１００の第２のＴＦＴ Ｍ２、画素電極Ａ１１０の第２のＴＦＴ Ｍ２…に接続される構造とすればよい。
【００１６】
さらに、分岐配線８３と走査信号線Ｇｎ＋２との接続部分については、以下の解決手段もなし得る。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ＋１と走査信号線Ｇｎ＋２からの分岐配線Ｂ１とが交差している。この交差が、あるために、ゲート電位の露出が生じる。そこで、この交差が生じない配線の構造を採用すれば、分岐配線８３と走査信号線Ｇｎ＋２との接続部分についてもゲート電位の露出を防止することができる。この構造は、後述するように、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すること、さらに所定の走査信号線からの分岐配線を１本あるいは２本にすること、を前提に実現することができる。
【００１７】
本発明は以上の知見に基づくものであって、行方向および列方向に画素電極をマトリックス状に配列した表示素子であって、表示信号を伝達する複数の表示信号線と、共通する前記表示信号線を伝達される前記表示信号が時分割で供給される第１の画素電極および第２の画素電極と、前記共通する表示信号線と前記第１の画素電極との間に直列に接続されて設けられる第１のスイッチング素子および第２のスイッチング素子と、前記共通する表示信号線と前記第２の画素電極との間に設けられる第３のスイッチング素子と、前記第１のスイッチング素子および前記第３のスイッチング素子に走査信号を伝達する第１の走査信号線と、前記第２のスイッチング素子に走査信号を伝達するとともに、前記第１の走査信号線と並設される第２の走査信号線とを含む表示素子要素が列方向に複数段配設され、前記第２の走査信号線は、後段の前記表示素子要素における前記第１の走査信号線から分岐されたものであり、さらに、前記第２のスイッチング素子を保護する保護膜層を有し、前記第１の走査信号線及び前記第２の走査信号線が、画像表示領域内で前記保護膜層の下に形成されることを特徴とする画像表示素子である。
【００１８】
本発明の画像表示素子において、前記第２の走査信号線は、後段に位置する前記表示素子要素における前記第１の走査信号線から分岐されたものとし、かつ前記表示素子要素における前段に位置する前記第１の走査信号線と前記第１の画素電極および前記第２の画素電極との間に蓄積容量を形成する。また本発明において、前記第１のスイッチング素子および前記第２のスイッチング素子は、前記第１の画素電極と前記表示信号線との間で直列に接続する。この場合、前記画像表示素子は、前記第２のスイッチング素子を保護する保護膜層を有し、前記第２のスイッチング素子に接続される前記第２の走査信号線の一部が前記画像表示領域外で前記保護膜層上に形成される。
【００１９】
また本発明において、前記第２の走査信号線は、前記第１の画素電極および前記第２の画素電極と前記第１の走査信号線との間に配設されるとともに、前記第１の走査信号線と画像表示領域外で交差させる。この場合、前記画像表示素子は、前記第２のスイッチング素子を保護する保護膜層を有し、前記第２のスイッチング素子に接続される前記第２の走査信号線の一部が前記画像表示領域外で前記保護膜層上に形成される。
【００２０】
本発明のより具体的な構成を備えた画像表示装置は、行方向および列方向に画素電極をマトリックス状に配列した画像表示領域と、この画像表示領域の周囲に位置する画像非表示領域とを備えた画像表示装置であって、表示信号を供給する表示信号供給回路と、走査信号を供給する走査信号供給回路と、表示信号供給回路から供給される前記表示信号を前記画素電極に向けて伝達する互いに平行な複数の表示信号線と、走査信号供給回路から供給される走査信号を画素電極に向けて伝達する互いに平行な複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ所定の表示信号線から表示信号の伝達を受ける第１の画素電極および第２の画素電極と、所定の表示信号線と第１の画素電極との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、所定の表示信号線と第２の画素電極との間に接続される第３のスイッチング素子と、を備え、第１のスイッチング素子および第３のスイッチング素子は、ｎ＋１番目の走査信号線に伝達される走査信号によりオン・オフが制御され、第２のスイッチング素子は、ｎ＋１番目の走査信号線よりも後段に位置するｎ＋２番目の走査信号線から分岐された分岐走査信号線に伝達される前記走査信号によりオン・オフが制御され、前記ｎ＋２番目の走査信号線から前記画像非表示領域で分岐された前記分岐走査信号線は、前記画像非表示領域において前記行方向に延びる第１部分と、前記第１部分に接続されて前記列方向に延びる第２部分とを含み、前記画像非表示領域で前記ｎ＋１番目の走査信号線と交差していることを特徴としている。
【００２１】
本発明の画像表示装置において、前記ｎ＋２番目の走査信号線から前記画像非表示領域で分岐された前記分岐走査信号線は、前記画像非表示領域において前記行方向に延びる第１部分と、前記第１部分に接続されて前記列方向に延びる第２部分とを含み、前記画像非表示領域で前記ｎ＋１番目の走査信号線と交差する構成とすることができる。
【００２２】
さらに本発明のより具体的な構成を備えた画像表示装置として、行方向および列方向に画素電極をマトリックス状に配列した画像表示領域と、この画像表示領域の周囲に位置する画像非表示領域とを備えた画像表示装置であって、表示信号を供給する表示信号供給回路と、走査信号を供給する走査信号供給回路と、前記表示信号供給回路から供給される前記表示信号を前記画素電極に向けて伝達する互いに平行な複数の表示信号線と、前記走査信号供給回路から供給される前記走査信号を前記画素電極に向けて伝達する互いに平行な複数の走査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走査信号線との間に配設され、かつ所定の前記表示信号線から前記表示信号の伝達を受ける第１の画素電極および第２の画素電極と、前記所定の表示信号線と前記第１の画素電極との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、前記所定の表示信号線と前記第２の画素電極との間に接続される第３のスイッチング素子と、を備え、前記第１のスイッチング素子および第３のスイッチング素子は、前記ｎ番目の走査信号線に伝達される前記走査信号によりオン・オフが制御され、前記第２のスイッチング素子は、前記ｎ＋１番目の走査信号線から前記ｎ番目の走査信号線と交差部分が存在しないように分岐された分岐走査信号線に伝達される前記走査信号によりオン・オフが制御されることを特徴とする画像表示装置を提供する。
【００２３】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の画像表示装置を液晶表示装置に関する実施の形態に基づき説明する。
図１は本実施の形態に係る液晶表示装置１の主要構成を示すブロック図である。
本実施の形態に係る液晶表示装置１は、１つの共通する表示信号線を挟んで隣接する２つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減できるところに特徴を有している。また、本実施の形態による液晶表示装置１は、その表示領域内において、ゲート電位が露出しない構造となっているところにも特徴を有している。なお、液晶表示装置１としては、表示素子２を構成するＴＦＴアレイ基板、ＴＦＴアレイ基板と対向するカラーフィルタ基板、バックライト・ユニット等の要素を備える必要があるが、本発明の特徴部分ではないことからその記載は省略する。
【００２４】
図１に示すように、液晶表示装置１は、表示信号線３０を介して表示素子２内に配置される画素電極に表示信号を供給、つまり電位を書き込むための駆動回路であるＸドライバ３と、走査信号線４０を介してＴＦＴ（薄膜トランジスタ）のＯＮ・ＯＦＦを制御する走査信号を供給するための駆動回路であるＹドライバ４を備えている。表示素子２には、画素がＭ×Ｎ（Ｍ，Ｎは任意の正の整数）の数だけマトリックス状に配列してある。
Ｘドライバ３およびＹドライバ４は、図示しないタイミング・コントローラに接続されている。このタイミング・コントローラは、例えばパーソナル・コンピュータ等のシステム側から、表示信号であるデジタル・ビデオ・データ、同期信号、クロック信号等を受けて、Ｘドライバ３およびＹドライバ４の駆動を制御する。
【００２５】
次に、図２に基づいて、表示素子２における回路構成を説明する。なお、図２は表示素子２の一部についてのみ記載しており、実際の表示素子２には図２に示す構造の回路が連続的に形成されている。また、画素電極Ａ１１，Ｃ１１，Ａ１２…の左側に記してある点線は表示素子２における画像表示領域と画像非表示領域の境界を示しており、この点線より右側が画像表示領域である。
図２において、表示信号線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１について、第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴ Ｍ１は、そのソース／ドレイン電極が表示信号線Ｄｍに、また他方のソース／ドレイン電極が第２のＴＦＴ Ｍ２のソース／ドレイン電極に接続されている。また、第１のＴＦＴ Ｍ１のゲート電極は走査信号線Ｇｎ＋１（第１の走査信号線）の一部が構成している。
【００２６】
次に、第２のＴＦＴ Ｍ２は、一方のソース／ドレイン電極が第１のＴＦＴ Ｍ１のソース／ドレイン電極に、他方のソース／ドレイン電極が画素電極Ａ１１に接続されている。また、第２のＴＦＴ Ｍ２のゲート電極は、走査信号線Ｇｎ＋２（第３の走査信号線）から分岐された走査信号線Ｇｎ＋２’（第２の走査信号線）の一部が構成している。
第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２とが以上のような接続関係を有しているから、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２がＯＮになり表示信号線Ｄｍの電位が画素電極Ａ１１に供給される。
第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１の一部が構成している。したがって、走査信号線Ｇｎ＋１が選択電位になっている期間に、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂ１１に供給される。
【００２７】
以上の回路構成を有している表示素子２において、画素電極Ａ１１および画素電極Ｂ１１は、共通する単一の表示信号線Ｄｍから表示信号が供給される。つまり、表示信号線Ｄｍは、画素電極Ａ１１および画素電極Ｂ１１に対して共通の表示信号線Ｄｍということができる。したがって、画素がＭ×Ｎのマトリックス状に配列されているのに対して、表示信号線ＤｍはＭ／２本となる。画素電極Ａ１１には第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ１は表示信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ２に接続される。第１のＴＦＴ Ｍ１のゲート電極は走査信号線Ｇｎ＋１に接続されている。また第２のＴＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１の後段の走査信号線Ｇｎ＋２から分岐された走査信号線Ｇｎ＋２’に接続されている。
【００２８】
ここで、走査信号線Ｇｎ＋２とＧｎ＋２’は、画像表示領域内において、互いに平行に配設されている。走査信号線Ｇｎ＋２とＧｎ＋２’とは、Ｙドライバ４からは単一の配線として引き出されているが、画像非表示領域内において分岐されている。したがって、走査信号線Ｇｎ＋２とＧｎ＋２’とは、元々は単一の配線であるが、異なる行に対する画素電極を対象として走査信号を伝達する。同様のことが、走査信号線Ｇｎ＋１とＧｎ＋１’、Ｇｎ＋３とＧｎ＋３’にも当てはまる。つまり、表示素子２の複数の走査信号線は、一対の走査信号線Ｇｎ＋１とＧｎ＋１’等の集合により構成されている。また、Ｇｎ＋１とＧｎ＋２’とは、画素電極Ａ１１よりもその走査方向の後段側に配設されている。そして、走査信号線Ｇｎ＋２‘は走査信号線Ｇｎ＋１よりも画素電極Ａ１１側に配設され、また、画素電極Ａ１１の前段側の走査信号線Ｇｎと画素電極Ａ１１との間には蓄積容量Ｃｓを形成している。
【００２９】
図３は本実施の形態による表示素子２の回路構造を模式的に示す部分平面図である。
図３に示すように、画素電極Ａ１１（１０）に関して、走査信号線Ｇｎ＋１上に第１のＴＦＴ Ｍ１が、また走査信号線Ｇｎ＋２’上に第２のＴＦＴ Ｍ２が配置されている。また、画素電極Ｂ１１（１０）に関して、走査信号線Ｇｎ＋１上に第３のＴＦＴ Ｍ３が配置されている。つまり、第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３は、走査信号線Ｇｎ＋１の一部をゲート電極とし、第２のＴＦＴ Ｍ２は走査信号線Ｇｎ＋２’の一部をゲート電極としている。なお、図３には図４で示す保護膜等の記載は省略している。
図４は図３のＸ−Ｘ部分の断面を示す図である。図４に示すように、ガラス基板１５上に走査信号線Ｇｎ＋１、Ｇｎ＋２’が形成されている。また、ガラス基板１５上には、走査信号線Ｇｎ＋１、Ｇｎ＋２’を被うゲート絶縁膜１４が形成されており、ゲート絶縁膜１４上の所定領域には半導体層１３が形成されている。半導体層１３上にはチャネル保護膜１６を除く部分にソース／ドレイン層１２が形成され、さらにソース／ドレイン層１２上には保護膜１１が形成されている。以上のような積層構造によって、第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が構成されている。第２のＴＦＴ Ｍ２側の保護膜１１にはコンタクト・ホール１７が設けられており、このコンタクト・ホール１７を介して、画素電極１０と第２のＴＦＴ Ｍ２を構成するソース／ドレイン層１２が電気的に接続されている。
【００３０】
図５は、表示素子２の図４に対応する部分についての製造工程を説明する図である。
はじめに、ガラス基板上１５に走査信号線Ｇｎ＋１、Ｇｎ＋２’を形成するための金属膜を例えばスパッタリングにより成膜する。この金属膜を構成する材料として、Ｔａ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ａｌ等を用いることができる。金属膜を成膜後、写真触刻工程（Photo Engraving Process、以下ＰＥＰ ）により、図５（ａ）に示すように走査信号線Ｇｎ＋１、Ｇｎ＋２’をパターニングする。
次に、走査信号線Ｇｎ＋１、Ｇｎ＋２'が形成されたガラス基板１５上に、ゲート絶縁膜１４を形成するための例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜、半導体層１３を形成するための例えばａ−Ｓｉ（アモルファス・シリコン）膜を成膜する。さらに、ａ−Ｓｉ膜上に、チャネル保護膜１６を形成するための例えばＳｉＯ2膜を成膜する。これら３つの膜を例えばＣＶＤ（Chemical Vapor Deposition）で形成した後に、ＰＥＰにより、図５（ｂ）に示すようにゲート絶縁膜１４、半導体層１３上にチャネル保護膜１６をパターニングする。
【００３１】
その後、ソース／ドレイン層１２を形成するための金属膜を例えばスパッタリングによって成膜する。この金属膜を構成する材料として、Ａｌ、Ｔｉ、Ｍｏ等を用いることができる。金属膜を成膜後、図５（ｃ）に示すように、ＰＥＰによりソース／ドレイン層１２および半導体層１３をパターニングする。
次いで、保護膜１１を形成するための例えばＳｉ3Ｎ4膜をＣＶＤで製膜し、さらに図５（ｄ）に示すように、ＰＥＰによって保護膜１１をパターニングする。このパターニングの時に、コンタクト・ホール１７が形成される。
保護膜１１を形成後、画素電極１０を形成するための例えば酸化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリングで成膜する。ＩＴＯ成膜後に、図５（ｅ）に示すよう、ＰＥＰにより画素電極１０をパターニングする。以上図４および図５で示した通り、本実施の形態による表示素子２は、５ＰＥＰプロセスによっても、その表示領域内において、ゲート電位が露出しない。なお、第３のＴＦＴ Ｍ３の部分についてゲート電位が露出しないことは、説明を要しないであろう。
【００３２】
次に、表示素子２の表示領域外の部分の構造について図６および図７に基づいて説明する。
図６は、図２の点線で囲まれた領域の構造を模式的に示す平面図である。図６に示すように、同一の走査信号を供給する２つの走査信号線Ｇｎ＋２、Ｇｎ＋２’は、画素電極Ｃ１１，Ｄ１１，Ｃ２１，Ｄ２１…を挟んで配置されることになる。２つの走査信号線Ｇｎ＋２およびＧｎ＋２’は、接続配線１８および接続端子１９を介して電気的に接続されている。この接続配線１８は、図４および図５で示したソース／ドレイン層１２と同工程で形成される。また、接続端子１９は、画素電極１０と同工程で形成されるから、ＩＴＯで構成される。このことは、図６のＹ−Ｙ断面を示す図７を参照することにより理解が容易となる。
【００３３】
図７に示すように、走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋２’が形成されたガラス基板１５（図示せず）上には、ゲート絶縁膜１４が形成されている。そして、ゲート絶縁膜１４が形成された所定の領域（図中、中央部分）には、半導体層１３が、さらに接続配線１８として機能するソース／ドレイン層１２が形成されている。ソース／ドレイン層１２上およびゲート絶縁膜１４上には保護膜１１が形成されている。ソース／ドレイン層１２上の保護膜１１にはコンタクト・ホール１７が形成されている。また、走査信号線Ｇｎ＋２上のゲート絶縁膜１４および保護膜１１にもコンタクト・ホール１７が形成されている。このコンタクト・ホール１７に入り込んだ接続端子１９を介してゲート絶縁膜１４とソース／ドレイン層１２とが電気的に接続されている。ＩＴＯで構成されているこの接続端子１９上には、保護膜１１が形成されていない。したがって、走査信号線Ｇｎ＋２およびＧｎ＋２’は接続端子１９を介して外部に露出していることになる。
【００３４】
以上説明したように、第１の実施の形態による表示素子２は、表示領域外において走査信号線Ｇｎ＋２およびＧｎ＋２’が外部に露出するものの、表示領域内でゲート電位が露出しない構造となっている。したがって、液晶中に存在する不純物イオンが集中することによる画像品質の劣化を防止することができる。
【００３５】
次に、図８〜図１１の等価回路図を参照しつつ、走査信号線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１１〜画素電極Ｄ１１の動作について説明する。
図８に示すように走査信号線Ｇｎ＋１と走査信号線Ｇｎ＋２の両方が選択されてから走査信号線Ｇｎ＋２が非選択電位（以下、単に非選択という）になるまでの期間には、第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３がＯＮされる。図８に示すように画素電極Ａ１１、画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから画素電極Ａ１１に与えるべき電位Ｖａ１が書き込まれる。ここで画素電極Ａ１１の電位Ｖａ１が決まる。なお、図８において走査信号線Ｇｎ＋１、Ｇｎ＋２およびＧｎ＋２’が選択されていることを、当該線図を太線で示している。また、電位が書き込まれている画素電極にはハッチングを施している。
【００３６】
走査信号線Ｇｎ＋２が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１１に与えるべき電位Ｖｂ１に変わる。
走査信号線Ｇｎ＋２が非選択になった後の期間も引き続き走査信号線Ｇｎ＋１を選択にしておくことで、図９に示すように画素電極Ｂ１１には電位Ｖｂ１が書き込まれ、画素電極Ｂ１１の電位が決まる。このように、表示信号線Ｄｍの電位が時分割で画素電極Ａ１１および画素電極Ｂ１１に供給される。
【００３７】
次に走査信号線Ｇｎ＋１が非選択になった後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位Ｖｃ１に変わる。
走査信号線Ｇｎ＋１が非選択になった後の期間に、走査信号線Ｇｎ＋２が再び選択になるとともに走査信号線Ｇｎ＋３が選択になると、図１０に示すように画素電極Ｃ１１、画素電極Ｄ１１および画素電極Ｂ２１に電位Ｖｃ１が書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ１が決まる。
走査信号線Ｇｎ＋３が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｄ１１に与えるべき電位Ｖｄ１に変わる。
走査信号線Ｇｎ＋３が非選択になった後の期間も引き続き走査信号線Ｇｎ＋２を選択にしておくことで、図１１に示すように画素電極Ｄ１１には電位Ｖｄ１が書き込まれ、画素電極Ｄ１１の電位が決まる。
【００３８】
以上の説明では、走査信号線Ｇｎ＋１〜Ｇｎ＋３による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１１の動作を対象としたが、他の画素電極についても同様であることは当業者であれば容易に理解されよう。
表示素子２は、画素電極Ａ１１，Ｂ１１，Ａ１２，Ｂ１２…の間、つまりＸ方向には画素電極間に表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設されていない。一方で、Ｙ方向には分岐された分の走査信号線およびＴＦＴが配設されている。通常、画素電極Ａ１１…は、縦長の形状を有している。したがって、表示素子２のようにＸ方向に表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設しない構造とすれば、画素電極Ａ１１…の長辺方向を開口率の向上のために有効に使用することができる。
【００３９】
（第２の実施の形態）
以下、本発明による第２の実施の形態について説明する。この第２の実施の形態は、表示領域内および表示領域外ともにゲート電位の露出がない表示素子構造を有している点で、第１の実施の形態をさらに進歩させている。なお、第２の実施の形態による液晶表示装置１の基本構成は第１の実施の形態と同様であるので、表示素子２１についてその相違を中心にして説明する。
【００４０】
図１２は、第２の実施の形態による表示素子２１の等価回路図である。
図１２において、表示信号線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１について、第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦＴ Ｍ１３の３つのＴＦＴが以下のように配置されている。
まず、第１のＴＦＴ Ｍ１１は、一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が第２のＴＦＴ Ｍ１２のソース／ドレイン電極に接続されている。また、第１のＴＦＴ Ｍ１１のゲート電極は走査信号線Ｇｎの一部が構成している。
次に、第２のＴＦＴ Ｍ１２は、一方のソース／ドレイン電極が第１のＴＦＴ Ｍ１１のソース／ドレイン電極に、他方のソース／ドレイン電極が画素電極Ａ１１に接続されている。また、第２のＴＦＴ Ｍ１２のゲート電極は、走査信号線Ｇｎ＋１’の一部が構成している。走査信号線Ｇｎ＋１’は、走査信号線Ｇｎ＋１から分岐されたものである。
第１のＴＦＴ Ｍ１１と第２のＴＦＴ Ｍ１２とが以上のような接続関係を有しているから、隣接する２本の走査信号線ＧｎとＧｎ＋１’が同時に選択電位になっている期間にのみ、第１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１２がＯＮになり表示信号線Ｄｍの電位が画素電極Ａ１１に供給される。
第３のＴＦＴ Ｍ１３は、一方のソース／ドレイン電極が表示信号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ１３のゲート電極は走査信号線Ｇｎの一部が構成している。したがって、走査信号線Ｇｎが選択電位になっている期間に、第３のＴＦＴ Ｍ１３がＯＮになり表示信号線Ｄｍの電位が画素電極Ｂ１１に供給される。
【００４１】
ここで、第２の実施の形態における第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦＴ Ｍ１３の画素電極Ａ１１、Ｂ１１に対する接続構造と、第１の実施の形態における第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３の画素電極Ａ１１、Ｂ１１に対する接続構造に、基本的な差異がないことは、図１２および図２とを対比すれば容易に理解できる。したがって、第２の実施の形態における表示素子２１が、表示領域内でゲート電位が露出しないことも容易に類推できる。
【００４２】
ところが、第２の実施の形態と第１の実施の形態とでは以下のような差異がある。
第１の実施の形態においては、画素電極Ａ１１を基準として、走査方向の後段側に位置する２つの走査信号線Ｇｎ＋１およびＧｎ＋２’上に各々第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２が形成されていた。そして、走査信号線Ｇｎ＋１よりも後段に位置する走査信号線Ｇｎ＋２から分岐した走査信号線Ｇｎ＋２’が画素電極Ａ１１に近い方の第２のＴＦＴ Ｍ２に接続され、かつ走査信号線Ｇｎ＋１が画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１に接続されている。したがって、走査信号線Ｇｎ＋１と走査信号線Ｇｎ＋２’とが交差することになる。この交差部分が、既に説明した、表示領域外におけるゲート電位の露出原因となる。
【００４３】
これに対して第２の実施の形態においては、画素電極Ａ１１を基準として、走査方向の前段側に位置する走査信号線Ｇｎと、走査方向の後段側に位置する走査信号線Ｇｎ＋１から分岐された走査信号線Ｇｎ＋１’が、各々第１のＴＦＴ Ｍ１１および第２のＴＦＴ Ｍ１２のゲート電極を構成している。そして、走査信号線Ｇｎよりも後段に位置する走査信号線Ｇｎ＋１’が画素電極Ａ１１に近いほうの第２のＴＦＴ Ｍ１２に接続され、かつ走査信号線Ｇｎが画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１１に接続されている。したがって、図１２に示されるように、走査信号線Ｇｎと分岐配線を含めた走査信号線Ｇｎ＋１には交差部分が存在しないことになる。そのために、第２の実施の形態による表示素子２１には、表示領域内はもちろん、表示領域外においてもゲートの露出が生じないのである。
【００４４】
次に、第２の実施の形態による表示素子２１の動作を、図１３〜図１６に基づいて簡単に説明しておく。なお、図１３〜図１６は、走査信号線Ｇｎ、Ｇｎ＋１による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１１の動作のみを示している。図１３に示すように走査信号線Ｇｎと走査信号線Ｇｎ＋１の両方が選択されてから走査信号線Ｇｎ＋１が非選択になるまでの期間には、第１のＴＦＴ Ｍ１１〜第３のＴＦＴ Ｍ１３がＯＮされる。したがって、図１３に示すように画素電極Ａ１１、画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから画素電極Ａ１１に与えるべき電位Ｖａ２が書き込まれる。ここで画素電極Ａ１１の電位Ｖａ２が決まる。
【００４５】
走査信号線Ｇｎ＋１が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１１に与えるべき電位Ｖｂ２に変わる。
走査信号線Ｇｎ＋１が非選択になった後の期間も引き続き走査信号線Ｇｎを選択にしておくことで、図１４に示すように画素電極Ｂ１１には電位Ｖｂ２が書き込まれる、画素電極Ｂ１１の電位が決まる。このように、表示信号線Ｄｍの電位が時分割で画素電極Ａ１１および画素電極Ｂ１１に供給される。
【００４６】
走査信号線Ｇｎが非選択になった後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位Ｖｃ２に変わる。走査信号線Ｇｎが非選択になった後の期間に、走査信号線Ｇｎ＋１が再び選択になるとともに走査信号線Ｇｎ＋２が選択になると、図１５に示すように画素電極Ｃ１１および画素電極Ｄ１１に電位Ｖｃ２が書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ２が決まる。
走査信号線Ｇｎ＋２が非選択になった後に、表示信号線Ｄｍから供給される電位は画素電極Ｄ１１に与えるべき電位Ｖｄ２に変わる。
走査信号線Ｇｎ＋２が非選択になった後の期間も引き続き走査信号線Ｇｎ＋１を選択にしておくことで、図１６に示すように画素電極Ｄ１１には電位Ｖｄ２が書き込まれ、画素電極Ｄ１１の電位が決まる。
【００４７】
以上説明したように第１および第２の実施の形態による表示素子２、２１は、その表示領域内あるいはさらに表示領域外でもゲート電位の露出が回避される。したがって、液晶中に存在する不純物イオンが集中することによる画像品質の劣化を防止することができる。また、１つの共通する表示信号線を挟んで隣接する２つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減できる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、隣接する２つ以上の画素に１本の表示信号線から時分割で電位を与えるアクティブ・マトリックス方式の表示装置において、ゲート電位の露出を避けることができる。
【図面の簡単な説明】
【図１】 第１の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図２】 第１の実施の形態における表示素子の等価回路図である。
【図３】 第１の実施の形態における表示素子の回路構造を示す部分平面図である。
【図４】 第１の実施の形態における表示素子の回路構造を示す部分断面図である。
【図５】 第１の実施の形態における表示素子の製造工程を示す図である。
【図６】 第１の実施の形態における表示素子の表示領域外の回路構造を示す部分断面図である。
【図７】 第１の実施の形態における表示素子の表示領域外の回路構造を示す部分平面図である。
【図８】 第１の実施の形態における表示素子の動作を説明するための図である。
【図９】 第１の実施の形態における表示素子の動作を説明するための図であって、図８の次の状態を示す図である。
【図１０】 第１の実施の形態における表示素子の動作を説明するための図であって、図９の次の状態を示す図である。
【図１１】 第１の実施の形態における表示素子の動作を説明するための図であって、図１０の次の状態を示す図である。
【図１２】 第２の実施の形態における表示素子の等価回路図である。
【図１３】 第２の実施の形態における表示素子の動作を説明するための図である。
【図１４】 第２の実施の形態における表示素子の動作を説明するための図であって、図１３の次の状態を示す図である。
【図１５】 第２の実施の形態における表示素子の動作を説明するための図であって、図１４の次の状態を示す図である。
【図１６】 第２の実施の形態における表示素子の動作を説明するための図であって、図１５の次の状態を示す図である。
【図１７】 従来の表示素子の等価回路図である。
【図１８】 従来の表示素子の回路構造を示す部分平面図である。
【図１９】 従来の表示素子の回路構造を示す部分断面図である。
【図２０】 従来の表示素子の製造工程を示す図である。
【符号の説明】
１…液晶表示装置、２，２１…表示素子、３…Ｘドライバ、４…Ｙドライバ、１０…画素電極、１１…保護膜、１２…ソース／ドレイン層、１３…半導体層、１４…ゲート絶縁膜、１５…ガラス基板、１６…チャネル保護膜、１７…コンタクト・ホール、１８…接続配線、１９…接続端子、Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１，Ａ１２，Ｂ１２，Ｃ１２，Ｄ１２…画素電極、Ｍ１，Ｍ１１，Ｍ２，Ｍ１２，Ｍ３，Ｍ１３…ＴＦＴ、Ｇｎ，Ｇｎ＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４，Ｇｎ’，Ｇｎ＋１’，Ｇｎ＋２’，Ｇｎ＋３’，Ｇｎ＋４’…走査信号線、Ｄｍ，Ｄｍ＋１…表示信号線
Claims (1)
- 行方向および列方向に画素電極をマトリックス状に配列した表示素子であって、
表示信号を伝達する複数の表示信号線と、
共通する前記表示信号線を伝達される前記表示信号が時分割で供給される第１の画素電極および第２の画素電極と、
前記共通する表示信号線と前記第１の画素電極との間に直列に接続されて設けられる第１のスイッチング素子および第２のスイッチング素子と、
前記共通する表示信号線と前記第２の画素電極との間に設けられる第３のスイッチング素子と、
前記第１のスイッチング素子および前記第３のスイッチング素子に走査信号を伝達する第１の走査信号線と、
前記第２のスイッチング素子に走査信号を伝達するとともに、前記第１の走査信号線と並設される第２の走査信号線とを含む表示素子要素が列方向に複数段配設され、
前記第２の走査信号線は、後段の前記表示素子要素における前記第１の走査信号線から分岐されたものであり、前記第１の画素電極および前記第２の画素電極と前記第１の走査信号線との間に配設されるとともに、前記第１の走査信号線と画像表示領域外で交差し、かつ、前記表示素子要素における前段に位置する前記第１の走査信号線と前記第１の画素電極および前記第２の画素電極との間に蓄積容量が形成され、
さらに、前記第２のスイッチング素子を保護する保護膜層を有し、前記第１の走査信号線及び前記第２の走査信号線が、画像表示領域内で当該保護膜層の下に形成され、かつ、前記第２のスイッチング素子に接続される前記第２の走査信号線の一部が前記画像表示領域外で当該保護膜層上に形成されることを特徴とする画像表示素子。
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