JP2003322866A - 画像表示素子および画像表示装置 - Google Patents
画像表示素子および画像表示装置Info
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- JP2003322866A JP2003322866A JP2002129358A JP2002129358A JP2003322866A JP 2003322866 A JP2003322866 A JP 2003322866A JP 2002129358 A JP2002129358 A JP 2002129358A JP 2002129358 A JP2002129358 A JP 2002129358A JP 2003322866 A JP2003322866 A JP 2003322866A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B31—MAKING ARTICLES OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER; WORKING PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
- B31B—MAKING CONTAINERS OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
- B31B50/00—Making rigid or semi-rigid containers, e.g. boxes or cartons
- B31B50/74—Auxiliary operations
- B31B50/76—Opening and distending flattened articles
- B31B50/80—Pneumatically
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B31—MAKING ARTICLES OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER; WORKING PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
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- B31B2160/10—Shape of flexible containers rectangular and flat, i.e. without structural provision for thickness of contents
- B31B2160/102—Shape of flexible containers rectangular and flat, i.e. without structural provision for thickness of contents obtained from essentially rectangular sheets
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Abstract
(57)【要約】
【課題】 省ＰＥＰプロセスを用いた場合であっても、
走査信号線またはゲート電極と電気的に接続された部分
の液晶層または配向層への露出を防止する。 【解決手段】 画素電極Ａ１１および画素電極Ｂ１１に
対して共通する表示信号線Ｄｍが接続されている。画素
電極Ａ１１と表示信号線Ｄｍとの間には、第１のＴＦＴ
Ｍ１と第２のＴＦＴ Ｍ２とが直列に接続してある。画
素電極Ｂ１１と表示信号線Ｄｍとの間には第３のＴＦＴ
Ｍ３が接続されている。第１のＴＦＴ Ｍ１および第３
のＴＦＴ Ｍ３は走査信号線Ｇｎ＋１をそのゲート電極
としている。また、第２のＴＦＴ Ｍ２は、走査信号線
Ｇｎ＋２から分岐された走査信号線Ｇｎ＋２’をそのゲ
ート電極としている。走査信号線Ｇｎ＋１とＧｎ＋２’
とは、表示領域内で平行に配設されている。
走査信号線またはゲート電極と電気的に接続された部分
の液晶層または配向層への露出を防止する。 【解決手段】 画素電極Ａ１１および画素電極Ｂ１１に
対して共通する表示信号線Ｄｍが接続されている。画素
電極Ａ１１と表示信号線Ｄｍとの間には、第１のＴＦＴ
Ｍ１と第２のＴＦＴ Ｍ２とが直列に接続してある。画
素電極Ｂ１１と表示信号線Ｄｍとの間には第３のＴＦＴ
Ｍ３が接続されている。第１のＴＦＴ Ｍ１および第３
のＴＦＴ Ｍ３は走査信号線Ｇｎ＋１をそのゲート電極
としている。また、第２のＴＦＴ Ｍ２は、走査信号線
Ｇｎ＋２から分岐された走査信号線Ｇｎ＋２’をそのゲ
ート電極としている。走査信号線Ｇｎ＋１とＧｎ＋２’
とは、表示領域内で平行に配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は画像表示装置、特に
液晶表示装置の高精細化に寄与する技術に関するもので
ある。
液晶表示装置の高精細化に寄与する技術に関するもので
ある。
【０００２】
【従来の技術】液晶表示装置として、スイッチング素子
としてのＴＦＴ（Thin Film Transistor、薄膜トランジ
スタ）を用いたアクティブ・マトリックス方式の液晶表
示装置が知られている。このアクティブ・マトリックス
方式の液晶表示装置は、走査信号線と表示信号線とをマ
トリックス状に配設し、その交点に薄膜トランジスタが
配設されたＴＦＴアレイ基板と、その基板と所定の間隙
を隔てて配置されるカラーフィルタ基板との間に液晶材
料を封入し、この液晶材料に与える電圧を薄膜トランジ
スタにより制御して、液晶の電気光学的効果を利用して
表示を可能としている。
としてのＴＦＴ（Thin Film Transistor、薄膜トランジ
スタ）を用いたアクティブ・マトリックス方式の液晶表
示装置が知られている。このアクティブ・マトリックス
方式の液晶表示装置は、走査信号線と表示信号線とをマ
トリックス状に配設し、その交点に薄膜トランジスタが
配設されたＴＦＴアレイ基板と、その基板と所定の間隙
を隔てて配置されるカラーフィルタ基板との間に液晶材
料を封入し、この液晶材料に与える電圧を薄膜トランジ
スタにより制御して、液晶の電気光学的効果を利用して
表示を可能としている。
【０００３】アクティブ・マトリックス方式の液晶表示
装置の高精細化に伴う画素数の増大につれて以下のよう
な問題が提起されている。すなわち、画素数の増大に伴
う表示信号線および走査信号線の数量が非常に多くな
り、駆動ＩＣの数も膨大となり、コストの上昇を招いて
いる。また、駆動ＩＣとＴＦＴアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、列方向に隣接する２つ以上の画素に
１本の表示信号線から時分割で電位を与えることで、必
要な駆動ＩＣの数を減らし、接続端子のピッチを大きく
する提案がこれまで数多くなされている。例えば、特開
平６−１３８８５１号公報、特開平６−１４８６８０号
公報、特開平１１−２８３７号公報、特開平５−２６５
０４５号公報、特開平５−１８８３９５号公報、特開平
５−３０３１１４号公報である。なお、以上の構成を有
する表示素子を、多重画素表示素子と呼ぶことにする。
装置の高精細化に伴う画素数の増大につれて以下のよう
な問題が提起されている。すなわち、画素数の増大に伴
う表示信号線および走査信号線の数量が非常に多くな
り、駆動ＩＣの数も膨大となり、コストの上昇を招いて
いる。また、駆動ＩＣとＴＦＴアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、列方向に隣接する２つ以上の画素に
１本の表示信号線から時分割で電位を与えることで、必
要な駆動ＩＣの数を減らし、接続端子のピッチを大きく
する提案がこれまで数多くなされている。例えば、特開
平６−１３８８５１号公報、特開平６−１４８６８０号
公報、特開平１１−２８３７号公報、特開平５−２６５
０４５号公報、特開平５−１８８３９５号公報、特開平
５−３０３１１４号公報である。なお、以上の構成を有
する表示素子を、多重画素表示素子と呼ぶことにする。
【０００４】
【発明が解決しようとする課題】液晶表示装置において
も、コスト低減の観点から製造工程の短縮が図られてい
る。前述のＴＦＴアレイ基板は、写真触刻工程（Photo
Engraving Process、以下ＰＥＰ）を用いて作成されて
いるが、このＰＥＰの工程数を低減することが進められ
ている。例えば、従来７つのマスク工程（これを７ＰＥ
Ｐと呼ぶ）でＴＦＴアレイ基板を得ていたのに対して、
５ＰＥＰと工程数を低減した省ＰＥＰプロセスが採用さ
れている。省ＰＥＰプロセスにより前述した多重画素表
示素子のＴＦＴアレイ基板を作成すると、詳しくは後述
するが、走査信号線またはゲート電極と電気的に接続さ
れた部分が液晶層または配向層に露出することがある。
なお、以下この露出のことを、ゲートの露出と言うこと
にする。この露出は、画像特性に悪影響を及ぼしてしま
う。この部分を保護膜で被うことも考えられるが、その
ためには保護膜を形成するための工程数を増やす必要が
ある。しかしこれでは、省ＰＥＰプロセスを採用する意
味が失われてしまう。そこで本発明は、多重画素表示素
子において、省ＰＥＰプロセスを用いた場合であって
も、走査信号線またはゲート電極と電気的に接続された
部分の液晶層または配向層への露出を防止する技術を提
供する。また本発明は、この技術を用いた液晶表示素
子、液晶表示装置の提供を課題とする。
も、コスト低減の観点から製造工程の短縮が図られてい
る。前述のＴＦＴアレイ基板は、写真触刻工程（Photo
Engraving Process、以下ＰＥＰ）を用いて作成されて
いるが、このＰＥＰの工程数を低減することが進められ
ている。例えば、従来７つのマスク工程（これを７ＰＥ
Ｐと呼ぶ）でＴＦＴアレイ基板を得ていたのに対して、
５ＰＥＰと工程数を低減した省ＰＥＰプロセスが採用さ
れている。省ＰＥＰプロセスにより前述した多重画素表
示素子のＴＦＴアレイ基板を作成すると、詳しくは後述
するが、走査信号線またはゲート電極と電気的に接続さ
れた部分が液晶層または配向層に露出することがある。
なお、以下この露出のことを、ゲートの露出と言うこと
にする。この露出は、画像特性に悪影響を及ぼしてしま
う。この部分を保護膜で被うことも考えられるが、その
ためには保護膜を形成するための工程数を増やす必要が
ある。しかしこれでは、省ＰＥＰプロセスを採用する意
味が失われてしまう。そこで本発明は、多重画素表示素
子において、省ＰＥＰプロセスを用いた場合であって
も、走査信号線またはゲート電極と電気的に接続された
部分の液晶層または配向層への露出を防止する技術を提
供する。また本発明は、この技術を用いた液晶表示素
子、液晶表示装置の提供を課題とする。
【０００５】
【課題を解決するための手段】本発明による課題を解決
するための手段を述べる前に、従来の多重画素表示素子
において生ずるゲートの露出について詳述する。図１７
は、多重画素表示素子２２の一例を示す等価回路図であ
る。図１７において、表示信号線Ｄｍを挟んで隣接する
画素電極Ａ１００およびＢ１００について、第１のＴＦ
Ｔ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴＭ３と
３つのＴＦＴが以下のように配置されている。まず、第
１のＴＦＴ Ｍ１は、そのソース電極が表示信号線Ｄｍ
に、またそのドレイン電極が画素電極Ａ１００に接続し
ている。また、第１のＴＦＴ Ｍ１のゲート電極は第２
のＴＦＴ Ｍ２のソース電極に接続している。ここで、
ＴＦＴは３端子のスイッチング素子であり、液晶表示装
置において、表示信号線Ｄｍに接続される側をソース電
極と、また画素電極に接続される側をドレイン電極と呼
ぶ例があるが、逆の例もある。つまり、ゲート電極を除
く２つの電極のいずれをソース電極と、またドレイン電
極と呼ぶかは一義的に定まっていない。そこで以下で
は、ゲート電極を除く２つの電極をともにソース／ドレ
イン電極と呼ぶことにする。
するための手段を述べる前に、従来の多重画素表示素子
において生ずるゲートの露出について詳述する。図１７
は、多重画素表示素子２２の一例を示す等価回路図であ
る。図１７において、表示信号線Ｄｍを挟んで隣接する
画素電極Ａ１００およびＢ１００について、第１のＴＦ
Ｔ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴＭ３と
３つのＴＦＴが以下のように配置されている。まず、第
１のＴＦＴ Ｍ１は、そのソース電極が表示信号線Ｄｍ
に、またそのドレイン電極が画素電極Ａ１００に接続し
ている。また、第１のＴＦＴ Ｍ１のゲート電極は第２
のＴＦＴ Ｍ２のソース電極に接続している。ここで、
ＴＦＴは３端子のスイッチング素子であり、液晶表示装
置において、表示信号線Ｄｍに接続される側をソース電
極と、また画素電極に接続される側をドレイン電極と呼
ぶ例があるが、逆の例もある。つまり、ゲート電極を除
く２つの電極のいずれをソース電極と、またドレイン電
極と呼ぶかは一義的に定まっていない。そこで以下で
は、ゲート電極を除く２つの電極をともにソース／ドレ
イン電極と呼ぶことにする。
【０００６】次に、第２のＴＦＴ Ｍ２は、一方のソー
ス／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極
に、また他方のソース／ドレイン電極が走査信号線Ｇｎ
＋２に接続されている。したがって、第１のＴＦＴ Ｍ
１のゲート電極は第２のＴＦＴ Ｍ２を介して走査信号
線Ｇｎ＋２に接続されることになる。また、第２のＴＦ
Ｔ Ｍ２のゲート電極は走査信号線Ｇｎ＋１に接続され
る。したがって、隣接する２本の走査信号線Ｇｎ＋１と
Ｇｎ＋２が同時に選択電位（以下、単に選択という）に
なっている期間にのみ、第１のＴＦＴ Ｍ１がＯＮにな
り表示信号線Ｄｍの電位が画素電極Ａ１００に供給され
る。第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電
極が表示信号線Ｄｍに、また他方のソース／ドレイン電
極が画素電極Ｂ１００に接続されている。また、第３の
ＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１に接続
されている。したがって、走査信号線Ｇｎ＋１が選択に
なっているときに、第３のＴＦＴ Ｍ３がＯＮになり表
示信号線Ｄｍの電位が画素電極Ｂ１００に供給される。
ス／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極
に、また他方のソース／ドレイン電極が走査信号線Ｇｎ
＋２に接続されている。したがって、第１のＴＦＴ Ｍ
１のゲート電極は第２のＴＦＴ Ｍ２を介して走査信号
線Ｇｎ＋２に接続されることになる。また、第２のＴＦ
Ｔ Ｍ２のゲート電極は走査信号線Ｇｎ＋１に接続され
る。したがって、隣接する２本の走査信号線Ｇｎ＋１と
Ｇｎ＋２が同時に選択電位（以下、単に選択という）に
なっている期間にのみ、第１のＴＦＴ Ｍ１がＯＮにな
り表示信号線Ｄｍの電位が画素電極Ａ１００に供給され
る。第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電
極が表示信号線Ｄｍに、また他方のソース／ドレイン電
極が画素電極Ｂ１００に接続されている。また、第３の
ＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１に接続
されている。したがって、走査信号線Ｇｎ＋１が選択に
なっているときに、第３のＴＦＴ Ｍ３がＯＮになり表
示信号線Ｄｍの電位が画素電極Ｂ１００に供給される。
【０００７】図１８は図１７に示した多重画素表示素子
２２の画素電極Ｃ１００およびＤ１００近傍の回路構造
を模式的に示す平面図である。前述のように、多重画素
表示素子２２はＰＥＰにより製造されるが、図１８は、
同一のＰＥＰ工程で得られる層に同一のグラデーション
を施している。このグラデーションは、工程の順位をも
示しており、薄いグラデーションほど先行する工程であ
ることを示している。例えば、走査信号線Ｇｎ＋１，Ｇ
ｎ＋２は、表示信号線Ｄｍより先に形成されたことを意
味している。図１８において、第１のＴＦＴ Ｍ１は、
画素電極Ａ１００に接続されたソース／ドレイン電極５
１と、表示信号線Ｄｍに接続されたソース／ドレイン電
極６１と、ゲート電極７１とから構成されている。第２
のＴＦＴ Ｍ２は、接続端子８１を介して第１のＴＦＴ
Ｍ１のゲート電極７１と接続されているソース／ドレイ
ン電極５２と、走査信号線Ｇｎ＋２と接続されるソース
／ドレイン電極６２と、走査信号線Ｇｎ＋１の一部であ
るゲート電極７２とから構成される。走査信号線Ｇｎ＋
２には接続端子８２を介して分岐配線８３が接続され、
その分岐配線８３の一部がソース／ドレイン電極６２を
構成している。
２２の画素電極Ｃ１００およびＤ１００近傍の回路構造
を模式的に示す平面図である。前述のように、多重画素
表示素子２２はＰＥＰにより製造されるが、図１８は、
同一のＰＥＰ工程で得られる層に同一のグラデーション
を施している。このグラデーションは、工程の順位をも
示しており、薄いグラデーションほど先行する工程であ
ることを示している。例えば、走査信号線Ｇｎ＋１，Ｇ
ｎ＋２は、表示信号線Ｄｍより先に形成されたことを意
味している。図１８において、第１のＴＦＴ Ｍ１は、
画素電極Ａ１００に接続されたソース／ドレイン電極５
１と、表示信号線Ｄｍに接続されたソース／ドレイン電
極６１と、ゲート電極７１とから構成されている。第２
のＴＦＴ Ｍ２は、接続端子８１を介して第１のＴＦＴ
Ｍ１のゲート電極７１と接続されているソース／ドレイ
ン電極５２と、走査信号線Ｇｎ＋２と接続されるソース
／ドレイン電極６２と、走査信号線Ｇｎ＋１の一部であ
るゲート電極７２とから構成される。走査信号線Ｇｎ＋
２には接続端子８２を介して分岐配線８３が接続され、
その分岐配線８３の一部がソース／ドレイン電極６２を
構成している。
【０００８】図１９は、図１８のＺ−Ｚ部分の断面図で
ある。なお、図１９の縮尺は図１８と相違していること
を断っておく。図１９に示すように、ガラス基板９５上
に走査信号線Ｇｎ＋１、Ｇｎ＋２およびゲート電極７１
が形成されている。また、ガラス基板９５上には、走査
信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２およびゲ
ート電極７１を被うゲート絶縁膜９４が形成されてお
り、ゲート絶縁膜９４上の第１のＴＦＴ Ｍ１および第
２のＴＦＴ Ｍ２の該当箇所には半導体層９３１および
９３２が形成されている。半導体層９３１上には、ソー
ス／ドレイン電極５１および６１が形成され、チャネル
保護膜９６とともに第１のＴＦＴ Ｍ１を構成してい
る。また、半導体層９３２上には、ソース／ドレイン電
極５２および６２が形成され、チャネル保護膜９６とと
もに第２のＴＦＴ Ｍ２を構成している。さらにこれら
膜上には保護膜９１が積層されている。
ある。なお、図１９の縮尺は図１８と相違していること
を断っておく。図１９に示すように、ガラス基板９５上
に走査信号線Ｇｎ＋１、Ｇｎ＋２およびゲート電極７１
が形成されている。また、ガラス基板９５上には、走査
信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２およびゲ
ート電極７１を被うゲート絶縁膜９４が形成されてお
り、ゲート絶縁膜９４上の第１のＴＦＴ Ｍ１および第
２のＴＦＴ Ｍ２の該当箇所には半導体層９３１および
９３２が形成されている。半導体層９３１上には、ソー
ス／ドレイン電極５１および６１が形成され、チャネル
保護膜９６とともに第１のＴＦＴ Ｍ１を構成してい
る。また、半導体層９３２上には、ソース／ドレイン電
極５２および６２が形成され、チャネル保護膜９６とと
もに第２のＴＦＴ Ｍ２を構成している。さらにこれら
膜上には保護膜９１が積層されている。
【０００９】ゲート電極７１上には、ゲート絶縁膜９４
および保護膜９１を貫通するコンタクト・ホール９７が
形成され、一方ソース／ドレイン電極５２上には保護膜
９１を貫通するコンタクト・ホール９８が形成されてい
る。このコンタクト・ホール９７および９８に接続端子
８１が入り込むことにより、ソース／ドレイン電極５２
とゲート電極７１とが電気的に接続される。また、走査
信号線Ｇｎ＋２上にはゲート絶縁膜９４および保護膜９
１を貫通するコンタクト・ホール１００が形成され、一
方ソース／ドレイン電極６２上には保護膜９１を貫通す
るコンタクト・ホール９９が形成されている。このコン
タクト・ホール９９および１００に接続端子８２が入り
込むことにより、ソース／ドレイン電極６２と走査信号
線Ｇｎ＋２とが電気的に接続される。
および保護膜９１を貫通するコンタクト・ホール９７が
形成され、一方ソース／ドレイン電極５２上には保護膜
９１を貫通するコンタクト・ホール９８が形成されてい
る。このコンタクト・ホール９７および９８に接続端子
８１が入り込むことにより、ソース／ドレイン電極５２
とゲート電極７１とが電気的に接続される。また、走査
信号線Ｇｎ＋２上にはゲート絶縁膜９４および保護膜９
１を貫通するコンタクト・ホール１００が形成され、一
方ソース／ドレイン電極６２上には保護膜９１を貫通す
るコンタクト・ホール９９が形成されている。このコン
タクト・ホール９９および１００に接続端子８２が入り
込むことにより、ソース／ドレイン電極６２と走査信号
線Ｇｎ＋２とが電気的に接続される。
【００１０】ここで、接続端子８１および８２上には保
護膜９１が形成されていない。したがって、ゲート電極
７１および走査信号線Ｇｎ＋２は、各々、接続端子８１
および８２を介して外部に露出していることになる。図
１９には示していないが、通常、保護膜９１上には配向
膜が形成されており、さらに配向膜上には液晶層が存在
している。したがって、ゲート電極７１および走査信号
線Ｇｎ＋２は、配向膜に電気的に接触している。このよ
うな構造で、ゲート電極７１および走査信号線Ｇｎ＋２
に対して電位（ゲート電位）が供給されると、配向膜に
接続端子８１および８２が接触している領域では、配向
膜に対して際限なく電荷を供給してしまう。そのため、
この領域には液晶層中に存在する不純物イオンが集中す
ることにより、電圧降下や、電荷保持不良が発生して、
画質劣化を招くおそれがある。
護膜９１が形成されていない。したがって、ゲート電極
７１および走査信号線Ｇｎ＋２は、各々、接続端子８１
および８２を介して外部に露出していることになる。図
１９には示していないが、通常、保護膜９１上には配向
膜が形成されており、さらに配向膜上には液晶層が存在
している。したがって、ゲート電極７１および走査信号
線Ｇｎ＋２は、配向膜に電気的に接触している。このよ
うな構造で、ゲート電極７１および走査信号線Ｇｎ＋２
に対して電位（ゲート電位）が供給されると、配向膜に
接続端子８１および８２が接触している領域では、配向
膜に対して際限なく電荷を供給してしまう。そのため、
この領域には液晶層中に存在する不純物イオンが集中す
ることにより、電圧降下や、電荷保持不良が発生して、
画質劣化を招くおそれがある。
【００１１】図１７〜図１９に示した従来の多重画素表
示素子（以下、単に表示素子）２２は、省ＰＥＰプロセ
ス、具体的には５ＰＥＰで製造されたものである。図２
０は、５ＰＥＰにより表示素子２２を製造する工程を示
す図である。はじめに、ガラス基板上９５に走査信号線
Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２を形成するため
の金属膜を成膜する。金属膜を成膜後、ＰＥＰにより、
図２０（ａ）に示すようにゲート電極７１、走査信号線
Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２をパターニング
する。次に、ゲート電極７１、走査信号線Ｇｎ＋１（ゲ
ート電極７２）およびＧｎ＋２が形成されたガラス基板
９５上に、ゲート絶縁膜９４、半導体層９３を成膜す
る。さらに、半導体層９３上に、チャネル保護膜９６を
形成するための膜を成膜する。その後、ＰＥＰにより、
図２０（ｂ）に示すように半導体層９３上にチャネル保
護膜９６をパターニングする。
示素子（以下、単に表示素子）２２は、省ＰＥＰプロセ
ス、具体的には５ＰＥＰで製造されたものである。図２
０は、５ＰＥＰにより表示素子２２を製造する工程を示
す図である。はじめに、ガラス基板上９５に走査信号線
Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２を形成するため
の金属膜を成膜する。金属膜を成膜後、ＰＥＰにより、
図２０（ａ）に示すようにゲート電極７１、走査信号線
Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２をパターニング
する。次に、ゲート電極７１、走査信号線Ｇｎ＋１（ゲ
ート電極７２）およびＧｎ＋２が形成されたガラス基板
９５上に、ゲート絶縁膜９４、半導体層９３を成膜す
る。さらに、半導体層９３上に、チャネル保護膜９６を
形成するための膜を成膜する。その後、ＰＥＰにより、
図２０（ｂ）に示すように半導体層９３上にチャネル保
護膜９６をパターニングする。
【００１２】その後、ソース／ドレイン電極５１，６
１，５２，６２および分岐配線８３を形成するための金
属膜を成膜する。この金属膜を成膜後、図２０（ｃ）に
示すように、ＰＥＰによりソース／ドレイン電極５１，
６１，５２，６２，分岐配線８３および半導体層９３
１，９３２をパターニングする。次いで、保護膜９１を
形成するための膜を成膜し、さらに図２０（ｄ）に示す
ように、ＰＥＰによって保護膜９１をパターニングす
る。このパターニングの時に、コンタクト・ホール９
７，９８，９９，１００が形成される。保護膜９１を形
成後、画素電極を形成するための例えば酸化インジウム
・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリン
グで成膜する。このＩＴＯ膜により接続端子８１，８２
も形成される。ＩＴＯ成膜後に、図２０（ｅ）に示すよ
う、ＰＥＰにより接続端子８１，８２をパターニングす
る。
１，５２，６２および分岐配線８３を形成するための金
属膜を成膜する。この金属膜を成膜後、図２０（ｃ）に
示すように、ＰＥＰによりソース／ドレイン電極５１，
６１，５２，６２，分岐配線８３および半導体層９３
１，９３２をパターニングする。次いで、保護膜９１を
形成するための膜を成膜し、さらに図２０（ｄ）に示す
ように、ＰＥＰによって保護膜９１をパターニングす
る。このパターニングの時に、コンタクト・ホール９
７，９８，９９，１００が形成される。保護膜９１を形
成後、画素電極を形成するための例えば酸化インジウム
・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリン
グで成膜する。このＩＴＯ膜により接続端子８１，８２
も形成される。ＩＴＯ成膜後に、図２０（ｅ）に示すよ
う、ＰＥＰにより接続端子８１，８２をパターニングす
る。
【００１３】表示素子２２において、ゲート電位の露出
が生ずる箇所は、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ
２の接続部分、および分岐配線８３と走査信号線Ｇｎ＋
２との接続部分の２箇所である。もちろんこの２箇所と
いうのは、１つの画素電極に関してのものであるから、
表示素子２２全体について見れば、画素電極ごとに同様
のゲート電位の露出が存在することになる。ゲート電位
の露出についてさらに言及すると、第１のＴＦＴ Ｍ１
のゲート電極７１および第２のＴＦＴ Ｍ２のソース／
ドレイン電極５２が接続端子８１を介して接続されてい
る。また、分岐配線８３および走査信号線Ｇｎ＋２が接
続端子８２を介して接続されている。接続端子８１また
は８２による接続が必要なのは、ゲート電極７１とソー
ス／ドレイン電極５２、あるいは分岐配線８３と走査信
号線Ｇｎ＋２とが異なるＰＥＰ工程で形成され、その
後、コンタクトホールが形成されるためである。例え
ば、接続端子８１を保護膜９１よりも先行して形成すれ
ば、ゲート電位の露出を防止することができるが、図２
０で説明した５ＰＥＰの場合、保護膜９１より以前に接
続端子８１を形成する工程を挿入する余地がない。
が生ずる箇所は、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ
２の接続部分、および分岐配線８３と走査信号線Ｇｎ＋
２との接続部分の２箇所である。もちろんこの２箇所と
いうのは、１つの画素電極に関してのものであるから、
表示素子２２全体について見れば、画素電極ごとに同様
のゲート電位の露出が存在することになる。ゲート電位
の露出についてさらに言及すると、第１のＴＦＴ Ｍ１
のゲート電極７１および第２のＴＦＴ Ｍ２のソース／
ドレイン電極５２が接続端子８１を介して接続されてい
る。また、分岐配線８３および走査信号線Ｇｎ＋２が接
続端子８２を介して接続されている。接続端子８１また
は８２による接続が必要なのは、ゲート電極７１とソー
ス／ドレイン電極５２、あるいは分岐配線８３と走査信
号線Ｇｎ＋２とが異なるＰＥＰ工程で形成され、その
後、コンタクトホールが形成されるためである。例え
ば、接続端子８１を保護膜９１よりも先行して形成すれ
ば、ゲート電位の露出を防止することができるが、図２
０で説明した５ＰＥＰの場合、保護膜９１より以前に接
続端子８１を形成する工程を挿入する余地がない。
【００１４】ここで、表示素子２２を基にゲート電位の
露出を回避するための方策を検討してみる。まず、第１
のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分について
は、第１のＴＦＴ Ｍ１のソース／ドレイン電極６１を
第２のＴＦＴ Ｍ２のソース／ドレイン電極５２および
６２を介して表示信号線Ｄｍに接続、つまり第１のＴＦ
Ｔ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すると同時
に、第１のＴＦＴ Ｍ１のゲート電極７１を走査信号線
Ｇｎ＋２に直接に接続すればよい。ソース／ドレイン電
極６１，５２は同一のＰＥＰ工程で成形することができ
るから接続端子８１は不要となり、しかもこれらソース
／ドレイン電極６１，５２は５ＰＥＰによっても保護膜
９１の下層に位置するから、当該接続部分についてゲー
ト電位が露出することはない。
露出を回避するための方策を検討してみる。まず、第１
のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分について
は、第１のＴＦＴ Ｍ１のソース／ドレイン電極６１を
第２のＴＦＴ Ｍ２のソース／ドレイン電極５２および
６２を介して表示信号線Ｄｍに接続、つまり第１のＴＦ
Ｔ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すると同時
に、第１のＴＦＴ Ｍ１のゲート電極７１を走査信号線
Ｇｎ＋２に直接に接続すればよい。ソース／ドレイン電
極６１，５２は同一のＰＥＰ工程で成形することができ
るから接続端子８１は不要となり、しかもこれらソース
／ドレイン電極６１，５２は５ＰＥＰによっても保護膜
９１の下層に位置するから、当該接続部分についてゲー
ト電位が露出することはない。
【００１５】次に、分岐配線８３と走査信号線Ｇｎ＋２
との接続部分については、まず、分岐配線８３を走査信
号線Ｇｎ＋２と同一の層で形成する必要がある。しか
し、そのとき分岐配線８３は走査信号線Ｇｎ＋１とも同
一の層になるため、これを第１のＴＦＴ Ｍ１のゲート
電極７１に接続するためには走査信号線Ｇｎ＋１と交差
する構造をとる必要があり、再びゲート電位の露出が生
じてしまう。このため、第１のＴＦＴ Ｍ１と第２のＴ
ＦＴ Ｍ２との接続部分のような措置を講ずることはで
きない。ところが、当該接続部分が存在していたとして
も、そこが表示領域外であれば、画質低下の問題が生ず
ることはない。前述のように、当該接続部分は、表示素
子２２において各画素電極に存在するが、これを表示素
子２２のｘ方向の最端部に集約すればよい。そして、こ
の集約した接続部分を表示領域外に位置させればよい。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ
＋２から、複数の分岐配線Ｂ１，Ｂ２…が引出されてい
るが、この引出しを１本あるいは２本に留めれば、当該
接続部分を最端部（図１７では左端部あるいは右端部に
なる）に集約させることができる。例えば、図１７にお
いて、走査信号線Ｇｎ＋２から引出された１本の分岐配
線Ｂ１が、画素電極Ａ１００の第２のＴＦＴ Ｍ２、画
素電極Ａ１１０の第２のＴＦＴ Ｍ２…に接続される構
造とすればよい。
との接続部分については、まず、分岐配線８３を走査信
号線Ｇｎ＋２と同一の層で形成する必要がある。しか
し、そのとき分岐配線８３は走査信号線Ｇｎ＋１とも同
一の層になるため、これを第１のＴＦＴ Ｍ１のゲート
電極７１に接続するためには走査信号線Ｇｎ＋１と交差
する構造をとる必要があり、再びゲート電位の露出が生
じてしまう。このため、第１のＴＦＴ Ｍ１と第２のＴ
ＦＴ Ｍ２との接続部分のような措置を講ずることはで
きない。ところが、当該接続部分が存在していたとして
も、そこが表示領域外であれば、画質低下の問題が生ず
ることはない。前述のように、当該接続部分は、表示素
子２２において各画素電極に存在するが、これを表示素
子２２のｘ方向の最端部に集約すればよい。そして、こ
の集約した接続部分を表示領域外に位置させればよい。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ
＋２から、複数の分岐配線Ｂ１，Ｂ２…が引出されてい
るが、この引出しを１本あるいは２本に留めれば、当該
接続部分を最端部（図１７では左端部あるいは右端部に
なる）に集約させることができる。例えば、図１７にお
いて、走査信号線Ｇｎ＋２から引出された１本の分岐配
線Ｂ１が、画素電極Ａ１００の第２のＴＦＴ Ｍ２、画
素電極Ａ１１０の第２のＴＦＴ Ｍ２…に接続される構
造とすればよい。
【００１６】さらに、分岐配線８３と走査信号線Ｇｎ＋
２との接続部分については、以下の解決手段もなし得
る。図１７に示すように、表示素子２２は、走査信号線
Ｇｎ＋１と走査信号線Ｇｎ＋２からの分岐配線Ｂ１とが
交差している。この交差が、あるために、ゲート電位の
露出が生じる。そこで、この交差が生じない配線の構造
を採用すれば、分岐配線８３と走査信号線Ｇｎ＋２との
接続部分についてもゲート電位の露出を防止することが
できる。この構造は、後述するように、第１のＴＦＴ
Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すること、さ
らに所定の走査信号線からの分岐配線を１本あるいは２
本にすること、を前提に実現することができる。
２との接続部分については、以下の解決手段もなし得
る。図１７に示すように、表示素子２２は、走査信号線
Ｇｎ＋１と走査信号線Ｇｎ＋２からの分岐配線Ｂ１とが
交差している。この交差が、あるために、ゲート電位の
露出が生じる。そこで、この交差が生じない配線の構造
を採用すれば、分岐配線８３と走査信号線Ｇｎ＋２との
接続部分についてもゲート電位の露出を防止することが
できる。この構造は、後述するように、第１のＴＦＴ
Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すること、さ
らに所定の走査信号線からの分岐配線を１本あるいは２
本にすること、を前提に実現することができる。
【００１７】本発明は以上の知見に基づくものであっ
て、行方向および列方向に画素電極をマトリックス状に
配列した表示素子であって、表示信号を伝達する複数の
表示信号線と、共通する前記表示信号線を伝達される前
記表示信号が時分割で供給される第１の画素電極および
第２の画素電極と、前記共通する表示信号線と前記第１
の画素電極との間に設けられる第１のスイッチング素子
および第２のスイッチング素子と、前記共通する表示信
号線と前記第２の画素電極との間に設けられる第３のス
イッチング素子と、前記第１のスイッチング素子および
前記第３のスイッチング素子に走査信号を伝達する第１
の走査信号線と、前記第２のスイッチング素子に走査信
号を伝達するとともに、前記第１の走査信号線と並設さ
れる第２の走査信号線とを含む表示素子要素が列方向に
複数段配設され、前記第２の走査信号線は、異なる段の
前記表示素子要素における前記第１の走査信号線から分
岐されたものであることを特徴とする画像表示素子であ
る。
て、行方向および列方向に画素電極をマトリックス状に
配列した表示素子であって、表示信号を伝達する複数の
表示信号線と、共通する前記表示信号線を伝達される前
記表示信号が時分割で供給される第１の画素電極および
第２の画素電極と、前記共通する表示信号線と前記第１
の画素電極との間に設けられる第１のスイッチング素子
および第２のスイッチング素子と、前記共通する表示信
号線と前記第２の画素電極との間に設けられる第３のス
イッチング素子と、前記第１のスイッチング素子および
前記第３のスイッチング素子に走査信号を伝達する第１
の走査信号線と、前記第２のスイッチング素子に走査信
号を伝達するとともに、前記第１の走査信号線と並設さ
れる第２の走査信号線とを含む表示素子要素が列方向に
複数段配設され、前記第２の走査信号線は、異なる段の
前記表示素子要素における前記第１の走査信号線から分
岐されたものであることを特徴とする画像表示素子であ
る。
【００１８】本発明の画像表示素子において、前記第２
の走査信号線は、後段に位置する前記表示素子要素にお
ける前記第１の走査信号線から分岐されたものとし、か
つ前記表示素子要素における前記第１の走査信号線と前
記第１の画素電極および前記第２の画素電極との間に蓄
積容量を形成することができる。また本発明において、
前記第１のスイッチング素子および前記第２のスイッチ
ング素子は、前記第１の画素電極と前記表示信号線との
間で直列に接続することができる。この場合、前記画像
表示素子は、前記第２のスイッチング素子を保護する保
護膜層を有し、前記第２のスイッチング素子に接続され
る前記第２の走査信号線の一部が前記保護膜層上に形成
することができる。
の走査信号線は、後段に位置する前記表示素子要素にお
ける前記第１の走査信号線から分岐されたものとし、か
つ前記表示素子要素における前記第１の走査信号線と前
記第１の画素電極および前記第２の画素電極との間に蓄
積容量を形成することができる。また本発明において、
前記第１のスイッチング素子および前記第２のスイッチ
ング素子は、前記第１の画素電極と前記表示信号線との
間で直列に接続することができる。この場合、前記画像
表示素子は、前記第２のスイッチング素子を保護する保
護膜層を有し、前記第２のスイッチング素子に接続され
る前記第２の走査信号線の一部が前記保護膜層上に形成
することができる。
【００１９】また本発明において、前記第２の走査信号
線は、前記第１の画素電極および前記第２の画素電極と
前記第１の走査信号線との間に配設されるとともに、前
記第１の走査信号線と画像表示領域外で交差させること
ができる。この場合、前記画像表示素子は、前記第２の
スイッチング素子を保護する保護膜層を有し、前記第２
のスイッチング素子に接続される前記第２の走査信号線
の一部が前記画像表示領域外で前記保護膜層上に形成さ
せることができる。本発明において、以上の要素を組み
合わせることができることはいうまでもない。
線は、前記第１の画素電極および前記第２の画素電極と
前記第１の走査信号線との間に配設されるとともに、前
記第１の走査信号線と画像表示領域外で交差させること
ができる。この場合、前記画像表示素子は、前記第２の
スイッチング素子を保護する保護膜層を有し、前記第２
のスイッチング素子に接続される前記第２の走査信号線
の一部が前記画像表示領域外で前記保護膜層上に形成さ
せることができる。本発明において、以上の要素を組み
合わせることができることはいうまでもない。
【００２０】本発明のより具体的な構成を備えた画像表
示装置は、行方向および列方向に画素電極をマトリック
ス状に配列した画像表示領域と、この画像表示領域の周
囲に位置する画像非表示領域とを備えた画像表示装置で
あって、表示信号を供給する表示信号供給回路と、走査
信号を供給する走査信号供給回路と、表示信号供給回路
から供給される前記表示信号を前記画素電極に向けて伝
達する互いに平行な複数の表示信号線と、走査信号供給
回路から供給される走査信号を画素電極に向けて伝達す
る互いに平行な複数の走査信号線と、ｎ（ｎは正の整
数）番目の走査信号線とｎ＋１番目の走査信号線との間
に配設され、かつ所定の表示信号線から表示信号の伝達
を受ける第１の画素電極および第２の画素電極と、所定
の表示信号線と第１の画素電極との間に直列に接続され
る第１のスイッチング素子および第２のスイッチング素
子と、所定の表示信号線と第２の画素電極との間に接続
される第３のスイッチング素子と、を備え、第１のスイ
ッチング素子および第３のスイッチング素子は、ｎ＋１
番目の走査信号線に伝達される走査信号によりオン・オ
フが制御され、第２のスイッチング素子は、ｎ＋１番目
の走査信号線よりも後段に位置するｎ＋２番目の走査信
号線から分岐された分岐走査信号線に伝達される前記走
査信号によりオン・オフが制御されることを特徴として
いる。
示装置は、行方向および列方向に画素電極をマトリック
ス状に配列した画像表示領域と、この画像表示領域の周
囲に位置する画像非表示領域とを備えた画像表示装置で
あって、表示信号を供給する表示信号供給回路と、走査
信号を供給する走査信号供給回路と、表示信号供給回路
から供給される前記表示信号を前記画素電極に向けて伝
達する互いに平行な複数の表示信号線と、走査信号供給
回路から供給される走査信号を画素電極に向けて伝達す
る互いに平行な複数の走査信号線と、ｎ（ｎは正の整
数）番目の走査信号線とｎ＋１番目の走査信号線との間
に配設され、かつ所定の表示信号線から表示信号の伝達
を受ける第１の画素電極および第２の画素電極と、所定
の表示信号線と第１の画素電極との間に直列に接続され
る第１のスイッチング素子および第２のスイッチング素
子と、所定の表示信号線と第２の画素電極との間に接続
される第３のスイッチング素子と、を備え、第１のスイ
ッチング素子および第３のスイッチング素子は、ｎ＋１
番目の走査信号線に伝達される走査信号によりオン・オ
フが制御され、第２のスイッチング素子は、ｎ＋１番目
の走査信号線よりも後段に位置するｎ＋２番目の走査信
号線から分岐された分岐走査信号線に伝達される前記走
査信号によりオン・オフが制御されることを特徴として
いる。
【００２１】本発明の画像表示装置において、前記ｎ＋
２番目の走査信号線から前記画像非表示領域で分岐され
た前記分岐走査信号線は、前記画像非表示領域において
前記行方向に延びる第１部分と、前記第１部分に接続さ
れて前記列方向に延びる第２部分とを含み、前記画像非
表示領域で前記ｎ＋１番目の走査信号線と交差する構成
とすることができる。
２番目の走査信号線から前記画像非表示領域で分岐され
た前記分岐走査信号線は、前記画像非表示領域において
前記行方向に延びる第１部分と、前記第１部分に接続さ
れて前記列方向に延びる第２部分とを含み、前記画像非
表示領域で前記ｎ＋１番目の走査信号線と交差する構成
とすることができる。
【００２２】さらに本発明のより具体的な構成を備えた
画像表示装置として、行方向および列方向に画素電極を
マトリックス状に配列した画像表示領域と、この画像表
示領域の周囲に位置する画像非表示領域とを備えた画像
表示装置であって、表示信号を供給する表示信号供給回
路と、走査信号を供給する走査信号供給回路と、前記表
示信号供給回路から供給される前記表示信号を前記画素
電極に向けて伝達する互いに平行な複数の表示信号線
と、前記走査信号供給回路から供給される前記走査信号
を前記画素電極に向けて伝達する互いに平行な複数の走
査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ
＋１番目の走査信号線との間に配設され、かつ所定の前
記表示信号線から前記表示信号の伝達を受ける第１の画
素電極および第２の画素電極と、前記所定の表示信号線
と前記第１の画素電極との間に直列に接続される第１の
スイッチング素子および第２のスイッチング素子と、前
記所定の表示信号線と前記第２の画素電極との間に接続
される第３のスイッチング素子と、を備え、前記第１の
スイッチング素子および第３のスイッチング素子は、前
記ｎ番目の走査信号線に伝達される前記走査信号により
オン・オフが制御され、前記第２のスイッチング素子
は、前記ｎ＋１番目の走査信号線から分岐された分岐走
査信号線に伝達される前記走査信号によりオン・オフが
制御されることを特徴とする画像表示装置を提供する。
画像表示装置として、行方向および列方向に画素電極を
マトリックス状に配列した画像表示領域と、この画像表
示領域の周囲に位置する画像非表示領域とを備えた画像
表示装置であって、表示信号を供給する表示信号供給回
路と、走査信号を供給する走査信号供給回路と、前記表
示信号供給回路から供給される前記表示信号を前記画素
電極に向けて伝達する互いに平行な複数の表示信号線
と、前記走査信号供給回路から供給される前記走査信号
を前記画素電極に向けて伝達する互いに平行な複数の走
査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ
＋１番目の走査信号線との間に配設され、かつ所定の前
記表示信号線から前記表示信号の伝達を受ける第１の画
素電極および第２の画素電極と、前記所定の表示信号線
と前記第１の画素電極との間に直列に接続される第１の
スイッチング素子および第２のスイッチング素子と、前
記所定の表示信号線と前記第２の画素電極との間に接続
される第３のスイッチング素子と、を備え、前記第１の
スイッチング素子および第３のスイッチング素子は、前
記ｎ番目の走査信号線に伝達される前記走査信号により
オン・オフが制御され、前記第２のスイッチング素子
は、前記ｎ＋１番目の走査信号線から分岐された分岐走
査信号線に伝達される前記走査信号によりオン・オフが
制御されることを特徴とする画像表示装置を提供する。
【００２３】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の画像表示装置を液晶表示装置に関する実施の形態に
基づき説明する。図１は本実施の形態に係る液晶表示装
置１の主要構成を示すブロック図である。本実施の形態
に係る液晶表示装置１は、１つの共通する表示信号線を
挟んで隣接する２つの画素が当該表示信号線を共有する
ことにより、表示信号線の本数を半減できるところに特
徴を有している。また、本実施の形態による液晶表示装
置１は、その表示領域内において、ゲート電位が露出し
ない構造となっているところにも特徴を有している。な
お、液晶表示装置１としては、表示素子２を構成するＴ
ＦＴアレイ基板、ＴＦＴアレイ基板と対向するカラーフ
ィルタ基板、バックライト・ユニット等の要素を備える
必要があるが、本発明の特徴部分ではないことからその
記載は省略する。
明の画像表示装置を液晶表示装置に関する実施の形態に
基づき説明する。図１は本実施の形態に係る液晶表示装
置１の主要構成を示すブロック図である。本実施の形態
に係る液晶表示装置１は、１つの共通する表示信号線を
挟んで隣接する２つの画素が当該表示信号線を共有する
ことにより、表示信号線の本数を半減できるところに特
徴を有している。また、本実施の形態による液晶表示装
置１は、その表示領域内において、ゲート電位が露出し
ない構造となっているところにも特徴を有している。な
お、液晶表示装置１としては、表示素子２を構成するＴ
ＦＴアレイ基板、ＴＦＴアレイ基板と対向するカラーフ
ィルタ基板、バックライト・ユニット等の要素を備える
必要があるが、本発明の特徴部分ではないことからその
記載は省略する。
【００２４】図１に示すように、液晶表示装置１は、表
示信号線３０を介して表示素子２内に配置される画素電
極に表示信号を供給、つまり電位を書き込むための駆動
回路であるＸドライバ３と、走査信号線４０を介してＴ
ＦＴ（薄膜トランジスタ）のＯＮ・ＯＦＦを制御する走
査信号を供給するための駆動回路であるＹドライバ４を
備えている。表示素子２には、画素がＭ×Ｎ（Ｍ，Ｎは
任意の正の整数）の数だけマトリックス状に配列してあ
る。Ｘドライバ３およびＹドライバ４は、図示しないタ
イミング・コントローラに接続されている。このタイミ
ング・コントローラは、例えばパーソナル・コンピュー
タ等のシステム側から、表示信号であるデジタル・ビデ
オ・データ、同期信号、クロック信号等を受けて、Ｘド
ライバ３およびＹドライバ４の駆動を制御する。
示信号線３０を介して表示素子２内に配置される画素電
極に表示信号を供給、つまり電位を書き込むための駆動
回路であるＸドライバ３と、走査信号線４０を介してＴ
ＦＴ（薄膜トランジスタ）のＯＮ・ＯＦＦを制御する走
査信号を供給するための駆動回路であるＹドライバ４を
備えている。表示素子２には、画素がＭ×Ｎ（Ｍ，Ｎは
任意の正の整数）の数だけマトリックス状に配列してあ
る。Ｘドライバ３およびＹドライバ４は、図示しないタ
イミング・コントローラに接続されている。このタイミ
ング・コントローラは、例えばパーソナル・コンピュー
タ等のシステム側から、表示信号であるデジタル・ビデ
オ・データ、同期信号、クロック信号等を受けて、Ｘド
ライバ３およびＹドライバ４の駆動を制御する。
【００２５】次に、図２に基づいて、表示素子２におけ
る回路構成を説明する。なお、図２は表示素子２の一部
についてのみ記載しており、実際の表示素子２には図２
に示す構造の回路が連続的に形成されている。また、画
素電極Ａ１１，Ｃ１１，Ａ１２…の左側に記してある点
線は表示素子２における画像表示領域と画像非表示領域
の境界を示しており、この点線より右側が画像表示領域
である。図２において、表示信号線Ｄｍを挟んで隣接す
る画素電極Ａ１１およびＢ１１について、第１のＴＦＴ
Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と
３つのＴＦＴが以下のように配置されている。まず、第
１のＴＦＴ Ｍ１は、そのソース／ドレイン電極が表示
信号線Ｄｍに、また他方のソース／ドレイン電極が第２
のＴＦＴ Ｍ２のソース／ドレイン電極に接続されてい
る。また、第１のＴＦＴ Ｍ１のゲート電極は走査信号
線Ｇｎ＋１（第１の走査信号線）の一部が構成してい
る。
る回路構成を説明する。なお、図２は表示素子２の一部
についてのみ記載しており、実際の表示素子２には図２
に示す構造の回路が連続的に形成されている。また、画
素電極Ａ１１，Ｃ１１，Ａ１２…の左側に記してある点
線は表示素子２における画像表示領域と画像非表示領域
の境界を示しており、この点線より右側が画像表示領域
である。図２において、表示信号線Ｄｍを挟んで隣接す
る画素電極Ａ１１およびＢ１１について、第１のＴＦＴ
Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と
３つのＴＦＴが以下のように配置されている。まず、第
１のＴＦＴ Ｍ１は、そのソース／ドレイン電極が表示
信号線Ｄｍに、また他方のソース／ドレイン電極が第２
のＴＦＴ Ｍ２のソース／ドレイン電極に接続されてい
る。また、第１のＴＦＴ Ｍ１のゲート電極は走査信号
線Ｇｎ＋１（第１の走査信号線）の一部が構成してい
る。
【００２６】次に、第２のＴＦＴ Ｍ２は、一方のソー
ス／ドレイン電極が第１のＴＦＴ Ｍ１のソース／ドレ
イン電極に、他方のソース／ドレイン電極が画素電極Ａ
１１に接続されている。また、第２のＴＦＴ Ｍ２のゲ
ート電極は、走査信号線Ｇｎ＋２（第３の走査信号線）
から分岐された走査信号線Ｇｎ＋２’（第２の走査信号
線）の一部が構成している。第１のＴＦＴ Ｍ１と第２
のＴＦＴ Ｍ２とが以上のような接続関係を有している
から、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が
同時に選択電位になっている期間にのみ、第１のＴＦＴ
Ｍ１および第２のＴＦＴ Ｍ２がＯＮになり表示信号線
Ｄｍの電位が画素電極Ａ１１に供給される。第３のＴＦ
Ｔ Ｍ３は、一方のソース／ドレイン電極が表示信号線
Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１
に接続されている。また、第３のＴＦＴ Ｍ３のゲート
電極は走査信号線Ｇｎ＋１の一部が構成している。した
がって、走査信号線Ｇｎ＋１が選択電位になっている期
間に、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍ
の電位が画素電極Ｂ１１に供給される。
ス／ドレイン電極が第１のＴＦＴ Ｍ１のソース／ドレ
イン電極に、他方のソース／ドレイン電極が画素電極Ａ
１１に接続されている。また、第２のＴＦＴ Ｍ２のゲ
ート電極は、走査信号線Ｇｎ＋２（第３の走査信号線）
から分岐された走査信号線Ｇｎ＋２’（第２の走査信号
線）の一部が構成している。第１のＴＦＴ Ｍ１と第２
のＴＦＴ Ｍ２とが以上のような接続関係を有している
から、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が
同時に選択電位になっている期間にのみ、第１のＴＦＴ
Ｍ１および第２のＴＦＴ Ｍ２がＯＮになり表示信号線
Ｄｍの電位が画素電極Ａ１１に供給される。第３のＴＦ
Ｔ Ｍ３は、一方のソース／ドレイン電極が表示信号線
Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１
に接続されている。また、第３のＴＦＴ Ｍ３のゲート
電極は走査信号線Ｇｎ＋１の一部が構成している。した
がって、走査信号線Ｇｎ＋１が選択電位になっている期
間に、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍ
の電位が画素電極Ｂ１１に供給される。
【００２７】以上の回路構成を有している表示素子２に
おいて、画素電極Ａ１１および画素電極Ｂ１１は、共通
する単一の表示信号線Ｄｍから表示信号が供給される。
つまり、表示信号線Ｄｍは、画素電極Ａ１１および画素
電極Ｂ１１に対して共通の表示信号線Ｄｍということが
できる。したがって、画素がＭ×Ｎのマトリックス状に
配列されているのに対して、表示信号線ＤｍはＭ／２本
となる。画素電極Ａ１１には第１のＴＦＴ Ｍ１および
第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ
１は表示信号線Ｄｍに接続されるとともに、第２のＴＦ
Ｔ Ｍ２に接続される。第１のＴＦＴ Ｍ１のゲート電極
は走査信号線Ｇｎ＋１に接続されている。また第２のＴ
ＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１の後段の
走査信号線Ｇｎ＋２から分岐された走査信号線Ｇｎ＋
２’に接続されている。
おいて、画素電極Ａ１１および画素電極Ｂ１１は、共通
する単一の表示信号線Ｄｍから表示信号が供給される。
つまり、表示信号線Ｄｍは、画素電極Ａ１１および画素
電極Ｂ１１に対して共通の表示信号線Ｄｍということが
できる。したがって、画素がＭ×Ｎのマトリックス状に
配列されているのに対して、表示信号線ＤｍはＭ／２本
となる。画素電極Ａ１１には第１のＴＦＴ Ｍ１および
第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ
１は表示信号線Ｄｍに接続されるとともに、第２のＴＦ
Ｔ Ｍ２に接続される。第１のＴＦＴ Ｍ１のゲート電極
は走査信号線Ｇｎ＋１に接続されている。また第２のＴ
ＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１の後段の
走査信号線Ｇｎ＋２から分岐された走査信号線Ｇｎ＋
２’に接続されている。
【００２８】ここで、走査信号線Ｇｎ＋２とＧｎ＋２’
は、画像表示領域内において、互いに平行に配設されて
いる。走査信号線Ｇｎ＋２とＧｎ＋２’とは、Ｙドライ
バ４からは単一の配線として引き出されているが、画像
非表示領域内において分岐されている。したがって、走
査信号線Ｇｎ＋２とＧｎ＋２’とは、元々は単一の配線
であるが、異なる行に対する画素電極を対象として走査
信号を伝達する。同様のことが、走査信号線Ｇｎ＋１と
Ｇｎ＋１’、Ｇｎ＋３とＧｎ＋３’にも当てはまる。つ
まり、表示素子２の複数の走査信号線は、一対の走査信
号線Ｇｎ＋１とＧｎ＋１’等の集合により構成されてい
る。また、Ｇｎ＋１とＧｎ＋２’とは、画素電極Ａ１１
よりもその走査方向の後段側に配設されている。そし
て、走査信号線Ｇｎ＋２‘は走査信号線Ｇｎ＋１よりも
画素電極Ａ１１側に配設され、また、画素電極Ａ１１の
前段側の走査信号線Ｇｎと画素電極Ａ１１との間には蓄
積容量Ｃｓを形成している。
は、画像表示領域内において、互いに平行に配設されて
いる。走査信号線Ｇｎ＋２とＧｎ＋２’とは、Ｙドライ
バ４からは単一の配線として引き出されているが、画像
非表示領域内において分岐されている。したがって、走
査信号線Ｇｎ＋２とＧｎ＋２’とは、元々は単一の配線
であるが、異なる行に対する画素電極を対象として走査
信号を伝達する。同様のことが、走査信号線Ｇｎ＋１と
Ｇｎ＋１’、Ｇｎ＋３とＧｎ＋３’にも当てはまる。つ
まり、表示素子２の複数の走査信号線は、一対の走査信
号線Ｇｎ＋１とＧｎ＋１’等の集合により構成されてい
る。また、Ｇｎ＋１とＧｎ＋２’とは、画素電極Ａ１１
よりもその走査方向の後段側に配設されている。そし
て、走査信号線Ｇｎ＋２‘は走査信号線Ｇｎ＋１よりも
画素電極Ａ１１側に配設され、また、画素電極Ａ１１の
前段側の走査信号線Ｇｎと画素電極Ａ１１との間には蓄
積容量Ｃｓを形成している。
【００２９】図３は本実施の形態による表示素子２の回
路構造を模式的に示す部分平面図である。図３に示すよ
うに、画素電極Ａ１１（１０）に関して、走査信号線Ｇ
ｎ＋１上に第１のＴＦＴ Ｍ１が、また走査信号線Ｇｎ
＋２’上に第２のＴＦＴ Ｍ２が配置されている。ま
た、画素電極Ｂ１１（１０）に関して、走査信号線Ｇｎ
＋１上に第３のＴＦＴ Ｍ３が配置されている。つま
り、第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３は、
走査信号線Ｇｎ＋１の一部をゲート電極とし、第２のＴ
ＦＴ Ｍ２は走査信号線Ｇｎ＋２’の一部をゲート電極
としている。なお、図３には図４で示す保護膜等の記載
は省略している。図４は図３のＸ−Ｘ部分の断面を示す
図である。図４に示すように、ガラス基板１５上に走査
信号線Ｇｎ＋１、Ｇｎ＋２’が形成されている。また、
ガラス基板１５上には、走査信号線Ｇｎ＋１、Ｇｎ＋
２’を被うゲート絶縁膜１４が形成されており、ゲート
絶縁膜１４上の所定領域には半導体層１３が形成されて
いる。半導体層１３上にはチャネル保護膜１６を除く部
分にソース／ドレイン層１２が形成され、さらにソース
／ドレイン層１２上には保護膜１１が形成されている。
以上のような積層構造によって、第１のＴＦＴ Ｍ１お
よび第２のＴＦＴ Ｍ２が構成されている。第２のＴＦ
Ｔ Ｍ２側の保護膜１１にはコンタクト・ホール１７が
設けられており、このコンタクト・ホール１７を介し
て、画素電極１０と第２のＴＦＴ Ｍ２を構成するソー
ス／ドレイン層１２が電気的に接続されている。
路構造を模式的に示す部分平面図である。図３に示すよ
うに、画素電極Ａ１１（１０）に関して、走査信号線Ｇ
ｎ＋１上に第１のＴＦＴ Ｍ１が、また走査信号線Ｇｎ
＋２’上に第２のＴＦＴ Ｍ２が配置されている。ま
た、画素電極Ｂ１１（１０）に関して、走査信号線Ｇｎ
＋１上に第３のＴＦＴ Ｍ３が配置されている。つま
り、第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３は、
走査信号線Ｇｎ＋１の一部をゲート電極とし、第２のＴ
ＦＴ Ｍ２は走査信号線Ｇｎ＋２’の一部をゲート電極
としている。なお、図３には図４で示す保護膜等の記載
は省略している。図４は図３のＸ−Ｘ部分の断面を示す
図である。図４に示すように、ガラス基板１５上に走査
信号線Ｇｎ＋１、Ｇｎ＋２’が形成されている。また、
ガラス基板１５上には、走査信号線Ｇｎ＋１、Ｇｎ＋
２’を被うゲート絶縁膜１４が形成されており、ゲート
絶縁膜１４上の所定領域には半導体層１３が形成されて
いる。半導体層１３上にはチャネル保護膜１６を除く部
分にソース／ドレイン層１２が形成され、さらにソース
／ドレイン層１２上には保護膜１１が形成されている。
以上のような積層構造によって、第１のＴＦＴ Ｍ１お
よび第２のＴＦＴ Ｍ２が構成されている。第２のＴＦ
Ｔ Ｍ２側の保護膜１１にはコンタクト・ホール１７が
設けられており、このコンタクト・ホール１７を介し
て、画素電極１０と第２のＴＦＴ Ｍ２を構成するソー
ス／ドレイン層１２が電気的に接続されている。
【００３０】図５は、表示素子２の図４に対応する部分
についての製造工程を説明する図である。はじめに、ガ
ラス基板上１５に走査信号線Ｇｎ＋１、Ｇｎ＋２’を形
成するための金属膜を例えばスパッタリングにより成膜
する。この金属膜を構成する材料として、Ｔａ、Ｍｏ−
Ｔａ合金、Ｍｏ−Ｗ合金、Ａｌ等を用いることができ
る。金属膜を成膜後、写真触刻工程（Photo Engraving
Process、以下ＰＥＰ ）により、図５（ａ）に示すよう
に走査信号線Ｇｎ＋１、Ｇｎ＋２’をパターニングす
る。次に、走査信号線Ｇｎ＋１、Ｇｎ＋２'が形成され
たガラス基板１５上に、ゲート絶縁膜１４を形成するた
めの例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜、半導体層１３を形
成するための例えばａ−Ｓｉ（アモルファス・シリコ
ン）膜を成膜する。さらに、ａ−Ｓｉ膜上に、チャネル
保護膜１６を形成するための例えばＳｉＯ2膜を成膜す
る。これら３つの膜を例えばＣＶＤ（Chemical Vapor D
eposition）で形成した後に、ＰＥＰにより、図５
（ｂ）に示すようにゲート絶縁膜１４、半導体層１３上
にチャネル保護膜１６をパターニングする。
についての製造工程を説明する図である。はじめに、ガ
ラス基板上１５に走査信号線Ｇｎ＋１、Ｇｎ＋２’を形
成するための金属膜を例えばスパッタリングにより成膜
する。この金属膜を構成する材料として、Ｔａ、Ｍｏ−
Ｔａ合金、Ｍｏ−Ｗ合金、Ａｌ等を用いることができ
る。金属膜を成膜後、写真触刻工程（Photo Engraving
Process、以下ＰＥＰ ）により、図５（ａ）に示すよう
に走査信号線Ｇｎ＋１、Ｇｎ＋２’をパターニングす
る。次に、走査信号線Ｇｎ＋１、Ｇｎ＋２'が形成され
たガラス基板１５上に、ゲート絶縁膜１４を形成するた
めの例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜、半導体層１３を形
成するための例えばａ−Ｓｉ（アモルファス・シリコ
ン）膜を成膜する。さらに、ａ−Ｓｉ膜上に、チャネル
保護膜１６を形成するための例えばＳｉＯ2膜を成膜す
る。これら３つの膜を例えばＣＶＤ（Chemical Vapor D
eposition）で形成した後に、ＰＥＰにより、図５
（ｂ）に示すようにゲート絶縁膜１４、半導体層１３上
にチャネル保護膜１６をパターニングする。
【００３１】その後、ソース／ドレイン層１２を形成す
るための金属膜を例えばスパッタリングによって成膜す
る。この金属膜を構成する材料として、Ａｌ、Ｔｉ、Ｍ
ｏ等を用いることができる。金属膜を成膜後、図５
（ｃ）に示すように、ＰＥＰによりソース／ドレイン層
１２および半導体層１３をパターニングする。次いで、
保護膜１１を形成するための例えばＳｉ3Ｎ4膜をＣＶＤ
で製膜し、さらに図５（ｄ）に示すように、ＰＥＰによ
って保護膜１１をパターニングする。このパターニング
の時に、コンタクト・ホール１７が形成される。保護膜
１１を形成後、画素電極１０を形成するための例えば酸
化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）を
スパッタリングで成膜する。ＩＴＯ成膜後に、図５
（ｅ）に示すよう、ＰＥＰにより画素電極１０をパター
ニングする。以上図４および図５で示した通り、本実施
の形態による表示素子２は、５ＰＥＰプロセスによって
も、その表示領域内において、ゲート電位が露出しな
い。なお、第３のＴＦＴ Ｍ３の部分についてゲート電
位が露出しないことは、説明を要しないであろう。
るための金属膜を例えばスパッタリングによって成膜す
る。この金属膜を構成する材料として、Ａｌ、Ｔｉ、Ｍ
ｏ等を用いることができる。金属膜を成膜後、図５
（ｃ）に示すように、ＰＥＰによりソース／ドレイン層
１２および半導体層１３をパターニングする。次いで、
保護膜１１を形成するための例えばＳｉ3Ｎ4膜をＣＶＤ
で製膜し、さらに図５（ｄ）に示すように、ＰＥＰによ
って保護膜１１をパターニングする。このパターニング
の時に、コンタクト・ホール１７が形成される。保護膜
１１を形成後、画素電極１０を形成するための例えば酸
化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）を
スパッタリングで成膜する。ＩＴＯ成膜後に、図５
（ｅ）に示すよう、ＰＥＰにより画素電極１０をパター
ニングする。以上図４および図５で示した通り、本実施
の形態による表示素子２は、５ＰＥＰプロセスによって
も、その表示領域内において、ゲート電位が露出しな
い。なお、第３のＴＦＴ Ｍ３の部分についてゲート電
位が露出しないことは、説明を要しないであろう。
【００３２】次に、表示素子２の表示領域外の部分の構
造について図６および図７に基づいて説明する。図６
は、図２の点線で囲まれた領域の構造を模式的に示す平
面図である。図６に示すように、同一の走査信号を供給
する２つの走査信号線Ｇｎ＋２、Ｇｎ＋２’は、画素電
極Ｃ１１，Ｄ１１，Ｃ２１，Ｄ２１…を挟んで配置され
ることになる。２つの走査信号線Ｇｎ＋２およびＧｎ＋
２’は、接続配線１８および接続端子１９を介して電気
的に接続されている。この接続配線１８は、図４および
図５で示したソース／ドレイン層１２と同工程で形成さ
れる。また、接続端子１９は、画素電極１０と同工程で
形成されるから、ＩＴＯで構成される。このことは、図
６のＹ−Ｙ断面を示す図７を参照することにより理解が
容易となる。
造について図６および図７に基づいて説明する。図６
は、図２の点線で囲まれた領域の構造を模式的に示す平
面図である。図６に示すように、同一の走査信号を供給
する２つの走査信号線Ｇｎ＋２、Ｇｎ＋２’は、画素電
極Ｃ１１，Ｄ１１，Ｃ２１，Ｄ２１…を挟んで配置され
ることになる。２つの走査信号線Ｇｎ＋２およびＧｎ＋
２’は、接続配線１８および接続端子１９を介して電気
的に接続されている。この接続配線１８は、図４および
図５で示したソース／ドレイン層１２と同工程で形成さ
れる。また、接続端子１９は、画素電極１０と同工程で
形成されるから、ＩＴＯで構成される。このことは、図
６のＹ−Ｙ断面を示す図７を参照することにより理解が
容易となる。
【００３３】図７に示すように、走査信号線Ｇｎ＋１、
Ｇｎ＋２およびＧｎ＋２’が形成されたガラス基板１５
（図示せず）上には、ゲート絶縁膜１４が形成されてい
る。そして、ゲート絶縁膜１４が形成された所定の領域
（図中、中央部分）には、半導体層１３が、さらに接続
配線１８として機能するソース／ドレイン層１２が形成
されている。ソース／ドレイン層１２上およびゲート絶
縁膜１４上には保護膜１１が形成されている。ソース／
ドレイン層１２上の保護膜１１にはコンタクト・ホール
１７が形成されている。また、走査信号線Ｇｎ＋２上の
ゲート絶縁膜１４および保護膜１１にもコンタクト・ホ
ール１７が形成されている。このコンタクト・ホール１
７に入り込んだ接続端子１９を介してゲート絶縁膜１４
とソース／ドレイン層１２とが電気的に接続されてい
る。ＩＴＯで構成されているこの接続端子１９上には、
保護膜１１が形成されていない。したがって、走査信号
線Ｇｎ＋２およびＧｎ＋２’は接続端子１９を介して外
部に露出していることになる。
Ｇｎ＋２およびＧｎ＋２’が形成されたガラス基板１５
（図示せず）上には、ゲート絶縁膜１４が形成されてい
る。そして、ゲート絶縁膜１４が形成された所定の領域
（図中、中央部分）には、半導体層１３が、さらに接続
配線１８として機能するソース／ドレイン層１２が形成
されている。ソース／ドレイン層１２上およびゲート絶
縁膜１４上には保護膜１１が形成されている。ソース／
ドレイン層１２上の保護膜１１にはコンタクト・ホール
１７が形成されている。また、走査信号線Ｇｎ＋２上の
ゲート絶縁膜１４および保護膜１１にもコンタクト・ホ
ール１７が形成されている。このコンタクト・ホール１
７に入り込んだ接続端子１９を介してゲート絶縁膜１４
とソース／ドレイン層１２とが電気的に接続されてい
る。ＩＴＯで構成されているこの接続端子１９上には、
保護膜１１が形成されていない。したがって、走査信号
線Ｇｎ＋２およびＧｎ＋２’は接続端子１９を介して外
部に露出していることになる。
【００３４】以上説明したように、第１の実施の形態に
よる表示素子２は、表示領域外において走査信号線Ｇｎ
＋２およびＧｎ＋２’が外部に露出するものの、表示領
域内でゲート電位が露出しない構造となっている。した
がって、液晶中に存在する不純物イオンが集中すること
による画像品質の劣化を防止することができる。
よる表示素子２は、表示領域外において走査信号線Ｇｎ
＋２およびＧｎ＋２’が外部に露出するものの、表示領
域内でゲート電位が露出しない構造となっている。した
がって、液晶中に存在する不純物イオンが集中すること
による画像品質の劣化を防止することができる。
【００３５】次に、図８〜図１１の等価回路図を参照し
つつ、走査信号線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択に
よる画素電極Ａ１１〜画素電極Ｄ１１の動作について説
明する。図８に示すように走査信号線Ｇｎ＋１と走査信
号線Ｇｎ＋２の両方が選択されてから走査信号線Ｇｎ＋
２が非選択電位（以下、単に非選択という）になるまで
の期間には、第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３が
ＯＮされる。図８に示すように画素電極Ａ１１、画素電
極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから
画素電極Ａ１１に与えるべき電位Ｖａ１が書き込まれ
る。ここで画素電極Ａ１１の電位Ｖａ１が決まる。な
お、図８において走査信号線Ｇｎ＋１、Ｇｎ＋２および
Ｇｎ＋２’が選択されていることを、当該線図を太線で
示している。また、電位が書き込まれている画素電極に
はハッチングを施している。
つつ、走査信号線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択に
よる画素電極Ａ１１〜画素電極Ｄ１１の動作について説
明する。図８に示すように走査信号線Ｇｎ＋１と走査信
号線Ｇｎ＋２の両方が選択されてから走査信号線Ｇｎ＋
２が非選択電位（以下、単に非選択という）になるまで
の期間には、第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３が
ＯＮされる。図８に示すように画素電極Ａ１１、画素電
極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから
画素電極Ａ１１に与えるべき電位Ｖａ１が書き込まれ
る。ここで画素電極Ａ１１の電位Ｖａ１が決まる。な
お、図８において走査信号線Ｇｎ＋１、Ｇｎ＋２および
Ｇｎ＋２’が選択されていることを、当該線図を太線で
示している。また、電位が書き込まれている画素電極に
はハッチングを施している。
【００３６】走査信号線Ｇｎ＋２が非選択になった後
に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１
１に与えるべき電位Ｖｂ１に変わる。走査信号線Ｇｎ＋
２が非選択になった後の期間も引き続き走査信号線Ｇｎ
＋１を選択にしておくことで、図９に示すように画素電
極Ｂ１１には電位Ｖｂ１が書き込まれ、画素電極Ｂ１１
の電位が決まる。このように、表示信号線Ｄｍの電位が
時分割で画素電極Ａ１１および画素電極Ｂ１１に供給さ
れる。
に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１
１に与えるべき電位Ｖｂ１に変わる。走査信号線Ｇｎ＋
２が非選択になった後の期間も引き続き走査信号線Ｇｎ
＋１を選択にしておくことで、図９に示すように画素電
極Ｂ１１には電位Ｖｂ１が書き込まれ、画素電極Ｂ１１
の電位が決まる。このように、表示信号線Ｄｍの電位が
時分割で画素電極Ａ１１および画素電極Ｂ１１に供給さ
れる。
【００３７】次に走査信号線Ｇｎ＋１が非選択になった
後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与える
べき電位Ｖｃ１に変わる。走査信号線Ｇｎ＋１が非選択
になった後の期間に、走査信号線Ｇｎ＋２が再び選択に
なるとともに走査信号線Ｇｎ＋３が選択になると、図１
０に示すように画素電極Ｃ１１、画素電極Ｄ１１および
画素電極Ｂ２１に電位Ｖｃ１が書き込まれる。ここで画
素電極Ｃ１１の電位Ｖｃ１が決まる。走査信号線Ｇｎ＋
３が非選択になった後に、表示信号線Ｄｍから供給され
る電位は画素電極Ｄ１１に与えるべき電位Ｖｄ１に変わ
る。走査信号線Ｇｎ＋３が非選択になった後の期間も引
き続き走査信号線Ｇｎ＋２を選択にしておくことで、図
１１に示すように画素電極Ｄ１１には電位Ｖｄ１が書き
込まれ、画素電極Ｄ１１の電位が決まる。
後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与える
べき電位Ｖｃ１に変わる。走査信号線Ｇｎ＋１が非選択
になった後の期間に、走査信号線Ｇｎ＋２が再び選択に
なるとともに走査信号線Ｇｎ＋３が選択になると、図１
０に示すように画素電極Ｃ１１、画素電極Ｄ１１および
画素電極Ｂ２１に電位Ｖｃ１が書き込まれる。ここで画
素電極Ｃ１１の電位Ｖｃ１が決まる。走査信号線Ｇｎ＋
３が非選択になった後に、表示信号線Ｄｍから供給され
る電位は画素電極Ｄ１１に与えるべき電位Ｖｄ１に変わ
る。走査信号線Ｇｎ＋３が非選択になった後の期間も引
き続き走査信号線Ｇｎ＋２を選択にしておくことで、図
１１に示すように画素電極Ｄ１１には電位Ｖｄ１が書き
込まれ、画素電極Ｄ１１の電位が決まる。
【００３８】以上の説明では、走査信号線Ｇｎ＋１〜Ｇ
ｎ＋３による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ
１１の動作を対象としたが、他の画素電極についても同
様であることは当業者であれば容易に理解されよう。表
示素子２は、画素電極Ａ１１，Ｂ１１，Ａ１２，Ｂ１２
…の間、つまりＸ方向には画素電極間に表示信号線Ｄ
ｍ，Ｄｍ＋１…のみしか配設されていない。一方で、Ｙ
方向には分岐された分の走査信号線およびＴＦＴが配設
されている。通常、画素電極Ａ１１…は、縦長の形状を
有している。したがって、表示素子２のようにＸ方向に
表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設しない構造と
すれば、画素電極Ａ１１…の長辺方向を開口率の向上の
ために有効に使用することができる。
ｎ＋３による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ
１１の動作を対象としたが、他の画素電極についても同
様であることは当業者であれば容易に理解されよう。表
示素子２は、画素電極Ａ１１，Ｂ１１，Ａ１２，Ｂ１２
…の間、つまりＸ方向には画素電極間に表示信号線Ｄ
ｍ，Ｄｍ＋１…のみしか配設されていない。一方で、Ｙ
方向には分岐された分の走査信号線およびＴＦＴが配設
されている。通常、画素電極Ａ１１…は、縦長の形状を
有している。したがって、表示素子２のようにＸ方向に
表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設しない構造と
すれば、画素電極Ａ１１…の長辺方向を開口率の向上の
ために有効に使用することができる。
【００３９】（第２の実施の形態）以下、本発明による
第２の実施の形態について説明する。この第２の実施の
形態は、表示領域内および表示領域外ともにゲート電位
の露出がない表示素子構造を有している点で、第１の実
施の形態をさらに進歩させている。なお、第２の実施の
形態による液晶表示装置１の基本構成は第１の実施の形
態と同様であるので、表示素子２１についてその相違を
中心にして説明する。
第２の実施の形態について説明する。この第２の実施の
形態は、表示領域内および表示領域外ともにゲート電位
の露出がない表示素子構造を有している点で、第１の実
施の形態をさらに進歩させている。なお、第２の実施の
形態による液晶表示装置１の基本構成は第１の実施の形
態と同様であるので、表示素子２１についてその相違を
中心にして説明する。
【００４０】図１２は、第２の実施の形態による表示素
子２１の等価回路図である。図１２において、表示信号
線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１に
ついて、第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２お
よび第３のＴＦＴＭ１３の３つのＴＦＴが以下のように
配置されている。まず、第１のＴＦＴ Ｍ１１は、一方
のソース／ドレイン電極が表示信号線Ｄｍに、他方のソ
ース／ドレイン電極が第２のＴＦＴ Ｍ１２のソース／
ドレイン電極に接続されている。また、第１のＴＦＴ
Ｍ１１のゲート電極は走査信号線Ｇｎの一部が構成して
いる。次に、第２のＴＦＴ Ｍ１２は、一方のソース／
ドレイン電極が第１のＴＦＴＭ１１のソース／ドレイン
電極に、他方のソース／ドレイン電極が画素電極Ａ１１
に接続されている。また、第２のＴＦＴ Ｍ１２のゲー
ト電極は、走査信号線Ｇｎ＋１’の一部が構成してい
る。走査信号線Ｇｎ＋１’は、走査信号線Ｇｎ＋１から
分岐されたものである。第１のＴＦＴ Ｍ１１と第２の
ＴＦＴ Ｍ１２とが以上のような接続関係を有している
から、隣接する２本の走査信号線ＧｎとＧｎ＋１’が同
時に選択電位になっている期間にのみ、第１のＴＦＴ
Ｍ１１および第２のＴＦＴ Ｍ１２がＯＮになり表示信
号線Ｄｍの電位が画素電極Ａ１１に供給される。第３の
ＴＦＴ Ｍ１３は、一方のソース／ドレイン電極が表示
信号線Ｄｍに、他方のソース／ドレイン電極が画素電極
Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ１３
のゲート電極は走査信号線Ｇｎの一部が構成している。
したがって、走査信号線Ｇｎが選択電位になっている期
間に、第３のＴＦＴ Ｍ１３がＯＮになり表示信号線Ｄ
ｍの電位が画素電極Ｂ１１に供給される。
子２１の等価回路図である。図１２において、表示信号
線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１に
ついて、第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２お
よび第３のＴＦＴＭ１３の３つのＴＦＴが以下のように
配置されている。まず、第１のＴＦＴ Ｍ１１は、一方
のソース／ドレイン電極が表示信号線Ｄｍに、他方のソ
ース／ドレイン電極が第２のＴＦＴ Ｍ１２のソース／
ドレイン電極に接続されている。また、第１のＴＦＴ
Ｍ１１のゲート電極は走査信号線Ｇｎの一部が構成して
いる。次に、第２のＴＦＴ Ｍ１２は、一方のソース／
ドレイン電極が第１のＴＦＴＭ１１のソース／ドレイン
電極に、他方のソース／ドレイン電極が画素電極Ａ１１
に接続されている。また、第２のＴＦＴ Ｍ１２のゲー
ト電極は、走査信号線Ｇｎ＋１’の一部が構成してい
る。走査信号線Ｇｎ＋１’は、走査信号線Ｇｎ＋１から
分岐されたものである。第１のＴＦＴ Ｍ１１と第２の
ＴＦＴ Ｍ１２とが以上のような接続関係を有している
から、隣接する２本の走査信号線ＧｎとＧｎ＋１’が同
時に選択電位になっている期間にのみ、第１のＴＦＴ
Ｍ１１および第２のＴＦＴ Ｍ１２がＯＮになり表示信
号線Ｄｍの電位が画素電極Ａ１１に供給される。第３の
ＴＦＴ Ｍ１３は、一方のソース／ドレイン電極が表示
信号線Ｄｍに、他方のソース／ドレイン電極が画素電極
Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ１３
のゲート電極は走査信号線Ｇｎの一部が構成している。
したがって、走査信号線Ｇｎが選択電位になっている期
間に、第３のＴＦＴ Ｍ１３がＯＮになり表示信号線Ｄ
ｍの電位が画素電極Ｂ１１に供給される。
【００４１】ここで、第２の実施の形態における第１の
ＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦ
Ｔ Ｍ１３の画素電極Ａ１１、Ｂ１１に対する接続構造
と、第１の実施の形態における第１のＴＦＴ Ｍ１、第
２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３の画素電極Ａ
１１、Ｂ１１に対する接続構造に、基本的な差異がない
ことは、図１２および図２とを対比すれば容易に理解で
きる。したがって、第２の実施の形態における表示素子
２１が、表示領域内でゲート電位が露出しないことも容
易に類推できる。
ＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦ
Ｔ Ｍ１３の画素電極Ａ１１、Ｂ１１に対する接続構造
と、第１の実施の形態における第１のＴＦＴ Ｍ１、第
２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３の画素電極Ａ
１１、Ｂ１１に対する接続構造に、基本的な差異がない
ことは、図１２および図２とを対比すれば容易に理解で
きる。したがって、第２の実施の形態における表示素子
２１が、表示領域内でゲート電位が露出しないことも容
易に類推できる。
【００４２】ところが、第２の実施の形態と第１の実施
の形態とでは以下のような差異がある。第１の実施の形
態においては、画素電極Ａ１１を基準として、走査方向
の後段側に位置する２つの走査信号線Ｇｎ＋１およびＧ
ｎ＋２’上に各々第１のＴＦＴＭ１および第２のＴＦＴ
Ｍ２が形成されていた。そして、走査信号線Ｇｎ＋１
よりも後段に位置する走査信号線Ｇｎ＋２から分岐した
走査信号線Ｇｎ＋２’が画素電極Ａ１１に近い方の第２
のＴＦＴ Ｍ２に接続され、かつ走査信号線Ｇｎ＋１が
画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１に接続さ
れている。したがって、走査信号線Ｇｎ＋１と走査信号
線Ｇｎ＋２’とが交差することになる。この交差部分
が、既に説明した、表示領域外におけるゲート電位の露
出原因となる。
の形態とでは以下のような差異がある。第１の実施の形
態においては、画素電極Ａ１１を基準として、走査方向
の後段側に位置する２つの走査信号線Ｇｎ＋１およびＧ
ｎ＋２’上に各々第１のＴＦＴＭ１および第２のＴＦＴ
Ｍ２が形成されていた。そして、走査信号線Ｇｎ＋１
よりも後段に位置する走査信号線Ｇｎ＋２から分岐した
走査信号線Ｇｎ＋２’が画素電極Ａ１１に近い方の第２
のＴＦＴ Ｍ２に接続され、かつ走査信号線Ｇｎ＋１が
画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１に接続さ
れている。したがって、走査信号線Ｇｎ＋１と走査信号
線Ｇｎ＋２’とが交差することになる。この交差部分
が、既に説明した、表示領域外におけるゲート電位の露
出原因となる。
【００４３】これに対して第２の実施の形態において
は、画素電極Ａ１１を基準として、走査方向の前段側に
位置する走査信号線Ｇｎと、走査方向の後段側に位置す
る走査信号線Ｇｎ＋１から分岐された走査信号線Ｇｎ＋
１’が、各々第１のＴＦＴ Ｍ１１および第２のＴＦＴ
Ｍ１２のゲート電極を構成している。そして、走査信号
線Ｇｎよりも後段に位置する走査信号線Ｇｎ＋１’が画
素電極Ａ１１に近いほうの第２のＴＦＴ Ｍ１２に接続
され、かつ走査信号線Ｇｎが画素電極Ａ１１に遠い方の
第１のＴＦＴ Ｍ１１に接続されている。したがって、
図１２に示されるように、走査信号線Ｇｎと分岐配線を
含めた走査信号線Ｇｎ＋１には交差部分が存在しないこ
とになる。そのために、第２の実施の形態による表示素
子２１には、表示領域内はもちろん、表示領域外におい
てもゲートの露出が生じないのである。
は、画素電極Ａ１１を基準として、走査方向の前段側に
位置する走査信号線Ｇｎと、走査方向の後段側に位置す
る走査信号線Ｇｎ＋１から分岐された走査信号線Ｇｎ＋
１’が、各々第１のＴＦＴ Ｍ１１および第２のＴＦＴ
Ｍ１２のゲート電極を構成している。そして、走査信号
線Ｇｎよりも後段に位置する走査信号線Ｇｎ＋１’が画
素電極Ａ１１に近いほうの第２のＴＦＴ Ｍ１２に接続
され、かつ走査信号線Ｇｎが画素電極Ａ１１に遠い方の
第１のＴＦＴ Ｍ１１に接続されている。したがって、
図１２に示されるように、走査信号線Ｇｎと分岐配線を
含めた走査信号線Ｇｎ＋１には交差部分が存在しないこ
とになる。そのために、第２の実施の形態による表示素
子２１には、表示領域内はもちろん、表示領域外におい
てもゲートの露出が生じないのである。
【００４４】次に、第２の実施の形態による表示素子２
１の動作を、図１３〜図１６に基づいて簡単に説明して
おく。なお、図１３〜図１６は、走査信号線Ｇｎ、Ｇｎ
＋１による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１
１の動作のみを示している。図１３に示すように走査信
号線Ｇｎと走査信号線Ｇｎ＋１の両方が選択されてから
走査信号線Ｇｎ＋１が非選択になるまでの期間には、第
１のＴＦＴ Ｍ１１〜第３のＴＦＴ Ｍ１３がＯＮされ
る。したがって、図１３に示すように画素電極Ａ１１、
画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄ
ｍから画素電極Ａ１１に与えるべき電位Ｖａ２が書き込
まれる。ここで画素電極Ａ１１の電位Ｖａ２が決まる。
１の動作を、図１３〜図１６に基づいて簡単に説明して
おく。なお、図１３〜図１６は、走査信号線Ｇｎ、Ｇｎ
＋１による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１
１の動作のみを示している。図１３に示すように走査信
号線Ｇｎと走査信号線Ｇｎ＋１の両方が選択されてから
走査信号線Ｇｎ＋１が非選択になるまでの期間には、第
１のＴＦＴ Ｍ１１〜第３のＴＦＴ Ｍ１３がＯＮされ
る。したがって、図１３に示すように画素電極Ａ１１、
画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄ
ｍから画素電極Ａ１１に与えるべき電位Ｖａ２が書き込
まれる。ここで画素電極Ａ１１の電位Ｖａ２が決まる。
【００４５】走査信号線Ｇｎ＋１が非選択になった後
に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１
１に与えるべき電位Ｖｂ２に変わる。走査信号線Ｇｎ＋
１が非選択になった後の期間も引き続き走査信号線Ｇｎ
を選択にしておくことで、図１４に示すように画素電極
Ｂ１１には電位Ｖｂ２が書き込まれる、画素電極Ｂ１１
の電位が決まる。このように、表示信号線Ｄｍの電位が
時分割で画素電極Ａ１１および画素電極Ｂ１１に供給さ
れる。
に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１
１に与えるべき電位Ｖｂ２に変わる。走査信号線Ｇｎ＋
１が非選択になった後の期間も引き続き走査信号線Ｇｎ
を選択にしておくことで、図１４に示すように画素電極
Ｂ１１には電位Ｖｂ２が書き込まれる、画素電極Ｂ１１
の電位が決まる。このように、表示信号線Ｄｍの電位が
時分割で画素電極Ａ１１および画素電極Ｂ１１に供給さ
れる。
【００４６】走査信号線Ｇｎが非選択になった後に、表
示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位
Ｖｃ２に変わる。走査信号線Ｇｎが非選択になった後の
期間に、走査信号線Ｇｎ＋１が再び選択になるとともに
走査信号線Ｇｎ＋２が選択になると、図１５に示すよう
に画素電極Ｃ１１および画素電極Ｄ１１に電位Ｖｃ２が
書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ２が決
まる。走査信号線Ｇｎ＋２が非選択になった後に、表示
信号線Ｄｍから供給される電位は画素電極Ｄ１１に与え
るべき電位Ｖｄ２に変わる。走査信号線Ｇｎ＋２が非選
択になった後の期間も引き続き走査信号線Ｇｎ＋１を選
択にしておくことで、図１６に示すように画素電極Ｄ１
１には電位Ｖｄ２が書き込まれ、画素電極Ｄ１１の電位
が決まる。
示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位
Ｖｃ２に変わる。走査信号線Ｇｎが非選択になった後の
期間に、走査信号線Ｇｎ＋１が再び選択になるとともに
走査信号線Ｇｎ＋２が選択になると、図１５に示すよう
に画素電極Ｃ１１および画素電極Ｄ１１に電位Ｖｃ２が
書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ２が決
まる。走査信号線Ｇｎ＋２が非選択になった後に、表示
信号線Ｄｍから供給される電位は画素電極Ｄ１１に与え
るべき電位Ｖｄ２に変わる。走査信号線Ｇｎ＋２が非選
択になった後の期間も引き続き走査信号線Ｇｎ＋１を選
択にしておくことで、図１６に示すように画素電極Ｄ１
１には電位Ｖｄ２が書き込まれ、画素電極Ｄ１１の電位
が決まる。
【００４７】以上説明したように第１および第２の実施
の形態による表示素子２、２１は、その表示領域内ある
いはさらに表示領域外でもゲート電位の露出が回避され
る。したがって、液晶中に存在する不純物イオンが集中
することによる画像品質の劣化を防止することができ
る。また、１つの共通する表示信号線を挟んで隣接する
２つの画素が当該表示信号線を共有することにより、表
示信号線の本数を半減できる。
の形態による表示素子２、２１は、その表示領域内ある
いはさらに表示領域外でもゲート電位の露出が回避され
る。したがって、液晶中に存在する不純物イオンが集中
することによる画像品質の劣化を防止することができ
る。また、１つの共通する表示信号線を挟んで隣接する
２つの画素が当該表示信号線を共有することにより、表
示信号線の本数を半減できる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
隣接する２つ以上の画素に１本の表示信号線から時分割
で電位を与えるアクティブ・マトリックス方式の表示装
置において、ゲート電位の露出を避けることができる。
隣接する２つ以上の画素に１本の表示信号線から時分割
で電位を与えるアクティブ・マトリックス方式の表示装
置において、ゲート電位の露出を避けることができる。
【図１】 第１の実施の形態に係る液晶表示装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】 第１の実施の形態における表示素子の等価回
路図である。
路図である。
【図３】 第１の実施の形態における表示素子の回路構
造を示す部分平面図である。
造を示す部分平面図である。
【図４】 第１の実施の形態における表示素子の回路構
造を示す部分断面図である。
造を示す部分断面図である。
【図５】 第１の実施の形態における表示素子の製造工
程を示す図である。
程を示す図である。
【図６】 第１の実施の形態における表示素子の表示領
域外の回路構造を示す部分断面図である。
域外の回路構造を示す部分断面図である。
【図７】 第１の実施の形態における表示素子の表示領
域外の回路構造を示す部分平面図である。
域外の回路構造を示す部分平面図である。
【図８】 第１の実施の形態における表示素子の動作を
説明するための図である。
説明するための図である。
【図９】 第１の実施の形態における表示素子の動作を
説明するための図であって、図８の次の状態を示す図で
ある。
説明するための図であって、図８の次の状態を示す図で
ある。
【図１０】 第１の実施の形態における表示素子の動作
を説明するための図であって、図９の次の状態を示す図
である。
を説明するための図であって、図９の次の状態を示す図
である。
【図１１】 第１の実施の形態における表示素子の動作
を説明するための図であって、図１０の次の状態を示す
図である。
を説明するための図であって、図１０の次の状態を示す
図である。
【図１２】 第２の実施の形態における表示素子の等価
回路図である。
回路図である。
【図１３】 第２の実施の形態における表示素子の動作
を説明するための図である。
を説明するための図である。
【図１４】 第２の実施の形態における表示素子の動作
を説明するための図であって、図１３の次の状態を示す
図である。
を説明するための図であって、図１３の次の状態を示す
図である。
【図１５】 第２の実施の形態における表示素子の動作
を説明するための図であって、図１４の次の状態を示す
図である。
を説明するための図であって、図１４の次の状態を示す
図である。
【図１６】 第２の実施の形態における表示素子の動作
を説明するための図であって、図１５の次の状態を示す
図である。
を説明するための図であって、図１５の次の状態を示す
図である。
【図１７】 従来の表示素子の等価回路図である。
【図１８】 従来の表示素子の回路構造を示す部分平面
図である。
図である。
【図１９】 従来の表示素子の回路構造を示す部分断面
図である。
図である。
【図２０】 従来の表示素子の製造工程を示す図であ
る。
る。
１…液晶表示装置、２，２１…表示素子、３…Ｘドライ
バ、４…Ｙドライバ、１０…画素電極、１１…保護膜、
１２…ソース／ドレイン層、１３…半導体層、１４…ゲ
ート絶縁膜、１５…ガラス基板、１６…チャネル保護
膜、１７…コンタクト・ホール、１８…接続配線、１９
…接続端子、Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１，Ａ１
２，Ｂ１２，Ｃ１２，Ｄ１２…画素電極、Ｍ１，Ｍ１
１，Ｍ２，Ｍ１２，Ｍ３，Ｍ１３…ＴＦＴ、Ｇｎ，Ｇｎ
＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４，Ｇｎ’，Ｇｎ＋
１’，Ｇｎ＋２’，Ｇｎ＋３’，Ｇｎ＋４’…走査信号
線、Ｄｍ，Ｄｍ＋１…表示信号線
バ、４…Ｙドライバ、１０…画素電極、１１…保護膜、
１２…ソース／ドレイン層、１３…半導体層、１４…ゲ
ート絶縁膜、１５…ガラス基板、１６…チャネル保護
膜、１７…コンタクト・ホール、１８…接続配線、１９
…接続端子、Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１，Ａ１
２，Ｂ１２，Ｃ１２，Ｄ１２…画素電極、Ｍ１，Ｍ１
１，Ｍ２，Ｍ１２，Ｍ３，Ｍ１３…ＴＦＴ、Ｇｎ，Ｇｎ
＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４，Ｇｎ’，Ｇｎ＋
１’，Ｇｎ＋２’，Ｇｎ＋３’，Ｇｎ＋４’…走査信号
線、Ｄｍ，Ｄｍ＋１…表示信号線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 古立 学
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
(72)発明者 中嶋 浩詞
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
Ｆターム(参考） 2H092 JA24 JB33 JB68 NA23
2H093 NA16 NA45 NC16 NC34 NC35
ND40 NE03
5C006 BB16 BC03 BC08 BC20 BF34
EB05 FA51
Claims (10)
- 【請求項１】 行方向および列方向に画素電極をマトリ
ックス状に配列した表示素子であって、 表示信号を伝達する複数の表示信号線と、 共通する前記表示信号線を伝達される前記表示信号が時
分割で供給される第１の画素電極および第２の画素電極
と、 前記共通する表示信号線と前記第１の画素電極との間に
設けられる第１のスイッチング素子および第２のスイッ
チング素子と、 前記共通する表示信号線と前記第２の画素電極との間に
設けられる第３のスイッチング素子と、 前記第１のスイッチング素子および前記第３のスイッチ
ング素子に走査信号を伝達する第１の走査信号線と、 前記第２のスイッチング素子に走査信号を伝達するとと
もに、前記第１の走査信号線と並設される第２の走査信
号線とを含む表示素子要素が列方向に複数段配設され、 前記第２の走査信号線は、異なる段の前記表示素子要素
における前記第１走査信号線から分岐されたものである
ことを特徴とする画像表示素子。 - 【請求項２】 前記第２の走査信号線は、 後段に位置する前記表示素子要素における前記第１の走
査信号線から分岐されたものであり、 かつ前記表示素子要素における前記第１の走査信号線と
前記第１の画素電極および前記第２の画素電極との間に
蓄積容量が形成されていることを特徴とする請求項１に
記載の画像表示素子。 - 【請求項３】 前記第１のスイッチング素子および前記
第２のスイッチング素子は、前記第１の画素電極と前記
表示信号線との間で直列に接続されていることを特徴と
する請求項１に記載の画像表示素子。 - 【請求項４】 前記画像表示素子は、前記第２のスイッ
チング素子を保護する保護膜層を有し、前記第２のスイ
ッチング素子に接続される前記第２の走査信号線の一部
が前記保護膜層上に形成されることを特徴とする請求項
３に記載の画像表示素子。 - 【請求項５】 前記第２の走査信号線は、 前記第１の画素電極および前記第２の画素電極と前記第
１の走査信号線との間に配設されるとともに、 前記第１の走査信号線と画像表示領域外で交差している
ことを特徴とする請求項１に記載の画像表示素子。 - 【請求項６】 前記画像表示素子は、前記第２のスイッ
チング素子を保護する保護膜層を有し、 前記第２のスイッチング素子に接続される前記第２の走
査信号線の一部が前記画像表示領域外で前記保護膜層上
に形成されることを特徴とする請求項５に記載の画像表
示素子。 - 【請求項７】 後段に位置する前記表示素子要素におけ
る前記第１の走査信号線から分岐された前記第２の走査
信号線が、前記第１の画素電極および前記第２の画素電
極と前記第１の走査信号線との間に配設されるととも
に、前記第１の走査信号線と画像表示領域外で交差し、 前記第１のスイッチング素子および前記第２のスイッチ
ング素子は、前記第１の画素電極と前記表示信号線との
間で直列に接続さるとともに、前記第２のスイッチング
素子に接続される前記第２の走査信号線の一部が前記画
像表示領域外において前記第２のスイッチング素子を保
護する保護膜層上に形成され、 さらに前記第１の走査信号線と、前記第１の画素電極お
よび前記第２の画素電極との間に蓄積容量が形成された
ことを特徴とする請求項１に記載の画像表示素子。 - 【請求項８】 行方向および列方向に画素電極をマトリ
ックス状に配列した画像表示領域と、 この画像表示領域の周囲に位置する画像非表示領域とを
備えた画像表示装置であって、 表示信号を供給する表示信号供給回路と、 走査信号を供給する走査信号供給回路と、 前記表示信号供給回路から供給される前記表示信号を前
記画素電極に向けて伝達する互いに平行な複数の表示信
号線と、 前記走査信号供給回路から供給される前記走査信号を前
記画素電極に向けて伝達する互いに平行な複数の走査信
号線と、 ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走
査信号線との間に配設され、かつ所定の前記表示信号線
から前記表示信号の伝達を受ける第１の画素電極および
第２の画素電極と、 前記所定の表示信号線と前記第１の画素電極との間に直
列に接続される第１のスイッチング素子および第２のス
イッチング素子と、 前記所定の表示信号線と前記第２の画素電極との間に接
続される第３のスイッチング素子と、を備え、 前記第１のスイッチング素子および第３のスイッチング
素子は、前記ｎ＋１番目の走査信号線に伝達される前記
走査信号によりオン・オフが制御され、 前記第２のスイッチング素子は、前記ｎ＋１番目の走査
信号線よりも後段に位置するｎ＋２番目の走査信号線か
ら分岐された分岐走査信号線に伝達される前記走査信号
によりオン・オフが制御されることを特徴とする画像表
示装置。 - 【請求項９】 前記ｎ＋２番目の走査信号線から前記画
像非表示領域で分岐された前記分岐走査信号線は、 前記画像非表示領域において前記行方向に延びる第１部
分と、前記第１部分に接続されて前記列方向に延びる第
２部分とを含み、 前記画像非表示領域で前記ｎ＋１番目の走査信号線と交
差していることを特徴とする請求項８に記載の画像表示
装置。 - 【請求項１０】 行方向および列方向に画素電極をマト
リックス状に配列した画像表示領域と、 この画像表示領域の周囲に位置する画像非表示領域とを
備えた画像表示装置であって、 表示信号を供給する表示信号供給回路と、 走査信号を供給する走査信号供給回路と、 前記表示信号供給回路から供給される前記表示信号を前
記画素電極に向けて伝達する互いに平行な複数の表示信
号線と、 前記走査信号供給回路から供給される前記走査信号を前
記画素電極に向けて伝達する互いに平行な複数の走査信
号線と、 ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走
査信号線との間に配設され、かつ所定の前記表示信号線
から前記表示信号の伝達を受ける第１の画素電極および
第２の画素電極と、 前記所定の表示信号線と前記第１の画素電極との間に直
列に接続される第１のスイッチング素子および第２のス
イッチング素子と、 前記所定の表示信号線と前記第２の画素電極との間に接
続される第３のスイッチング素子と、を備え、 前記第１のスイッチング素子および第３のスイッチング
素子は、前記ｎ番目の走査信号線に伝達される前記走査
信号によりオン・オフが制御され、 前記第２のスイッチング素子は、前記ｎ＋１番目の走査
信号線から分岐された分岐走査信号線に伝達される前記
走査信号によりオン・オフが制御されることを特徴とす
る画像表示装置。
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