JP2003322866A - Image display element and image display - Google Patents

Image display element and image display

Info

Publication number
JP2003322866A
JP2003322866A JP2002129358A JP2002129358A JP2003322866A JP 2003322866 A JP2003322866 A JP 2003322866A JP 2002129358 A JP2002129358 A JP 2002129358A JP 2002129358 A JP2002129358 A JP 2002129358A JP 2003322866 A JP2003322866 A JP 2003322866A
Authority
JP
Japan
Prior art keywords
signal line
scanning signal
display
pixel electrode
switching element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002129358A
Other languages
Japanese (ja)
Other versions
JP3872377B2 (en
Inventor
Manabu Kodate
学 古立
Hiroshi Nakajima
浩詞 中嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP2002129358A priority Critical patent/JP3872377B2/en
Priority to TW092107500A priority patent/TW594649B/en
Priority to US10/420,668 priority patent/US7034904B2/en
Priority to KR1020030026340A priority patent/KR100553923B1/en
Priority to CNB031241174A priority patent/CN1234040C/en
Publication of JP2003322866A publication Critical patent/JP2003322866A/en
Priority to US11/371,602 priority patent/US20060158598A1/en
Application granted granted Critical
Publication of JP3872377B2 publication Critical patent/JP3872377B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B31—MAKING ARTICLES OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER; WORKING PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
    • B31B—MAKING CONTAINERS OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
    • B31B50/00—Making rigid or semi-rigid containers, e.g. boxes or cartons
    • B31B50/74—Auxiliary operations
    • B31B50/76—Opening and distending flattened articles
    • B31B50/80—Pneumatically
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B31—MAKING ARTICLES OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER; WORKING PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
    • B31B—MAKING CONTAINERS OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
    • B31B2160/00—Shape of flexible containers
    • B31B2160/10—Shape of flexible containers rectangular and flat, i.e. without structural provision for thickness of contents
    • B31B2160/102—Shape of flexible containers rectangular and flat, i.e. without structural provision for thickness of contents obtained from essentially rectangular sheets

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To prevent the part electrically connected with scanning signal lines or gate electrodes from being exposed to a liquid crystal layer or an alignment layer even when using a PEP saving process. <P>SOLUTION: A common display signal line Dm is connected to an image electrode A11 and an image electrode B11. A 1st TFT M1 and a 2nd TFT M2 are connected in series across the image electrode A11 and the display signal line Dm. A 3rd TFT is connected across the image electrode B11 and the display signal line Dm. The 1st TFT M1 and the 3rd TFT M3 use the scanning signal line Gn+1 as their gate electrode. Moreover, the 2nd TFT M2 uses the scanning signal line Gn+2' branching from the scanning signal line Gn+2 as its gate electrode. The scanning signal lines Gn+1 and Gn+2' are arranged in parallel in the display area. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は画像表示装置、特に
液晶表示装置の高精細化に寄与する技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device, and more particularly to a technique that contributes to high definition of a liquid crystal display device.

【０００２】[0002]

【従来の技術】液晶表示装置として、スイッチング素子
としてのＴＦＴ（Thin Film Transistor、薄膜トランジ
スタ）を用いたアクティブ・マトリックス方式の液晶表
示装置が知られている。このアクティブ・マトリックス
方式の液晶表示装置は、走査信号線と表示信号線とをマ
トリックス状に配設し、その交点に薄膜トランジスタが
配設されたＴＦＴアレイ基板と、その基板と所定の間隙
を隔てて配置されるカラーフィルタ基板との間に液晶材
料を封入し、この液晶材料に与える電圧を薄膜トランジ
スタにより制御して、液晶の電気光学的効果を利用して
表示を可能としている。2. Description of the Related Art As a liquid crystal display device, an active matrix type liquid crystal display device using a TFT (Thin Film Transistor) as a switching element is known. In this active matrix type liquid crystal display device, scanning signal lines and display signal lines are arranged in a matrix, and a TFT array substrate in which thin film transistors are arranged at intersections thereof and a predetermined gap from the substrate. A liquid crystal material is enclosed between the color filter substrate and the color filter substrate, and the voltage applied to the liquid crystal material is controlled by a thin film transistor to enable display by utilizing the electro-optical effect of the liquid crystal.

【０００３】アクティブ・マトリックス方式の液晶表示
装置の高精細化に伴う画素数の増大につれて以下のよう
な問題が提起されている。すなわち、画素数の増大に伴
う表示信号線および走査信号線の数量が非常に多くな
り、駆動ＩＣの数も膨大となり、コストの上昇を招いて
いる。また、駆動ＩＣとＴＦＴアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、列方向に隣接する２つ以上の画素に
１本の表示信号線から時分割で電位を与えることで、必
要な駆動ＩＣの数を減らし、接続端子のピッチを大きく
する提案がこれまで数多くなされている。例えば、特開
平６−１３８８５１号公報、特開平６−１４８６８０号
公報、特開平１１−２８３７号公報、特開平５−２６５
０４５号公報、特開平５−１８８３９５号公報、特開平
５−３０３１１４号公報である。なお、以上の構成を有
する表示素子を、多重画素表示素子と呼ぶことにする。The following problems have been raised with the increase in the number of pixels accompanying the higher definition of the active matrix type liquid crystal display device. That is, as the number of pixels increases, the number of display signal lines and scanning signal lines becomes very large, the number of drive ICs also becomes huge, and the cost is increased. Further, the electrode pitch for connection between the drive IC and the TFT array substrate becomes narrow, which makes connection difficult and reduces the yield of connection work. In order to solve this problem at the same time, the potential of one display signal line is applied to two or more pixels adjacent to each other in the column direction in a time-division manner to reduce the number of required driving ICs and reduce the pitch of the connection terminals. Many proposals to increase the size have been made so far. For example, JP-A-6-138851, JP-A-6-148680, JP-A-11-2837, and JP-A-5-265.
045, JP-A-5-188395, and JP-A-5-303114. The display element having the above configuration will be referred to as a multi-pixel display element.

【０００４】[0004]

【発明が解決しようとする課題】液晶表示装置において
も、コスト低減の観点から製造工程の短縮が図られてい
る。前述のＴＦＴアレイ基板は、写真触刻工程（Photo
Engraving Process、以下ＰＥＰ）を用いて作成されて
いるが、このＰＥＰの工程数を低減することが進められ
ている。例えば、従来７つのマスク工程（これを７ＰＥ
Ｐと呼ぶ）でＴＦＴアレイ基板を得ていたのに対して、
５ＰＥＰと工程数を低減した省ＰＥＰプロセスが採用さ
れている。省ＰＥＰプロセスにより前述した多重画素表
示素子のＴＦＴアレイ基板を作成すると、詳しくは後述
するが、走査信号線またはゲート電極と電気的に接続さ
れた部分が液晶層または配向層に露出することがある。
なお、以下この露出のことを、ゲートの露出と言うこと
にする。この露出は、画像特性に悪影響を及ぼしてしま
う。この部分を保護膜で被うことも考えられるが、その
ためには保護膜を形成するための工程数を増やす必要が
ある。しかしこれでは、省ＰＥＰプロセスを採用する意
味が失われてしまう。そこで本発明は、多重画素表示素
子において、省ＰＥＰプロセスを用いた場合であって
も、走査信号線またはゲート電極と電気的に接続された
部分の液晶層または配向層への露出を防止する技術を提
供する。また本発明は、この技術を用いた液晶表示素
子、液晶表示装置の提供を課題とする。Also in the liquid crystal display device, the manufacturing process is shortened from the viewpoint of cost reduction. The above-mentioned TFT array substrate has a photolithography process (Photo
Although it is created by using Engraving Process (hereinafter referred to as PEP), it is being promoted to reduce the number of steps of this PEP. For example, the conventional 7 mask processes (7PE
(That is called P), while the TFT array substrate was obtained,
5PEP and the PEP saving process which reduced the number of processes are adopted. When the TFT array substrate of the above-mentioned multi-pixel display element is formed by the PEP saving process, a portion electrically connected to the scanning signal line or the gate electrode may be exposed to the liquid crystal layer or the alignment layer, which will be described in detail later. .
Hereinafter, this exposure will be referred to as the gate exposure. This exposure adversely affects the image characteristics. It is conceivable to cover this portion with a protective film, but for that purpose, it is necessary to increase the number of steps for forming the protective film. However, this loses the meaning of adopting the PEP saving process. Therefore, the present invention is a technique for preventing exposure of a portion electrically connected to a scanning signal line or a gate electrode to a liquid crystal layer or an alignment layer in a multi-pixel display element even when using a PEP saving process. I will provide a. Another object of the present invention is to provide a liquid crystal display element and a liquid crystal display device using this technique.

【０００５】[0005]

【課題を解決するための手段】本発明による課題を解決
するための手段を述べる前に、従来の多重画素表示素子
において生ずるゲートの露出について詳述する。図１７
は、多重画素表示素子２２の一例を示す等価回路図であ
る。図１７において、表示信号線Ｄｍを挟んで隣接する
画素電極Ａ１００およびＢ１００について、第１のＴＦ
Ｔ Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴＭ３と
３つのＴＦＴが以下のように配置されている。まず、第
１のＴＦＴ Ｍ１は、そのソース電極が表示信号線Ｄｍ
に、またそのドレイン電極が画素電極Ａ１００に接続し
ている。また、第１のＴＦＴ Ｍ１のゲート電極は第２
のＴＦＴ Ｍ２のソース電極に接続している。ここで、
ＴＦＴは３端子のスイッチング素子であり、液晶表示装
置において、表示信号線Ｄｍに接続される側をソース電
極と、また画素電極に接続される側をドレイン電極と呼
ぶ例があるが、逆の例もある。つまり、ゲート電極を除
く２つの電極のいずれをソース電極と、またドレイン電
極と呼ぶかは一義的に定まっていない。そこで以下で
は、ゲート電極を除く２つの電極をともにソース／ドレ
イン電極と呼ぶことにする。Before describing the means for solving the problems according to the present invention, the exposure of the gate which occurs in the conventional multi-pixel display device will be described in detail. FIG. 17
FIG. 3 is an equivalent circuit diagram showing an example of the multi-pixel display element 22. In FIG. 17, regarding the pixel electrodes A100 and B100 which are adjacent to each other with the display signal line Dm interposed therebetween, the first TF
The three TFTs, T M1, the second TFT M2, and the third TFT M3, are arranged as follows. First, the source electrode of the first TFT M1 is the display signal line Dm.
And its drain electrode is connected to the pixel electrode A100. The gate electrode of the first TFT M1 is the second
Connected to the source electrode of the TFT M2. here,
The TFT is a three-terminal switching element, and in the liquid crystal display device, there is an example in which the side connected to the display signal line Dm is called the source electrode, and the side connected to the pixel electrode is called the drain electrode. There is also. That is, which of the two electrodes other than the gate electrode is called the source electrode and the drain electrode is not uniquely determined. Therefore, hereinafter, the two electrodes except the gate electrode will be referred to as source / drain electrodes.

【０００６】次に、第２のＴＦＴ Ｍ２は、一方のソー
ス／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極
に、また他方のソース／ドレイン電極が走査信号線Ｇｎ
＋２に接続されている。したがって、第１のＴＦＴ Ｍ
１のゲート電極は第２のＴＦＴ Ｍ２を介して走査信号
線Ｇｎ＋２に接続されることになる。また、第２のＴＦ
Ｔ Ｍ２のゲート電極は走査信号線Ｇｎ＋１に接続され
る。したがって、隣接する２本の走査信号線Ｇｎ＋１と
Ｇｎ＋２が同時に選択電位（以下、単に選択という）に
なっている期間にのみ、第１のＴＦＴ Ｍ１がＯＮにな
り表示信号線Ｄｍの電位が画素電極Ａ１００に供給され
る。第３のＴＦＴ Ｍ３は、一方のソース／ドレイン電
極が表示信号線Ｄｍに、また他方のソース／ドレイン電
極が画素電極Ｂ１００に接続されている。また、第３の
ＴＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１に接続
されている。したがって、走査信号線Ｇｎ＋１が選択に
なっているときに、第３のＴＦＴ Ｍ３がＯＮになり表
示信号線Ｄｍの電位が画素電極Ｂ１００に供給される。Next, in the second TFT M2, one source / drain electrode is the gate electrode of the first TFT M1, and the other source / drain electrode is the scanning signal line Gn.
It is connected to +2. Therefore, the first TFT M
The gate electrode of No. 1 is connected to the scanning signal line Gn + 2 via the second TFT M2. Also, the second TF
The gate electrode of T M2 is connected to the scanning signal line Gn + 1. Therefore, the first TFT M1 is turned on and the potential of the display signal line Dm is changed to the pixel electrode only while the two adjacent scanning signal lines Gn + 1 and Gn + 2 are simultaneously at the selection potential (hereinafter, simply referred to as selection). It is supplied to A100. One source / drain electrode of the third TFT M3 is connected to the display signal line Dm, and the other source / drain electrode thereof is connected to the pixel electrode B100. The gate electrode of the third TFT M3 is connected to the scanning signal line Gn + 1. Therefore, when the scanning signal line Gn + 1 is selected, the third TFT M3 is turned on and the potential of the display signal line Dm is supplied to the pixel electrode B100.

【０００７】図１８は図１７に示した多重画素表示素子
２２の画素電極Ｃ１００およびＤ１００近傍の回路構造
を模式的に示す平面図である。前述のように、多重画素
表示素子２２はＰＥＰにより製造されるが、図１８は、
同一のＰＥＰ工程で得られる層に同一のグラデーション
を施している。このグラデーションは、工程の順位をも
示しており、薄いグラデーションほど先行する工程であ
ることを示している。例えば、走査信号線Ｇｎ＋１，Ｇ
ｎ＋２は、表示信号線Ｄｍより先に形成されたことを意
味している。図１８において、第１のＴＦＴ Ｍ１は、
画素電極Ａ１００に接続されたソース／ドレイン電極５
１と、表示信号線Ｄｍに接続されたソース／ドレイン電
極６１と、ゲート電極７１とから構成されている。第２
のＴＦＴ Ｍ２は、接続端子８１を介して第１のＴＦＴ
Ｍ１のゲート電極７１と接続されているソース／ドレイ
ン電極５２と、走査信号線Ｇｎ＋２と接続されるソース
／ドレイン電極６２と、走査信号線Ｇｎ＋１の一部であ
るゲート電極７２とから構成される。走査信号線Ｇｎ＋
２には接続端子８２を介して分岐配線８３が接続され、
その分岐配線８３の一部がソース／ドレイン電極６２を
構成している。FIG. 18 is a plan view schematically showing a circuit structure in the vicinity of the pixel electrodes C100 and D100 of the multiple pixel display element 22 shown in FIG. As described above, the multi-pixel display element 22 is manufactured by PEP.
The same gradation is applied to the layers obtained in the same PEP process. This gradation also indicates the order of steps, and the lighter the gradation, the higher the preceding step. For example, the scanning signal lines Gn + 1, G
n + 2 means that it is formed before the display signal line Dm. In FIG. 18, the first TFT M1 is
Source / drain electrode 5 connected to the pixel electrode A100
1, a source / drain electrode 61 connected to the display signal line Dm, and a gate electrode 71. Second
TFT M2 is connected to the first TFT via the connection terminal 81.
The source / drain electrode 52 is connected to the gate electrode 71 of M1, the source / drain electrode 62 is connected to the scanning signal line Gn + 2, and the gate electrode 72 is a part of the scanning signal line Gn + 1. Scan signal line Gn +
2, a branch wiring 83 is connected via a connection terminal 82,
A part of the branch wiring 83 constitutes the source / drain electrode 62.

【０００８】図１９は、図１８のＺ−Ｚ部分の断面図で
ある。なお、図１９の縮尺は図１８と相違していること
を断っておく。図１９に示すように、ガラス基板９５上
に走査信号線Ｇｎ＋１、Ｇｎ＋２およびゲート電極７１
が形成されている。また、ガラス基板９５上には、走査
信号線Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２およびゲ
ート電極７１を被うゲート絶縁膜９４が形成されてお
り、ゲート絶縁膜９４上の第１のＴＦＴ Ｍ１および第
２のＴＦＴ Ｍ２の該当箇所には半導体層９３１および
９３２が形成されている。半導体層９３１上には、ソー
ス／ドレイン電極５１および６１が形成され、チャネル
保護膜９６とともに第１のＴＦＴ Ｍ１を構成してい
る。また、半導体層９３２上には、ソース／ドレイン電
極５２および６２が形成され、チャネル保護膜９６とと
もに第２のＴＦＴ Ｍ２を構成している。さらにこれら
膜上には保護膜９１が積層されている。FIG. 19 is a sectional view of the ZZ portion of FIG. It should be noted that the scale of FIG. 19 is different from that of FIG. As shown in FIG. 19, the scanning signal lines Gn + 1 and Gn + 2 and the gate electrode 71 are formed on the glass substrate 95.
Are formed. A gate insulating film 94 covering the scanning signal lines Gn + 1 (gate electrodes 72) and Gn + 2 and the gate electrode 71 is formed on the glass substrate 95, and the first TFT M1 and the first TFT M1 and the gate insulating film 94 on the gate insulating film 94 are formed. Semiconductor layers 931 and 932 are formed on the corresponding portions of the second TFT M2. The source / drain electrodes 51 and 61 are formed on the semiconductor layer 931 and constitute the first TFT M1 together with the channel protective film 96. In addition, the source / drain electrodes 52 and 62 are formed on the semiconductor layer 932, and constitute the second TFT M2 together with the channel protective film 96. Further, a protective film 91 is laminated on these films.

【０００９】ゲート電極７１上には、ゲート絶縁膜９４
および保護膜９１を貫通するコンタクト・ホール９７が
形成され、一方ソース／ドレイン電極５２上には保護膜
９１を貫通するコンタクト・ホール９８が形成されてい
る。このコンタクト・ホール９７および９８に接続端子
８１が入り込むことにより、ソース／ドレイン電極５２
とゲート電極７１とが電気的に接続される。また、走査
信号線Ｇｎ＋２上にはゲート絶縁膜９４および保護膜９
１を貫通するコンタクト・ホール１００が形成され、一
方ソース／ドレイン電極６２上には保護膜９１を貫通す
るコンタクト・ホール９９が形成されている。このコン
タクト・ホール９９および１００に接続端子８２が入り
込むことにより、ソース／ドレイン電極６２と走査信号
線Ｇｎ＋２とが電気的に接続される。A gate insulating film 94 is formed on the gate electrode 71.
Further, a contact hole 97 penetrating the protective film 91 is formed, while a contact hole 98 penetrating the protective film 91 is formed on the source / drain electrode 52. By inserting the connection terminal 81 into the contact holes 97 and 98, the source / drain electrode 52
And the gate electrode 71 are electrically connected. Further, the gate insulating film 94 and the protective film 9 are formed on the scanning signal line Gn + 2.
1, a contact hole 100 penetrating the protective film 91 is formed, while a contact hole 99 penetrating the protective film 91 is formed on the source / drain electrode 62. The source / drain electrodes 62 and the scanning signal line Gn + 2 are electrically connected by the connection terminals 82 entering the contact holes 99 and 100.

【００１０】ここで、接続端子８１および８２上には保
護膜９１が形成されていない。したがって、ゲート電極
７１および走査信号線Ｇｎ＋２は、各々、接続端子８１
および８２を介して外部に露出していることになる。図
１９には示していないが、通常、保護膜９１上には配向
膜が形成されており、さらに配向膜上には液晶層が存在
している。したがって、ゲート電極７１および走査信号
線Ｇｎ＋２は、配向膜に電気的に接触している。このよ
うな構造で、ゲート電極７１および走査信号線Ｇｎ＋２
に対して電位（ゲート電位）が供給されると、配向膜に
接続端子８１および８２が接触している領域では、配向
膜に対して際限なく電荷を供給してしまう。そのため、
この領域には液晶層中に存在する不純物イオンが集中す
ることにより、電圧降下や、電荷保持不良が発生して、
画質劣化を招くおそれがある。Here, the protective film 91 is not formed on the connection terminals 81 and 82. Therefore, the gate electrode 71 and the scanning signal line Gn + 2 are respectively connected to the connection terminal 81.
And is exposed to the outside through 82. Although not shown in FIG. 19, an alignment film is usually formed on the protective film 91, and a liquid crystal layer is present on the alignment film. Therefore, the gate electrode 71 and the scanning signal line Gn + 2 are in electrical contact with the alignment film. With such a structure, the gate electrode 71 and the scanning signal line Gn + 2
When a potential (gate potential) is supplied to the alignment film, electric charges are endlessly supplied to the alignment film in a region where the connection terminals 81 and 82 are in contact with the alignment film. for that reason,
Impurity ions existing in the liquid crystal layer concentrate in this region, which causes a voltage drop and charge retention failure.
Image quality may be deteriorated.

【００１１】図１７〜図１９に示した従来の多重画素表
示素子（以下、単に表示素子）２２は、省ＰＥＰプロセ
ス、具体的には５ＰＥＰで製造されたものである。図２
０は、５ＰＥＰにより表示素子２２を製造する工程を示
す図である。はじめに、ガラス基板上９５に走査信号線
Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２を形成するため
の金属膜を成膜する。金属膜を成膜後、ＰＥＰにより、
図２０（ａ）に示すようにゲート電極７１、走査信号線
Ｇｎ＋１（ゲート電極７２）、Ｇｎ＋２をパターニング
する。次に、ゲート電極７１、走査信号線Ｇｎ＋１（ゲ
ート電極７２）およびＧｎ＋２が形成されたガラス基板
９５上に、ゲート絶縁膜９４、半導体層９３を成膜す
る。さらに、半導体層９３上に、チャネル保護膜９６を
形成するための膜を成膜する。その後、ＰＥＰにより、
図２０（ｂ）に示すように半導体層９３上にチャネル保
護膜９６をパターニングする。The conventional multi-pixel display element (hereinafter, simply referred to as display element) 22 shown in FIGS. 17 to 19 is manufactured by a PEP saving process, specifically 5 PEP. Figure 2
0 is a diagram showing a process of manufacturing the display element 22 by 5PEP. First, a metal film for forming the scanning signal lines Gn + 1 (gate electrode 72) and Gn + 2 is formed on the glass substrate 95. After forming the metal film, by PEP,
As shown in FIG. 20A, the gate electrode 71, the scanning signal line Gn + 1 (gate electrode 72), and Gn + 2 are patterned. Next, the gate insulating film 94 and the semiconductor layer 93 are formed on the glass substrate 95 on which the gate electrode 71, the scanning signal lines Gn + 1 (gate electrode 72) and Gn + 2 are formed. Further, a film for forming the channel protective film 96 is formed over the semiconductor layer 93. After that, by PEP,
As shown in FIG. 20B, the channel protection film 96 is patterned on the semiconductor layer 93.

【００１２】その後、ソース／ドレイン電極５１，６
１，５２，６２および分岐配線８３を形成するための金
属膜を成膜する。この金属膜を成膜後、図２０（ｃ）に
示すように、ＰＥＰによりソース／ドレイン電極５１，
６１，５２，６２，分岐配線８３および半導体層９３
１，９３２をパターニングする。次いで、保護膜９１を
形成するための膜を成膜し、さらに図２０（ｄ）に示す
ように、ＰＥＰによって保護膜９１をパターニングす
る。このパターニングの時に、コンタクト・ホール９
７，９８，９９，１００が形成される。保護膜９１を形
成後、画素電極を形成するための例えば酸化インジウム
・スズ膜（Indium Tin Oxide，ＩＴＯ）をスパッタリン
グで成膜する。このＩＴＯ膜により接続端子８１，８２
も形成される。ＩＴＯ成膜後に、図２０（ｅ）に示すよ
う、ＰＥＰにより接続端子８１，８２をパターニングす
る。After that, the source / drain electrodes 51, 6
A metal film for forming 1, 52, 62 and the branch wiring 83 is formed. After forming this metal film, as shown in FIG. 20 (c), the source / drain electrodes 51,
61, 52, 62, branch wiring 83 and semiconductor layer 93
Pattern 1,932. Next, a film for forming the protective film 91 is formed, and as shown in FIG. 20D, the protective film 91 is patterned by PEP. At the time of this patterning, the contact hole 9
7,98,99,100 are formed. After forming the protective film 91, for example, an indium tin oxide (ITO) film for forming a pixel electrode is formed by sputtering. With this ITO film, the connection terminals 81, 82
Is also formed. After forming the ITO film, the connection terminals 81 and 82 are patterned by PEP as shown in FIG.

【００１３】表示素子２２において、ゲート電位の露出
が生ずる箇所は、第１のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ
２の接続部分、および分岐配線８３と走査信号線Ｇｎ＋
２との接続部分の２箇所である。もちろんこの２箇所と
いうのは、１つの画素電極に関してのものであるから、
表示素子２２全体について見れば、画素電極ごとに同様
のゲート電位の露出が存在することになる。ゲート電位
の露出についてさらに言及すると、第１のＴＦＴ Ｍ１
のゲート電極７１および第２のＴＦＴ Ｍ２のソース／
ドレイン電極５２が接続端子８１を介して接続されてい
る。また、分岐配線８３および走査信号線Ｇｎ＋２が接
続端子８２を介して接続されている。接続端子８１また
は８２による接続が必要なのは、ゲート電極７１とソー
ス／ドレイン電極５２、あるいは分岐配線８３と走査信
号線Ｇｎ＋２とが異なるＰＥＰ工程で形成され、その
後、コンタクトホールが形成されるためである。例え
ば、接続端子８１を保護膜９１よりも先行して形成すれ
ば、ゲート電位の露出を防止することができるが、図２
０で説明した５ＰＥＰの場合、保護膜９１より以前に接
続端子８１を形成する工程を挿入する余地がない。In the display element 22, the portions where the gate potential is exposed are located at the first TFT M1 and the second TFT M.
2, the branch wiring 83 and the scanning signal line Gn +
It is two places of the connection part with 2. Of course, these two locations are for one pixel electrode,
For the entire display element 22, there is similar exposure of the gate potential for each pixel electrode. Further referring to the exposure of the gate potential, the first TFT M1
Gate electrode 71 and the source of the second TFT M2 /
The drain electrode 52 is connected via the connection terminal 81. Further, the branch wiring 83 and the scanning signal line Gn + 2 are connected via the connection terminal 82. The connection by the connection terminal 81 or 82 is necessary because the gate electrode 71 and the source / drain electrode 52, or the branch wiring 83 and the scanning signal line Gn + 2 are formed by different PEP processes, and then the contact hole is formed. . For example, if the connection terminal 81 is formed prior to the protective film 91, the gate potential can be prevented from being exposed.
In the case of 5 PEP described in 0, there is no room for inserting the step of forming the connection terminal 81 before the protective film 91.

【００１４】ここで、表示素子２２を基にゲート電位の
露出を回避するための方策を検討してみる。まず、第１
のＴＦＴ Ｍ１と第２のＴＦＴ Ｍ２の接続部分について
は、第１のＴＦＴ Ｍ１のソース／ドレイン電極６１を
第２のＴＦＴ Ｍ２のソース／ドレイン電極５２および
６２を介して表示信号線Ｄｍに接続、つまり第１のＴＦ
Ｔ Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すると同時
に、第１のＴＦＴ Ｍ１のゲート電極７１を走査信号線
Ｇｎ＋２に直接に接続すればよい。ソース／ドレイン電
極６１，５２は同一のＰＥＰ工程で成形することができ
るから接続端子８１は不要となり、しかもこれらソース
／ドレイン電極６１，５２は５ＰＥＰによっても保護膜
９１の下層に位置するから、当該接続部分についてゲー
ト電位が露出することはない。Here, a method for avoiding the exposure of the gate potential based on the display element 22 will be examined. First, the first
For the connection portion between the TFT M1 and the second TFT M2, the source / drain electrode 61 of the first TFT M1 is connected to the display signal line Dm via the source / drain electrodes 52 and 62 of the second TFT M2. That is, the first TF
T M1 and the second TFT M2 may be connected in series, and at the same time, the gate electrode 71 of the first TFT M1 may be directly connected to the scanning signal line Gn + 2. Since the source / drain electrodes 61 and 52 can be formed in the same PEP process, the connection terminal 81 is unnecessary, and these source / drain electrodes 61 and 52 are located under the protective film 91 even with 5 PEP. The gate potential is not exposed at the connection part.

【００１５】次に、分岐配線８３と走査信号線Ｇｎ＋２
との接続部分については、まず、分岐配線８３を走査信
号線Ｇｎ＋２と同一の層で形成する必要がある。しか
し、そのとき分岐配線８３は走査信号線Ｇｎ＋１とも同
一の層になるため、これを第１のＴＦＴ Ｍ１のゲート
電極７１に接続するためには走査信号線Ｇｎ＋１と交差
する構造をとる必要があり、再びゲート電位の露出が生
じてしまう。このため、第１のＴＦＴ Ｍ１と第２のＴ
ＦＴ Ｍ２との接続部分のような措置を講ずることはで
きない。ところが、当該接続部分が存在していたとして
も、そこが表示領域外であれば、画質低下の問題が生ず
ることはない。前述のように、当該接続部分は、表示素
子２２において各画素電極に存在するが、これを表示素
子２２のｘ方向の最端部に集約すればよい。そして、こ
の集約した接続部分を表示領域外に位置させればよい。
図１７に示すように、表示素子２２は、走査信号線Ｇｎ
＋２から、複数の分岐配線Ｂ１，Ｂ２…が引出されてい
るが、この引出しを１本あるいは２本に留めれば、当該
接続部分を最端部（図１７では左端部あるいは右端部に
なる）に集約させることができる。例えば、図１７にお
いて、走査信号線Ｇｎ＋２から引出された１本の分岐配
線Ｂ１が、画素電極Ａ１００の第２のＴＦＴ Ｍ２、画
素電極Ａ１１０の第２のＴＦＴ Ｍ２…に接続される構
造とすればよい。Next, the branch wiring 83 and the scanning signal line Gn + 2
Regarding the connection portion with, the branch wiring 83 must first be formed in the same layer as the scanning signal line Gn + 2. However, at that time, since the branch wiring 83 is also in the same layer as the scanning signal line Gn + 1, it is necessary to take a structure intersecting with the scanning signal line Gn + 1 in order to connect this to the gate electrode 71 of the first TFT M1. , The gate potential is exposed again. Therefore, the first TFT M1 and the second TFT M1
It is not possible to take measures such as the connection with the FT M2. However, even if the connection portion exists, if it is outside the display area, the problem of image quality deterioration does not occur. As described above, the connection portion is present in each pixel electrode in the display element 22, but it may be concentrated at the end of the display element 22 in the x direction. Then, this aggregated connection portion may be located outside the display area.
As shown in FIG. 17, the display element 22 includes the scanning signal line Gn.
A plurality of branch wirings B1, B2 ... Are drawn out from +2. However, if the number of the drawn wires is one or two, the connection portion becomes the end portion (the left end portion or the right end portion in FIG. 17). Can be summarized in. For example, in FIG. 17, if one branch wiring B1 drawn from the scanning signal line Gn + 2 is connected to the second TFT M2 of the pixel electrode A100, the second TFT M2 of the pixel electrode A110, and the like. Good.

【００１６】さらに、分岐配線８３と走査信号線Ｇｎ＋
２との接続部分については、以下の解決手段もなし得
る。図１７に示すように、表示素子２２は、走査信号線
Ｇｎ＋１と走査信号線Ｇｎ＋２からの分岐配線Ｂ１とが
交差している。この交差が、あるために、ゲート電位の
露出が生じる。そこで、この交差が生じない配線の構造
を採用すれば、分岐配線８３と走査信号線Ｇｎ＋２との
接続部分についてもゲート電位の露出を防止することが
できる。この構造は、後述するように、第１のＴＦＴ
Ｍ１と第２のＴＦＴ Ｍ２とを直列に接続すること、さ
らに所定の走査信号線からの分岐配線を１本あるいは２
本にすること、を前提に実現することができる。Further, the branch wiring 83 and the scanning signal line Gn +
Regarding the connection portion with 2, the following solution means can also be taken. As shown in FIG. 17, in the display element 22, the scanning signal line Gn + 1 and the branch wiring B1 from the scanning signal line Gn + 2 intersect. The presence of this intersection results in the exposure of the gate potential. Therefore, by adopting a wiring structure in which this crossing does not occur, it is possible to prevent the gate potential from being exposed even in the connection portion between the branch wiring 83 and the scanning signal line Gn + 2. This structure is used for the first TFT as described later.
M1 and the second TFT M2 are connected in series, and one or two branch wirings from a predetermined scanning signal line are connected.
It can be realized on the assumption that it is a book.

【００１７】本発明は以上の知見に基づくものであっ
て、行方向および列方向に画素電極をマトリックス状に
配列した表示素子であって、表示信号を伝達する複数の
表示信号線と、共通する前記表示信号線を伝達される前
記表示信号が時分割で供給される第１の画素電極および
第２の画素電極と、前記共通する表示信号線と前記第１
の画素電極との間に設けられる第１のスイッチング素子
および第２のスイッチング素子と、前記共通する表示信
号線と前記第２の画素電極との間に設けられる第３のス
イッチング素子と、前記第１のスイッチング素子および
前記第３のスイッチング素子に走査信号を伝達する第１
の走査信号線と、前記第２のスイッチング素子に走査信
号を伝達するとともに、前記第１の走査信号線と並設さ
れる第２の走査信号線とを含む表示素子要素が列方向に
複数段配設され、前記第２の走査信号線は、異なる段の
前記表示素子要素における前記第１の走査信号線から分
岐されたものであることを特徴とする画像表示素子であ
る。The present invention is based on the above knowledge and is a display element in which pixel electrodes are arranged in a matrix in a row direction and a column direction, and is common to a plurality of display signal lines for transmitting a display signal. A first pixel electrode and a second pixel electrode to which the display signal transmitted through the display signal line is supplied in a time division manner, the common display signal line and the first pixel electrode.
A first switching element and a second switching element provided between the pixel electrode and the third switching element, a third switching element provided between the common display signal line and the second pixel electrode, and A first switching element and a first switching element for transmitting a scanning signal to the third switching element;
Display signal elements including a second scanning signal line and a second scanning signal line arranged in parallel with the first scanning signal line while transmitting the scanning signal to the second switching element. The image display device is characterized in that the second scanning signal line is provided and is branched from the first scanning signal line in the display device element of a different stage.

【００１８】本発明の画像表示素子において、前記第２
の走査信号線は、後段に位置する前記表示素子要素にお
ける前記第１の走査信号線から分岐されたものとし、か
つ前記表示素子要素における前記第１の走査信号線と前
記第１の画素電極および前記第２の画素電極との間に蓄
積容量を形成することができる。また本発明において、
前記第１のスイッチング素子および前記第２のスイッチ
ング素子は、前記第１の画素電極と前記表示信号線との
間で直列に接続することができる。この場合、前記画像
表示素子は、前記第２のスイッチング素子を保護する保
護膜層を有し、前記第２のスイッチング素子に接続され
る前記第２の走査信号線の一部が前記保護膜層上に形成
することができる。In the image display device of the present invention, the second
Scanning signal line is branched from the first scanning signal line in the display element element located at the subsequent stage, and the first scanning signal line and the first pixel electrode in the display element element A storage capacitor can be formed between the second pixel electrode and the second pixel electrode. In the present invention,
The first switching element and the second switching element can be connected in series between the first pixel electrode and the display signal line. In this case, the image display element has a protective film layer that protects the second switching element, and a part of the second scanning signal line connected to the second switching element is the protective film layer. Can be formed on.

【００１９】また本発明において、前記第２の走査信号
線は、前記第１の画素電極および前記第２の画素電極と
前記第１の走査信号線との間に配設されるとともに、前
記第１の走査信号線と画像表示領域外で交差させること
ができる。この場合、前記画像表示素子は、前記第２の
スイッチング素子を保護する保護膜層を有し、前記第２
のスイッチング素子に接続される前記第２の走査信号線
の一部が前記画像表示領域外で前記保護膜層上に形成さ
せることができる。本発明において、以上の要素を組み
合わせることができることはいうまでもない。Further, in the present invention, the second scanning signal line is provided between the first pixel electrode and the second pixel electrode and the first scanning signal line, and the second scanning signal line is provided. It is possible to cross one scanning signal line outside the image display area. In this case, the image display element has a protective film layer that protects the second switching element,
A part of the second scanning signal line connected to the switching element can be formed on the protective film layer outside the image display region. It goes without saying that the above elements can be combined in the present invention.

【００２０】本発明のより具体的な構成を備えた画像表
示装置は、行方向および列方向に画素電極をマトリック
ス状に配列した画像表示領域と、この画像表示領域の周
囲に位置する画像非表示領域とを備えた画像表示装置で
あって、表示信号を供給する表示信号供給回路と、走査
信号を供給する走査信号供給回路と、表示信号供給回路
から供給される前記表示信号を前記画素電極に向けて伝
達する互いに平行な複数の表示信号線と、走査信号供給
回路から供給される走査信号を画素電極に向けて伝達す
る互いに平行な複数の走査信号線と、ｎ（ｎは正の整
数）番目の走査信号線とｎ＋１番目の走査信号線との間
に配設され、かつ所定の表示信号線から表示信号の伝達
を受ける第１の画素電極および第２の画素電極と、所定
の表示信号線と第１の画素電極との間に直列に接続され
る第１のスイッチング素子および第２のスイッチング素
子と、所定の表示信号線と第２の画素電極との間に接続
される第３のスイッチング素子と、を備え、第１のスイ
ッチング素子および第３のスイッチング素子は、ｎ＋１
番目の走査信号線に伝達される走査信号によりオン・オ
フが制御され、第２のスイッチング素子は、ｎ＋１番目
の走査信号線よりも後段に位置するｎ＋２番目の走査信
号線から分岐された分岐走査信号線に伝達される前記走
査信号によりオン・オフが制御されることを特徴として
いる。An image display device having a more specific structure of the present invention is an image display area in which pixel electrodes are arranged in a matrix in the row direction and the column direction, and an image non-display area located around the image display area. An image display device including a region, wherein a display signal supply circuit that supplies a display signal, a scanning signal supply circuit that supplies a scanning signal, and the display signal supplied from the display signal supply circuit to the pixel electrode A plurality of mutually parallel display signal lines transmitting toward each other, a plurality of mutually parallel scanning signal lines transmitting the scanning signal supplied from the scanning signal supply circuit toward the pixel electrode, n (n is a positive integer) A first pixel electrode and a second pixel electrode which are arranged between the (n + 1) th scanning signal line and the (n + 1) th scanning signal line and which receive a display signal from a predetermined display signal line; Line and first A first switching element and a second switching element connected in series between the pixel electrode and a third switching element connected between a predetermined display signal line and the second pixel electrode. And the first switching element and the third switching element are n + 1
ON / OFF is controlled by the scanning signal transmitted to the nth scanning signal line, and the second switching element is a branched scan branched from the (n + 2) th scanning signal line located after the (n + 1) th scanning signal line. On / off is controlled by the scanning signal transmitted to the signal line.

【００２１】本発明の画像表示装置において、前記ｎ＋
２番目の走査信号線から前記画像非表示領域で分岐され
た前記分岐走査信号線は、前記画像非表示領域において
前記行方向に延びる第１部分と、前記第１部分に接続さ
れて前記列方向に延びる第２部分とを含み、前記画像非
表示領域で前記ｎ＋１番目の走査信号線と交差する構成
とすることができる。In the image display device of the present invention, the n +
The branched scanning signal line branched from the second scanning signal line in the image non-display area has a first portion extending in the row direction in the image non-display area and a column direction connected to the first portion. And a second portion extending in the direction of the (n + 1) th scanning signal line in the image non-display area.

【００２２】さらに本発明のより具体的な構成を備えた
画像表示装置として、行方向および列方向に画素電極を
マトリックス状に配列した画像表示領域と、この画像表
示領域の周囲に位置する画像非表示領域とを備えた画像
表示装置であって、表示信号を供給する表示信号供給回
路と、走査信号を供給する走査信号供給回路と、前記表
示信号供給回路から供給される前記表示信号を前記画素
電極に向けて伝達する互いに平行な複数の表示信号線
と、前記走査信号供給回路から供給される前記走査信号
を前記画素電極に向けて伝達する互いに平行な複数の走
査信号線と、ｎ（ｎは正の整数）番目の走査信号線とｎ
＋１番目の走査信号線との間に配設され、かつ所定の前
記表示信号線から前記表示信号の伝達を受ける第１の画
素電極および第２の画素電極と、前記所定の表示信号線
と前記第１の画素電極との間に直列に接続される第１の
スイッチング素子および第２のスイッチング素子と、前
記所定の表示信号線と前記第２の画素電極との間に接続
される第３のスイッチング素子と、を備え、前記第１の
スイッチング素子および第３のスイッチング素子は、前
記ｎ番目の走査信号線に伝達される前記走査信号により
オン・オフが制御され、前記第２のスイッチング素子
は、前記ｎ＋１番目の走査信号線から分岐された分岐走
査信号線に伝達される前記走査信号によりオン・オフが
制御されることを特徴とする画像表示装置を提供する。Further, as an image display device having a more specific structure of the present invention, an image display area in which pixel electrodes are arranged in a matrix in a row direction and a column direction, and an image non-display area located around the image display area is provided. An image display device comprising a display area, wherein a display signal supply circuit for supplying a display signal, a scanning signal supply circuit for supplying a scanning signal, and the display signal supplied from the display signal supply circuit to the pixel A plurality of mutually parallel display signal lines transmitting toward the electrodes, a plurality of mutually parallel scanning signal lines transmitting the scanning signals supplied from the scanning signal supply circuit toward the pixel electrodes, and n (n Is a positive integer) nth scanning signal line and n
A first pixel electrode and a second pixel electrode which are arranged between the + 1st scanning signal line and receive the display signal from the predetermined display signal line; the predetermined display signal line; A first switching element and a second switching element connected in series with the first pixel electrode, and a third switching element connected between the predetermined display signal line and the second pixel electrode. A switching element, the first switching element and the third switching element are on / off controlled by the scanning signal transmitted to the n-th scanning signal line, and the second switching element is , An ON / OFF is controlled by the scanning signal transmitted to a branched scanning signal line branched from the (n + 1) th scanning signal line.

【００２３】[0023]

【発明の実施の形態】（第１の実施の形態）以下、本発
明の画像表示装置を液晶表示装置に関する実施の形態に
基づき説明する。図１は本実施の形態に係る液晶表示装
置１の主要構成を示すブロック図である。本実施の形態
に係る液晶表示装置１は、１つの共通する表示信号線を
挟んで隣接する２つの画素が当該表示信号線を共有する
ことにより、表示信号線の本数を半減できるところに特
徴を有している。また、本実施の形態による液晶表示装
置１は、その表示領域内において、ゲート電位が露出し
ない構造となっているところにも特徴を有している。な
お、液晶表示装置１としては、表示素子２を構成するＴ
ＦＴアレイ基板、ＴＦＴアレイ基板と対向するカラーフ
ィルタ基板、バックライト・ユニット等の要素を備える
必要があるが、本発明の特徴部分ではないことからその
記載は省略する。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) An image display device of the present invention will be described below based on an embodiment relating to a liquid crystal display device. FIG. 1 is a block diagram showing the main configuration of a liquid crystal display device 1 according to this embodiment. The liquid crystal display device 1 according to the present embodiment is characterized in that the number of display signal lines can be halved by sharing the display signal line between two adjacent pixels sandwiching one common display signal line. Have Further, the liquid crystal display device 1 according to the present embodiment is also characterized in that the gate potential is not exposed in the display area. As the liquid crystal display device 1, the T constituting the display element 2 is used.
Elements such as an FT array substrate, a color filter substrate facing the TFT array substrate, and a backlight unit need to be provided, but the description thereof is omitted because it is not a characteristic part of the present invention.

【００２４】図１に示すように、液晶表示装置１は、表
示信号線３０を介して表示素子２内に配置される画素電
極に表示信号を供給、つまり電位を書き込むための駆動
回路であるＸドライバ３と、走査信号線４０を介してＴ
ＦＴ（薄膜トランジスタ）のＯＮ・ＯＦＦを制御する走
査信号を供給するための駆動回路であるＹドライバ４を
備えている。表示素子２には、画素がＭ×Ｎ（Ｍ，Ｎは
任意の正の整数）の数だけマトリックス状に配列してあ
る。Ｘドライバ３およびＹドライバ４は、図示しないタ
イミング・コントローラに接続されている。このタイミ
ング・コントローラは、例えばパーソナル・コンピュー
タ等のシステム側から、表示信号であるデジタル・ビデ
オ・データ、同期信号、クロック信号等を受けて、Ｘド
ライバ３およびＹドライバ４の駆動を制御する。As shown in FIG. 1, the liquid crystal display device 1 is a drive circuit for supplying a display signal to the pixel electrode arranged in the display element 2 through the display signal line 30, that is, a drive circuit for writing a potential X. T via the driver 3 and the scanning signal line 40
A Y driver 4 which is a drive circuit for supplying a scanning signal for controlling ON / OFF of an FT (thin film transistor) is provided. In the display element 2, pixels are arranged in a matrix in the number of M × N (M and N are arbitrary positive integers). The X driver 3 and the Y driver 4 are connected to a timing controller (not shown). The timing controller receives the digital video data, which is a display signal, a synchronizing signal, a clock signal, and the like from the system side such as a personal computer, and controls the driving of the X driver 3 and the Y driver 4.

【００２５】次に、図２に基づいて、表示素子２におけ
る回路構成を説明する。なお、図２は表示素子２の一部
についてのみ記載しており、実際の表示素子２には図２
に示す構造の回路が連続的に形成されている。また、画
素電極Ａ１１，Ｃ１１，Ａ１２…の左側に記してある点
線は表示素子２における画像表示領域と画像非表示領域
の境界を示しており、この点線より右側が画像表示領域
である。図２において、表示信号線Ｄｍを挟んで隣接す
る画素電極Ａ１１およびＢ１１について、第１のＴＦＴ
Ｍ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と
３つのＴＦＴが以下のように配置されている。まず、第
１のＴＦＴ Ｍ１は、そのソース／ドレイン電極が表示
信号線Ｄｍに、また他方のソース／ドレイン電極が第２
のＴＦＴ Ｍ２のソース／ドレイン電極に接続されてい
る。また、第１のＴＦＴ Ｍ１のゲート電極は走査信号
線Ｇｎ＋１（第１の走査信号線）の一部が構成してい
る。Next, the circuit configuration of the display element 2 will be described with reference to FIG. Note that FIG. 2 shows only a part of the display element 2, and the actual display element 2 is shown in FIG.
A circuit having the structure shown in is formed continuously. A dotted line on the left side of the pixel electrodes A11, C11, A12 ... Shows a boundary between the image display area and the image non-display area in the display element 2, and the right side of the dotted line is the image display area. In FIG. 2, regarding the pixel electrodes A11 and B11 that are adjacent to each other with the display signal line Dm interposed therebetween, the first TFT
The three TFTs M1, the second TFT M2, and the third TFT M3 are arranged as follows. First, in the first TFT M1, its source / drain electrode is the display signal line Dm, and the other source / drain electrode is the second
Connected to the source / drain electrodes of the TFT M2. The gate electrode of the first TFT M1 constitutes a part of the scanning signal line Gn + 1 (first scanning signal line).

【００２６】次に、第２のＴＦＴ Ｍ２は、一方のソー
ス／ドレイン電極が第１のＴＦＴ Ｍ１のソース／ドレ
イン電極に、他方のソース／ドレイン電極が画素電極Ａ
１１に接続されている。また、第２のＴＦＴ Ｍ２のゲ
ート電極は、走査信号線Ｇｎ＋２（第３の走査信号線）
から分岐された走査信号線Ｇｎ＋２’（第２の走査信号
線）の一部が構成している。第１のＴＦＴ Ｍ１と第２
のＴＦＴ Ｍ２とが以上のような接続関係を有している
から、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋２が
同時に選択電位になっている期間にのみ、第１のＴＦＴ
Ｍ１および第２のＴＦＴ Ｍ２がＯＮになり表示信号線
Ｄｍの電位が画素電極Ａ１１に供給される。第３のＴＦ
Ｔ Ｍ３は、一方のソース／ドレイン電極が表示信号線
Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ１１
に接続されている。また、第３のＴＦＴ Ｍ３のゲート
電極は走査信号線Ｇｎ＋１の一部が構成している。した
がって、走査信号線Ｇｎ＋１が選択電位になっている期
間に、第３のＴＦＴ Ｍ３がＯＮになり表示信号線Ｄｍ
の電位が画素電極Ｂ１１に供給される。Next, in the second TFT M2, one source / drain electrode is the source / drain electrode of the first TFT M1, and the other source / drain electrode is the pixel electrode A.
11 is connected. The gate electrode of the second TFT M2 is the scanning signal line Gn + 2 (third scanning signal line).
A part of the scanning signal line Gn + 2 ′ (second scanning signal line) branched from is constituted. The first TFT M1 and the second
Since the TFT M2 of the first TFT has the above-described connection relation, the first TFT can be formed only during a period in which two adjacent scanning signal lines Gn + 1 and Gn + 2 are simultaneously at the selection potential.
M1 and the second TFT M2 are turned on, and the potential of the display signal line Dm is supplied to the pixel electrode A11. Third TF
In T M3, one source / drain electrode is the display signal line Dm, and the other source / drain electrode is the pixel electrode B11.
It is connected to the. The gate electrode of the third TFT M3 constitutes a part of the scanning signal line Gn + 1. Therefore, while the scanning signal line Gn + 1 is at the selection potential, the third TFT M3 is turned on and the display signal line Dm is turned on.
Is supplied to the pixel electrode B11.

【００２７】以上の回路構成を有している表示素子２に
おいて、画素電極Ａ１１および画素電極Ｂ１１は、共通
する単一の表示信号線Ｄｍから表示信号が供給される。
つまり、表示信号線Ｄｍは、画素電極Ａ１１および画素
電極Ｂ１１に対して共通の表示信号線Ｄｍということが
できる。したがって、画素がＭ×Ｎのマトリックス状に
配列されているのに対して、表示信号線ＤｍはＭ／２本
となる。画素電極Ａ１１には第１のＴＦＴ Ｍ１および
第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ
１は表示信号線Ｄｍに接続されるとともに、第２のＴＦ
Ｔ Ｍ２に接続される。第１のＴＦＴ Ｍ１のゲート電極
は走査信号線Ｇｎ＋１に接続されている。また第２のＴ
ＦＴ Ｍ２のゲート電極は走査信号線Ｇｎ＋１の後段の
走査信号線Ｇｎ＋２から分岐された走査信号線Ｇｎ＋
２’に接続されている。In the display element 2 having the above circuit configuration, the pixel electrode A11 and the pixel electrode B11 are supplied with a display signal from a common single display signal line Dm.
That is, the display signal line Dm can be regarded as the display signal line Dm common to the pixel electrodes A11 and B11. Therefore, while the pixels are arranged in a matrix of M × N, the number of display signal lines Dm is M / 2. The first TFT M1 and the second TFT M2 are connected to the pixel electrode A11.
1 is connected to the display signal line Dm and the second TF
Connected to T M2. The gate electrode of the first TFT M1 is connected to the scanning signal line Gn + 1. Also the second T
The gate electrode of the FT M2 is a scanning signal line Gn + branched from the scanning signal line Gn + 1 in the subsequent stage of the scanning signal line Gn + 1.
It is connected to 2 '.

【００２８】ここで、走査信号線Ｇｎ＋２とＧｎ＋２’
は、画像表示領域内において、互いに平行に配設されて
いる。走査信号線Ｇｎ＋２とＧｎ＋２’とは、Ｙドライ
バ４からは単一の配線として引き出されているが、画像
非表示領域内において分岐されている。したがって、走
査信号線Ｇｎ＋２とＧｎ＋２’とは、元々は単一の配線
であるが、異なる行に対する画素電極を対象として走査
信号を伝達する。同様のことが、走査信号線Ｇｎ＋１と
Ｇｎ＋１’、Ｇｎ＋３とＧｎ＋３’にも当てはまる。つ
まり、表示素子２の複数の走査信号線は、一対の走査信
号線Ｇｎ＋１とＧｎ＋１’等の集合により構成されてい
る。また、Ｇｎ＋１とＧｎ＋２’とは、画素電極Ａ１１
よりもその走査方向の後段側に配設されている。そし
て、走査信号線Ｇｎ＋２‘は走査信号線Ｇｎ＋１よりも
画素電極Ａ１１側に配設され、また、画素電極Ａ１１の
前段側の走査信号線Ｇｎと画素電極Ａ１１との間には蓄
積容量Ｃｓを形成している。Here, the scanning signal lines Gn + 2 and Gn + 2 '.
Are arranged in parallel with each other in the image display area. The scanning signal lines Gn + 2 and Gn + 2 ′ are drawn out from the Y driver 4 as a single wiring, but are branched in the image non-display area. Therefore, the scanning signal lines Gn + 2 and Gn + 2 ′ are originally single wirings, but transmit scanning signals to pixel electrodes for different rows. The same applies to the scanning signal lines Gn + 1 and Gn + 1 ′ and Gn + 3 and Gn + 3 ′. That is, the plurality of scanning signal lines of the display element 2 are configured by a set of a pair of scanning signal lines Gn + 1 and Gn + 1 ′. Further, Gn + 1 and Gn + 2 ′ are the pixel electrodes A11.
Is arranged on the subsequent stage side in the scanning direction. The scanning signal line Gn + 2 ′ is arranged closer to the pixel electrode A11 side than the scanning signal line Gn + 1, and the storage capacitor Cs is formed between the scanning signal line Gn on the upstream side of the pixel electrode A11 and the pixel electrode A11. is doing.

【００２９】図３は本実施の形態による表示素子２の回
路構造を模式的に示す部分平面図である。図３に示すよ
うに、画素電極Ａ１１（１０）に関して、走査信号線Ｇ
ｎ＋１上に第１のＴＦＴ Ｍ１が、また走査信号線Ｇｎ
＋２’上に第２のＴＦＴ Ｍ２が配置されている。ま
た、画素電極Ｂ１１（１０）に関して、走査信号線Ｇｎ
＋１上に第３のＴＦＴ Ｍ３が配置されている。つま
り、第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３は、
走査信号線Ｇｎ＋１の一部をゲート電極とし、第２のＴ
ＦＴ Ｍ２は走査信号線Ｇｎ＋２’の一部をゲート電極
としている。なお、図３には図４で示す保護膜等の記載
は省略している。図４は図３のＸ−Ｘ部分の断面を示す
図である。図４に示すように、ガラス基板１５上に走査
信号線Ｇｎ＋１、Ｇｎ＋２’が形成されている。また、
ガラス基板１５上には、走査信号線Ｇｎ＋１、Ｇｎ＋
２’を被うゲート絶縁膜１４が形成されており、ゲート
絶縁膜１４上の所定領域には半導体層１３が形成されて
いる。半導体層１３上にはチャネル保護膜１６を除く部
分にソース／ドレイン層１２が形成され、さらにソース
／ドレイン層１２上には保護膜１１が形成されている。
以上のような積層構造によって、第１のＴＦＴ Ｍ１お
よび第２のＴＦＴ Ｍ２が構成されている。第２のＴＦ
Ｔ Ｍ２側の保護膜１１にはコンタクト・ホール１７が
設けられており、このコンタクト・ホール１７を介し
て、画素電極１０と第２のＴＦＴ Ｍ２を構成するソー
ス／ドレイン層１２が電気的に接続されている。FIG. 3 is a partial plan view schematically showing the circuit structure of the display element 2 according to this embodiment. As shown in FIG. 3, with respect to the pixel electrode A11 (10), the scanning signal line G
The first TFT M1 is provided on n + 1 and the scanning signal line Gn
The second TFT M2 is arranged on +2 '. Further, regarding the pixel electrode B11 (10), the scanning signal line Gn
A third TFT M3 is arranged on +1. That is, the first TFT M1 and the third TFT M3 are
A part of the scanning signal line Gn + 1 is used as a gate electrode, and the second T
The FT M2 uses a part of the scanning signal line Gn + 2 ′ as a gate electrode. Note that the illustration of the protective film and the like shown in FIG. 4 is omitted in FIG. FIG. 4 is a view showing a cross section of the XX portion of FIG. As shown in FIG. 4, scanning signal lines Gn + 1 and Gn + 2 ′ are formed on the glass substrate 15. Also,
The scanning signal lines Gn + 1 and Gn + are formed on the glass substrate 15.
A gate insulating film 14 covering 2'is formed, and a semiconductor layer 13 is formed in a predetermined region on the gate insulating film 14. The source / drain layer 12 is formed on the semiconductor layer 13 except the channel protective film 16, and the protective film 11 is further formed on the source / drain layer 12.
The first TFT M1 and the second TFT M2 are configured by the above laminated structure. Second TF
A contact hole 17 is provided in the protective film 11 on the side of T M2, and the pixel electrode 10 and the source / drain layer 12 forming the second TFT M2 are electrically connected through the contact hole 17. Has been done.

【００３０】図５は、表示素子２の図４に対応する部分
についての製造工程を説明する図である。はじめに、ガ
ラス基板上１５に走査信号線Ｇｎ＋１、Ｇｎ＋２’を形
成するための金属膜を例えばスパッタリングにより成膜
する。この金属膜を構成する材料として、Ｔａ、Ｍｏ−
Ｔａ合金、Ｍｏ−Ｗ合金、Ａｌ等を用いることができ
る。金属膜を成膜後、写真触刻工程（Photo Engraving
Process、以下ＰＥＰ ）により、図５（ａ）に示すよう
に走査信号線Ｇｎ＋１、Ｇｎ＋２’をパターニングす
る。次に、走査信号線Ｇｎ＋１、Ｇｎ＋２'が形成され
たガラス基板１５上に、ゲート絶縁膜１４を形成するた
めの例えばＳｉＯ2膜、Ｓｉ3Ｎ4膜、半導体層１３を形
成するための例えばａ−Ｓｉ（アモルファス・シリコ
ン）膜を成膜する。さらに、ａ−Ｓｉ膜上に、チャネル
保護膜１６を形成するための例えばＳｉＯ2膜を成膜す
る。これら３つの膜を例えばＣＶＤ（Chemical Vapor D
eposition）で形成した後に、ＰＥＰにより、図５
（ｂ）に示すようにゲート絶縁膜１４、半導体層１３上
にチャネル保護膜１６をパターニングする。FIG. 5 is a drawing for explaining the manufacturing process for the portion of the display element 2 corresponding to FIG. First, a metal film for forming the scanning signal lines Gn + 1 and Gn + 2 ′ is formed on the glass substrate 15 by sputtering, for example. As a material for forming the metal film, Ta, Mo-
Ta alloy, Mo-W alloy, Al, etc. can be used. After forming the metal film, the photo engraving process (Photo Engraving
The scanning signal lines Gn + 1 and Gn + 2 ′ are patterned by Process (hereinafter, PEP) as shown in FIG. Next, on the glass substrate 15 on which the scanning signal lines Gn + 1 and Gn + 2 ′ are formed, for example, a SiO 2 film for forming the gate insulating film 14, a Si 3 N 4 film, and for example a for forming the semiconductor layer 13 are formed. -Si (amorphous silicon) film is formed. Further, for example, a SiO 2 film for forming the channel protection film 16 is formed on the a-Si film. These three films are formed, for example, by CVD (Chemical Vapor D
eP) and then PEP, as shown in FIG.
As shown in (b), the channel protection film 16 is patterned on the gate insulating film 14 and the semiconductor layer 13.

【００３１】その後、ソース／ドレイン層１２を形成す
るための金属膜を例えばスパッタリングによって成膜す
る。この金属膜を構成する材料として、Ａｌ、Ｔｉ、Ｍ
ｏ等を用いることができる。金属膜を成膜後、図５
（ｃ）に示すように、ＰＥＰによりソース／ドレイン層
１２および半導体層１３をパターニングする。次いで、
保護膜１１を形成するための例えばＳｉ3Ｎ4膜をＣＶＤ
で製膜し、さらに図５（ｄ）に示すように、ＰＥＰによ
って保護膜１１をパターニングする。このパターニング
の時に、コンタクト・ホール１７が形成される。保護膜
１１を形成後、画素電極１０を形成するための例えば酸
化インジウム・スズ膜（Indium Tin Oxide，ＩＴＯ）を
スパッタリングで成膜する。ＩＴＯ成膜後に、図５
（ｅ）に示すよう、ＰＥＰにより画素電極１０をパター
ニングする。以上図４および図５で示した通り、本実施
の形態による表示素子２は、５ＰＥＰプロセスによって
も、その表示領域内において、ゲート電位が露出しな
い。なお、第３のＴＦＴ Ｍ３の部分についてゲート電
位が露出しないことは、説明を要しないであろう。After that, a metal film for forming the source / drain layers 12 is formed by, for example, sputtering. As a material for forming the metal film, Al, Ti, M
o or the like can be used. After forming the metal film, FIG.
As shown in (c), the source / drain layer 12 and the semiconductor layer 13 are patterned by PEP. Then
CVD of, for example, a Si 3 N 4 film for forming the protective film 11
Then, as shown in FIG. 5D, the protective film 11 is patterned by PEP. At the time of this patterning, the contact hole 17 is formed. After forming the protective film 11, for example, an indium tin oxide (Indium Tin Oxide, ITO) film for forming the pixel electrode 10 is formed by sputtering. After forming the ITO film, FIG.
As shown in (e), the pixel electrode 10 is patterned by PEP. As shown in FIGS. 4 and 5, the display element 2 according to the present embodiment does not expose the gate potential in the display region even by the 5PEP process. It is unnecessary to explain that the gate potential is not exposed in the third TFT M3 portion.

【００３２】次に、表示素子２の表示領域外の部分の構
造について図６および図７に基づいて説明する。図６
は、図２の点線で囲まれた領域の構造を模式的に示す平
面図である。図６に示すように、同一の走査信号を供給
する２つの走査信号線Ｇｎ＋２、Ｇｎ＋２’は、画素電
極Ｃ１１，Ｄ１１，Ｃ２１，Ｄ２１…を挟んで配置され
ることになる。２つの走査信号線Ｇｎ＋２およびＧｎ＋
２’は、接続配線１８および接続端子１９を介して電気
的に接続されている。この接続配線１８は、図４および
図５で示したソース／ドレイン層１２と同工程で形成さ
れる。また、接続端子１９は、画素電極１０と同工程で
形成されるから、ＩＴＯで構成される。このことは、図
６のＹ−Ｙ断面を示す図７を参照することにより理解が
容易となる。Next, the structure of the portion of the display element 2 outside the display area will be described with reference to FIGS. 6 and 7. Figure 6
FIG. 3 is a plan view schematically showing the structure of a region surrounded by a dotted line in FIG. As shown in FIG. 6, the two scanning signal lines Gn + 2 and Gn + 2 ′ that supply the same scanning signal are arranged so as to sandwich the pixel electrodes C11, D11, C21, D21. Two scanning signal lines Gn + 2 and Gn +
2'is electrically connected via the connection wiring 18 and the connection terminal 19. The connection wiring 18 is formed in the same process as the source / drain layer 12 shown in FIGS. Further, the connection terminal 19 is formed of ITO in the same step as the pixel electrode 10 and is therefore made of ITO. This can be easily understood with reference to FIG. 7 showing the YY cross section of FIG.

【００３３】図７に示すように、走査信号線Ｇｎ＋１、
Ｇｎ＋２およびＧｎ＋２’が形成されたガラス基板１５
（図示せず）上には、ゲート絶縁膜１４が形成されてい
る。そして、ゲート絶縁膜１４が形成された所定の領域
（図中、中央部分）には、半導体層１３が、さらに接続
配線１８として機能するソース／ドレイン層１２が形成
されている。ソース／ドレイン層１２上およびゲート絶
縁膜１４上には保護膜１１が形成されている。ソース／
ドレイン層１２上の保護膜１１にはコンタクト・ホール
１７が形成されている。また、走査信号線Ｇｎ＋２上の
ゲート絶縁膜１４および保護膜１１にもコンタクト・ホ
ール１７が形成されている。このコンタクト・ホール１
７に入り込んだ接続端子１９を介してゲート絶縁膜１４
とソース／ドレイン層１２とが電気的に接続されてい
る。ＩＴＯで構成されているこの接続端子１９上には、
保護膜１１が形成されていない。したがって、走査信号
線Ｇｎ＋２およびＧｎ＋２’は接続端子１９を介して外
部に露出していることになる。As shown in FIG. 7, the scanning signal lines Gn + 1,
Glass substrate 15 on which Gn + 2 and Gn + 2 ′ are formed
A gate insulating film 14 is formed on (not shown). Then, the semiconductor layer 13 and the source / drain layer 12 functioning as the connection wiring 18 are further formed in a predetermined region (center portion in the drawing) where the gate insulating film 14 is formed. A protective film 11 is formed on the source / drain layer 12 and the gate insulating film 14. Source/
A contact hole 17 is formed in the protective film 11 on the drain layer 12. Contact holes 17 are also formed in the gate insulating film 14 and the protective film 11 on the scanning signal line Gn + 2. This contact hole 1
7 through the connection terminal 19 that has entered the gate insulating film 14
And the source / drain layer 12 are electrically connected. On this connection terminal 19 made of ITO,
The protective film 11 is not formed. Therefore, the scanning signal lines Gn + 2 and Gn + 2 ′ are exposed to the outside through the connection terminal 19.

【００３４】以上説明したように、第１の実施の形態に
よる表示素子２は、表示領域外において走査信号線Ｇｎ
＋２およびＧｎ＋２’が外部に露出するものの、表示領
域内でゲート電位が露出しない構造となっている。した
がって、液晶中に存在する不純物イオンが集中すること
による画像品質の劣化を防止することができる。As described above, the display element 2 according to the first embodiment has the scanning signal line Gn outside the display area.
Although +2 and Gn + 2 ′ are exposed to the outside, the gate potential is not exposed in the display region. Therefore, it is possible to prevent the deterioration of the image quality due to the concentration of impurity ions existing in the liquid crystal.

【００３５】次に、図８〜図１１の等価回路図を参照し
つつ、走査信号線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択に
よる画素電極Ａ１１〜画素電極Ｄ１１の動作について説
明する。図８に示すように走査信号線Ｇｎ＋１と走査信
号線Ｇｎ＋２の両方が選択されてから走査信号線Ｇｎ＋
２が非選択電位（以下、単に非選択という）になるまで
の期間には、第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３が
ＯＮされる。図８に示すように画素電極Ａ１１、画素電
極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄｍから
画素電極Ａ１１に与えるべき電位Ｖａ１が書き込まれ
る。ここで画素電極Ａ１１の電位Ｖａ１が決まる。な
お、図８において走査信号線Ｇｎ＋１、Ｇｎ＋２および
Ｇｎ＋２’が選択されていることを、当該線図を太線で
示している。また、電位が書き込まれている画素電極に
はハッチングを施している。Next, with reference to the equivalent circuit diagrams of FIGS. 8 to 11, the operation of the pixel electrodes A11 to D11 by selecting and deselecting the scanning signal lines Gn + 1 to Gn + 3 will be described. As shown in FIG. 8, after the scanning signal line Gn + 1 and the scanning signal line Gn + 2 are both selected, the scanning signal line Gn + is selected.
The first TFT M <b> 1 to the third TFT M <b> 3 are turned on during the period until 2 becomes the non-selection potential (hereinafter, simply referred to as non-selection). As shown in FIG. 8, the potential Va1 to be applied to the pixel electrode A11 from the display signal line Dm is written in the pixel electrode A11, the pixel electrode B11, and the pixel electrode D11. Here, the potential Va1 of the pixel electrode A11 is determined. In FIG. 8, the thick line indicates that the scanning signal lines Gn + 1, Gn + 2 and Gn + 2 ′ are selected. Further, the pixel electrodes to which the potential is written are hatched.

【００３６】走査信号線Ｇｎ＋２が非選択になった後
に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１
１に与えるべき電位Ｖｂ１に変わる。走査信号線Ｇｎ＋
２が非選択になった後の期間も引き続き走査信号線Ｇｎ
＋１を選択にしておくことで、図９に示すように画素電
極Ｂ１１には電位Ｖｂ１が書き込まれ、画素電極Ｂ１１
の電位が決まる。このように、表示信号線Ｄｍの電位が
時分割で画素電極Ａ１１および画素電極Ｂ１１に供給さ
れる。After the scanning signal line Gn + 2 is deselected, the potential supplied from the display signal line Dm is the pixel electrode B1.
It changes to the potential Vb1 to be given to 1. Scan signal line Gn +
The scanning signal line Gn continues in the period after 2 is deselected.
By keeping +1 selected, the potential Vb1 is written in the pixel electrode B11 as shown in FIG.
The potential of is determined. Thus, the potential of the display signal line Dm is supplied to the pixel electrode A11 and the pixel electrode B11 in a time division manner.

【００３７】次に走査信号線Ｇｎ＋１が非選択になった
後に、表示信号線Ｄｍの電位は画素電極Ｃ１１に与える
べき電位Ｖｃ１に変わる。走査信号線Ｇｎ＋１が非選択
になった後の期間に、走査信号線Ｇｎ＋２が再び選択に
なるとともに走査信号線Ｇｎ＋３が選択になると、図１
０に示すように画素電極Ｃ１１、画素電極Ｄ１１および
画素電極Ｂ２１に電位Ｖｃ１が書き込まれる。ここで画
素電極Ｃ１１の電位Ｖｃ１が決まる。走査信号線Ｇｎ＋
３が非選択になった後に、表示信号線Ｄｍから供給され
る電位は画素電極Ｄ１１に与えるべき電位Ｖｄ１に変わ
る。走査信号線Ｇｎ＋３が非選択になった後の期間も引
き続き走査信号線Ｇｎ＋２を選択にしておくことで、図
１１に示すように画素電極Ｄ１１には電位Ｖｄ１が書き
込まれ、画素電極Ｄ１１の電位が決まる。Next, after the scanning signal line Gn + 1 is deselected, the potential of the display signal line Dm changes to the potential Vc1 to be given to the pixel electrode C11. When the scanning signal line Gn + 2 is selected again and the scanning signal line Gn + 3 is selected during the period after the scanning signal line Gn + 1 is deselected, the scanning signal line Gn + 3 is selected as shown in FIG.
As indicated by 0, the potential Vc1 is written in the pixel electrode C11, the pixel electrode D11, and the pixel electrode B21. Here, the potential Vc1 of the pixel electrode C11 is determined. Scan signal line Gn +
After 3 is deselected, the potential supplied from the display signal line Dm changes to the potential Vd1 to be applied to the pixel electrode D11. By continuing to select the scanning signal line Gn + 2 during the period after the scanning signal line Gn + 3 is deselected, the potential Vd1 is written in the pixel electrode D11 as shown in FIG. 11, and the potential of the pixel electrode D11 is changed. Decided.

【００３８】以上の説明では、走査信号線Ｇｎ＋１〜Ｇ
ｎ＋３による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ
１１の動作を対象としたが、他の画素電極についても同
様であることは当業者であれば容易に理解されよう。表
示素子２は、画素電極Ａ１１，Ｂ１１，Ａ１２，Ｂ１２
…の間、つまりＸ方向には画素電極間に表示信号線Ｄ
ｍ，Ｄｍ＋１…のみしか配設されていない。一方で、Ｙ
方向には分岐された分の走査信号線およびＴＦＴが配設
されている。通常、画素電極Ａ１１…は、縦長の形状を
有している。したがって、表示素子２のようにＸ方向に
表示信号線Ｄｍ，Ｄｍ＋１…のみしか配設しない構造と
すれば、画素電極Ａ１１…の長辺方向を開口率の向上の
ために有効に使用することができる。In the above description, the scanning signal lines Gn + 1 to Gn
Pixel electrodes A11, B11, C11 and D by n + 3
Although the operation of No. 11 is targeted, it will be easily understood by those skilled in the art that the same applies to other pixel electrodes. The display element 2 includes pixel electrodes A11, B11, A12, B12.
Between the pixel electrodes in the X direction, that is, between the pixel electrodes.
Only m, Dm + 1 ... Are provided. On the other hand, Y
In the direction, scanning signal lines and TFTs corresponding to the branched portions are arranged. Usually, the pixel electrodes A11 ... Have a vertically long shape. Therefore, if only the display signal lines Dm, Dm + 1 ... Are arranged in the X direction like the display element 2, the long side direction of the pixel electrodes A11 ... Can be effectively used for improving the aperture ratio. it can.

【００３９】（第２の実施の形態）以下、本発明による
第２の実施の形態について説明する。この第２の実施の
形態は、表示領域内および表示領域外ともにゲート電位
の露出がない表示素子構造を有している点で、第１の実
施の形態をさらに進歩させている。なお、第２の実施の
形態による液晶表示装置１の基本構成は第１の実施の形
態と同様であるので、表示素子２１についてその相違を
中心にして説明する。(Second Embodiment) The second embodiment according to the present invention will be described below. The second embodiment is a further advance of the first embodiment in that it has a display element structure in which the gate potential is not exposed both inside and outside the display region. Since the basic configuration of the liquid crystal display device 1 according to the second embodiment is the same as that of the first embodiment, the display element 21 will be described focusing on the difference.

【００４０】図１２は、第２の実施の形態による表示素
子２１の等価回路図である。図１２において、表示信号
線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１に
ついて、第１のＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２お
よび第３のＴＦＴＭ１３の３つのＴＦＴが以下のように
配置されている。まず、第１のＴＦＴ Ｍ１１は、一方
のソース／ドレイン電極が表示信号線Ｄｍに、他方のソ
ース／ドレイン電極が第２のＴＦＴ Ｍ１２のソース／
ドレイン電極に接続されている。また、第１のＴＦＴ
Ｍ１１のゲート電極は走査信号線Ｇｎの一部が構成して
いる。次に、第２のＴＦＴ Ｍ１２は、一方のソース／
ドレイン電極が第１のＴＦＴＭ１１のソース／ドレイン
電極に、他方のソース／ドレイン電極が画素電極Ａ１１
に接続されている。また、第２のＴＦＴ Ｍ１２のゲー
ト電極は、走査信号線Ｇｎ＋１’の一部が構成してい
る。走査信号線Ｇｎ＋１’は、走査信号線Ｇｎ＋１から
分岐されたものである。第１のＴＦＴ Ｍ１１と第２の
ＴＦＴ Ｍ１２とが以上のような接続関係を有している
から、隣接する２本の走査信号線ＧｎとＧｎ＋１’が同
時に選択電位になっている期間にのみ、第１のＴＦＴ
Ｍ１１および第２のＴＦＴ Ｍ１２がＯＮになり表示信
号線Ｄｍの電位が画素電極Ａ１１に供給される。第３の
ＴＦＴ Ｍ１３は、一方のソース／ドレイン電極が表示
信号線Ｄｍに、他方のソース／ドレイン電極が画素電極
Ｂ１１に接続されている。また、第３のＴＦＴ Ｍ１３
のゲート電極は走査信号線Ｇｎの一部が構成している。
したがって、走査信号線Ｇｎが選択電位になっている期
間に、第３のＴＦＴ Ｍ１３がＯＮになり表示信号線Ｄ
ｍの電位が画素電極Ｂ１１に供給される。FIG. 12 is an equivalent circuit diagram of the display device 21 according to the second embodiment. In FIG. 12, with respect to the pixel electrodes A11 and B11 which are adjacent to each other with the display signal line Dm interposed therebetween, three TFTs of a first TFT M11, a second TFT M12 and a third TFT M13 are arranged as follows. First, in the first TFT M11, one source / drain electrode is the display signal line Dm, and the other source / drain electrode is the source / drain of the second TFT M12.
It is connected to the drain electrode. Also, the first TFT
A part of the scanning signal line Gn constitutes the gate electrode of M11. Next, the second TFT M12 has one source /
The drain electrode is the source / drain electrode of the first TFT M11, and the other source / drain electrode is the pixel electrode A11.
It is connected to the. The gate electrode of the second TFT M12 is part of the scanning signal line Gn + 1 ′. The scanning signal line Gn + 1 'is branched from the scanning signal line Gn + 1. Since the first TFT M11 and the second TFT M12 have the connection relationship as described above, only during the period when two adjacent scanning signal lines Gn and Gn + 1 ′ are at the selection potential at the same time. First TFT
M11 and the second TFT M12 are turned on, and the potential of the display signal line Dm is supplied to the pixel electrode A11. In the third TFT M13, one source / drain electrode is connected to the display signal line Dm, and the other source / drain electrode is connected to the pixel electrode B11. In addition, the third TFT M13
The gate electrode of is constituted by a part of the scanning signal line Gn.
Therefore, the third TFT M13 is turned on and the display signal line D is turned on while the scanning signal line Gn is at the selection potential.
The potential of m is supplied to the pixel electrode B11.

【００４１】ここで、第２の実施の形態における第１の
ＴＦＴ Ｍ１１、第２のＴＦＴ Ｍ１２および第３のＴＦ
Ｔ Ｍ１３の画素電極Ａ１１、Ｂ１１に対する接続構造
と、第１の実施の形態における第１のＴＦＴ Ｍ１、第
２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３の画素電極Ａ
１１、Ｂ１１に対する接続構造に、基本的な差異がない
ことは、図１２および図２とを対比すれば容易に理解で
きる。したがって、第２の実施の形態における表示素子
２１が、表示領域内でゲート電位が露出しないことも容
易に類推できる。Here, the first TFT M11, the second TFT M12, and the third TF in the second embodiment.
The connection structure of T M13 to the pixel electrodes A11 and B11, and the pixel electrode A of the first TFT M1, the second TFT M2 and the third TFT M3 in the first embodiment.
It can be easily understood by comparing FIG. 12 and FIG. 2 that there is no fundamental difference in the connection structure for 11 and B11. Therefore, it can be easily inferred that the gate potential of the display element 21 in the second embodiment is not exposed in the display area.

【００４２】ところが、第２の実施の形態と第１の実施
の形態とでは以下のような差異がある。第１の実施の形
態においては、画素電極Ａ１１を基準として、走査方向
の後段側に位置する２つの走査信号線Ｇｎ＋１およびＧ
ｎ＋２’上に各々第１のＴＦＴＭ１および第２のＴＦＴ
Ｍ２が形成されていた。そして、走査信号線Ｇｎ＋１
よりも後段に位置する走査信号線Ｇｎ＋２から分岐した
走査信号線Ｇｎ＋２’が画素電極Ａ１１に近い方の第２
のＴＦＴ Ｍ２に接続され、かつ走査信号線Ｇｎ＋１が
画素電極Ａ１１に遠い方の第１のＴＦＴ Ｍ１に接続さ
れている。したがって、走査信号線Ｇｎ＋１と走査信号
線Ｇｎ＋２’とが交差することになる。この交差部分
が、既に説明した、表示領域外におけるゲート電位の露
出原因となる。However, there are the following differences between the second embodiment and the first embodiment. In the first embodiment, the two scanning signal lines Gn + 1 and Gn located on the rear side in the scanning direction with reference to the pixel electrode A11.
A first TFT M1 and a second TFT on n + 2 ', respectively.
M2 had formed. Then, the scanning signal line Gn + 1
The second scanning signal line Gn + 2 ′ branched from the scanning signal line Gn + 2 located in the subsequent stage is closer to the pixel electrode A11 than the second scanning signal line Gn + 2 ′.
, And the scanning signal line Gn + 1 is connected to the first TFT M1 located farther from the pixel electrode A11. Therefore, the scanning signal line Gn + 1 and the scanning signal line Gn + 2 ′ intersect. This intersecting portion becomes the cause of the exposure of the gate potential outside the display region, which has already been described.

【００４３】これに対して第２の実施の形態において
は、画素電極Ａ１１を基準として、走査方向の前段側に
位置する走査信号線Ｇｎと、走査方向の後段側に位置す
る走査信号線Ｇｎ＋１から分岐された走査信号線Ｇｎ＋
１’が、各々第１のＴＦＴ Ｍ１１および第２のＴＦＴ
Ｍ１２のゲート電極を構成している。そして、走査信号
線Ｇｎよりも後段に位置する走査信号線Ｇｎ＋１’が画
素電極Ａ１１に近いほうの第２のＴＦＴ Ｍ１２に接続
され、かつ走査信号線Ｇｎが画素電極Ａ１１に遠い方の
第１のＴＦＴ Ｍ１１に接続されている。したがって、
図１２に示されるように、走査信号線Ｇｎと分岐配線を
含めた走査信号線Ｇｎ＋１には交差部分が存在しないこ
とになる。そのために、第２の実施の形態による表示素
子２１には、表示領域内はもちろん、表示領域外におい
てもゲートの露出が生じないのである。On the other hand, in the second embodiment, with reference to the pixel electrode A11, the scanning signal line Gn located on the front side in the scanning direction and the scanning signal line Gn + 1 located on the rear side in the scanning direction. Branched scanning signal line Gn +
1'is a first TFT M11 and a second TFT M1
It constitutes the gate electrode of M12. Then, the scanning signal line Gn + 1 ′ located at a stage subsequent to the scanning signal line Gn is connected to the second TFT M12 closer to the pixel electrode A11, and the scanning signal line Gn is farther from the pixel electrode A11. It is connected to the TFT M11. Therefore,
As shown in FIG. 12, there is no intersection between the scanning signal line Gn and the scanning signal line Gn + 1 including the branch wiring. Therefore, in the display element 21 according to the second embodiment, the gate is not exposed not only in the display area but also outside the display area.

【００４４】次に、第２の実施の形態による表示素子２
１の動作を、図１３〜図１６に基づいて簡単に説明して
おく。なお、図１３〜図１６は、走査信号線Ｇｎ、Ｇｎ
＋１による画素電極Ａ１１、Ｂ１１、Ｃ１１およびＤ１
１の動作のみを示している。図１３に示すように走査信
号線Ｇｎと走査信号線Ｇｎ＋１の両方が選択されてから
走査信号線Ｇｎ＋１が非選択になるまでの期間には、第
１のＴＦＴ Ｍ１１〜第３のＴＦＴ Ｍ１３がＯＮされ
る。したがって、図１３に示すように画素電極Ａ１１、
画素電極Ｂ１１および画素電極Ｄ１１に、表示信号線Ｄ
ｍから画素電極Ａ１１に与えるべき電位Ｖａ２が書き込
まれる。ここで画素電極Ａ１１の電位Ｖａ２が決まる。Next, the display element 2 according to the second embodiment.
The operation of No. 1 will be briefly described with reference to FIGS. 13 to 16 show scanning signal lines Gn and Gn.
+1 pixel electrodes A11, B11, C11 and D1
Only operation 1 is shown. As shown in FIG. 13, in the period from when both the scanning signal line Gn and the scanning signal line Gn + 1 are selected until the scanning signal line Gn + 1 is deselected, the first TFT M11 to the third TFT M13 are turned on. To be done. Therefore, as shown in FIG. 13, the pixel electrode A11,
The display signal line D is connected to the pixel electrode B11 and the pixel electrode D11.
The potential Va2 to be applied to the pixel electrode A11 from m is written. Here, the potential Va2 of the pixel electrode A11 is determined.

【００４５】走査信号線Ｇｎ＋１が非選択になった後
に、表示信号線Ｄｍから供給される電位は画素電極Ｂ１
１に与えるべき電位Ｖｂ２に変わる。走査信号線Ｇｎ＋
１が非選択になった後の期間も引き続き走査信号線Ｇｎ
を選択にしておくことで、図１４に示すように画素電極
Ｂ１１には電位Ｖｂ２が書き込まれる、画素電極Ｂ１１
の電位が決まる。このように、表示信号線Ｄｍの電位が
時分割で画素電極Ａ１１および画素電極Ｂ１１に供給さ
れる。After the scanning signal line Gn + 1 is deselected, the potential supplied from the display signal line Dm is the pixel electrode B1.
It changes to the potential Vb2 to be given to 1. Scan signal line Gn +
The scanning signal line Gn continues in the period after 1 is not selected.
Is selected, the potential Vb2 is written in the pixel electrode B11 as shown in FIG.
The potential of is determined. Thus, the potential of the display signal line Dm is supplied to the pixel electrode A11 and the pixel electrode B11 in a time division manner.

【００４６】走査信号線Ｇｎが非選択になった後に、表
示信号線Ｄｍの電位は画素電極Ｃ１１に与えるべき電位
Ｖｃ２に変わる。走査信号線Ｇｎが非選択になった後の
期間に、走査信号線Ｇｎ＋１が再び選択になるとともに
走査信号線Ｇｎ＋２が選択になると、図１５に示すよう
に画素電極Ｃ１１および画素電極Ｄ１１に電位Ｖｃ２が
書き込まれる。ここで画素電極Ｃ１１の電位Ｖｃ２が決
まる。走査信号線Ｇｎ＋２が非選択になった後に、表示
信号線Ｄｍから供給される電位は画素電極Ｄ１１に与え
るべき電位Ｖｄ２に変わる。走査信号線Ｇｎ＋２が非選
択になった後の期間も引き続き走査信号線Ｇｎ＋１を選
択にしておくことで、図１６に示すように画素電極Ｄ１
１には電位Ｖｄ２が書き込まれ、画素電極Ｄ１１の電位
が決まる。After the scanning signal line Gn is deselected, the potential of the display signal line Dm changes to the potential Vc2 to be given to the pixel electrode C11. When the scanning signal line Gn + 1 is selected again and the scanning signal line Gn + 2 is selected during the period after the scanning signal line Gn is deselected, the potential Vc2 is applied to the pixel electrode C11 and the pixel electrode D11 as shown in FIG. Is written. Here, the potential Vc2 of the pixel electrode C11 is determined. After the scanning signal line Gn + 2 is deselected, the potential supplied from the display signal line Dm changes to the potential Vd2 to be given to the pixel electrode D11. By keeping the scanning signal line Gn + 1 selected even during the period after the scanning signal line Gn + 2 is deselected, as shown in FIG.
The potential Vd2 is written in 1 to determine the potential of the pixel electrode D11.

【００４７】以上説明したように第１および第２の実施
の形態による表示素子２、２１は、その表示領域内ある
いはさらに表示領域外でもゲート電位の露出が回避され
る。したがって、液晶中に存在する不純物イオンが集中
することによる画像品質の劣化を防止することができ
る。また、１つの共通する表示信号線を挟んで隣接する
２つの画素が当該表示信号線を共有することにより、表
示信号線の本数を半減できる。As described above, in the display elements 2 and 21 according to the first and second embodiments, the exposure of the gate potential is avoided even in the display area or even outside the display area. Therefore, it is possible to prevent the deterioration of the image quality due to the concentration of impurity ions existing in the liquid crystal. In addition, the number of display signal lines can be reduced by half by sharing the display signal line between two adjacent pixels sandwiching one common display signal line.

【００４８】[0048]

【発明の効果】以上説明したように、本発明によれば、
隣接する２つ以上の画素に１本の表示信号線から時分割
で電位を与えるアクティブ・マトリックス方式の表示装
置において、ゲート電位の露出を避けることができる。As described above, according to the present invention,
In an active matrix type display device in which a potential is time-divided from one display signal line to two or more adjacent pixels, exposure of the gate potential can be avoided.

【図面の簡単な説明】[Brief description of drawings]

【図１】 第１の実施の形態に係る液晶表示装置の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to a first embodiment.

【図２】 第１の実施の形態における表示素子の等価回
路図である。FIG. 2 is an equivalent circuit diagram of the display element according to the first embodiment.

【図３】 第１の実施の形態における表示素子の回路構
造を示す部分平面図である。FIG. 3 is a partial plan view showing a circuit structure of the display element according to the first embodiment.

【図４】 第１の実施の形態における表示素子の回路構
造を示す部分断面図である。FIG. 4 is a partial cross-sectional view showing the circuit structure of the display element according to the first embodiment.

【図５】 第１の実施の形態における表示素子の製造工
程を示す図である。FIG. 5 is a diagram showing a manufacturing process of the display element according to the first embodiment.

【図６】 第１の実施の形態における表示素子の表示領
域外の回路構造を示す部分断面図である。FIG. 6 is a partial cross-sectional view showing a circuit structure outside the display region of the display element according to the first embodiment.

【図７】 第１の実施の形態における表示素子の表示領
域外の回路構造を示す部分平面図である。FIG. 7 is a partial plan view showing a circuit structure outside the display area of the display element according to the first embodiment.

【図８】 第１の実施の形態における表示素子の動作を
説明するための図である。FIG. 8 is a diagram for explaining the operation of the display element according to the first embodiment.

【図９】 第１の実施の形態における表示素子の動作を
説明するための図であって、図８の次の状態を示す図で
ある。FIG. 9 is a diagram for explaining the operation of the display element in the first embodiment and is a diagram showing a state next to FIG. 8.

【図１０】 第１の実施の形態における表示素子の動作
を説明するための図であって、図９の次の状態を示す図
である。FIG. 10 is a diagram for explaining the operation of the display element in the first embodiment and is a diagram showing a state next to FIG. 9;

【図１１】 第１の実施の形態における表示素子の動作
を説明するための図であって、図１０の次の状態を示す
図である。FIG. 11 is a diagram for explaining the operation of the display element according to the first embodiment and is a diagram showing a state next to FIG. 10.

【図１２】 第２の実施の形態における表示素子の等価
回路図である。FIG. 12 is an equivalent circuit diagram of the display element according to the second embodiment.

【図１３】 第２の実施の形態における表示素子の動作
を説明するための図である。FIG. 13 is a diagram for explaining the operation of the display element according to the second embodiment.

【図１４】 第２の実施の形態における表示素子の動作
を説明するための図であって、図１３の次の状態を示す
図である。FIG. 14 is a diagram for explaining the operation of the display element in the second embodiment and is a diagram showing a state next to FIG. 13.

【図１５】 第２の実施の形態における表示素子の動作
を説明するための図であって、図１４の次の状態を示す
図である。FIG. 15 is a diagram for explaining the operation of the display element in the second embodiment and is a diagram showing a state next to FIG. 14;

【図１６】 第２の実施の形態における表示素子の動作
を説明するための図であって、図１５の次の状態を示す
図である。FIG. 16 is a diagram for explaining the operation of the display element according to the second embodiment and is a diagram showing the next state of FIG. 15.

【図１７】 従来の表示素子の等価回路図である。FIG. 17 is an equivalent circuit diagram of a conventional display element.

【図１８】 従来の表示素子の回路構造を示す部分平面
図である。FIG. 18 is a partial plan view showing a circuit structure of a conventional display element.

【図１９】 従来の表示素子の回路構造を示す部分断面
図である。FIG. 19 is a partial cross-sectional view showing a circuit structure of a conventional display element.

【図２０】 従来の表示素子の製造工程を示す図であ
る。FIG. 20 is a diagram showing a manufacturing process of a conventional display element.

【符号の説明】[Explanation of symbols]

１…液晶表示装置、２，２１…表示素子、３…Ｘドライ
バ、４…Ｙドライバ、１０…画素電極、１１…保護膜、
１２…ソース／ドレイン層、１３…半導体層、１４…ゲ
ート絶縁膜、１５…ガラス基板、１６…チャネル保護
膜、１７…コンタクト・ホール、１８…接続配線、１９
…接続端子、Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１，Ａ１
２，Ｂ１２，Ｃ１２，Ｄ１２…画素電極、Ｍ１，Ｍ１
１，Ｍ２，Ｍ１２，Ｍ３，Ｍ１３…ＴＦＴ、Ｇｎ，Ｇｎ
＋１，Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４，Ｇｎ’，Ｇｎ＋
１’，Ｇｎ＋２’，Ｇｎ＋３’，Ｇｎ＋４’…走査信号
線、Ｄｍ，Ｄｍ＋１…表示信号線1 ... Liquid crystal display device, 2, 21 ... Display element, 3 ... X driver, 4 ... Y driver, 10 ... Pixel electrode, 11 ... Protective film,
12 ... Source / drain layer, 13 ... Semiconductor layer, 14 ... Gate insulating film, 15 ... Glass substrate, 16 ... Channel protective film, 17 ... Contact hole, 18 ... Connection wiring, 19
... Connecting terminals, A11, B11, C11, D11, A1
2, B12, C12, D12 ... Pixel electrodes, M1, M1
1, M2, M12, M3, M13 ... TFT, Gn, Gn
+1, Gn + 2, Gn + 3, Gn + 4, Gn ', Gn +
1 ', Gn + 2', Gn + 3 ', Gn + 4' ... Scan signal line, Dm, Dm + 1 ... Display signal line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古立 学 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 中嶋 浩詞 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H092 JA24 JB33 JB68 NA23 2H093 NA16 NA45 NC16 NC34 NC35 ND40 NE03 5C006 BB16 BC03 BC08 BC20 BF34 EB05 FA51    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor, old school             1623 1423 Shimotsuruma, Yamato-shi, Kanagawa Japan             BM Co., Ltd. Daiwa Office (72) Inventor Hiroji Nakajima             1623 1423 Shimotsuruma, Yamato-shi, Kanagawa Japan             BM Co., Ltd. Daiwa Office F term (reference) 2H092 JA24 JB33 JB68 NA23                 2H093 NA16 NA45 NC16 NC34 NC35                       ND40 NE03                 5C006 BB16 BC03 BC08 BC20 BF34                       EB05 FA51

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 行方向および列方向に画素電極をマトリ
ックス状に配列した表示素子であって、 表示信号を伝達する複数の表示信号線と、 共通する前記表示信号線を伝達される前記表示信号が時
分割で供給される第１の画素電極および第２の画素電極
と、 前記共通する表示信号線と前記第１の画素電極との間に
設けられる第１のスイッチング素子および第２のスイッ
チング素子と、 前記共通する表示信号線と前記第２の画素電極との間に
設けられる第３のスイッチング素子と、 前記第１のスイッチング素子および前記第３のスイッチ
ング素子に走査信号を伝達する第１の走査信号線と、 前記第２のスイッチング素子に走査信号を伝達するとと
もに、前記第１の走査信号線と並設される第２の走査信
号線とを含む表示素子要素が列方向に複数段配設され、 前記第２の走査信号線は、異なる段の前記表示素子要素
における前記第１走査信号線から分岐されたものである
ことを特徴とする画像表示素子。1. A display element in which pixel electrodes are arranged in a matrix in a row direction and a column direction, and a plurality of display signal lines for transmitting a display signal, and the display signal transmitted through a common display signal line. And a second switching element provided between the common display signal line and the first pixel electrode, and the first pixel electrode and the second pixel electrode supplied in a time division manner. A third switching element provided between the common display signal line and the second pixel electrode, and a first switching element for transmitting a scanning signal to the first switching element and the third switching element. A plurality of display element elements including a scanning signal line and a second scanning signal line which transmits a scanning signal to the second switching element and is arranged in parallel with the first scanning signal line are arranged in a column direction. An image display element, which is arranged in stages, wherein the second scanning signal lines are branched from the first scanning signal lines in the display element elements of different stages. 【請求項２】 前記第２の走査信号線は、 後段に位置する前記表示素子要素における前記第１の走
査信号線から分岐されたものであり、 かつ前記表示素子要素における前記第１の走査信号線と
前記第１の画素電極および前記第２の画素電極との間に
蓄積容量が形成されていることを特徴とする請求項１に
記載の画像表示素子。2. The second scanning signal line is branched from the first scanning signal line in the display element element located in a subsequent stage, and the first scanning signal in the display element element. The image display element according to claim 1, wherein a storage capacitor is formed between a line and the first pixel electrode and the second pixel electrode. 【請求項３】 前記第１のスイッチング素子および前記
第２のスイッチング素子は、前記第１の画素電極と前記
表示信号線との間で直列に接続されていることを特徴と
する請求項１に記載の画像表示素子。3. The first switching element and the second switching element are connected in series between the first pixel electrode and the display signal line. The image display device described. 【請求項４】 前記画像表示素子は、前記第２のスイッ
チング素子を保護する保護膜層を有し、前記第２のスイ
ッチング素子に接続される前記第２の走査信号線の一部
が前記保護膜層上に形成されることを特徴とする請求項
３に記載の画像表示素子。4. The image display device has a protective film layer for protecting the second switching device, and a part of the second scanning signal line connected to the second switching device is protected by the protection film layer. The image display device according to claim 3, wherein the image display device is formed on a film layer. 【請求項５】 前記第２の走査信号線は、 前記第１の画素電極および前記第２の画素電極と前記第
１の走査信号線との間に配設されるとともに、 前記第１の走査信号線と画像表示領域外で交差している
ことを特徴とする請求項１に記載の画像表示素子。5. The second scanning signal line is disposed between the first pixel electrode and the second pixel electrode and the first scanning signal line, and the first scanning signal line is provided. The image display element according to claim 1, wherein the image line intersects with the signal line outside the image display area. 【請求項６】 前記画像表示素子は、前記第２のスイッ
チング素子を保護する保護膜層を有し、 前記第２のスイッチング素子に接続される前記第２の走
査信号線の一部が前記画像表示領域外で前記保護膜層上
に形成されることを特徴とする請求項５に記載の画像表
示素子。6. The image display element has a protective film layer for protecting the second switching element, and a part of the second scanning signal line connected to the second switching element is the image. The image display element according to claim 5, wherein the image display element is formed on the protective film layer outside a display region. 【請求項７】 後段に位置する前記表示素子要素におけ
る前記第１の走査信号線から分岐された前記第２の走査
信号線が、前記第１の画素電極および前記第２の画素電
極と前記第１の走査信号線との間に配設されるととも
に、前記第１の走査信号線と画像表示領域外で交差し、 前記第１のスイッチング素子および前記第２のスイッチ
ング素子は、前記第１の画素電極と前記表示信号線との
間で直列に接続さるとともに、前記第２のスイッチング
素子に接続される前記第２の走査信号線の一部が前記画
像表示領域外において前記第２のスイッチング素子を保
護する保護膜層上に形成され、 さらに前記第１の走査信号線と、前記第１の画素電極お
よび前記第２の画素電極との間に蓄積容量が形成された
ことを特徴とする請求項１に記載の画像表示素子。7. The second scanning signal line branched from the first scanning signal line in the display element element located at a subsequent stage is provided with the first pixel electrode, the second pixel electrode, and the second pixel electrode. One scanning signal line, and the first scanning signal line intersects with the first scanning signal line outside the image display region. The first switching element and the second switching element are the first switching element and the second switching element. The second scanning element is connected in series between the pixel electrode and the display signal line, and a part of the second scanning signal line connected to the second switching element is outside the image display area. And a storage capacitor formed between the first scanning signal line and the first pixel electrode and the second pixel electrode. Image display according to item 1 Child. 【請求項８】 行方向および列方向に画素電極をマトリ
ックス状に配列した画像表示領域と、 この画像表示領域の周囲に位置する画像非表示領域とを
備えた画像表示装置であって、 表示信号を供給する表示信号供給回路と、 走査信号を供給する走査信号供給回路と、 前記表示信号供給回路から供給される前記表示信号を前
記画素電極に向けて伝達する互いに平行な複数の表示信
号線と、 前記走査信号供給回路から供給される前記走査信号を前
記画素電極に向けて伝達する互いに平行な複数の走査信
号線と、 ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走
査信号線との間に配設され、かつ所定の前記表示信号線
から前記表示信号の伝達を受ける第１の画素電極および
第２の画素電極と、 前記所定の表示信号線と前記第１の画素電極との間に直
列に接続される第１のスイッチング素子および第２のス
イッチング素子と、 前記所定の表示信号線と前記第２の画素電極との間に接
続される第３のスイッチング素子と、を備え、 前記第１のスイッチング素子および第３のスイッチング
素子は、前記ｎ＋１番目の走査信号線に伝達される前記
走査信号によりオン・オフが制御され、 前記第２のスイッチング素子は、前記ｎ＋１番目の走査
信号線よりも後段に位置するｎ＋２番目の走査信号線か
ら分岐された分岐走査信号線に伝達される前記走査信号
によりオン・オフが制御されることを特徴とする画像表
示装置。8. An image display device comprising: an image display area in which pixel electrodes are arranged in a matrix in a row direction and a column direction; and an image non-display area located around the image display area. A display signal supply circuit for supplying a scan signal, a scan signal supply circuit for supplying a scan signal, and a plurality of parallel display signal lines for transmitting the display signal supplied from the display signal supply circuit toward the pixel electrodes. A plurality of parallel scan signal lines that transmit the scan signals supplied from the scan signal supply circuit toward the pixel electrodes, an n (n is a positive integer) scan signal line, and an (n + 1) th scan A first pixel electrode and a second pixel electrode which are arranged between the signal lines and receive the display signal from the predetermined display signal line; the predetermined display signal line and the first pixel electrode A first switching element and a second switching element that are connected in series between the first and second switching elements, and a third switching element that is connected between the predetermined display signal line and the second pixel electrode. ON / OFF of the first switching element and the third switching element is controlled by the scanning signal transmitted to the (n + 1) th scanning signal line, and the second switching element controls the (n + 1) th scanning. An image display device, wherein on / off is controlled by the scanning signal transmitted to a branched scanning signal line branched from an (n + 2) th scanning signal line located at a stage subsequent to the signal line. 【請求項９】 前記ｎ＋２番目の走査信号線から前記画
像非表示領域で分岐された前記分岐走査信号線は、 前記画像非表示領域において前記行方向に延びる第１部
分と、前記第１部分に接続されて前記列方向に延びる第
２部分とを含み、 前記画像非表示領域で前記ｎ＋１番目の走査信号線と交
差していることを特徴とする請求項８に記載の画像表示
装置。9. The branched scanning signal line branched from the (n + 2) th scanning signal line in the image non-display area includes a first portion extending in the row direction in the image non-display area and a first portion. The image display device according to claim 8, further comprising a second portion connected to and extending in the column direction, the second portion intersecting the (n + 1) th scanning signal line in the image non-display region. 【請求項１０】 行方向および列方向に画素電極をマト
リックス状に配列した画像表示領域と、 この画像表示領域の周囲に位置する画像非表示領域とを
備えた画像表示装置であって、 表示信号を供給する表示信号供給回路と、 走査信号を供給する走査信号供給回路と、 前記表示信号供給回路から供給される前記表示信号を前
記画素電極に向けて伝達する互いに平行な複数の表示信
号線と、 前記走査信号供給回路から供給される前記走査信号を前
記画素電極に向けて伝達する互いに平行な複数の走査信
号線と、 ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走
査信号線との間に配設され、かつ所定の前記表示信号線
から前記表示信号の伝達を受ける第１の画素電極および
第２の画素電極と、 前記所定の表示信号線と前記第１の画素電極との間に直
列に接続される第１のスイッチング素子および第２のス
イッチング素子と、 前記所定の表示信号線と前記第２の画素電極との間に接
続される第３のスイッチング素子と、を備え、 前記第１のスイッチング素子および第３のスイッチング
素子は、前記ｎ番目の走査信号線に伝達される前記走査
信号によりオン・オフが制御され、 前記第２のスイッチング素子は、前記ｎ＋１番目の走査
信号線から分岐された分岐走査信号線に伝達される前記
走査信号によりオン・オフが制御されることを特徴とす
る画像表示装置。10. An image display device comprising: an image display area in which pixel electrodes are arranged in a matrix in a row direction and a column direction; and an image non-display area located around the image display area. A display signal supply circuit for supplying a scan signal, a scan signal supply circuit for supplying a scan signal, and a plurality of parallel display signal lines for transmitting the display signal supplied from the display signal supply circuit toward the pixel electrodes. A plurality of parallel scan signal lines that transmit the scan signals supplied from the scan signal supply circuit toward the pixel electrodes, an n (n is a positive integer) scan signal line, and an (n + 1) th scan A first pixel electrode and a second pixel electrode which are arranged between the signal lines and receive the display signal from the predetermined display signal line; the predetermined display signal line and the first pixel Electric A first switching element and a second switching element that are connected in series between the first display element and the second display element, and a third switching element that is connected between the predetermined display signal line and the second pixel electrode. ON / OFF of the first switching element and the third switching element is controlled by the scanning signal transmitted to the n-th scanning signal line, and the second switching element is the n + 1-th scanning element. An image display device, wherein on / off is controlled by the scanning signal transmitted to a branched scanning signal line branched from the scanning signal line.
JP2002129358A 2002-04-30 2002-04-30 Image display device and image display device Expired - Fee Related JP3872377B2 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002129358A JP3872377B2 (en) 2002-04-30 2002-04-30 Image display device and image display device
TW092107500A TW594649B (en) 2002-04-30 2003-04-02 Image display device and image display apparatus
US10/420,668 US7034904B2 (en) 2002-04-30 2003-04-22 Liquid crystal display
KR1020030026340A KR100553923B1 (en) 2002-04-30 2003-04-25 Image display device and image display apparatus
CNB031241174A CN1234040C (en) 2002-04-30 2003-04-29 Image displaying device and image displaying apparatus
US11/371,602 US20060158598A1 (en) 2002-04-30 2006-03-09 Liquid crystal display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002129358A JP3872377B2 (en) 2002-04-30 2002-04-30 Image display device and image display device

Publications (2)

Publication Number Publication Date
JP2003322866A true JP2003322866A (en) 2003-11-14
JP3872377B2 JP3872377B2 (en) 2007-01-24

Family

ID=29243928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002129358A Expired - Fee Related JP3872377B2 (en) 2002-04-30 2002-04-30 Image display device and image display device

Country Status (5)

Country Link
US (2) US7034904B2 (en)
JP (1) JP3872377B2 (en)
KR (1) KR100553923B1 (en)
CN (1) CN1234040C (en)
TW (1) TW594649B (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010244007A (en) * 2009-04-06 2010-10-28 Chunghwa Picture Tubes Ltd Liquid crystal display device and method of the same
US8106868B2 (en) 2007-04-30 2012-01-31 Chunghwa Picture Tubes, Ltd. Pixel structure and driving method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070187687A1 (en) * 2006-02-15 2007-08-16 Meng-Chi Liou Pixel structure and liquid crystal display panel
TW201112210A (en) * 2009-09-17 2011-04-01 Chunghwa Picture Tubes Ltd Driving circuit for liquid crystal display
CN103365015B (en) * 2013-07-11 2016-01-06 北京京东方光电科技有限公司 A kind of array base palte and liquid crystal display
CN104155817A (en) * 2014-07-17 2014-11-19 京东方科技集团股份有限公司 Pixel structure, method for manufacturing same, display substrate and display device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0830825B2 (en) * 1990-04-20 1996-03-27 シャープ株式会社 Active matrix display
JPH05188395A (en) 1992-01-14 1993-07-30 Toshiba Corp Liquid crystal display element
JP3091300B2 (en) 1992-03-19 2000-09-25 富士通株式会社 Active matrix type liquid crystal display device and its driving circuit
US5285302A (en) * 1992-03-30 1994-02-08 Industrial Technology Research Institute TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning
JPH05303114A (en) 1992-04-27 1993-11-16 Toshiba Corp Liquid crystal display element
JPH06148680A (en) * 1992-11-09 1994-05-27 Hitachi Ltd Matrix type liquid crystal display device
US5701166A (en) * 1994-09-26 1997-12-23 Lg Electronics Inc. Active matrix liquid crystal display having first and second display electrodes capacitively couple to second and first data buses, respectively
KR100338480B1 (en) 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 Liquid crystal display and method for fabricating the same
JP3468986B2 (en) 1996-04-16 2003-11-25 株式会社半導体エネルギー研究所 Active matrix circuit and display device
KR100209620B1 (en) * 1996-08-31 1999-07-15 구자홍 Liquid crystal display device and its manufacturing method
TW491959B (en) 1998-05-07 2002-06-21 Fron Tec Kk Active matrix type liquid crystal display devices, and substrate for the same
KR100289538B1 (en) * 1998-05-20 2001-06-01 김순택 Line layout of tft lcd
KR100336884B1 (en) * 1998-06-30 2003-06-09 주식회사 현대 디스플레이 테크놀로지 Thin Film Transistor Liquid Crystal Display Device
KR100291770B1 (en) * 1999-06-04 2001-05-15 권오경 Liquid crystal display
US6317174B1 (en) * 1999-11-09 2001-11-13 Kabushiki Kaisha Advanced Display TFT array substrate, liquid crystal display using TFT array substrate, and manufacturing method thereof
JP2002122880A (en) 2000-10-13 2002-04-26 Advanced Display Inc Liquid crystal display device
US6862052B2 (en) * 2001-12-14 2005-03-01 Samsung Electronics Co., Ltd. Liquid crystal display, thin film transistor array panel for liquid crystal display and manufacturing method thereof
KR100840326B1 (en) * 2002-06-28 2008-06-20 삼성전자주식회사 a liquid crystal display and a thin film transistor array panel for the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106868B2 (en) 2007-04-30 2012-01-31 Chunghwa Picture Tubes, Ltd. Pixel structure and driving method thereof
TWI406069B (en) * 2007-04-30 2013-08-21 Chunghwa Picture Tubes Ltd Pixel structure and driving method
JP2010244007A (en) * 2009-04-06 2010-10-28 Chunghwa Picture Tubes Ltd Liquid crystal display device and method of the same
US8243219B2 (en) 2009-04-06 2012-08-14 Chunghwa Picture Tubes, Ltd. LCD display and method thereof

Also Published As

Publication number Publication date
US20030201963A1 (en) 2003-10-30
US20060158598A1 (en) 2006-07-20
KR100553923B1 (en) 2006-02-24
CN1234040C (en) 2005-12-28
CN1455290A (en) 2003-11-12
TW594649B (en) 2004-06-21
KR20030085486A (en) 2003-11-05
JP3872377B2 (en) 2007-01-24
US7034904B2 (en) 2006-04-25
TW200305847A (en) 2003-11-01

Similar Documents

Publication Publication Date Title
US6172729B1 (en) Liquid crystal display device of delta arrangement having pixel openings with sides oblique to scan lines
US20020003588A1 (en) Active matrix type liquid crystal display apparatus
JP2008003134A (en) Wiring structure and display device
JP2002040486A (en) Electrooptic device and its manufacturing method, and electronic equipment
US8546812B2 (en) Display panel
US9971212B2 (en) Array substrate, liquid crystal display panel, and liquid crystal display
US6873378B2 (en) Liquid crystal display panel
US20060256248A1 (en) Thin film transistor array panel and method thereof
KR101100883B1 (en) Thin film transistor array panel
US20070171184A1 (en) Thin film transistor array panel and liquid crystal display
US6198516B1 (en) LCD having TFT formed at an intersection of data and capacitor lines
US20060158598A1 (en) Liquid crystal display
KR20090043750A (en) A liquid crystal display device
JP2003149674A (en) Liquid crystal display device
KR20070080143A (en) A liquid crystal display device
JP2002040962A (en) Electro-optical device, manufacturing method therefor, and electronic equipment
JP3316335B2 (en) Liquid crystal display
JP4357613B2 (en) LCD with integrated driver
JP2001013906A (en) Display element and projection display device
JP3405432B2 (en) Liquid crystal display
US11211025B2 (en) Liquid crystal display panel
JPH10307543A (en) Driving circuit integrated display device
JPH07199225A (en) Display device
JPH10133220A (en) Image display device
JPH1090718A (en) Liquid crystal display device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050809

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060124

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20060217

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060327

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060509

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061019

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20061114

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20070227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees