JP2001343912A - 電気光学装置、その製造方法および電子機器 - Google Patents
電気光学装置、その製造方法および電子機器Info
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Abstract
(57)【要約】
【課題】 実装端子１０７とそこに至る配線１７１にお
ける段差を低減する。 【解決手段】 基板１０において、実装端子１０７に至
る配線１７１が形成されるべき部分に溝１２を設ける。
そして、実装端子１０７と配線１７１を第２の層間絶縁
膜４２で覆うとともに、実装端子１０７に対応する部分
に開孔部４２ａを設ける。
ける段差を低減する。 【解決手段】 基板１０において、実装端子１０７に至
る配線１７１が形成されるべき部分に溝１２を設ける。
そして、実装端子１０７と配線１７１を第２の層間絶縁
膜４２で覆うとともに、実装端子１０７に対応する部分
に開孔部４２ａを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、外部回路からの信
号を入力する実装端子の形成領域における段差を低減さ
せた電気光学装置及びその製造方法並びに当該電気光学
装置を表示部に用いた電子機器に関する。
号を入力する実装端子の形成領域における段差を低減さ
せた電気光学装置及びその製造方法並びに当該電気光学
装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】一般に電気光学装置、例えば、電気光学
物質に液晶を用いて、所定の表示を行う液晶装置は、一
対の基板間に液晶が挟持された構成となっている。この
うち、例えば、画素電極を三端子型のスイッチング素子
により駆動するアクティブマトリクス型の液晶装置は、
次のような構成となっている。すなわち、この種の液晶
装置を構成する一対の基板のうち、一方の基板には、複
数の走査線と複数のデータ線とが互いに交差するように
設けられるとともに、これらの交差部分の各々に対応し
てＴＦＴ（Thin Film Transistor：薄膜トランジスタ）
のような三端子型スイッチング素子および画素電極の対
が設けられ、さらに、これらの画素電極が設けられる領
域（表示領域）の周辺には、走査線およびデータ線の各
々を駆動するための周辺回路が設けられる。また、他方
の基板には画素電極に対向する透明な対向電極が設けら
れる。くわえて、両基板の対向面には、液晶分子の長軸
方向が両基板間で例えば約９０度連続的に捻れるように
ラビング処理された配向膜がそれぞれ設けられる一方、
その各背面側には配向方向に応じた偏光子がそれぞれ設
けられる。
物質に液晶を用いて、所定の表示を行う液晶装置は、一
対の基板間に液晶が挟持された構成となっている。この
うち、例えば、画素電極を三端子型のスイッチング素子
により駆動するアクティブマトリクス型の液晶装置は、
次のような構成となっている。すなわち、この種の液晶
装置を構成する一対の基板のうち、一方の基板には、複
数の走査線と複数のデータ線とが互いに交差するように
設けられるとともに、これらの交差部分の各々に対応し
てＴＦＴ（Thin Film Transistor：薄膜トランジスタ）
のような三端子型スイッチング素子および画素電極の対
が設けられ、さらに、これらの画素電極が設けられる領
域（表示領域）の周辺には、走査線およびデータ線の各
々を駆動するための周辺回路が設けられる。また、他方
の基板には画素電極に対向する透明な対向電極が設けら
れる。くわえて、両基板の対向面には、液晶分子の長軸
方向が両基板間で例えば約９０度連続的に捻れるように
ラビング処理された配向膜がそれぞれ設けられる一方、
その各背面側には配向方向に応じた偏光子がそれぞれ設
けられる。
【０００３】ここで、画像信号は、通常、画像信号線を
介して供給されるとともに、各データ線に、サンプリン
グスイッチにより適切なタイミングにてサンプリングさ
れる構成となっている。また、走査線とデータ線との交
差部分に設けられたスイッチング素子は、対応する走査
線に印加される走査信号がアクティブレベルとなるとオ
ンして、対応するデータ線にサンプリングされている画
像信号を画素電極に供給するものである。さらに、対向
基板に設けられた対向電極は、一定の電位に維持されて
いる。
介して供給されるとともに、各データ線に、サンプリン
グスイッチにより適切なタイミングにてサンプリングさ
れる構成となっている。また、走査線とデータ線との交
差部分に設けられたスイッチング素子は、対応する走査
線に印加される走査信号がアクティブレベルとなるとオ
ンして、対応するデータ線にサンプリングされている画
像信号を画素電極に供給するものである。さらに、対向
基板に設けられた対向電極は、一定の電位に維持されて
いる。
【０００４】このような構成において、各走査線に供給
する走査信号と、サンプリングスイッチを制御するサン
プリング信号とが周辺回路によって適切なタイミングで
供給されると、画素電極と対向電極と両電極間に挟持さ
れた液晶とからなる液晶容量には、画像信号に応じた電
圧実効値が画素毎に印加されることになる。
する走査信号と、サンプリングスイッチを制御するサン
プリング信号とが周辺回路によって適切なタイミングで
供給されると、画素電極と対向電極と両電極間に挟持さ
れた液晶とからなる液晶容量には、画像信号に応じた電
圧実効値が画素毎に印加されることになる。
【０００５】この際、画素電極と対向電極との間を通過
する光は、両電極間に印加される電圧差がゼロであれ
ば、液晶分子のねじれに沿って約９０度旋光する一方、
電圧差が大きくなるにつれて、液晶分子が電界方向に傾
く結果、その旋光性が消失する。このため、例えば透過
型の電気光学装置において、入射側と背面側とに、ラビ
ング方向に合わせて偏光軸が互いに直交する偏光子をそ
れぞれ配置させた場合、両電極に印加される電圧差がゼ
ロであれば、光が透過する一方、両電極に印加される電
圧差が大きくなるにつれて光が遮断することになる。こ
のため、画素電極に印加する電圧を画素毎に制御するこ
とによって、所定の表示が可能となっている。
する光は、両電極間に印加される電圧差がゼロであれ
ば、液晶分子のねじれに沿って約９０度旋光する一方、
電圧差が大きくなるにつれて、液晶分子が電界方向に傾
く結果、その旋光性が消失する。このため、例えば透過
型の電気光学装置において、入射側と背面側とに、ラビ
ング方向に合わせて偏光軸が互いに直交する偏光子をそ
れぞれ配置させた場合、両電極に印加される電圧差がゼ
ロであれば、光が透過する一方、両電極に印加される電
圧差が大きくなるにつれて光が遮断することになる。こ
のため、画素電極に印加する電圧を画素毎に制御するこ
とによって、所定の表示が可能となっている。
【０００６】ところで、上述したラビング処理とは、一
般には、ローラに巻回されたバフ布を回転移動させるこ
とで、ポリイミドなどの有機膜表面を一定方向（ラビン
グ方向）に擦る、という処理である。そして、このラビ
ング処理によって、有機膜のポリマー主鎖がラビング方
向に延伸されて、当該延伸方向に沿って液晶分子が配列
する、と言われている。
般には、ローラに巻回されたバフ布を回転移動させるこ
とで、ポリイミドなどの有機膜表面を一定方向（ラビン
グ方向）に擦る、という処理である。そして、このラビ
ング処理によって、有機膜のポリマー主鎖がラビング方
向に延伸されて、当該延伸方向に沿って液晶分子が配列
する、と言われている。
【０００７】
【発明が解決しようとする課題】しかしながら、配向膜
が形成される下地面には、特に、画素電極や、スイッチ
ング素子、走査線、データ線、周辺回路が設けられる一
方の基板の下地面には、各種配線や各種素子などの有無
や、コンタクトホールの有無などにより、５００ｎｍ〜
１０００ｎｍ程度の段差が生じている。このような段差
が生じている下地面に配向膜を形成しても、やはり配向
膜の表面に段差が生じることになる。さらに、このよう
な配向膜にラビング処理を行うと、バフ布の毛先が段差
により掻き乱れる結果、擦る度合いが基板面全体にわた
って不均一となってしまう。そして、このようにラビン
グ処理が不均一に施された基板に液晶を注入・封止する
と、液晶分子が一定方向に配向しないためと考えられる
表示ムラが発生する。具体的には、ラビング方向に沿っ
たスジ状の表示ムラが発生して、表示品位を低下させ
る、という問題があった。
が形成される下地面には、特に、画素電極や、スイッチ
ング素子、走査線、データ線、周辺回路が設けられる一
方の基板の下地面には、各種配線や各種素子などの有無
や、コンタクトホールの有無などにより、５００ｎｍ〜
１０００ｎｍ程度の段差が生じている。このような段差
が生じている下地面に配向膜を形成しても、やはり配向
膜の表面に段差が生じることになる。さらに、このよう
な配向膜にラビング処理を行うと、バフ布の毛先が段差
により掻き乱れる結果、擦る度合いが基板面全体にわた
って不均一となってしまう。そして、このようにラビン
グ処理が不均一に施された基板に液晶を注入・封止する
と、液晶分子が一定方向に配向しないためと考えられる
表示ムラが発生する。具体的には、ラビング方向に沿っ
たスジ状の表示ムラが発生して、表示品位を低下させ
る、という問題があった。
【０００８】本発明は、上述した事情に鑑みてなされた
もので、その目的とするところは、基板表面における段
差を低減して、不均一なラビング処理に起因する表示上
の不具合の発生を抑制した電気光学装置、その製造方法
および電子機器を提供することにある。
もので、その目的とするところは、基板表面における段
差を低減して、不均一なラビング処理に起因する表示上
の不具合の発生を抑制した電気光学装置、その製造方法
および電子機器を提供することにある。
【０００９】
【課題を解決するための手段】まず、上述した段差のう
ち、表示品位を最も低下させる段差は、外部回路から各
種信号を入力する実装端子とこれらの実装端子から引き
出される配線とで生じる段差である、と本件の発明者は
考えた。
ち、表示品位を最も低下させる段差は、外部回路から各
種信号を入力する実装端子とこれらの実装端子から引き
出される配線とで生じる段差である、と本件の発明者は
考えた。
【００１０】この点について詳述すると、画素電極およ
びこれに接続されるスイッチング素子は、走査線および
データ線の各交差部分に対応して設けられるので、これ
らの配列ピッチは、走査線およびデータ線の配列ピッチ
に依存する。また、サンプリングスイッチを含む周辺回
路は、走査線やデータ線に対応して設けられるので、周
辺回路を構成する素子の配列ピッチについても、走査線
およびデータ線の配列ピッチに依存する。したがって、
これらの素子や配線などの段差に起因する表示ムラは、
画素の配列ピッチと同一倍もしくはその整数倍で発生す
るので、表示の上では比較的目立たない、と考えられ
る。
びこれに接続されるスイッチング素子は、走査線および
データ線の各交差部分に対応して設けられるので、これ
らの配列ピッチは、走査線およびデータ線の配列ピッチ
に依存する。また、サンプリングスイッチを含む周辺回
路は、走査線やデータ線に対応して設けられるので、周
辺回路を構成する素子の配列ピッチについても、走査線
およびデータ線の配列ピッチに依存する。したがって、
これらの素子や配線などの段差に起因する表示ムラは、
画素の配列ピッチと同一倍もしくはその整数倍で発生す
るので、表示の上では比較的目立たない、と考えられ
る。
【００１１】これに対して、実装端子は、ここから引き
出される配線長を短くする観点や、装置全体の対称性を
確保する観点などから、上述したサンプリングスイッチ
やデータ線を駆動するためのデータ線駆動回路に近接
し、かつ、走査線の延在方向（すなわち、データ線の延
在方向とは交差する方向）に沿って配列され、さらに、
外部との接続を容易とする観点から、走査線やデータ線
の配列ピッチより遙かに広く、すなわち、走査線やデー
タ線の配列ピッチとは無関係に形成される。したがっ
て、実装端子及びこれらに至る配線の段差に起因する表
示ムラについては非常に目立つと考えられる。
出される配線長を短くする観点や、装置全体の対称性を
確保する観点などから、上述したサンプリングスイッチ
やデータ線を駆動するためのデータ線駆動回路に近接
し、かつ、走査線の延在方向（すなわち、データ線の延
在方向とは交差する方向）に沿って配列され、さらに、
外部との接続を容易とする観点から、走査線やデータ線
の配列ピッチより遙かに広く、すなわち、走査線やデー
タ線の配列ピッチとは無関係に形成される。したがっ
て、実装端子及びこれらに至る配線の段差に起因する表
示ムラについては非常に目立つと考えられる。
【００１２】（１）そこで、本件の第１の発明に係る電
気光学装置は、複数の層でなる基板と、前記基板の外表
面に形成された絶縁膜と、前記絶縁膜と略同一平面上に
形成され画像信号を入力する実装端子と、前記実装端子
と導通した配線とを具備することを特徴とする。
気光学装置は、複数の層でなる基板と、前記基板の外表
面に形成された絶縁膜と、前記絶縁膜と略同一平面上に
形成され画像信号を入力する実装端子と、前記実装端子
と導通した配線とを具備することを特徴とする。
【００１３】この構成によれば、実装端子の表面及びそ
の周辺の表面で段差が生じるのを低減することができる
ので、ラビング処理におけるバフ布の毛先の乱れが抑え
られる。
の周辺の表面で段差が生じるのを低減することができる
ので、ラビング処理におけるバフ布の毛先の乱れが抑え
られる。
【００１４】（２）第１の発明において、前記基板を構
成する層の少なくとも一層に、前記実装端子の領域を形
成する溝が設けられていることを特徴とする。
成する層の少なくとも一層に、前記実装端子の領域を形
成する溝が設けられていることを特徴とする。
【００１５】この構成によれば、実装端子の表面と溝に
形成される絶縁膜の表面との段差を低減することができ
る。
形成される絶縁膜の表面との段差を低減することができ
る。
【００１６】（３）また、第１の発明において、前記実
装端子の領域を形成する溝に、前記実装端子を成す導電
膜が設けられていることを特徴とする。
装端子の領域を形成する溝に、前記実装端子を成す導電
膜が設けられていることを特徴とする。
【００１７】この構成によれば、導電膜を形成するため
のパターンがずれても、溝をマージンとして利用できる
ので、実装端子の領域に導電膜を確実に形成することが
できる。
のパターンがずれても、溝をマージンとして利用できる
ので、実装端子の領域に導電膜を確実に形成することが
できる。
【００１８】（４）また、第１の発明において、前記基
板を構成する層の少なくとも一層の、前記配線の少なく
とも前記実装端子側の領域下に、前記実装端子の領域を
形成する溝に連なる配線用溝が設けられていることを特
徴とする。
板を構成する層の少なくとも一層の、前記配線の少なく
とも前記実装端子側の領域下に、前記実装端子の領域を
形成する溝に連なる配線用溝が設けられていることを特
徴とする。
【００１９】この構成によれば、実装端子に至る配線の
段差を低減することができる。
段差を低減することができる。
【００２０】（５）また、第１の発明において、前記基
板の外表面に形成された絶縁層は、前記実装端子の領域
を形成する溝の領域と、前記配線を形成する溝の領域に
形成されることを特徴とする。
板の外表面に形成された絶縁層は、前記実装端子の領域
を形成する溝の領域と、前記配線を形成する溝の領域に
形成されることを特徴とする。
【００２１】この構成によれば、実装端子の表面と絶縁
膜の表面との段差と共に、実装端子に至る配線の段差を
低減することができる。
膜の表面との段差と共に、実装端子に至る配線の段差を
低減することができる。
【００２２】（６）また、第１の発明において、前記実
装端子は、多層の導電膜で形成されることを特徴とす
る。
装端子は、多層の導電膜で形成されることを特徴とす
る。
【００２３】この構成によれば、下層側の導電膜を画素
領域や周辺回路の導電層と共通にすると共に、上層側の
導電膜を実装端子に接続される接続体に合わせた材料で
形成することができる。
領域や周辺回路の導電層と共通にすると共に、上層側の
導電膜を実装端子に接続される接続体に合わせた材料で
形成することができる。
【００２４】（７）また、第１の発明において、前記実
装端子の領域を形成する溝の領域下に少なくとも１層の
高さ調整用の膜が形成されていることを特徴とする。
装端子の領域を形成する溝の領域下に少なくとも１層の
高さ調整用の膜が形成されていることを特徴とする。
【００２５】この構成によれば、溝の深さと実装端子の
厚みとを調整して、溝の領域上に形成された絶縁膜の表
面を均一にすることができる。
厚みとを調整して、溝の領域上に形成された絶縁膜の表
面を均一にすることができる。
【００２６】（８）また、第１の発明において、前記溝
の深さは、前記実装端子の厚さと前記高さ調整用の膜の
厚さとの合計と略同一であることを特徴とする。
の深さは、前記実装端子の厚さと前記高さ調整用の膜の
厚さとの合計と略同一であることを特徴とする。
【００２７】この構成によれば、溝に形成される実装端
子の導電膜の表面は、基準面と略同一となるので、実装
端子の周囲の段差をほぼ完全に除去することが可能とな
る。
子の導電膜の表面は、基準面と略同一となるので、実装
端子の周囲の段差をほぼ完全に除去することが可能とな
る。
【００２８】（９）また、第１の発明において、前記高
さ調整用の膜は、前記表示領域に形成される配線と前記
周辺回路を成す配線のうち少なくとも一つの配線である
ことを特徴とする。
さ調整用の膜は、前記表示領域に形成される配線と前記
周辺回路を成す配線のうち少なくとも一つの配線である
ことを特徴とする。
【００２９】この構成によれば、表示領域に形成される
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
【００３０】（１０）前記溝の深さは、前記配線の厚さ
と略同一であることを特徴とする。
と略同一であることを特徴とする。
【００３１】この構成によれば、高さ調整用の膜を用い
なくてもよいものである。
なくてもよいものである。
【００３２】（１１）そこで、本件の第２の発明に係る
電気光学装置は、複数の層でなる基板と、前記基板上に
設けられ画像信号を入力する実装端子と、前記基板を構
成する層の少なくとも一層に、前記実装端子に至る配線
が形成される少なくとも一部分に設けられた溝と、前記
溝に対応する領域に形成された前記配線と、前記配線上
に形成された絶縁膜とを具備することを特徴とする。
電気光学装置は、複数の層でなる基板と、前記基板上に
設けられ画像信号を入力する実装端子と、前記基板を構
成する層の少なくとも一層に、前記実装端子に至る配線
が形成される少なくとも一部分に設けられた溝と、前記
溝に対応する領域に形成された前記配線と、前記配線上
に形成された絶縁膜とを具備することを特徴とする。
【００３３】この構成によれば、溝に形成された配線の
表面は、実装端子（パッド）の表面と比較して、溝の深
さ分だけ低くなる。このため、配線上に形成された絶縁
膜と実装端子の表面との段差が低減するので、ラビング
処理におけるバフ布の毛先の乱れが抑えられることとな
る。
表面は、実装端子（パッド）の表面と比較して、溝の深
さ分だけ低くなる。このため、配線上に形成された絶縁
膜と実装端子の表面との段差が低減するので、ラビング
処理におけるバフ布の毛先の乱れが抑えられることとな
る。
【００３４】なお、溝については、基板に直接形成して
も良いし、その基板上の積層物を形成しても良い。ま
た、配線としては、アルミニウムなどの低抵抗金属膜が
望ましい。この際、配線自体をパッドとして用いても良
いし、実装時の都合などにより、配線の上にさらに積層
されたＩＴＯ（Indium Tin Oxide：インジウム錫酸化
物）などの異種の導電膜をパッドとして用いても良い。
も良いし、その基板上の積層物を形成しても良い。ま
た、配線としては、アルミニウムなどの低抵抗金属膜が
望ましい。この際、配線自体をパッドとして用いても良
いし、実装時の都合などにより、配線の上にさらに積層
されたＩＴＯ（Indium Tin Oxide：インジウム錫酸化
物）などの異種の導電膜をパッドとして用いても良い。
【００３５】（１２）第２の発明において、前記実装端
子は前記配線を成す導電膜で形成され、前記配線上に形
成された前記絶縁膜は前記実装端子を露出していること
が望ましい。
子は前記配線を成す導電膜で形成され、前記配線上に形
成された前記絶縁膜は前記実装端子を露出していること
が望ましい。
【００３６】（１３）また、第２の発明において、前記
実装端子の表面と前記絶縁膜の表面とが略同一の高さで
あることが望ましい。この構成によれば、実装端子に至
る配線の段差をほぼ完全に除去することが可能となる。
実装端子の表面と前記絶縁膜の表面とが略同一の高さで
あることが望ましい。この構成によれば、実装端子に至
る配線の段差をほぼ完全に除去することが可能となる。
【００３７】（１４）また、第２の発明において、前記
溝は前記実装端子を囲む領域に形成され、前記実装端子
を囲む領域上に前記配線が形成されていることを特徴と
する。
溝は前記実装端子を囲む領域に形成され、前記実装端子
を囲む領域上に前記配線が形成されていることを特徴と
する。
【００３８】この構成によれば、溝により実装端子の領
域を形成することができる。また、隣り合う実装端子が
短絡することもない。
域を形成することができる。また、隣り合う実装端子が
短絡することもない。
【００３９】（１５）また、第２の発明において、前記
配線上に形成された前記絶縁膜の表面と、前記配線が形
成された領域に隣接した前記絶縁膜の表面とが略同一の
高さであることが望ましい。
配線上に形成された前記絶縁膜の表面と、前記配線が形
成された領域に隣接した前記絶縁膜の表面とが略同一の
高さであることが望ましい。
【００４０】この構成によれば、配線の段差をほぼ完全
に除去することが可能となる。
に除去することが可能となる。
【００４１】（１６）また、第２の発明において、前記
配線は、表示領域に形成される配線で形成されることを
特徴とする。
配線は、表示領域に形成される配線で形成されることを
特徴とする。
【００４２】この構成によれば、配線は、表示領域に形
成される配線で形成できるので、工程数を増やす必要が
ない。
成される配線で形成できるので、工程数を増やす必要が
ない。
【００４３】（１７）また、第２の発明において、前記
配線は、表示領域の周囲に形成される周辺回路を成す配
線で形成されることを特徴とする。
配線は、表示領域の周囲に形成される周辺回路を成す配
線で形成されることを特徴とする。
【００４４】この構成によれば、配線は、周辺回路を成
す配線で形成できるので、工程数を増やす必要がない。
す配線で形成できるので、工程数を増やす必要がない。
【００４５】（１８）また、第２の発明において、前記
配線は、表示領域に形成される配線及び前記表示領域の
周囲に形成される周辺回路を成す配線で形成されること
を特徴とする。
配線は、表示領域に形成される配線及び前記表示領域の
周囲に形成される周辺回路を成す配線で形成されること
を特徴とする。
【００４６】この構成によれば、実装端子に至る配線、
表示領域に形成される配線及び周辺回路を成す配線を共
通して用いるので、プロセスには一層有利である。
表示領域に形成される配線及び周辺回路を成す配線を共
通して用いるので、プロセスには一層有利である。
【００４７】（１９）また、第２の発明において、前記
配線の領域下に少なくとも１層の高さ調整用の膜が形成
されていることを特徴とする。
配線の領域下に少なくとも１層の高さ調整用の膜が形成
されていることを特徴とする。
【００４８】この構成によれば、溝の深さと配線の厚み
とを調整して、配線上に形成された絶縁膜の表面を均一
にすることができる。
とを調整して、配線上に形成された絶縁膜の表面を均一
にすることができる。
【００４９】（２０）また、第２の発明において、前記
溝の深さは、前記配線の厚さと前記高さ調整用の膜の厚
さとの合計と略同一であることを特徴とする。
溝の深さは、前記配線の厚さと前記高さ調整用の膜の厚
さとの合計と略同一であることを特徴とする。
【００５０】この構成によれば、溝に対応して形成され
る配線上の表面は、基準面と略同一となるので、実装端
子に至る配線の段差をほぼ完全に除去することが可能と
なる。
る配線上の表面は、基準面と略同一となるので、実装端
子に至る配線の段差をほぼ完全に除去することが可能と
なる。
【００５１】（２１）また、第２の発明において、前記
高さ調整用の膜は、前記表示領域に形成される配線と前
記周辺回路を成す配線のうち少なくとも一つの配線であ
ることを特徴とする。
高さ調整用の膜は、前記表示領域に形成される配線と前
記周辺回路を成す配線のうち少なくとも一つの配線であ
ることを特徴とする。
【００５２】この構成によれば、表示領域に形成される
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
【００５３】（２２）また、第２の発明において、前記
溝の深さは、前記配線の厚さと略同一であることを特徴
とする。
溝の深さは、前記配線の厚さと略同一であることを特徴
とする。
【００５４】第１の発明においては、高さ調整用の膜を
用いなくてもよいものである。
用いなくてもよいものである。
【００５５】（２３）本件の第３の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記周辺回路上に形成された絶縁膜とを具備するこ
とを特徴とする。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記周辺回路上に形成された絶縁膜とを具備するこ
とを特徴とする。
【００５６】この構成によれば、周辺回路上を均一にす
ることができるので、周辺回路上の段差に起因する表示
ムラを低減することができる。
ることができるので、周辺回路上の段差に起因する表示
ムラを低減することができる。
【００５７】（２４）本件の第４の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
【００５８】この構成によれば、周辺回路上及び実装端
子の周囲を均一にすることができるので、周辺回路上や
実装端子の周囲の段差に起因する表示ムラを低減するこ
とができる。
子の周囲を均一にすることができるので、周辺回路上や
実装端子の周囲の段差に起因する表示ムラを低減するこ
とができる。
【００５９】（２５）本件の第５の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記表示領域に配設された配線が形成される部分
に設けられた溝と、前記基板を構成する層の少なくとも
一層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記表示領域に配設された配線が形成される部分
に設けられた溝と、前記基板を構成する層の少なくとも
一層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
【００６０】この構成によれば、表示領域上、周辺回路
上及び実装端子の周囲を均一にすることができるので、
表示領域上、周辺回路上や実装端子の周囲の段差に起因
する表示ムラを低減することができる。
上及び実装端子の周囲を均一にすることができるので、
表示領域上、周辺回路上や実装端子の周囲の段差に起因
する表示ムラを低減することができる。
【００６１】（２６）本件の第６の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設されたデータ線と、
前記表示領域の一辺に沿って形成されたデータ線駆動回
路と、前記データ線駆動回路を挟んで前記表示領域の一
辺と対向するように形成された実装端子と、前記実装端
子と電気的に接続され前記データ線に画像信号を供給す
る信号線と、前記基板を構成する層の少なくとも一層
に、実装端子の領域を形成する溝と、前記基板の外表面
を成し、前記実装端子を露出させた絶縁膜とを具備する
ことを特徴とする。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設されたデータ線と、
前記表示領域の一辺に沿って形成されたデータ線駆動回
路と、前記データ線駆動回路を挟んで前記表示領域の一
辺と対向するように形成された実装端子と、前記実装端
子と電気的に接続され前記データ線に画像信号を供給す
る信号線と、前記基板を構成する層の少なくとも一層
に、実装端子の領域を形成する溝と、前記基板の外表面
を成し、前記実装端子を露出させた絶縁膜とを具備する
ことを特徴とする。
【００６２】この構成によれば、特に、データ線駆動回
路と実装端子の周囲を均一にすることができるので、そ
の領域の段差に起因する表示ムラを低減することができ
る。
路と実装端子の周囲を均一にすることができるので、そ
の領域の段差に起因する表示ムラを低減することができ
る。
【００６３】（２７）また、第６の発明において、前記
基板を構成する層の少なくとも一層に、少なくとも前記
データ線駆動回路と前記実装端子との間の領域内で前記
信号線が形成される部分に溝を形成したことを特徴とす
る。
基板を構成する層の少なくとも一層に、少なくとも前記
データ線駆動回路と前記実装端子との間の領域内で前記
信号線が形成される部分に溝を形成したことを特徴とす
る。
【００６４】この構成によれば、信号線が形成される部
分による段差をていげんすることができる。
分による段差をていげんすることができる。
【００６５】（２８）また、第６の発明において、前記
基板を構成する層の少なくとも一層に、前記データ線駆
動回路が形成される部分に溝を形成したことを特徴とす
る。
基板を構成する層の少なくとも一層に、前記データ線駆
動回路が形成される部分に溝を形成したことを特徴とす
る。
【００６６】この構成によれば、データ線駆動回路の段
差に起因する表示ムラを低減することができる。
差に起因する表示ムラを低減することができる。
【００６７】（２９）また、第６の発明において、前記
表示領域の一辺と前記データ線駆動回路との間に、前記
データ線駆動回路で前記データ線に画像信号の供給を制
御するサンプリング回路を備えることを特徴とする。
表示領域の一辺と前記データ線駆動回路との間に、前記
データ線駆動回路で前記データ線に画像信号の供給を制
御するサンプリング回路を備えることを特徴とする。
【００６８】（３０）また、第６の発明において、前記
基板を構成する層の少なくとも一層に、前記サンプリン
グ回路が形成される部分に設けられた溝を形成したこと
を特徴とする。
基板を構成する層の少なくとも一層に、前記サンプリン
グ回路が形成される部分に設けられた溝を形成したこと
を特徴とする。
【００６９】この構成によれば、サンプリング回路の段
差に起因する表示ムラを低減することができる。
差に起因する表示ムラを低減することができる。
【００７０】（３１）また、第６の発明において、前記
表示領域に配向膜が形成され、前記配向膜のラビング方
向が前記実装端子から前記表示領域に向うことを特徴と
する。
表示領域に配向膜が形成され、前記配向膜のラビング方
向が前記実装端子から前記表示領域に向うことを特徴と
する。
【００７１】この構成によれば、画素の配列ピッチに依
存しないで発生するデータ線駆動回路と実装端子との間
の領域を均一にすることで、比較的視認しやすい表示ム
ラを低減することができる。
存しないで発生するデータ線駆動回路と実装端子との間
の領域を均一にすることで、比較的視認しやすい表示ム
ラを低減することができる。
【００７２】（３２）本件の第７の発明に係る電子機器
は、光を出射する光源と、前記光源による出射光を画像
情報に対応した変調を施す第１発明乃至第６発明に係る
電気光学装置と、前記電気光学装置により変調された光
を投射する投射手段とを具備することを特徴とする。
は、光を出射する光源と、前記光源による出射光を画像
情報に対応した変調を施す第１発明乃至第６発明に係る
電気光学装置と、前記電気光学装置により変調された光
を投射する投射手段とを具備することを特徴とする。
【００７３】このように電気光学装置を投射型として用
いる場合、その表示ムラがごくわずかなものであって
も、投射像では、視認され得る程度に拡大されてしまう
が、本件の第６の発明に係る電子機器は、実装端子や、
これに至る配線の形成領域が平坦化された電気光学装置
を備えるので、段差に起因する表示ムラを抑えた高品位
な表示が可能となる。
いる場合、その表示ムラがごくわずかなものであって
も、投射像では、視認され得る程度に拡大されてしまう
が、本件の第６の発明に係る電子機器は、実装端子や、
これに至る配線の形成領域が平坦化された電気光学装置
を備えるので、段差に起因する表示ムラを抑えた高品位
な表示が可能となる。
【００７４】（３３）本件の第８の発明に係る電気光学
装置の製造方法は、複数の層でなる基板上に設けられた
実装端子を介して入力した信号にしたがって所定の画像
を表示する電気光学装置の製造方法であって、前記基板
を構成する層の少なくとも一層に、前記実装端子に至る
配線が形成されるべき部分に溝を設ける工程と、前記溝
に対応する領域に前記配線を形成する工程と、前記配線
上に絶縁膜を積層する工程とを備えることを特徴とす
る。
装置の製造方法は、複数の層でなる基板上に設けられた
実装端子を介して入力した信号にしたがって所定の画像
を表示する電気光学装置の製造方法であって、前記基板
を構成する層の少なくとも一層に、前記実装端子に至る
配線が形成されるべき部分に溝を設ける工程と、前記溝
に対応する領域に前記配線を形成する工程と、前記配線
上に絶縁膜を積層する工程とを備えることを特徴とす
る。
【００７５】この方法によれば、上述した第１の発明と
同様に、実装端子の表面と絶縁膜の表面との段差ととも
に、実装端子に至る配線の段差を低減することとなる。
同様に、実装端子の表面と絶縁膜の表面との段差ととも
に、実装端子に至る配線の段差を低減することとなる。
【００７６】（３４）また、第８の発明において、前記
実装端子は前記配線を形成する工程と同時に形成され、
前記絶縁膜を積層する工程後に、前記絶縁膜で覆われた
実装端子を露出する工程を含むことを特徴とする。
実装端子は前記配線を形成する工程と同時に形成され、
前記絶縁膜を積層する工程後に、前記絶縁膜で覆われた
実装端子を露出する工程を含むことを特徴とする。
【００７７】この方法によれば、エッチングなどの比較
的簡易な工程により実装端子近傍の段差の低減が可能と
なる。
的簡易な工程により実装端子近傍の段差の低減が可能と
なる。
【００７８】（３５）また、第８の発明において、前記
実装端子を露出する工程は、前記絶縁膜を研磨する工程
であることを特徴とする。
実装端子を露出する工程は、前記絶縁膜を研磨する工程
であることを特徴とする。
【００７９】この方法によれば、実装端子になる導電膜
の表面をストッパーとして機能させることで、比較的容
易にほぼ完全な平坦化が可能となる。
の表面をストッパーとして機能させることで、比較的容
易にほぼ完全な平坦化が可能となる。
【００８０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００８１】＜電気光学装置の概略構成＞まず、本発明
の実施形態に係る電気光学装置について説明する。この
電気光学装置は、電気光学物質として液晶を用いて、そ
の電気光学的な変化により所定の表示を行うものであ
る。図１（ａ）は、この電気光学装置のうち、外部回路
を除いた液晶装置１００の構成を示す斜視図であり、図
１（ｂ）は、図１（ａ）におけるＡ−Ａ’線の断面図で
ある。
の実施形態に係る電気光学装置について説明する。この
電気光学装置は、電気光学物質として液晶を用いて、そ
の電気光学的な変化により所定の表示を行うものであ
る。図１（ａ）は、この電気光学装置のうち、外部回路
を除いた液晶装置１００の構成を示す斜視図であり、図
１（ｂ）は、図１（ａ）におけるＡ−Ａ’線の断面図で
ある。
【００８２】これらの図に示されるように、液晶装置１
００は、各種素子や画素電極１１８等が形成された素子
基板１０１と、対向電極１０８等が設けられた対向基板
１０２とが、スペーサ（図示省略）を含むシール材１０
４によって一定の間隙を保って、互いに電極形成面が対
向するように貼り合わせられるとともに、この間隙に電
気光学物質として例えばＴＮ（Twisted Nematic）型の
液晶１０５が封入された構成となっている。
００は、各種素子や画素電極１１８等が形成された素子
基板１０１と、対向電極１０８等が設けられた対向基板
１０２とが、スペーサ（図示省略）を含むシール材１０
４によって一定の間隙を保って、互いに電極形成面が対
向するように貼り合わせられるとともに、この間隙に電
気光学物質として例えばＴＮ（Twisted Nematic）型の
液晶１０５が封入された構成となっている。
【００８３】ここで、素子基板１０１には、ガラスや石
英、シリコンなどが用いられ、対向基板１０２には、ガ
ラスや石英などが用いられる。なお、素子基板１０１に
不透明な基板が用いられる場合には、透過型ではなく反
射型として用いられることとなる。また、シール材１０
４は、対向基板１０２の周辺に沿って形成されるが、液
晶１０５を封入するために一部が開口している。このた
め、液晶１０５の封入後に、その開口部分が封止材１０
６によって封止されている。
英、シリコンなどが用いられ、対向基板１０２には、ガ
ラスや石英などが用いられる。なお、素子基板１０１に
不透明な基板が用いられる場合には、透過型ではなく反
射型として用いられることとなる。また、シール材１０
４は、対向基板１０２の周辺に沿って形成されるが、液
晶１０５を封入するために一部が開口している。このた
め、液晶１０５の封入後に、その開口部分が封止材１０
６によって封止されている。
【００８４】次に、素子基板１０１の対向面であって、
シール材１０４の外側一辺の領域１４０ａにおいては、
後述するデータ線駆動回路が形成されて、サンプリング
信号を出力する構成となっている。さらに、この一辺に
おいてシール材１０４が形成される近傍の領域１５０ａ
には、後述する画像信号線やサンプリング回路などが形
成されている。一方、この一辺の外周部分には、複数の
実装端子１０７が形成されて、外部回路（図示省略）か
らの各種信号を入力する構成となっている。
シール材１０４の外側一辺の領域１４０ａにおいては、
後述するデータ線駆動回路が形成されて、サンプリング
信号を出力する構成となっている。さらに、この一辺に
おいてシール材１０４が形成される近傍の領域１５０ａ
には、後述する画像信号線やサンプリング回路などが形
成されている。一方、この一辺の外周部分には、複数の
実装端子１０７が形成されて、外部回路（図示省略）か
らの各種信号を入力する構成となっている。
【００８５】また、この一辺に隣接する２辺の領域１３
０ａには、それぞれ後述する走査線駆動回路が形成され
て、走査線を両側から駆動する構成となっている。な
お、走査線に供給される走査信号の遅延が問題にならな
いのであれば、走査線駆動回路を片側１個だけに形成す
る構成でも良い。
０ａには、それぞれ後述する走査線駆動回路が形成され
て、走査線を両側から駆動する構成となっている。な
お、走査線に供給される走査信号の遅延が問題にならな
いのであれば、走査線駆動回路を片側１個だけに形成す
る構成でも良い。
【００８６】そして、残りの一辺の領域１６０ａには、
プリチャージ回路や、２個の走査線駆動回路に用いられ
る共用配線などが形成される。ここで、プリチャージ回
路とは、データ線に画像信号をサンプリングする際の負
荷を低減するために、各データ線を、サンプリングに先
行するタイミングにおいて所定の電位にプリチャージす
る回路であるが、本件では直接関係しないので、以降に
おいてはその説明を省略することとする。
プリチャージ回路や、２個の走査線駆動回路に用いられ
る共用配線などが形成される。ここで、プリチャージ回
路とは、データ線に画像信号をサンプリングする際の負
荷を低減するために、各データ線を、サンプリングに先
行するタイミングにおいて所定の電位にプリチャージす
る回路であるが、本件では直接関係しないので、以降に
おいてはその説明を省略することとする。
【００８７】一方、対向基板１０２の対向電極１０８
は、後述するように、素子基板１０１との貼合部分にお
ける４隅のうち、少なくとも１箇所に設けられた導通材
によって、素子基板１０１に形成された実装端子１０７
との電気的な導通が図られている。
は、後述するように、素子基板１０１との貼合部分にお
ける４隅のうち、少なくとも１箇所に設けられた導通材
によって、素子基板１０１に形成された実装端子１０７
との電気的な導通が図られている。
【００８８】ほかに、対向基板１０２には、画素電極１
１８と対向する領域に、着色層（カラーフィルタ）が設
けられる一方、着色層以外の領域には、光のリークによ
るコントラスト比の低下防止や、非表示領域を囲むため
の遮光膜が設けられる。ただし、後述するプロジェクタ
のように色光変調の用途に適用する場合には、対向基板
１０２に着色層を形成する必要はない。
１８と対向する領域に、着色層（カラーフィルタ）が設
けられる一方、着色層以外の領域には、光のリークによ
るコントラスト比の低下防止や、非表示領域を囲むため
の遮光膜が設けられる。ただし、後述するプロジェクタ
のように色光変調の用途に適用する場合には、対向基板
１０２に着色層を形成する必要はない。
【００８９】なお、対向基板１０２に着色層を設けると
否かとにかかわらず、素子基板１０１には、光の照射に
より素子の特性低下を防止するために、後述するような
遮光膜が設けられる。また、素子基板１０１および対向
基板１０２の対向面には、後述するように、液晶１０５
における分子の長軸方向が両基板間で約９０度連続的に
捻れるようにラビング処理された配向膜（図１では省
略）が設けられる一方、その各背面側には配向方向に応
じた偏光子（図示省略）がそれぞれ設けられる。
否かとにかかわらず、素子基板１０１には、光の照射に
より素子の特性低下を防止するために、後述するような
遮光膜が設けられる。また、素子基板１０１および対向
基板１０２の対向面には、後述するように、液晶１０５
における分子の長軸方向が両基板間で約９０度連続的に
捻れるようにラビング処理された配向膜（図１では省
略）が設けられる一方、その各背面側には配向方向に応
じた偏光子（図示省略）がそれぞれ設けられる。
【００９０】また、図１（ｂ）においては、対向電極１
０８や、画素電極１１８、実装端子１０７に厚みを持た
せているが、これは、形成位置を示すための措置であ
り、実際には、基板に対して充分に無視できるほど薄
い。さらに、実装端子１０７や画素電極１１８について
は、後述するように平坦化処理が施された絶縁膜上に形
成されているので、素子基板１０１の対向面には、段差
がほとんど平坦化されている。
０８や、画素電極１１８、実装端子１０７に厚みを持た
せているが、これは、形成位置を示すための措置であ
り、実際には、基板に対して充分に無視できるほど薄
い。さらに、実装端子１０７や画素電極１１８について
は、後述するように平坦化処理が施された絶縁膜上に形
成されているので、素子基板１０１の対向面には、段差
がほとんど平坦化されている。
【００９１】＜電気的な構成＞次に、上述した液晶装置
１００のうち、素子基板１０１の電気的な構成について
説明する。図２は、この構成を示す概略図である。
１００のうち、素子基板１０１の電気的な構成について
説明する。図２は、この構成を示す概略図である。
【００９２】この図に示されるように、素子基板１０１
には、外部回路からの各種の信号を入力するために複数
の実装端子１０７が設けられている。これらの実装端子
１０７を介して入力される信号は、配線１７１を介して
各部に供給される構成となっている。これらの信号につ
いて簡単に説明すると、第１に、ＶＩＤ１〜ＶＩＤ６
は、図４に示されるように、ドットクロックＤＣＬＫに
同期して供給される１系統の画像信号ＶＩＤを、６系統
に分配するとともに時間軸に６倍に伸長したものであ
り、６本の画像信号線１２２を介してサンプリング回路
１５０に供給されている。なお、画像信号線１２２は、
配線１７１のうちの特別なものである。すなわち、配線
１７１とは、実装端子１０７から引き出される配線を一
般化的に言うものであり、このうち、画像信号ＶＩＤ１
〜ＶＩＤ６を供給する配線を、特に、画像信号線１２２
と呼称したものである。
には、外部回路からの各種の信号を入力するために複数
の実装端子１０７が設けられている。これらの実装端子
１０７を介して入力される信号は、配線１７１を介して
各部に供給される構成となっている。これらの信号につ
いて簡単に説明すると、第１に、ＶＩＤ１〜ＶＩＤ６
は、図４に示されるように、ドットクロックＤＣＬＫに
同期して供給される１系統の画像信号ＶＩＤを、６系統
に分配するとともに時間軸に６倍に伸長したものであ
り、６本の画像信号線１２２を介してサンプリング回路
１５０に供給されている。なお、画像信号線１２２は、
配線１７１のうちの特別なものである。すなわち、配線
１７１とは、実装端子１０７から引き出される配線を一
般化的に言うものであり、このうち、画像信号ＶＩＤ１
〜ＶＩＤ６を供給する配線を、特に、画像信号線１２２
と呼称したものである。
【００９３】第２に、ＶｓｓＹおよびＶｓｓＸは、それ
ぞれ走査線駆動回路１３０およびデータ線駆動回路１４
０における電源の低位側電圧（接地電位）である。ま
た、ＶｄｄＹおよびＶｄｄＸは、それぞれ走査線駆動回
路１３０およびデータ線駆動回路１４０における電源の
高位側電圧である。これらのうち、電源の低位側電圧Ｖ
ｓｓＹは、後述する蓄積容量の接地電位となっているの
で、容量線１７５を介して各画素にも供給されている。
ぞれ走査線駆動回路１３０およびデータ線駆動回路１４
０における電源の低位側電圧（接地電位）である。ま
た、ＶｄｄＹおよびＶｄｄＸは、それぞれ走査線駆動回
路１３０およびデータ線駆動回路１４０における電源の
高位側電圧である。これらのうち、電源の低位側電圧Ｖ
ｓｓＹは、後述する蓄積容量の接地電位となっているの
で、容量線１７５を介して各画素にも供給されている。
【００９４】第３に、ＬＣcomは、対向電極１０８に印
加される電圧信号である。このため、電圧信号ＬＣcom
が供給される２つの電極１０９は、対向基板１０２との
貼り合わせに用いられるシール材１０４（図１参照）の
隅に相当する地点にそれぞれ設けられている。したがっ
て、素子基板１０１が実際に対向基板１０２に貼り合わ
せられると、電極１０９と対向電極１０８とが導通材を
介して接続されて、対向電極１０８に電圧信号ＬＣcom
が印加される構成となる。なお、電圧信号ＬＣcomは、
時間軸に対して一定であり、この電圧信号ＬＣcomを基
準にして、外部回路が、画像信号ＶＩＤ１〜ＶＩＤ６を
例えば１水平走査期間毎に高位側および低位側に振り分
けて、交流駆動を行う構成となっている。また、電極１
０９が設けられる地点は、本実施形態においては２箇所
であるが、この電極１０９が設けられる理由は、導通材
を介して対向電極１０８に電圧信号ＬＣcomを印加する
ためであるから、電極１０９が設けられる地点は少なく
とも１箇所であれば足りる。このため、電極１０９が設
けられる地点は、１箇所でも良いし、３箇所以上であっ
ても良い。
加される電圧信号である。このため、電圧信号ＬＣcom
が供給される２つの電極１０９は、対向基板１０２との
貼り合わせに用いられるシール材１０４（図１参照）の
隅に相当する地点にそれぞれ設けられている。したがっ
て、素子基板１０１が実際に対向基板１０２に貼り合わ
せられると、電極１０９と対向電極１０８とが導通材を
介して接続されて、対向電極１０８に電圧信号ＬＣcom
が印加される構成となる。なお、電圧信号ＬＣcomは、
時間軸に対して一定であり、この電圧信号ＬＣcomを基
準にして、外部回路が、画像信号ＶＩＤ１〜ＶＩＤ６を
例えば１水平走査期間毎に高位側および低位側に振り分
けて、交流駆動を行う構成となっている。また、電極１
０９が設けられる地点は、本実施形態においては２箇所
であるが、この電極１０９が設けられる理由は、導通材
を介して対向電極１０８に電圧信号ＬＣcomを印加する
ためであるから、電極１０９が設けられる地点は少なく
とも１箇所であれば足りる。このため、電極１０９が設
けられる地点は、１箇所でも良いし、３箇所以上であっ
ても良い。
【００９５】第４に、ＤＹは、図４に示されるように、
垂直走査期間の最初に供給される転送開始パルスであ
り、ＣＬＹは、走査線駆動回路１３０において用いられ
るクロック信号である。なお、ＣＬＹinvは、クロック
信号ＣＬＹをレベル反転させた反転クロック信号であ
る。
垂直走査期間の最初に供給される転送開始パルスであ
り、ＣＬＹは、走査線駆動回路１３０において用いられ
るクロック信号である。なお、ＣＬＹinvは、クロック
信号ＣＬＹをレベル反転させた反転クロック信号であ
る。
【００９６】第５に、ＤＸは、図４に示されるように、
水平走査期間の最初に供給される転送開始パルスであ
り、ＣＬＸは、データ線駆動回路１４０において用いら
れるクロック信号である。なお、ＣＬＸinvは、クロッ
ク信号ＣＬＸをレベル反転させた反転クロック信号であ
る。ＥＮＢ１、ＥＮＢ２は、後述するように、データ線
駆動回路１４０におけるシフトレジスタの各出力信号の
パルス幅を制限するために用いられるイネーブル信号で
ある。
水平走査期間の最初に供給される転送開始パルスであ
り、ＣＬＸは、データ線駆動回路１４０において用いら
れるクロック信号である。なお、ＣＬＸinvは、クロッ
ク信号ＣＬＸをレベル反転させた反転クロック信号であ
る。ＥＮＢ１、ＥＮＢ２は、後述するように、データ線
駆動回路１４０におけるシフトレジスタの各出力信号の
パルス幅を制限するために用いられるイネーブル信号で
ある。
【００９７】さて、素子基板１０１の表示領域１００ａ
にあっては、複数本の走査線１１２が行（Ｘ）方向に沿
って平行に配列し、また、複数本のデータ線１１４が列
（Ｙ）方向に沿って平行に配列して、これらの各交差部
分に対応して画素が設けられている。
にあっては、複数本の走査線１１２が行（Ｘ）方向に沿
って平行に配列し、また、複数本のデータ線１１４が列
（Ｙ）方向に沿って平行に配列して、これらの各交差部
分に対応して画素が設けられている。
【００９８】詳細には、図３に示されるように、走査線
１１２とデータ線１１４とが交差する部分において、画
素を制御するためのスイッチング素子たるＴＦＴ１１６
のゲートが走査線１１２に接続される一方、ＴＦＴ１１
６のソースがデータ線１１４に接続されるとともに、Ｔ
ＦＴ１１６のドレインが矩形状の透明な画素電極１１８
に接続されている。
１１２とデータ線１１４とが交差する部分において、画
素を制御するためのスイッチング素子たるＴＦＴ１１６
のゲートが走査線１１２に接続される一方、ＴＦＴ１１
６のソースがデータ線１１４に接続されるとともに、Ｔ
ＦＴ１１６のドレインが矩形状の透明な画素電極１１８
に接続されている。
【００９９】上述したように、液晶装置１００では、素
子基板１０１と対向基板１０２との電極形成面の間にお
いて液晶１０５が挟持されているので、各画素の液晶容
量は、画素電極１１８と、対向電極１０８と、これら両
電極間に挟持された液晶１０５とによって構成されるこ
とになる。ここで、説明の便宜上、走査線１１２の総本
数を「ｍ」とし、データ線１１４の総本数を「６ｎ」と
すると（ｍ、ｎは、それぞれ整数とする）、画素は、走
査線１１２とデータ線１１４との各交差部分に対応し
て、ｍ行×６ｎ列のマトリクス状に配列することにな
る。
子基板１０１と対向基板１０２との電極形成面の間にお
いて液晶１０５が挟持されているので、各画素の液晶容
量は、画素電極１１８と、対向電極１０８と、これら両
電極間に挟持された液晶１０５とによって構成されるこ
とになる。ここで、説明の便宜上、走査線１１２の総本
数を「ｍ」とし、データ線１１４の総本数を「６ｎ」と
すると（ｍ、ｎは、それぞれ整数とする）、画素は、走
査線１１２とデータ線１１４との各交差部分に対応し
て、ｍ行×６ｎ列のマトリクス状に配列することにな
る。
【０１００】また、マトリクス状の画素からなる表示領
域１００ａには、このほかに、液晶容量のリークを防止
するための蓄積容量１１９が、画素毎に形成されてい
る。この蓄積容量１１９の一端は、画素電極１１８（Ｔ
ＦＴ１１６のドレイン）に接続される一方、その他端
は、容量線１７５により共通接続されている。このた
め、蓄積容量１１９は、液晶容量とは電気的に並列とな
るので、液晶容量の保持特性が改善されて、高コントラ
スト比が実現することとなる。なお、容量線１７５に
は、本実施形態では、電源の低位側電圧ＶｓｓＹが印加
される構成であるが、ここには、時間的に一定の電圧が
印加されれば良いので、電源の高位側電圧ＶｄｄＹや、
電圧ＬＣcomなどが印加される構成であっても良い。ま
た、蓄積容量１１９を含めた画素の詳細構成について
は、後述することとする。
域１００ａには、このほかに、液晶容量のリークを防止
するための蓄積容量１１９が、画素毎に形成されてい
る。この蓄積容量１１９の一端は、画素電極１１８（Ｔ
ＦＴ１１６のドレイン）に接続される一方、その他端
は、容量線１７５により共通接続されている。このた
め、蓄積容量１１９は、液晶容量とは電気的に並列とな
るので、液晶容量の保持特性が改善されて、高コントラ
スト比が実現することとなる。なお、容量線１７５に
は、本実施形態では、電源の低位側電圧ＶｓｓＹが印加
される構成であるが、ここには、時間的に一定の電圧が
印加されれば良いので、電源の高位側電圧ＶｄｄＹや、
電圧ＬＣcomなどが印加される構成であっても良い。ま
た、蓄積容量１１９を含めた画素の詳細構成について
は、後述することとする。
【０１０１】そこで、説明を再び図２に戻すと、走査線
駆動回路１３０は、水平走査期間１Ｈ毎に順次アクティ
ブレベルとなる走査信号Ｇ１、Ｇ２、…、Ｇｍを、１垂
直有効表示期間内に各走査線１１２に出力するものであ
る。詳細な構成については本発明と直接関連しないので
図示を省略するが、シフトレジスタと複数の論理積回路
とから構成される。このうち、シフトレジスタは、図４
に示されるように、垂直走査期間の最初に供給される転
送開始パルスＤＹを、クロック信号ＣＬＹ（及び反転ク
ロック信号ＣＬＹinv）のレベルが遷移する毎に（立ち
上がり及び立ち下がりの双方で）、順次シフトして、信
号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇｍ’として出力し、
各論理積回路は、信号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇ
ｍ’のうち、相隣接する信号同士の論理積信号を求め
て、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして出力す
るものである。
駆動回路１３０は、水平走査期間１Ｈ毎に順次アクティ
ブレベルとなる走査信号Ｇ１、Ｇ２、…、Ｇｍを、１垂
直有効表示期間内に各走査線１１２に出力するものであ
る。詳細な構成については本発明と直接関連しないので
図示を省略するが、シフトレジスタと複数の論理積回路
とから構成される。このうち、シフトレジスタは、図４
に示されるように、垂直走査期間の最初に供給される転
送開始パルスＤＹを、クロック信号ＣＬＹ（及び反転ク
ロック信号ＣＬＹinv）のレベルが遷移する毎に（立ち
上がり及び立ち下がりの双方で）、順次シフトして、信
号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇｍ’として出力し、
各論理積回路は、信号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇ
ｍ’のうち、相隣接する信号同士の論理積信号を求め
て、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして出力す
るものである。
【０１０２】また、データ線駆動回路１４０は、順次ア
クティブレベルとなるサンプリング信号Ｓ１、Ｓ２、
…、Ｓｎを水平走査期間１Ｈ内に出力するものである。
この詳細な構成についても本発明と直接関連しないので
図示を省略するが、インバータ回路を含むシフトレジス
タと複数の論理積回路とから構成されている。このう
ち、シフトレジスタは、図４に示されるように、水平走
査期間の最初に供給される転送開始パルスＤＸを、クロ
ック信号ＣＬＸ（及び反転クロック信号ＣＬＸinv）の
レベルが遷移する毎に順次シフトして、信号Ｓ１’、Ｓ
２’、Ｓ３’、…、Ｓｎ’として出力し、各論理積回路
は、信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’のパルス
幅を、イネーブル信号ＥＮＢ１またはＥＮＢ２を用い
て、相隣接するもの同士が互いに重複しないように、期
間ＳＭＰａに狭めてサンプリング信号Ｓ１、Ｓ２、Ｓ
３、…、Ｓｎとして出力するものである。
クティブレベルとなるサンプリング信号Ｓ１、Ｓ２、
…、Ｓｎを水平走査期間１Ｈ内に出力するものである。
この詳細な構成についても本発明と直接関連しないので
図示を省略するが、インバータ回路を含むシフトレジス
タと複数の論理積回路とから構成されている。このう
ち、シフトレジスタは、図４に示されるように、水平走
査期間の最初に供給される転送開始パルスＤＸを、クロ
ック信号ＣＬＸ（及び反転クロック信号ＣＬＸinv）の
レベルが遷移する毎に順次シフトして、信号Ｓ１’、Ｓ
２’、Ｓ３’、…、Ｓｎ’として出力し、各論理積回路
は、信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’のパルス
幅を、イネーブル信号ＥＮＢ１またはＥＮＢ２を用い
て、相隣接するもの同士が互いに重複しないように、期
間ＳＭＰａに狭めてサンプリング信号Ｓ１、Ｓ２、Ｓ
３、…、Ｓｎとして出力するものである。
【０１０３】続いて、それぞれサンプリング回路１５０
は、データ線１１４毎に設けられるサンプリングスイッ
チ１５１から構成されている。一方、データ線１１４は
６本毎にブロック化されており、図２において左から数
えてｉ（ｉは、１、２、…、ｎ）番目のブロックに属す
るデータ線１１４の６本のうち、最も左に位置するデー
タ線１１４の一端に接続されるサンプリングスイッチ１
５１は、画像信号線１２２を介して供給される画像信号
ＶＩＤ１を、サンプリング信号Ｓｉがアクティブとなる
期間においてサンプリングして、当該データ線１１４に
供給する構成となっている。また、同じくｉ番目のブロ
ックに属するデータ線１１４の６本のうち、２番目に位
置するデータ線１１４の一端に接続されるサンプリング
スイッチ１５１は、画像信号線１２２を介して供給され
る画像信号ＶＩＤ２を、サンプリング信号Ｓｉがアクテ
ィブとなる期間においてサンプリングして、当該データ
線１１４に供給する構成となっている。
は、データ線１１４毎に設けられるサンプリングスイッ
チ１５１から構成されている。一方、データ線１１４は
６本毎にブロック化されており、図２において左から数
えてｉ（ｉは、１、２、…、ｎ）番目のブロックに属す
るデータ線１１４の６本のうち、最も左に位置するデー
タ線１１４の一端に接続されるサンプリングスイッチ１
５１は、画像信号線１２２を介して供給される画像信号
ＶＩＤ１を、サンプリング信号Ｓｉがアクティブとなる
期間においてサンプリングして、当該データ線１１４に
供給する構成となっている。また、同じくｉ番目のブロ
ックに属するデータ線１１４の６本のうち、２番目に位
置するデータ線１１４の一端に接続されるサンプリング
スイッチ１５１は、画像信号線１２２を介して供給され
る画像信号ＶＩＤ２を、サンプリング信号Ｓｉがアクテ
ィブとなる期間においてサンプリングして、当該データ
線１１４に供給する構成となっている。
【０１０４】以下同様に、ｉ番目のブロックに属するデ
ータ線１１４の６本のうち、３、４、５、６番目に位置
するデータ線１１４の一端に接続されるサンプリングス
イッチ１５１の各々は、画像信号線１２２を介して供給
される画像信号ＶＩＤ３、ＶＩＤ４、ＶＩＤ５、ＶＩＤ
６の各々を、サンプリング信号Ｓｉがアクティブとなる
期間においてサンプリングして、対応するデータ線１１
４に供給する構成となっている。すなわち、サンプリン
グ信号Ｓｉがアクティブレベルとなると、ｉ番目のブロ
ックに属する６本のデータ線１１４の各々には、それぞ
れ画像信号ＶＩＤ１〜ＶＩＤ６が同時にサンプリングさ
れる構成となっている。
ータ線１１４の６本のうち、３、４、５、６番目に位置
するデータ線１１４の一端に接続されるサンプリングス
イッチ１５１の各々は、画像信号線１２２を介して供給
される画像信号ＶＩＤ３、ＶＩＤ４、ＶＩＤ５、ＶＩＤ
６の各々を、サンプリング信号Ｓｉがアクティブとなる
期間においてサンプリングして、対応するデータ線１１
４に供給する構成となっている。すなわち、サンプリン
グ信号Ｓｉがアクティブレベルとなると、ｉ番目のブロ
ックに属する６本のデータ線１１４の各々には、それぞ
れ画像信号ＶＩＤ１〜ＶＩＤ６が同時にサンプリングさ
れる構成となっている。
【０１０５】これらの走査線駆動回路１３０や、データ
線駆動回路１４０、サンプリング回路１５０などは、製
造後に欠陥の有無を判別するための検査回路とともに、
表示領域１００ａの周辺に形成されるので、周辺回路と
して呼称されるものである。ただし、検査回路について
は、本件とは直接関係しないので、その説明については
省略することとする。
線駆動回路１４０、サンプリング回路１５０などは、製
造後に欠陥の有無を判別するための検査回路とともに、
表示領域１００ａの周辺に形成されるので、周辺回路と
して呼称されるものである。ただし、検査回路について
は、本件とは直接関係しないので、その説明については
省略することとする。
【０１０６】＜電気光学装置の動作＞次に、上述した構
成に係る電気光学装置の動作について簡単に説明する。
成に係る電気光学装置の動作について簡単に説明する。
【０１０７】まず、走査線駆動回路１３０には、垂直走
査期間の最初に転送開始パルスＤＹが供給される。この
転送開始パルスＤＹは、クロック信号ＣＬＹ（およびそ
の反転クロック信号ＣＬＹinv）によって順次シフトさ
れる結果、図４に示されるように、１水平走査期間毎に
順次アクティブレベルとなる走査信号Ｇ１、Ｇ２、…、
Ｇｍとして、対応する走査線１１２に出力される。
査期間の最初に転送開始パルスＤＹが供給される。この
転送開始パルスＤＹは、クロック信号ＣＬＹ（およびそ
の反転クロック信号ＣＬＹinv）によって順次シフトさ
れる結果、図４に示されるように、１水平走査期間毎に
順次アクティブレベルとなる走査信号Ｇ１、Ｇ２、…、
Ｇｍとして、対応する走査線１１２に出力される。
【０１０８】一方、１系統の画像信号ＶＩＤは、外部回
路によって、図４に示されるように、６系統の画像信号
ＶＩＤ１〜ＶＩＤ６に分配されるとともに、時間軸に対
して６倍に伸長される。また、データ線駆動回路１４０
には、同図に示されるように、水平走査期間の最初に転
送開始パルスＤＸが供給される。この転送開始パルスＤ
Ｘは、データ線駆動回路１４０において、クロック信号
ＣＬＸ（およびその反転クロック信号ＣＬＸinv）のレ
ベルが遷移する毎に順次シフトされて、信号Ｓ１’、Ｓ
２’、…、Ｓｎ’となる。そして、この信号Ｓ１’、Ｓ
２’、…、Ｓｎ’は、イネーブル信号ＥＮＢ１、ＥＮＢ
２のアクティブレベルである期間ＳＭＰａに制限され
て、これが図４に示されるように、サンプリング信号Ｓ
１、Ｓ２、…、Ｓｎとして順次出力されることとなる。
路によって、図４に示されるように、６系統の画像信号
ＶＩＤ１〜ＶＩＤ６に分配されるとともに、時間軸に対
して６倍に伸長される。また、データ線駆動回路１４０
には、同図に示されるように、水平走査期間の最初に転
送開始パルスＤＸが供給される。この転送開始パルスＤ
Ｘは、データ線駆動回路１４０において、クロック信号
ＣＬＸ（およびその反転クロック信号ＣＬＸinv）のレ
ベルが遷移する毎に順次シフトされて、信号Ｓ１’、Ｓ
２’、…、Ｓｎ’となる。そして、この信号Ｓ１’、Ｓ
２’、…、Ｓｎ’は、イネーブル信号ＥＮＢ１、ＥＮＢ
２のアクティブレベルである期間ＳＭＰａに制限され
て、これが図４に示されるように、サンプリング信号Ｓ
１、Ｓ２、…、Ｓｎとして順次出力されることとなる。
【０１０９】ここで、走査信号Ｇ１がアクティブとなる
期間、すなわち、第１番目の水平走査期間において、サ
ンプリング信号Ｓ１がアクティブレベルとなると、左か
ら１番目のブロックに属する６本のデータ線１１４に、
それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングさ
れる。そして、これらの画像信号ＶＩＤ１〜ＶＩＤ６
が、図２または図３において上から数えて１本目の走査
線１１２と当該６本のデータ線１１４と交差する画素の
ＴＦＴ１１６によってそれぞれ書き込まれることとな
る。この後、サンプリング信号Ｓ２がアクティブレベル
となると、今度は、２番目のブロックに属する６本のデ
ータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６
がサンプリングされて、これらの画像信号ＶＩＤ１〜Ｖ
ＩＤ６が、１本目の走査線１１２と当該６本のデータ線
１１４と交差する画素のＴＦＴ１１６によってそれぞれ
書き込まれることとなる。
期間、すなわち、第１番目の水平走査期間において、サ
ンプリング信号Ｓ１がアクティブレベルとなると、左か
ら１番目のブロックに属する６本のデータ線１１４に、
それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングさ
れる。そして、これらの画像信号ＶＩＤ１〜ＶＩＤ６
が、図２または図３において上から数えて１本目の走査
線１１２と当該６本のデータ線１１４と交差する画素の
ＴＦＴ１１６によってそれぞれ書き込まれることとな
る。この後、サンプリング信号Ｓ２がアクティブレベル
となると、今度は、２番目のブロックに属する６本のデ
ータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６
がサンプリングされて、これらの画像信号ＶＩＤ１〜Ｖ
ＩＤ６が、１本目の走査線１１２と当該６本のデータ線
１１４と交差する画素のＴＦＴ１１６によってそれぞれ
書き込まれることとなる。
【０１１０】以下同様にして、サンプリング信号Ｓ３、
Ｓ４、……、Ｓｎが順次アクティブレベルとなると、第
３番目、第４番目、…、第ｎ番目のブロックに属する６
本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩ
Ｄ６がサンプリングされ、これらの画像信号ＶＩＤ１〜
ＶＩＤ６が、１本目の走査線１１２と、当該６本のデー
タ線１１４と交差する画素のＴＦＴ１１６によってそれ
ぞれ書き込まれることとなる。これにより、第１行目の
画素のすべてに対する書き込みが完了することになる。
Ｓ４、……、Ｓｎが順次アクティブレベルとなると、第
３番目、第４番目、…、第ｎ番目のブロックに属する６
本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩ
Ｄ６がサンプリングされ、これらの画像信号ＶＩＤ１〜
ＶＩＤ６が、１本目の走査線１１２と、当該６本のデー
タ線１１４と交差する画素のＴＦＴ１１６によってそれ
ぞれ書き込まれることとなる。これにより、第１行目の
画素のすべてに対する書き込みが完了することになる。
【０１１１】続いて、走査信号Ｇ２がアクティブとなる
期間、すなわち、第２番目の水平走査期間においては、
同様にして、第２行目の画素のすべてに対して書き込み
が行われ、以下同様にして、走査信号Ｇ３、Ｇ４、…、
Ｇｍがアクティブとなって、第３行目、第４行目、第ｍ
行目の画素に対して書き込みが行われることとなる。こ
れにより、第１行目〜第ｍ行目の画素のすべてにわたっ
て書き込みが完了することになる。
期間、すなわち、第２番目の水平走査期間においては、
同様にして、第２行目の画素のすべてに対して書き込み
が行われ、以下同様にして、走査信号Ｇ３、Ｇ４、…、
Ｇｍがアクティブとなって、第３行目、第４行目、第ｍ
行目の画素に対して書き込みが行われることとなる。こ
れにより、第１行目〜第ｍ行目の画素のすべてにわたっ
て書き込みが完了することになる。
【０１１２】このような駆動では、データ線１１４を１
本毎に駆動する方式と比較すると、各サンプリングスイ
ッチ１５１によって画像信号をサンプリングする時間が
６倍となるので、各画素における充放電時間が十分に確
保される。このため、高コントラスト比を実現すること
ができる。
本毎に駆動する方式と比較すると、各サンプリングスイ
ッチ１５１によって画像信号をサンプリングする時間が
６倍となるので、各画素における充放電時間が十分に確
保される。このため、高コントラスト比を実現すること
ができる。
【０１１３】＜画素の詳細構成＞次に、上述した画素の
詳細について図５及び図６を参照して説明する。図５
は、その詳細構成を示す平面図であり、図６は、図５に
おけるＢ−Ｂ’線の断面図である。なお、図５におい
て、最上導電層となる画素電極１１８については、説明
理解のために、その輪郭だけを破線により示すことにす
る。
詳細について図５及び図６を参照して説明する。図５
は、その詳細構成を示す平面図であり、図６は、図５に
おけるＢ−Ｂ’線の断面図である。なお、図５におい
て、最上導電層となる画素電極１１８については、説明
理解のために、その輪郭だけを破線により示すことにす
る。
【０１１４】まず、これらの図に示されるように、デー
タ線１１４や、走査線１１２、容量線１７５、ＴＦＴ１
１６などの主要な要素は、素子基板１０１の基材たる基
板１０に設けられた溝１２内に形成されている。換言す
れば、この溝１２は、データ線１１４や、走査線１１
２、容量線１７５、ＴＦＴ１１６などが形成されるべき
領域１２ａにおいて形成されたものである。
タ線１１４や、走査線１１２、容量線１７５、ＴＦＴ１
１６などの主要な要素は、素子基板１０１の基材たる基
板１０に設けられた溝１２内に形成されている。換言す
れば、この溝１２は、データ線１１４や、走査線１１
２、容量線１７５、ＴＦＴ１１６などが形成されるべき
領域１２ａにおいて形成されたものである。
【０１１５】さて、この溝１２には、遮光膜２２が設け
られて、基板１０の下側から光がＴＦＴ１１６に侵入す
るのを防止している。さらに、この遮光膜２２の上層に
は、下地絶縁膜４０を介してポリシリコンからなる半導
体層３０が設けられ、その表面は熱酸化による絶縁膜３
２で覆われている。
られて、基板１０の下側から光がＴＦＴ１１６に侵入す
るのを防止している。さらに、この遮光膜２２の上層に
は、下地絶縁膜４０を介してポリシリコンからなる半導
体層３０が設けられ、その表面は熱酸化による絶縁膜３
２で覆われている。
【０１１６】ところで、データ線１１４はＹ方向に延在
し、走査線１１２はＸ方向に延在している。また、容量
線１７５は、走査線１１２と近接して平行にＸ方向に延
在して設けられているが、データ線１１４と交差する部
分においては、データ線１１４と重なるように、前段側
（図５において上側）に突出して形成されている。この
ような配線下において、半導体層３０は、データ線１１
４および容量線１７５が交差する地点から、容量線１７
５の延在方向（図５において右方向）、データ線１１４
の下層における容量線１７５の突出方向（上方向）、お
よび、その反対方向（下方向）の計３方向に延在して略
Ｔ字状に形成されている。
し、走査線１１２はＸ方向に延在している。また、容量
線１７５は、走査線１１２と近接して平行にＸ方向に延
在して設けられているが、データ線１１４と交差する部
分においては、データ線１１４と重なるように、前段側
（図５において上側）に突出して形成されている。この
ような配線下において、半導体層３０は、データ線１１
４および容量線１７５が交差する地点から、容量線１７
５の延在方向（図５において右方向）、データ線１１４
の下層における容量線１７５の突出方向（上方向）、お
よび、その反対方向（下方向）の計３方向に延在して略
Ｔ字状に形成されている。
【０１１７】そして、半導体層３０のうち、走査線１１
２と重なる部分がチャネル領域３０ａとなっている。換
言すれば、走査線１１２のうち、半導体層３０と交差す
る部分がゲート電極１１６Ｇとして用いられている。さ
らに、半導体層３０において、チャネル領域３０ａのソ
ース側には、低濃度ソース領域３０ｂ、高濃度ソース領
域１１６Ｓが設けられる一方、チャネル領域３０ａのド
レイン側には、低濃度ドレイン領域３０ｃ、高濃度ドレ
イン領域１１６Ｄが設けられて、いわゆるＬＤＤ（Ligh
tly Doped Drain）構造となっている。
２と重なる部分がチャネル領域３０ａとなっている。換
言すれば、走査線１１２のうち、半導体層３０と交差す
る部分がゲート電極１１６Ｇとして用いられている。さ
らに、半導体層３０において、チャネル領域３０ａのソ
ース側には、低濃度ソース領域３０ｂ、高濃度ソース領
域１１６Ｓが設けられる一方、チャネル領域３０ａのド
レイン側には、低濃度ドレイン領域３０ｃ、高濃度ドレ
イン領域１１６Ｄが設けられて、いわゆるＬＤＤ（Ligh
tly Doped Drain）構造となっている。
【０１１８】ここで、高濃度ソース領域１１６Ｓは、絶
縁膜３２および第１の層間絶縁膜４１を開孔するコンタ
クトホール５１によってデータ線１１４に接続される一
方、高濃度ドレイン領域１１６Ｄは、絶縁膜３２、第１
の層間絶縁膜４１および第２の層間絶縁膜４２を開孔す
るコンタクトホール５３によって画素電極１１８に接続
されている。
縁膜３２および第１の層間絶縁膜４１を開孔するコンタ
クトホール５１によってデータ線１１４に接続される一
方、高濃度ドレイン領域１１６Ｄは、絶縁膜３２、第１
の層間絶縁膜４１および第２の層間絶縁膜４２を開孔す
るコンタクトホール５３によって画素電極１１８に接続
されている。
【０１１９】また、半導体層３０における高濃度ドレイ
ン領域１１６Ｄの一部は、蓄積容量１１９の一方の電極
として機能している。すなわち、蓄積容量１１９は、半
導体層３０のうち、容量線１７５の下層に位置する高濃
度ドレイン領域３０ｆを一方の電極とし、さらに、容量
線１７５自体を他方の電極として、半導体層３０の表面
に形成された絶縁膜３２を挟持した構成となっている。
なお、蓄積容量１１９については、高濃度ドレイン領域
３０ｆおよび容量線１７５により絶縁膜３２を挟持する
ことによる容量のほか、高濃度ドレイン領域３０ｆおよ
び遮光膜２２によって下地絶縁膜４０を挟持することに
よる容量についても合わせて考える場合もある。
ン領域１１６Ｄの一部は、蓄積容量１１９の一方の電極
として機能している。すなわち、蓄積容量１１９は、半
導体層３０のうち、容量線１７５の下層に位置する高濃
度ドレイン領域３０ｆを一方の電極とし、さらに、容量
線１７５自体を他方の電極として、半導体層３０の表面
に形成された絶縁膜３２を挟持した構成となっている。
なお、蓄積容量１１９については、高濃度ドレイン領域
３０ｆおよび容量線１７５により絶縁膜３２を挟持する
ことによる容量のほか、高濃度ドレイン領域３０ｆおよ
び遮光膜２２によって下地絶縁膜４０を挟持することに
よる容量についても合わせて考える場合もある。
【０１２０】そして、最上層（すなわち、液晶１０５と
接する面）の全面には、ポリイミド等の有機膜からなる
配向膜６１が形成されている。なお、この配向膜６１
は、対向基板１０２との貼り合わせ前に、上述したよう
なラビング処理が施されるものである。
接する面）の全面には、ポリイミド等の有機膜からなる
配向膜６１が形成されている。なお、この配向膜６１
は、対向基板１０２との貼り合わせ前に、上述したよう
なラビング処理が施されるものである。
【０１２１】このように、半導体層３０は、走査線１１
２や、データ線１１４、容量線１７５が形成される領域
の下側に隠された状態で形成されている。一方、半導体
層３０の下層には、基板１０の下側から光が侵入するの
を防止している。このため、ＴＦＴ１１６には、光が基
板１０の上側および下側の双方から侵入しにくい構造と
なっているので、光照射によるＴＦＴ１１６の特性変化
の防止が図られている。
２や、データ線１１４、容量線１７５が形成される領域
の下側に隠された状態で形成されている。一方、半導体
層３０の下層には、基板１０の下側から光が侵入するの
を防止している。このため、ＴＦＴ１１６には、光が基
板１０の上側および下側の双方から侵入しにくい構造と
なっているので、光照射によるＴＦＴ１１６の特性変化
の防止が図られている。
【０１２２】さらに、表示領域１００ａにおいては、画
素電極１１８を除く、すべての配線（導電膜）や半導体
層などの要素が、溝１２に形成されているので、これら
による盛り上がりが防止されている。したがって、表示
領域１００ａでは、画素電極１１８に画像信号を供給す
るための走査線１１２やデータ線１１４などが形成され
る領域と、これらが形成されない開口領域との段差が低
減されることとなる。
素電極１１８を除く、すべての配線（導電膜）や半導体
層などの要素が、溝１２に形成されているので、これら
による盛り上がりが防止されている。したがって、表示
領域１００ａでは、画素電極１１８に画像信号を供給す
るための走査線１１２やデータ線１１４などが形成され
る領域と、これらが形成されない開口領域との段差が低
減されることとなる。
【０１２３】＜周辺回路の詳細構成＞次に、周辺回路の
詳細について、データ線駆動回路１４０のシフトレジス
タに含まれるインバータを一例として説明する。図７
は、このインバータの構成を示す平面図であり、図８
は、図７におけるＣ−Ｃ’線の断面図である。
詳細について、データ線駆動回路１４０のシフトレジス
タに含まれるインバータを一例として説明する。図７
は、このインバータの構成を示す平面図であり、図８
は、図７におけるＣ−Ｃ’線の断面図である。
【０１２４】まず、周辺回路が形成される周辺回路領域
には画素電極１１８が存在しないので、図５または図６
に示される画素部とは異なり、第２の層間絶縁膜４２を
開孔するコンタクトホール５３が設けられない。また、
遮光膜２２を、周辺回路領域の一部に形成しても良い。
他については、配線の用途が異なるだけで、基本的に画
素部と同様な構成となる。
には画素電極１１８が存在しないので、図５または図６
に示される画素部とは異なり、第２の層間絶縁膜４２を
開孔するコンタクトホール５３が設けられない。また、
遮光膜２２を、周辺回路領域の一部に形成しても良い。
他については、配線の用途が異なるだけで、基本的に画
素部と同様な構成となる。
【０１２５】すなわち、図７および図８に示されるイン
バータは、基板１０に設けられた溝１２内に、配線や半
導体層などの主要な要素が形成されている。そして、こ
のインバータは、画素電極１１８をスイッチングするＴ
ＦＴ１１６と同様なＬＤＤ構造のＰチャネル型ＴＦＴと
Ｎチャネル型ＴＦＴとが、電源の高位側電圧ＶｄｄＸが
印加される配線１４０４と、電源の低位側電圧ＶｓｓＸ
が印加される配線１４１４との間において直列接続され
た相補型構成となっている。詳細には、配線１４０４
は、コンタクトホール１４５１を介してＰチャネル型Ｔ
ＦＴの高濃度ドレイン領域に接続される一方、配線１４
１４は、コンタクトホール１４５４を介してＮチャネル
型ＴＦＴの高濃度ソース領域に接続されている。さら
に、インバータの入力信号が供給される配線１４１２
は、二手に分岐して、Ｐチャネル型ＴＦＴとＮチャネル
型ＴＦＴとで共用されるゲート電極となっている。そし
て、Ｐチャネル型ＴＦＴの高濃度ソース領域は、コンタ
クトホール１４５２を介し、また、Ｎチャネル型ＴＦＴ
の高濃度ドレイン領域は、コンタクトホール１４５３を
介し、それぞれ、インバータの出力信号を供給する配線
１４２４に接続されている。
バータは、基板１０に設けられた溝１２内に、配線や半
導体層などの主要な要素が形成されている。そして、こ
のインバータは、画素電極１１８をスイッチングするＴ
ＦＴ１１６と同様なＬＤＤ構造のＰチャネル型ＴＦＴと
Ｎチャネル型ＴＦＴとが、電源の高位側電圧ＶｄｄＸが
印加される配線１４０４と、電源の低位側電圧ＶｓｓＸ
が印加される配線１４１４との間において直列接続され
た相補型構成となっている。詳細には、配線１４０４
は、コンタクトホール１４５１を介してＰチャネル型Ｔ
ＦＴの高濃度ドレイン領域に接続される一方、配線１４
１４は、コンタクトホール１４５４を介してＮチャネル
型ＴＦＴの高濃度ソース領域に接続されている。さら
に、インバータの入力信号が供給される配線１４１２
は、二手に分岐して、Ｐチャネル型ＴＦＴとＮチャネル
型ＴＦＴとで共用されるゲート電極となっている。そし
て、Ｐチャネル型ＴＦＴの高濃度ソース領域は、コンタ
クトホール１４５２を介し、また、Ｎチャネル型ＴＦＴ
の高濃度ドレイン領域は、コンタクトホール１４５３を
介し、それぞれ、インバータの出力信号を供給する配線
１４２４に接続されている。
【０１２６】これらの配線のうち、ゲート電極となる配
線１４１２は、表示領域における走査線１１２と同一導
電層をパターニングしたものであり、また、配線１４０
４、１４１４および１４２４は、画素部におけるデータ
線１１４と同一導電層をパターニングしたものである。
すなわち、周辺回路領域においては、表示領域における
走査線１１２と同一導電層を用いて第１層の配線１４１
２が形成され、データ線１１４と同一導電層を用いて第
２層の配線１４０４、１４１４および１４２４が形成さ
れている。
線１４１２は、表示領域における走査線１１２と同一導
電層をパターニングしたものであり、また、配線１４０
４、１４１４および１４２４は、画素部におけるデータ
線１１４と同一導電層をパターニングしたものである。
すなわち、周辺回路領域においては、表示領域における
走査線１１２と同一導電層を用いて第１層の配線１４１
２が形成され、データ線１１４と同一導電層を用いて第
２層の配線１４０４、１４１４および１４２４が形成さ
れている。
【０１２７】なお、ここでは、データ線駆動回路１４０
におけるインバータを一例として説明したが、データ線
駆動回路１４０における他の素子、例えば、クロックド
インバータや、論理積回路を構成するＮＡＮＤゲートな
どについても、さらに、走査線駆動回路１３０における
各種素子についても、ここで説明したインバータと同様
に溝１２に形成されている。このため、周辺回路が形成
される領域においても、表示領域と同様に、配線や素子
などの有無の相違による段差が低減されることとなる。
におけるインバータを一例として説明したが、データ線
駆動回路１４０における他の素子、例えば、クロックド
インバータや、論理積回路を構成するＮＡＮＤゲートな
どについても、さらに、走査線駆動回路１３０における
各種素子についても、ここで説明したインバータと同様
に溝１２に形成されている。このため、周辺回路が形成
される領域においても、表示領域と同様に、配線や素子
などの有無の相違による段差が低減されることとなる。
【０１２８】＜実装端子の詳細構成＞続いて、実装端子
１０７の詳細な構成について図１０を参照して説明す
る。図１０は、図９のＤ−Ｄ’線の断面図であり、実装
端子１０７および配線１７１の構成を示す断面図であ
る。
１０７の詳細な構成について図１０を参照して説明す
る。図１０は、図９のＤ−Ｄ’線の断面図であり、実装
端子１０７および配線１７１の構成を示す断面図であ
る。
【０１２９】図１０に示されるように、実装端子１０７
および配線１７１は、基板１０に設けられた溝１２に対
応して形成されている。ここで、溝１２については、図
９に示されるように、実装端子１０７が形成されるべき
周縁（輪郭）部分と、この実装端子に至る配線１７１が
形成されるべき部分とに対応して基板１０の表面に形成
されたものである。
および配線１７１は、基板１０に設けられた溝１２に対
応して形成されている。ここで、溝１２については、図
９に示されるように、実装端子１０７が形成されるべき
周縁（輪郭）部分と、この実装端子に至る配線１７１が
形成されるべき部分とに対応して基板１０の表面に形成
されたものである。
【０１３０】さて、図１０に示されるように、溝１２と
輪郭部分で囲まれる領域とにおいては、表示領域や周辺
回路の形成領域における遮光膜２２と同一層からなる導
電膜２２ｂが形成されている。この導電膜２２ｂの上層
には、下地絶縁膜４０が形成されて、基板全面を覆って
いるが、基板１０に形成された溝１２に対応する凹凸部
は残っている。
輪郭部分で囲まれる領域とにおいては、表示領域や周辺
回路の形成領域における遮光膜２２と同一層からなる導
電膜２２ｂが形成されている。この導電膜２２ｂの上層
には、下地絶縁膜４０が形成されて、基板全面を覆って
いるが、基板１０に形成された溝１２に対応する凹凸部
は残っている。
【０１３１】次に、下地絶縁膜４０において溝１２に対
応する凹部と、その輪郭部分で囲まれる領域に対応する
凸部とには、表示領域における走査線１１２や周辺回路
領域における第１層の配線１４１２と同一層からなる導
電膜１１２ｂが形成されている。この導電膜１１２ｂの
上層には、第１の層間絶縁膜４１が形成されて、基板全
面を覆っているが、溝１２に対応する凹凸部は残ってい
る。
応する凹部と、その輪郭部分で囲まれる領域に対応する
凸部とには、表示領域における走査線１１２や周辺回路
領域における第１層の配線１４１２と同一層からなる導
電膜１１２ｂが形成されている。この導電膜１１２ｂの
上層には、第１の層間絶縁膜４１が形成されて、基板全
面を覆っているが、溝１２に対応する凹凸部は残ってい
る。
【０１３２】さらに、溝１２に対応する凹部と、その輪
郭部分で囲まれる領域に対応する凸部とには、表示領域
におけるデータ線１１４や周辺回路領域における第２層
の配線１４０４、１４１４、１４２４などと同一層から
なる導電膜１１４ｂが形成されている。そして、この導
電膜１１４ｂの上層には、基板全面にわたって第２の層
間絶縁膜４２が形成されているが、溝１２の輪郭部分で
囲まれる領域に対応する凸部において開孔部４２ａが設
けられている。すなわち、導電膜１１４ｂは、溝１２の
輪郭部分で囲まれる領域に対応する凸部において露出し
ており、これが実装端子１０７のパッドとして用いられ
る一方、この凸部に至る導電膜１１４ｂが配線１７１と
して用いられる構成となっている。このような構成にお
いては、開孔部４２ａにおいて露出する導電膜１１４ｂ
の表面は、他の部分に比べて盛り上がっているため、第
２の層間絶縁膜４２の表面との段差が低減されることと
なる。
郭部分で囲まれる領域に対応する凸部とには、表示領域
におけるデータ線１１４や周辺回路領域における第２層
の配線１４０４、１４１４、１４２４などと同一層から
なる導電膜１１４ｂが形成されている。そして、この導
電膜１１４ｂの上層には、基板全面にわたって第２の層
間絶縁膜４２が形成されているが、溝１２の輪郭部分で
囲まれる領域に対応する凸部において開孔部４２ａが設
けられている。すなわち、導電膜１１４ｂは、溝１２の
輪郭部分で囲まれる領域に対応する凸部において露出し
ており、これが実装端子１０７のパッドとして用いられ
る一方、この凸部に至る導電膜１１４ｂが配線１７１と
して用いられる構成となっている。このような構成にお
いては、開孔部４２ａにおいて露出する導電膜１１４ｂ
の表面は、他の部分に比べて盛り上がっているため、第
２の層間絶縁膜４２の表面との段差が低減されることと
なる。
【０１３３】また、基板１０の基準面Ｒからの溝１２の
深さｄは、導電膜２２ｂの厚さt１、導電膜１１２ｂの
厚さt２および導電膜１１４ｂの厚さt３の合計にほぼ等
しくなるように形成されている。したがって、溝１２に
形成される導電膜１１４ｂの表面Ｐと、導電膜２２ｂ、
１１２ｂ、１１４ｂが形成されていない部分における第
１の層間絶縁膜４１の表面Ｑとはほぼ等しくなるので、
これらの上層に第２の層間絶縁膜４２が形成されると、
配線１７１が形成される部分と形成されない部分とがほ
ぼ平坦化されることとなる。
深さｄは、導電膜２２ｂの厚さt１、導電膜１１２ｂの
厚さt２および導電膜１１４ｂの厚さt３の合計にほぼ等
しくなるように形成されている。したがって、溝１２に
形成される導電膜１１４ｂの表面Ｐと、導電膜２２ｂ、
１１２ｂ、１１４ｂが形成されていない部分における第
１の層間絶縁膜４１の表面Ｑとはほぼ等しくなるので、
これらの上層に第２の層間絶縁膜４２が形成されると、
配線１７１が形成される部分と形成されない部分とがほ
ぼ平坦化されることとなる。
【０１３４】ところで、溝１２の輪郭部分で囲まれる領
域に対応する凸部に形成された導電膜２２ｂ、１１２ｂ
は、電気的には不要なものとも言えるが、このような導
電膜２２ｂ、１１２ｂが設けられる理由は、次の通りで
ある。すなわち、本実施形態において、溝１２は、端子
領域のほかに、表示領域や周辺回路領域においても形成
されるが、工程の簡略化の観点から言えば、これらの溝
１２は、同一の工程において一括して形成するのが望ま
しい。ここで、表示領域や周辺回路においては、遮光
膜、第１層および第２層の配線における膜厚を考慮し
て、第２の層間絶縁膜４２の表面ができるだけ平坦にな
るように、溝１２の深さを決定すべきである。一方、実
装端子１０７および配線１７１では、最上層の導電層１
１４ｂのみがあれば良いが、遮光膜や、第１層および第
２層の配線における膜厚を考慮して深さｄが設定された
溝１２に、導電層１１４ｂのみを設けるのでは、溝１２
の深さが過剰となり、段差が生じてしまう場合がある。
そこで、端子領域においては、このような段差を防止す
るために、表示領域や周辺回路領域に設けられる遮光膜
や、第１層の配線を高さ調整用のダミー膜として用いて
いるのである。なお、このようなダミー膜は、高さ調整
用として用いるのであるから、導電膜に限られず、絶縁
体を別途形成して用いても良い。
域に対応する凸部に形成された導電膜２２ｂ、１１２ｂ
は、電気的には不要なものとも言えるが、このような導
電膜２２ｂ、１１２ｂが設けられる理由は、次の通りで
ある。すなわち、本実施形態において、溝１２は、端子
領域のほかに、表示領域や周辺回路領域においても形成
されるが、工程の簡略化の観点から言えば、これらの溝
１２は、同一の工程において一括して形成するのが望ま
しい。ここで、表示領域や周辺回路においては、遮光
膜、第１層および第２層の配線における膜厚を考慮し
て、第２の層間絶縁膜４２の表面ができるだけ平坦にな
るように、溝１２の深さを決定すべきである。一方、実
装端子１０７および配線１７１では、最上層の導電層１
１４ｂのみがあれば良いが、遮光膜や、第１層および第
２層の配線における膜厚を考慮して深さｄが設定された
溝１２に、導電層１１４ｂのみを設けるのでは、溝１２
の深さが過剰となり、段差が生じてしまう場合がある。
そこで、端子領域においては、このような段差を防止す
るために、表示領域や周辺回路領域に設けられる遮光膜
や、第１層の配線を高さ調整用のダミー膜として用いて
いるのである。なお、このようなダミー膜は、高さ調整
用として用いるのであるから、導電膜に限られず、絶縁
体を別途形成して用いても良い。
【０１３５】また、遮光膜２２と同一膜からなる導電膜
２２ｂは、比較的薄い場合がある。このような場合、遮
光膜２２や導電膜２２ｂの有無の相違による段差を無視
できるので、端子領域に導電膜２２ｂを設けないでも良
い。この場合、溝１２の深さｄは、導電膜１１２ｂの厚
さt２および導電膜１１４ｂの厚さt３の和にほぼ等しく
すれば良い。さらに、半導体層３０の膜厚をも考慮して
溝１２を形成しても良く、この場合には、高さ調整用の
ダミー膜として半導体層３０を構成するポリシリコン層
を用いても良い。
２２ｂは、比較的薄い場合がある。このような場合、遮
光膜２２や導電膜２２ｂの有無の相違による段差を無視
できるので、端子領域に導電膜２２ｂを設けないでも良
い。この場合、溝１２の深さｄは、導電膜１１２ｂの厚
さt２および導電膜１１４ｂの厚さt３の和にほぼ等しく
すれば良い。さらに、半導体層３０の膜厚をも考慮して
溝１２を形成しても良く、この場合には、高さ調整用の
ダミー膜として半導体層３０を構成するポリシリコン層
を用いても良い。
【０１３６】＜製造プロセス＞次に、実施形態に係る電
気光学装置の製造プロセスについて、素子基板１０１を
中心に説明する。
気光学装置の製造プロセスについて、素子基板１０１を
中心に説明する。
【０１３７】まず、図１１（ａ）に示されるように、例
えば、石英基板や、ガラス基板、シリコン基板等の基板
１０に、フォトリソグラフィおよびエッチング等によっ
て溝１２を形成する。なお、この溝１２の深さｄは、前
述したように、遮光膜、第１層および第２層の配線の膜
厚合計とほぼ等しくなるように形成される。
えば、石英基板や、ガラス基板、シリコン基板等の基板
１０に、フォトリソグラフィおよびエッチング等によっ
て溝１２を形成する。なお、この溝１２の深さｄは、前
述したように、遮光膜、第１層および第２層の配線の膜
厚合計とほぼ等しくなるように形成される。
【０１３８】続いて、同図（ｂ）に示されるように、溝
１２が形成された基板１０に、遮光膜２２、導電膜２２
ｂが形成される。具体的には、溝１２が形成された基板
１０の全面に不透明な高融点金属、具体的には、Ti（チ
タン）や、Cr（クロム）、W（タングステン）、Ta（タ
ンタル）、Mo（モリブテン）、Pｂ（鉛）等の金属単
体、または、これらを少なくとも１つ含む合金や金属シ
リサイドなどをスパッタリング等により１００〜３００
ｎｍ程度の厚さで形成した後、この高融点金属を、フォ
トリソグラフィ及びエッチングによって、上述した形状
にパターニングして遮光膜２２、導電膜２２ｂを形成す
る。
１２が形成された基板１０に、遮光膜２２、導電膜２２
ｂが形成される。具体的には、溝１２が形成された基板
１０の全面に不透明な高融点金属、具体的には、Ti（チ
タン）や、Cr（クロム）、W（タングステン）、Ta（タ
ンタル）、Mo（モリブテン）、Pｂ（鉛）等の金属単
体、または、これらを少なくとも１つ含む合金や金属シ
リサイドなどをスパッタリング等により１００〜３００
ｎｍ程度の厚さで形成した後、この高融点金属を、フォ
トリソグラフィ及びエッチングによって、上述した形状
にパターニングして遮光膜２２、導電膜２２ｂを形成す
る。
【０１３９】次に、同図（ｃ）に示されるように、遮光
膜２２、導電膜２２ｂ、基板１０の表面に、下地絶縁膜
４０を形成する。詳細には、下地絶縁膜４０は、例えば
常圧または減圧ＣＶＤ（Chemical Vapor Deposition）
法などにより、ＮＳＧ（ノンドープトシリケートガラ
ス）や、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボ
ロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケ
ートガラス）などの高絶縁性ガラス、または、酸化シリ
コン膜、窒化シリコン膜等から、約５０〜１５００ｎｍ
の厚さで、好ましくは約６００〜８００ｎｍ程度の厚さ
で形成される。
膜２２、導電膜２２ｂ、基板１０の表面に、下地絶縁膜
４０を形成する。詳細には、下地絶縁膜４０は、例えば
常圧または減圧ＣＶＤ（Chemical Vapor Deposition）
法などにより、ＮＳＧ（ノンドープトシリケートガラ
ス）や、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボ
ロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケ
ートガラス）などの高絶縁性ガラス、または、酸化シリ
コン膜、窒化シリコン膜等から、約５０〜１５００ｎｍ
の厚さで、好ましくは約６００〜８００ｎｍ程度の厚さ
で形成される。
【０１４０】引き続き、下地絶縁膜４０の上面全体に、
例えば減圧ＣＶＤ法などによって、アモルファスシリコ
ン層を約１００ｎｍの厚さで形成し、熱処理等により固
相成長させることによりポリシリコン層を形成する。こ
の際、Ｎチャネル型のＴＦＴを形成する場合には、Sb
（アンチモン）や、As（砒素）、P（リン）などのＶ属
元素の不純物を、わずかにイオン注入等によりドーピン
グする一方、Ｐチャネル型ＴＦＴを形成する場合には、
Al（アルミニウム）や、B（ボロン）、Ga（ガリウム）
などのIII属元素の不純物を、同様に、わずかにイオン
注入等によりドーピングする。そして、同図（ｄ）に示
されるように、ポリシリコン層を、フォトリソグラフィ
やエッチング等によってパターニングして、表示領域に
おけるＴＦＴ１１６や、周辺回路領域における半導体層
３０として、島状に形成する。なお、半導体層３０のう
ち、容量線１７５が形成される領域３０ｆについては、
P（リン）などの不純物を高濃度でドーピングして、予
め低抵抗化を図っておいても良い。
例えば減圧ＣＶＤ法などによって、アモルファスシリコ
ン層を約１００ｎｍの厚さで形成し、熱処理等により固
相成長させることによりポリシリコン層を形成する。こ
の際、Ｎチャネル型のＴＦＴを形成する場合には、Sb
（アンチモン）や、As（砒素）、P（リン）などのＶ属
元素の不純物を、わずかにイオン注入等によりドーピン
グする一方、Ｐチャネル型ＴＦＴを形成する場合には、
Al（アルミニウム）や、B（ボロン）、Ga（ガリウム）
などのIII属元素の不純物を、同様に、わずかにイオン
注入等によりドーピングする。そして、同図（ｄ）に示
されるように、ポリシリコン層を、フォトリソグラフィ
やエッチング等によってパターニングして、表示領域に
おけるＴＦＴ１１６や、周辺回路領域における半導体層
３０として、島状に形成する。なお、半導体層３０のう
ち、容量線１７５が形成される領域３０ｆについては、
P（リン）などの不純物を高濃度でドーピングして、予
め低抵抗化を図っておいても良い。
【０１４１】さらに、図１２（ｅ）に示されるように、
半導体層３０の表面を熱酸化処理して、絶縁膜３２を当
該半導体層３０の表面に形成する。この工程により、半
導体層３０は最終的に約３０〜１５０ｎｍの厚さ、好ま
しくは約３５〜４５ｎｍの厚さとなる一方、絶縁膜３２
は約６０〜１５０ｎｍの厚さ、好ましくは約３０ｎｍの
厚さとなる。
半導体層３０の表面を熱酸化処理して、絶縁膜３２を当
該半導体層３０の表面に形成する。この工程により、半
導体層３０は最終的に約３０〜１５０ｎｍの厚さ、好ま
しくは約３５〜４５ｎｍの厚さとなる一方、絶縁膜３２
は約６０〜１５０ｎｍの厚さ、好ましくは約３０ｎｍの
厚さとなる。
【０１４２】次に、絶縁膜３２および下地絶縁膜４０の
上面に、ポリシリコン層を減圧ＣＶＤ法等により堆積す
る。そして、同図（ｆ）に示されるように、このポリシ
リコン層を、フォトリソグラフィやエッチング等によっ
てパターニングして、表示領域にあってはＴＦＴ１１６
のゲート電極を兼用する走査線１１２として、蓄積容量
１１９における他方の電極をなす容量線１７５として、
それぞれ形成し、また、周辺回路領域にあってはゲート
電極を含めた第１層の配線１４１２として形成し、さら
に、端子領域にあっては導電膜１１２ｂとして形成す
る。なお、この導電膜については、ポリシリコンではな
く、Alなどの金属膜や金属シリサイド膜から形成しても
良いし、これらの金属膜または金属シリサイド膜と、ポ
リシリコンとを多層で形成しても良い。
上面に、ポリシリコン層を減圧ＣＶＤ法等により堆積す
る。そして、同図（ｆ）に示されるように、このポリシ
リコン層を、フォトリソグラフィやエッチング等によっ
てパターニングして、表示領域にあってはＴＦＴ１１６
のゲート電極を兼用する走査線１１２として、蓄積容量
１１９における他方の電極をなす容量線１７５として、
それぞれ形成し、また、周辺回路領域にあってはゲート
電極を含めた第１層の配線１４１２として形成し、さら
に、端子領域にあっては導電膜１１２ｂとして形成す
る。なお、この導電膜については、ポリシリコンではな
く、Alなどの金属膜や金属シリサイド膜から形成しても
良いし、これらの金属膜または金属シリサイド膜と、ポ
リシリコンとを多層で形成しても良い。
【０１４３】さらに、同図（ｇ）に示されるように、半
導体層３０に適切な不純物をドーピングする。詳細に
は、表示領域におけるＴＦＴ１１６をＮチャネル型とす
る場合、ソース・ドレイン領域のうち、チャネル領域３
０ａに隣接する領域に対し、走査線１１２の一部である
ゲート電極を拡散マスクとして、PなどのＶ族元素の不
純物を低濃度でドーピングする。同時に、周辺回路領域
のＮチャネル型ＴＦＴにおいても、同様に配線１４１２
の一部であるゲート電極を拡散マスクとして、不純物を
低濃度でドーピングする。続いて、ゲート電極よりも幅
広のレジストを形成し、これをマスクとして、同じくP
などのＶ族元素の不純物を高濃度でドーピングする。こ
れによりＮチャネル型ＴＦＴは、チャネル領域３０ａの
ソース側には、低濃度ソース領域３０ｂ、高濃度ソース
領域１１６Ｓが設けられる一方、チャネル領域３０ａの
ドレイン側には、低濃度ドレイン領域３０ｃ、高濃度ド
レイン領域１１６Ｄが設けられたＬＤＤ構造となる。続
いて、これらのＮチャネル型ＴＦＴの半導体層３０をレ
ジストでマスクした後、周辺回路領域のＰチャネル型Ｔ
ＦＴについても同様に、チャネル領域に隣接する領域に
対し、配線１４１２をマスクとして、例えばB（ボロ
ン）などのIII族元素の不純物をドーピングして低濃度
領域を形成し、引き続き、配線１４１２よりも幅広のレ
ジストをマスクとして、同じくBなどのIII族元素の不純
物をドーピングして高濃度領域を形成する。
導体層３０に適切な不純物をドーピングする。詳細に
は、表示領域におけるＴＦＴ１１６をＮチャネル型とす
る場合、ソース・ドレイン領域のうち、チャネル領域３
０ａに隣接する領域に対し、走査線１１２の一部である
ゲート電極を拡散マスクとして、PなどのＶ族元素の不
純物を低濃度でドーピングする。同時に、周辺回路領域
のＮチャネル型ＴＦＴにおいても、同様に配線１４１２
の一部であるゲート電極を拡散マスクとして、不純物を
低濃度でドーピングする。続いて、ゲート電極よりも幅
広のレジストを形成し、これをマスクとして、同じくP
などのＶ族元素の不純物を高濃度でドーピングする。こ
れによりＮチャネル型ＴＦＴは、チャネル領域３０ａの
ソース側には、低濃度ソース領域３０ｂ、高濃度ソース
領域１１６Ｓが設けられる一方、チャネル領域３０ａの
ドレイン側には、低濃度ドレイン領域３０ｃ、高濃度ド
レイン領域１１６Ｄが設けられたＬＤＤ構造となる。続
いて、これらのＮチャネル型ＴＦＴの半導体層３０をレ
ジストでマスクした後、周辺回路領域のＰチャネル型Ｔ
ＦＴについても同様に、チャネル領域に隣接する領域に
対し、配線１４１２をマスクとして、例えばB（ボロ
ン）などのIII族元素の不純物をドーピングして低濃度
領域を形成し、引き続き、配線１４１２よりも幅広のレ
ジストをマスクとして、同じくBなどのIII族元素の不純
物をドーピングして高濃度領域を形成する。
【０１４４】なお、このように各チャネル型ＴＦＴをＬ
ＤＤ構造としないで、オフセット構造のＴＦＴとしても
良く、また、単なるセルフアライン型（自己整合型）の
ＴＦＴとしても良い。また、周辺回路の相補型ＴＦＴの
うち、Ｎチャネル型のみをＬＤＤ構造としても良く、さ
らに、画素部におけるＴＦＴ１１６を相補型としても良
い。
ＤＤ構造としないで、オフセット構造のＴＦＴとしても
良く、また、単なるセルフアライン型（自己整合型）の
ＴＦＴとしても良い。また、周辺回路の相補型ＴＦＴの
うち、Ｎチャネル型のみをＬＤＤ構造としても良く、さ
らに、画素部におけるＴＦＴ１１６を相補型としても良
い。
【０１４５】続いて、同図（ｈ）に示されるように、第
１の層間絶縁膜４１を、ゲート電極や下地絶縁膜４０な
どを覆うように、例えば、ＣＶＤ法等によって約５００
〜１５００ｎｍの厚さに堆積する。なお、第１の層間絶
縁膜４１の材質としては、下地絶縁膜４０と同様に、Ｎ
ＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガ
ラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げ
られる。
１の層間絶縁膜４１を、ゲート電極や下地絶縁膜４０な
どを覆うように、例えば、ＣＶＤ法等によって約５００
〜１５００ｎｍの厚さに堆積する。なお、第１の層間絶
縁膜４１の材質としては、下地絶縁膜４０と同様に、Ｎ
ＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガ
ラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げ
られる。
【０１４６】さらに、図１３（ｉ）に示されるように、
表示領域にあってはコンタクトホール５１を、周辺回路
領域にあってはコンタクトホール１４５１、１４５２、
１４５３および１４５４をそれぞれ形成する。詳細に
は、コンタクトホール５１が第１の層間絶縁膜４１およ
び絶縁膜３２に対してＴＦＴ１１６のソース領域に対応
した位置にドライエッチング等により形成されるととも
に、コンタクトホール１４５１、１４５２、１４５３お
よび１４５４が、Ｐチャネル型およびＮチャネル型ＴＦ
Ｔの高濃度ドレイン領域と高濃度ソース領域とに対応し
た位置に形成される。なお、この際、周辺回路領域にお
いて、第１層の配線と第２層の配線との導通を図る場合
には、この導通部分に対応して同様にコンタクトホール
（図示省略）を形成する。
表示領域にあってはコンタクトホール５１を、周辺回路
領域にあってはコンタクトホール１４５１、１４５２、
１４５３および１４５４をそれぞれ形成する。詳細に
は、コンタクトホール５１が第１の層間絶縁膜４１およ
び絶縁膜３２に対してＴＦＴ１１６のソース領域に対応
した位置にドライエッチング等により形成されるととも
に、コンタクトホール１４５１、１４５２、１４５３お
よび１４５４が、Ｐチャネル型およびＮチャネル型ＴＦ
Ｔの高濃度ドレイン領域と高濃度ソース領域とに対応し
た位置に形成される。なお、この際、周辺回路領域にお
いて、第１層の配線と第２層の配線との導通を図る場合
には、この導通部分に対応して同様にコンタクトホール
（図示省略）を形成する。
【０１４７】次に、第１の層間絶縁膜４１の上に、アル
ミニウムなどの低抵抗金属や金属シリサイドなどからな
る導電膜を、スパッタリングなどによって約１００〜５
００ｎｍの厚さに堆積する。そして、この導電膜を、同
図（ｊ）に示されるように、フォトリソグラフィやエッ
チング等によってパターニングして、表示領域にあって
はＴＦＴ１１６のソース電極を兼用するデータ線１１４
として形成し、周辺回路領域にあってはソース・ドレイ
ン電極を含めた第２層の配線１４０４、１４１４、１４
２４として形成し、また、端子領域にあっては導電膜１
１４ｂとして形成する。
ミニウムなどの低抵抗金属や金属シリサイドなどからな
る導電膜を、スパッタリングなどによって約１００〜５
００ｎｍの厚さに堆積する。そして、この導電膜を、同
図（ｊ）に示されるように、フォトリソグラフィやエッ
チング等によってパターニングして、表示領域にあって
はＴＦＴ１１６のソース電極を兼用するデータ線１１４
として形成し、周辺回路領域にあってはソース・ドレイ
ン電極を含めた第２層の配線１４０４、１４１４、１４
２４として形成し、また、端子領域にあっては導電膜１
１４ｂとして形成する。
【０１４８】続いて、同図（ｋ）に示されるように、第
２の層間絶縁膜４２を、第２層の配線や第１の層間絶縁
膜４１などを覆うように、例えば、ＣＶＤ法等によって
約５００〜１５００ｎｍの厚さに堆積する。なお、第２
の層間絶縁膜４２の材質としては、下地絶縁膜４０や第
１の層間絶縁膜４１と同様に、ＮＳＧや、ＰＳＧ、ＢＳ
Ｇ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコ
ン膜、酸化シリコン膜などが挙げられる。
２の層間絶縁膜４２を、第２層の配線や第１の層間絶縁
膜４１などを覆うように、例えば、ＣＶＤ法等によって
約５００〜１５００ｎｍの厚さに堆積する。なお、第２
の層間絶縁膜４２の材質としては、下地絶縁膜４０や第
１の層間絶縁膜４１と同様に、ＮＳＧや、ＰＳＧ、ＢＳ
Ｇ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコ
ン膜、酸化シリコン膜などが挙げられる。
【０１４９】次に、同図（ｌ）に示されるように、表示
領域にあっては、ＴＦＴ１１６のドレイン領域に対応し
た位置に、第２の層間絶縁膜４２、第１の層間絶縁膜４
１および絶縁膜３２を開孔させるコンタクトホール５３
を、ドライエッチング等により形成する。一方、端子領
域にあっては、第２の層間絶縁膜４２のうち、溝１２の
輪郭対応部分で囲まれる凸部に位置する部分４７を除去
して、開孔部４２ａを設ける。
領域にあっては、ＴＦＴ１１６のドレイン領域に対応し
た位置に、第２の層間絶縁膜４２、第１の層間絶縁膜４
１および絶縁膜３２を開孔させるコンタクトホール５３
を、ドライエッチング等により形成する。一方、端子領
域にあっては、第２の層間絶縁膜４２のうち、溝１２の
輪郭対応部分で囲まれる凸部に位置する部分４７を除去
して、開孔部４２ａを設ける。
【０１５０】なお、開孔部４２ａを設ける手法として
は、第２の層間絶縁膜４２のうち、開孔部４２ａに相当
する部分をエッチングなどにより選択的に除去する第１
の手法と、溝１２の輪郭部分で囲まれる領域に対応する
凸部の導電膜１１４ｂが露出するまで、第２の層間絶縁
膜４２をＣＭＰ（化学機械的研磨）処理を施す第２の手
法との２つに大別される。このうち、後者に係る第２の
手法の方が、実装端子１０７となる部分とその他の部分
とがほぼ完全に平坦化される観点から言えば有利であ
る。ただし、前者に係る第１の手法では、第２の層間絶
縁膜４２のうち、開孔部４２に相当する部分を、コンタ
クトホール５３を形成するのと同様な手法により選択的
に除去することができるので、工程の簡略化の観点から
言えば、第１の手法の方が有利である。
は、第２の層間絶縁膜４２のうち、開孔部４２ａに相当
する部分をエッチングなどにより選択的に除去する第１
の手法と、溝１２の輪郭部分で囲まれる領域に対応する
凸部の導電膜１１４ｂが露出するまで、第２の層間絶縁
膜４２をＣＭＰ（化学機械的研磨）処理を施す第２の手
法との２つに大別される。このうち、後者に係る第２の
手法の方が、実装端子１０７となる部分とその他の部分
とがほぼ完全に平坦化される観点から言えば有利であ
る。ただし、前者に係る第１の手法では、第２の層間絶
縁膜４２のうち、開孔部４２に相当する部分を、コンタ
クトホール５３を形成するのと同様な手法により選択的
に除去することができるので、工程の簡略化の観点から
言えば、第１の手法の方が有利である。
【０１５１】さて、以後の工程については図示を省略す
るが、第２の層間絶縁膜４２の表面に、ＩＴＯなどの透
明導電性薄膜を、スパッタリングなどによって約５０〜
２００ｎｍの厚さに堆積した後、フォトリソグラフィや
エッチング等によって所定の形状（図５参照）にパター
ニングして、画素電極１１８を形成する。この後、ポリ
イミドなどの有機溶液を基板１０における対向面の全面
に塗布・焼成する。これにより、配向膜６１が形成され
ることとなる。なお、この配向膜６１に対しては、図１
４に示されるような方向にラビング処理が施される。
るが、第２の層間絶縁膜４２の表面に、ＩＴＯなどの透
明導電性薄膜を、スパッタリングなどによって約５０〜
２００ｎｍの厚さに堆積した後、フォトリソグラフィや
エッチング等によって所定の形状（図５参照）にパター
ニングして、画素電極１１８を形成する。この後、ポリ
イミドなどの有機溶液を基板１０における対向面の全面
に塗布・焼成する。これにより、配向膜６１が形成され
ることとなる。なお、この配向膜６１に対しては、図１
４に示されるような方向にラビング処理が施される。
【０１５２】そして、このように形成された素子基板１
０１は、それとは約９０度回転させた方向にラビング処
理された対向基板１０２と、シール材１０４により貼り
合わせられた後に、液晶１０５が封入・封止され、スク
ライブされて（切り出されて）、図１（ａ）に示される
ような電気光学装置となる。
０１は、それとは約９０度回転させた方向にラビング処
理された対向基板１０２と、シール材１０４により貼り
合わせられた後に、液晶１０５が封入・封止され、スク
ライブされて（切り出されて）、図１（ａ）に示される
ような電気光学装置となる。
【０１５３】なお、素子基板１０１においては、配向膜
６１が全面にわたって形成されるが、液晶封止後ではプ
ラズマ処理等により、対向基板１０２から張り出した部
分に形成された配向膜が除去される。このため、端子領
域および周辺回路領域における最上層は、配向膜６１で
はなく、導電膜１１４ｂまたは第２の層間絶縁膜４２と
なる（図８また図１０参照）。
６１が全面にわたって形成されるが、液晶封止後ではプ
ラズマ処理等により、対向基板１０２から張り出した部
分に形成された配向膜が除去される。このため、端子領
域および周辺回路領域における最上層は、配向膜６１で
はなく、導電膜１１４ｂまたは第２の層間絶縁膜４２と
なる（図８また図１０参照）。
【０１５４】このような製造方法によれば、溝１２が、
端子領域のほか表示領域や周辺回路領域に設けられ、こ
こに配線や素子が形成されるので、端子領域のみなら
ず、表示領域や周辺回路領域においても、基板の表面に
おける段差が低減されることになる。この際、実装端子
１０７のパッドとなる導電膜１１４ｂの下層に設けられ
る高さ調整用の導電膜２２ｂは、表示領域および周辺回
路領域における遮光膜２２と同一層を用いて形成され、
また同じく高さ調整用の導電膜１１２ｂは、表示領域に
おける走査線１１２と、周辺回路領域における配線１４
１２と同一層からなる導電膜を用いて形成され、さら
に、導電膜１１４ｂも、表示領域におけるデータ線１１
４と、周辺回路領域における配線１４０４、１４１４、
１４２４と同一層からなる導電膜を用いて形成されてい
る。さらに、溝１２についても、端子領域のほか表示領
域や周辺回路領域において一括して設けられる。したが
って、追加されるプロセスがほとんどないので、製造プ
ロセスの複雑化が防止されることとなる。
端子領域のほか表示領域や周辺回路領域に設けられ、こ
こに配線や素子が形成されるので、端子領域のみなら
ず、表示領域や周辺回路領域においても、基板の表面に
おける段差が低減されることになる。この際、実装端子
１０７のパッドとなる導電膜１１４ｂの下層に設けられ
る高さ調整用の導電膜２２ｂは、表示領域および周辺回
路領域における遮光膜２２と同一層を用いて形成され、
また同じく高さ調整用の導電膜１１２ｂは、表示領域に
おける走査線１１２と、周辺回路領域における配線１４
１２と同一層からなる導電膜を用いて形成され、さら
に、導電膜１１４ｂも、表示領域におけるデータ線１１
４と、周辺回路領域における配線１４０４、１４１４、
１４２４と同一層からなる導電膜を用いて形成されてい
る。さらに、溝１２についても、端子領域のほか表示領
域や周辺回路領域において一括して設けられる。したが
って、追加されるプロセスがほとんどないので、製造プ
ロセスの複雑化が防止されることとなる。
【０１５５】＜変形例＞なお、上述した実施形態におい
て、実装端子１０７となるパッドは、データ線１１４や
第２層の配線１４０４と同一層の導電膜１１４ｂから形
成したが、この上に、さらに、別の導電膜を積層しても
良い。例えば、図１５に示されるように、画素電極１１
８をパターニングする際に、溝１２の輪郭対応部分で囲
まれる凸部の導電膜１１４ｂに、ＩＴＯなどの導電膜１
１８ｂを残しても良い。上述したように、導電膜１１４
ｂはアルミニウムなどからなるが、アルミニウムは侵さ
れやすい上に、また、ＦＰＣ（Flexible Printed Circu
it）基板との接合に用いる導電性マイクロカプセルとの
密着性が悪いという問題もある。しかしながら、このよ
うな問題は、露出した導電膜１１４ｂの表面をさらに導
電膜１１８ｂにより覆うことで解消されることになる。
て、実装端子１０７となるパッドは、データ線１１４や
第２層の配線１４０４と同一層の導電膜１１４ｂから形
成したが、この上に、さらに、別の導電膜を積層しても
良い。例えば、図１５に示されるように、画素電極１１
８をパターニングする際に、溝１２の輪郭対応部分で囲
まれる凸部の導電膜１１４ｂに、ＩＴＯなどの導電膜１
１８ｂを残しても良い。上述したように、導電膜１１４
ｂはアルミニウムなどからなるが、アルミニウムは侵さ
れやすい上に、また、ＦＰＣ（Flexible Printed Circu
it）基板との接合に用いる導電性マイクロカプセルとの
密着性が悪いという問題もある。しかしながら、このよ
うな問題は、露出した導電膜１１４ｂの表面をさらに導
電膜１１８ｂにより覆うことで解消されることになる。
【０１５６】＜応用例＞また、実施形態では、端子領域
のほかに、表示領域や周辺回路領域についても溝１２を
形成したが、上述したように、表示領域や周辺回路領域
における段差は、画素の配列ピッチと同一倍もしくはそ
の整数倍で発生するため、当該段差に起因する表示ムラ
は比較的目立たない、と考えられる。そこで、表示領域
や周辺回路領域については溝１２を設けないで、端子領
域についてのみ溝１２を形成しても良いと考える。
のほかに、表示領域や周辺回路領域についても溝１２を
形成したが、上述したように、表示領域や周辺回路領域
における段差は、画素の配列ピッチと同一倍もしくはそ
の整数倍で発生するため、当該段差に起因する表示ムラ
は比較的目立たない、と考えられる。そこで、表示領域
や周辺回路領域については溝１２を設けないで、端子領
域についてのみ溝１２を形成しても良いと考える。
【０１５７】突き詰めて言えば、図１４に示されるよう
にデータ線１１４の延在方向に一致させてラビング処理
する場合、表示領域１００ａをラビングするバフ布が画
素の配列ピッチに依存しないで乱れる領域は、実装端子
１０７と配線１７１とが形成される領域と、表示領域１
００ａにかかるバフ布が走査する領域１９０ａとの双方
に属する領域である。すなわち、図２で言えば領域Ｂで
ある。したがって、画素の配列ピッチに依存しないで発
生する、比較的視認されやすい表示ムラを抑えるだけの
目的であれば、この領域Ｂにおいてのみ溝１２を形成す
れば良い、と考える。
にデータ線１１４の延在方向に一致させてラビング処理
する場合、表示領域１００ａをラビングするバフ布が画
素の配列ピッチに依存しないで乱れる領域は、実装端子
１０７と配線１７１とが形成される領域と、表示領域１
００ａにかかるバフ布が走査する領域１９０ａとの双方
に属する領域である。すなわち、図２で言えば領域Ｂで
ある。したがって、画素の配列ピッチに依存しないで発
生する、比較的視認されやすい表示ムラを抑えるだけの
目的であれば、この領域Ｂにおいてのみ溝１２を形成す
れば良い、と考える。
【０１５８】なお、図１４に示される方向にラビング処
理する場合、領域１９２ａについては、たとえ段差に起
因してバフ布が乱れたとしても、その毛先が表示領域１
００ａにかからないので、この領域１９２については
（例えば、走査線駆動回路１３０には）、あえて溝１２
を形成しなくても良い、と考える。
理する場合、領域１９２ａについては、たとえ段差に起
因してバフ布が乱れたとしても、その毛先が表示領域１
００ａにかからないので、この領域１９２については
（例えば、走査線駆動回路１３０には）、あえて溝１２
を形成しなくても良い、と考える。
【０１５９】そして、端子領域においてのみ溝１２を形
成する場合には、遮光膜２２と同一膜からなる導電膜２
２ｂ、および、走査線１１２と同一膜からなる導電膜１
１２ｂの厚さを考慮しなくても良いから、図１６に示さ
れるように、導電膜１１４ｂの下層に導電膜を設けない
で、溝１２の深さｄを、導電膜１１４ｂの厚さt３にほ
ぼ等しくなるように設定すれば良い。
成する場合には、遮光膜２２と同一膜からなる導電膜２
２ｂ、および、走査線１１２と同一膜からなる導電膜１
１２ｂの厚さを考慮しなくても良いから、図１６に示さ
れるように、導電膜１１４ｂの下層に導電膜を設けない
で、溝１２の深さｄを、導電膜１１４ｂの厚さt３にほ
ぼ等しくなるように設定すれば良い。
【０１６０】＜その他＞なお、上述した実施形態にあっ
ては、６本のデータ線１１４が１ブロックにまとめられ
て、１ブロックに属する６本のデータ線１１４に対し
て、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を
同時にサンプリングして供給する構成としたが、変換数
および同時に印加するデータ線数（すなわち、１ブロッ
クを構成するデータ線数）は、「６」に限られるもので
はない。例えば、サンプリング回路１５０におけるサン
プリングスイッチ１５１の応答速度が十分に高いのであ
れば、画像信号をパラレルに変換することなく１本の画
像信号線にシリアル伝送して、データ線１１４毎に点順
次的にサンプリングするように構成しても良い。また、
変換および同時に印加するデータ線の数を「３」や、
「１２」、「２４」等として、３本や、１２本、２４本
等のデータ線に対して、３系統変換や、１２系統変換、
２４系統変換等した画像信号を同時に供給する構成とし
ても良い。なお、変換数および同時に印加するデータ線
数としては、カラーの画像信号が３つの原色に係る信号
からなることとの関係から、３の倍数であることが制御
や回路などを簡易化する上で好ましい。ただし、後述す
るプロジェクタのように単なる光変調の用途の場合に
は、３の倍数であることを要しない。さらに、サンプリ
ングスイッチを同時に制御するのではなく、パラレル変
換された画像信号ＶＩＤ１〜ＶＩＤ６を順次シフトして
供給して、サンプリングスイッチ１５１を順番に制御す
る構成としても良い。
ては、６本のデータ線１１４が１ブロックにまとめられ
て、１ブロックに属する６本のデータ線１１４に対し
て、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を
同時にサンプリングして供給する構成としたが、変換数
および同時に印加するデータ線数（すなわち、１ブロッ
クを構成するデータ線数）は、「６」に限られるもので
はない。例えば、サンプリング回路１５０におけるサン
プリングスイッチ１５１の応答速度が十分に高いのであ
れば、画像信号をパラレルに変換することなく１本の画
像信号線にシリアル伝送して、データ線１１４毎に点順
次的にサンプリングするように構成しても良い。また、
変換および同時に印加するデータ線の数を「３」や、
「１２」、「２４」等として、３本や、１２本、２４本
等のデータ線に対して、３系統変換や、１２系統変換、
２４系統変換等した画像信号を同時に供給する構成とし
ても良い。なお、変換数および同時に印加するデータ線
数としては、カラーの画像信号が３つの原色に係る信号
からなることとの関係から、３の倍数であることが制御
や回路などを簡易化する上で好ましい。ただし、後述す
るプロジェクタのように単なる光変調の用途の場合に
は、３の倍数であることを要しない。さらに、サンプリ
ングスイッチを同時に制御するのではなく、パラレル変
換された画像信号ＶＩＤ１〜ＶＩＤ６を順次シフトして
供給して、サンプリングスイッチ１５１を順番に制御す
る構成としても良い。
【０１６１】また、上述した実施形態においては、上か
ら下方向へ走査線１１２を走査する一方、左から右方向
へブロックを選択する構成であったが、これとは逆方向
で選択する構成でも良いし、用途に応じていずれかの方
向を選択可能とする構成でも良い。
ら下方向へ走査線１１２を走査する一方、左から右方向
へブロックを選択する構成であったが、これとは逆方向
で選択する構成でも良いし、用途に応じていずれかの方
向を選択可能とする構成でも良い。
【０１６２】さらに、上述した実施形態においては、素
子基板１０１にプレーナ型のＴＦＴ１１６等が形成され
ていたが、本発明は、これに限られない。例えば、ＴＦ
Ｔ１１６をボトムゲート型で構成しても良い。また、素
子基板１０１を半導体基板で構成するとともに、ここ
に、ＴＦＴ１１６に代えて相補型トランジスタを形成し
ても良い。さらに、ＳＯＩ（Silicon On Insulator）の
技術を適用し、サファイヤ、石英、ガラスなどの絶縁性
基板にシリコン単結晶膜を形成して、ここに各種素子を
作り込んで素子基板１０１としても良い。ただし、素子
基板１０１が透明性を有しない場合、画素電極１１８を
アルミニウムで形成したり、別途反射層を形成したりす
るなどして、液晶装置１００を反射型として用いる必要
がある。
子基板１０１にプレーナ型のＴＦＴ１１６等が形成され
ていたが、本発明は、これに限られない。例えば、ＴＦ
Ｔ１１６をボトムゲート型で構成しても良い。また、素
子基板１０１を半導体基板で構成するとともに、ここ
に、ＴＦＴ１１６に代えて相補型トランジスタを形成し
ても良い。さらに、ＳＯＩ（Silicon On Insulator）の
技術を適用し、サファイヤ、石英、ガラスなどの絶縁性
基板にシリコン単結晶膜を形成して、ここに各種素子を
作り込んで素子基板１０１としても良い。ただし、素子
基板１０１が透明性を有しない場合、画素電極１１８を
アルミニウムで形成したり、別途反射層を形成したりす
るなどして、液晶装置１００を反射型として用いる必要
がある。
【０１６３】＜プロジェクタ＞次に、上述した電気光学
装置を適用した電子機器について説明する。実施形態に
係る電気光学装置については、種々の電子機器、例えば
パソコンや、液晶テレビ、ビューファインダ型・モニタ
直視型のビデオテープレコーダ、カーナビゲーション装
置、ページャ、電子手帳、電卓、ワードプロセッサ、ワ
ークステーション、テレビ電話、ＰＯＳ端末、ディジタ
ルスチルカメラ、携帯電話、タッチパネルを備えた機器
等などに適用可能である。
装置を適用した電子機器について説明する。実施形態に
係る電気光学装置については、種々の電子機器、例えば
パソコンや、液晶テレビ、ビューファインダ型・モニタ
直視型のビデオテープレコーダ、カーナビゲーション装
置、ページャ、電子手帳、電卓、ワードプロセッサ、ワ
ークステーション、テレビ電話、ＰＯＳ端末、ディジタ
ルスチルカメラ、携帯電話、タッチパネルを備えた機器
等などに適用可能である。
【０１６４】ここで、本発明により解消しようとする表
示ムラ、すなわち、ラビング方向に沿ったスジ状の表示
ムラは、直視型では比較的問題にならないが、表示像を
投射するプロジェクタにおいては無視できない程度にま
で拡大される。
示ムラ、すなわち、ラビング方向に沿ったスジ状の表示
ムラは、直視型では比較的問題にならないが、表示像を
投射するプロジェクタにおいては無視できない程度にま
で拡大される。
【０１６５】そこで、電子機器の一例として、このよう
なプロジェクタを挙げて説明することとする。ここで、
プロジェクタとは、上述した液晶装置１００をライトバ
ルブとして用いたものであり、図１７は、この構成を示
す平面図である。この図に示されるように、プロジェク
タ２１００内部には、ハロゲンランプ等の白色光源から
なるランプユニット２１０２が設けられている。このラ
ンプユニット２１０２から射出された投射光は、内部に
配置された３枚のミラー２１０６および２枚のダイクロ
イックミラー２１０８によってＲＧＢの３原色に分離さ
れて、各原色に対応するライトバルブ１００Ｒ、１００
Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライト
バルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上
述した実施形態に係る液晶装置１００と同様であり、画
像信号を入力する処理回路（ここでは図示省略）から供
給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるも
のである。また、Ｂ色の光は、他のＲ色やＧ色と比較す
ると、光路が長いので、その損失を防ぐために、入射レ
ンズ２１２２、リレーレンズ２１２３および出射レンズ
２１２４からなるリレーレンズ系２１２１を介して導か
れる。
なプロジェクタを挙げて説明することとする。ここで、
プロジェクタとは、上述した液晶装置１００をライトバ
ルブとして用いたものであり、図１７は、この構成を示
す平面図である。この図に示されるように、プロジェク
タ２１００内部には、ハロゲンランプ等の白色光源から
なるランプユニット２１０２が設けられている。このラ
ンプユニット２１０２から射出された投射光は、内部に
配置された３枚のミラー２１０６および２枚のダイクロ
イックミラー２１０８によってＲＧＢの３原色に分離さ
れて、各原色に対応するライトバルブ１００Ｒ、１００
Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライト
バルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上
述した実施形態に係る液晶装置１００と同様であり、画
像信号を入力する処理回路（ここでは図示省略）から供
給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるも
のである。また、Ｂ色の光は、他のＲ色やＧ色と比較す
ると、光路が長いので、その損失を防ぐために、入射レ
ンズ２１２２、リレーレンズ２１２３および出射レンズ
２１２４からなるリレーレンズ系２１２１を介して導か
れる。
【０１６６】さて、ライトバルブ１００Ｒ、１００Ｇ、
１００Ｂによってそれぞれ変調された光は、ダイクロイ
ックプリズム２１１２に３方向から入射する。そして、
このダイクロイックプリズム２１１２において、Ｒ色お
よびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進
する。したがって、各色の画像が合成された後、スクリ
ーン２１２０には、投射レンズ２１１４によってカラー
画像が投射されることとなる。
１００Ｂによってそれぞれ変調された光は、ダイクロイ
ックプリズム２１１２に３方向から入射する。そして、
このダイクロイックプリズム２１１２において、Ｒ色お
よびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進
する。したがって、各色の画像が合成された後、スクリ
ーン２１２０には、投射レンズ２１１４によってカラー
画像が投射されることとなる。
【０１６７】なお、ライトバルブ１００Ｒ、１００Ｇお
よび１００Ｂには、ダイクロイックミラー２１０８によ
って、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するの
で、上述したようにカラーフィルタを設ける必要はな
い。また、ライトバルブ１００Ｒ、１００Ｂの透過像は
ダイクロイックミラー２１１２により反射した後に投射
されるのに対し、ライトバルブ１００Ｇの透過像はその
まま投射されるので、ライトバルブ１００Ｒ、１００Ｂ
による表示像を、ライトバルブ１００Ｇによる表示像に
対して左右反転させる構成となっている。
よび１００Ｂには、ダイクロイックミラー２１０８によ
って、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するの
で、上述したようにカラーフィルタを設ける必要はな
い。また、ライトバルブ１００Ｒ、１００Ｂの透過像は
ダイクロイックミラー２１１２により反射した後に投射
されるのに対し、ライトバルブ１００Ｇの透過像はその
まま投射されるので、ライトバルブ１００Ｒ、１００Ｂ
による表示像を、ライトバルブ１００Ｇによる表示像に
対して左右反転させる構成となっている。
【０１６８】
【発明の効果】以上説明したように本発明によれば、基
板の表面、特に実装端子およびこれに至る配線が形成さ
れる領域の段差が低減されるので、不均一なラビング処
理に起因する表示上の不具合の発生を抑制することが可
能となる。
板の表面、特に実装端子およびこれに至る配線が形成さ
れる領域の段差が低減されるので、不均一なラビング処
理に起因する表示上の不具合の発生を抑制することが可
能となる。
【図１】 （ａ）は、本発明の実施形態に係る電気光学
装置の液晶装置の構成を示す斜視図であり、（ｂ）は、
（ａ）のＡ−Ａ’線の断面図である。
装置の液晶装置の構成を示す斜視図であり、（ｂ）は、
（ａ）のＡ−Ａ’線の断面図である。
【図２】 同液晶装置の電気的な構成を示すブロック図
である。
である。
【図３】 同液晶装置の表示領域における等価回路を示
す図である。
す図である。
【図４】 同液晶装置の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図５】 同液晶装置の表示領域における画素の詳細構
成を示す平面図である。
成を示す平面図である。
【図６】 図４のＢ−Ｂ’線の断面図である。
【図７】 同液晶装置の周辺領域におけるインバータ回
路の詳細構成を示す平面図である。
路の詳細構成を示す平面図である。
【図８】 図６のＣ−Ｃ’線の断面図である。
【図９】 同液晶装置における実装端子近傍に形成され
る溝の構成を示す斜視図である。
る溝の構成を示す斜視図である。
【図１０】 図９のＤ−Ｄ’線の断面図であり、同液晶
装置における実装端子と、この実装端子に至る配線との
構成を示す断面図である。
装置における実装端子と、この実装端子に至る配線との
構成を示す断面図である。
【図１１】 （ａ）〜（ｄ）は、それぞれ同液晶装置に
おける素子基板の製造プロセスを示す断面図である。
おける素子基板の製造プロセスを示す断面図である。
【図１２】 （ｅ）〜（ｈ）は、それぞれ同液晶装置に
おける素子基板の製造プロセスを示す断面図である。
おける素子基板の製造プロセスを示す断面図である。
【図１３】 （ｉ）〜（ｌ）は、それぞれ同液晶装置に
おける素子基板の製造プロセスを示す断面図である。
おける素子基板の製造プロセスを示す断面図である。
【図１４】 同液晶装置における素子基板のラビング方
向を示す平面図である。
向を示す平面図である。
【図１５】 本発明の変形例に係る実装端子と、この実
装端子に至る配線との構成を示す断面図である。
装端子に至る配線との構成を示す断面図である。
【図１６】 本発明の応用例に係る実装端子と、この実
装端子に至る配線との構成を示す断面図である。
装端子に至る配線との構成を示す断面図である。
【図１７】 実施形態に係る電気光学装置を適用した電
子機器の一例たるプロジェクタの構成を示す平面図であ
る。
子機器の一例たるプロジェクタの構成を示す平面図であ
る。
１０…基板 １２…溝 ２２…遮光膜 ２２ｂ…導電膜 ３０…半導体層 ４０…下地絶縁膜 ４１…第１の層間絶縁膜 ４２…第２の層間絶縁膜 ６１…配向膜 １００…液晶装置 １０１…素子基板 １０２…対向基板 １０５…液晶 １０７…実装端子 １０８…対向基板 １１２…走査線 １１２ｂ…導電膜 １１４…データ線 １１４ｂ…導電膜 １１６…ＴＦＴ １１８…画素電極 １１９…蓄積容量 １２２…画像信号線 １３０…走査線駆動回路 １４０…データ線駆動回路 １５０…サンプリング回路 １５１…サンプリングスイッチ １７１、１７３…配線 １７５…容量線 ２１００…プロジェクタ
フロントページの続き Ｆターム(参考） 2H092 GA29 GA40 JA24 JA46 JB58 KB25 MA07 MA13 MA17 NA19 PA01 PA02 PA07 PA09 PA13 QA07 RA05 5C094 AA42 AA43 BA03 BA43 CA19 DA14 DA15 EA04 EA07 FB15 GB10
Claims (35)
- 【請求項１】 複数の層でなる基板と、 前記基板の外表面に形成された絶縁膜と、 前記絶縁膜と略同一平面上に形成され画像信号を入力す
る実装端子と、 前記実装端子と導通した配線とを具備することを特徴と
する電気光学装置。 - 【請求項２】 前記基板を構成する層の少なくとも一層
に、前記実装端子の領域を形成する溝が設けられている
ことを特徴とする請求項１記載の電気光学装置。 - 【請求項３】 前記実装端子の領域を形成する溝に、前
記実装端子を成す導電膜が設けられていることを特徴と
する請求項２記載の電気光学装置。 - 【請求項４】 前記基板を構成する層の少なくとも一層
の、前記配線の少なくとも前記実装端子側の領域下に、
前記実装端子の領域を形成する溝に連なる配線用溝が設
けられていることを特徴とする請求項２または請求項３
記載の電気光学装置。 - 【請求項５】 前記基板の外表面に形成された絶縁膜
は、前記実装端子の領域を形成する溝の領域と、前記配
線を形成する溝の領域に形成されることを特徴とする請
求項４記載の電気光学装置。 - 【請求項６】 前記実装端子は、多層の導電膜で形成さ
れることを特徴とする請求項１乃至５記載の電気光学装
置。 - 【請求項７】 前記実装端子の領域を形成する溝の領域
下に少なくとも１層の高さ調整用の膜が形成されている
ことを特徴とする請求項３乃至５のいずれかに記載の電
気光学装置。 - 【請求項８】 前記溝の深さは、前記実装端子の厚さと
前記高さ調整用の膜の厚さとの合計と略同一であること
を特徴とする請求項７記載の電気光学装置。 - 【請求項９】 前記高さ調整用の膜は、前記表示領域に
形成される配線と前記周辺回路を成す配線のうち少なく
とも一つの配線であることを特徴とする請求項７または
請求項８記載の電気光学装置。 - 【請求項１０】 前記溝の深さは、前記配線の厚さと略
同一であることを特徴とする請求項２乃至６のいずれか
に記載の電気光学装置。 - 【請求項１１】 複数の層でなる基板と、前記基板上に
設けられ画像信号を入力する実装端子と、 前記基板を構成する層の少なくとも一層に、前記実装端
子に至る配線が形成される少なくとも一部分に設けられ
た溝と、 前記溝に対応する領域に形成された前記配線と、 前記配線上に形成された絶縁膜とを具備することを特徴
とする電気光学装置。 - 【請求項１２】 前記実装端子は前記配線を成す導電膜
で形成され、前記配線上に形成された前記絶縁膜は前記
実装端子を露出していることを特徴とする請求項１１記
載の電気光学装置。 - 【請求項１３】 前記実装端子の表面と前記絶縁膜の表
面とが略同一の高さであることを特徴とする請求項１１
又は請求項１２記載の電気光学装置。 - 【請求項１４】 前記溝は前記実装端子を囲む領域に形
成され、前記実装端子を囲む領域上に前記配線が形成さ
れていることを特徴とする請求項１１乃至１３のいずれ
かに記載の電気光学装置。 - 【請求項１５】 前記配線上に形成された前記絶縁膜の
表面と、前記配線が形成された領域に隣接した前記絶縁
膜の表面とが略同一の高さであることを特徴とする請求
項１４記載の電気光学装置。 - 【請求項１６】 前記配線は、表示領域に形成される配
線で形成されることを特徴とする請求項１１乃至１５の
いずれかに記載の電気光学装置。 - 【請求項１７】 前記配線は、表示領域の周囲に形成さ
れる周辺回路を成す配線で形成されることを特徴とする
請求項１１乃至１５のいずれかに記載の電気光学装置。 - 【請求項１８】 前記配線は、表示領域に形成される配
線及び前記表示領域の周囲に形成される周辺回路を成す
配線で形成されることを特徴とする請求項１１乃至１５
のいずれかに記載の電気光学装置。 - 【請求項１９】 前記配線の領域下に少なくとも１層の
高さ調整用の膜が形成されていることを特徴とする請求
項１１乃至１８のいずれかに記載の電気光学装置。 - 【請求項２０】 前記溝の深さは、前記配線の厚さと前
記高さ調整用の膜の厚さとの合計と略同一であることを
特徴とする請求項１９記載の電気光学装置。 - 【請求項２１】 前記高さ調整用の膜は、前記表示領域
に形成される配線と前記周辺回路を成す配線のうち少な
くとも一つの配線であることを特徴とする請求項１９ま
たは請求項２０記載の電気光学装置。 - 【請求項２２】 前記溝の深さは、前記配線の厚さと略
同一であることを特徴とする請求項１１乃至１８のいず
れかに記載の電気光学装置。 - 【請求項２３】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設された配線と、 前記基板上の前記表示領域の周辺に形成され、前記配線
に電気的に接続された周辺回路と、 前記基板上に形成された実装端子と、 前記周辺回路と前記実装端子とを電気的に接続した配線
と、 前記基板を構成する層の少なくとも一層に、前記周辺回
路が形成される部分に設けられた溝と、 前記周辺回路上に形成された絶縁膜とを具備することを
特徴とする電気光学装置。 - 【請求項２４】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設された配線と、 前記基板上の前記表示領域の周辺に形成され、前記配線
に電気的に接続された周辺回路と、 前記基板上に形成された実装端子と、 前記周辺回路と前記実装端子とを電気的に接続した配線
と、 前記基板を構成する層の少なくとも一層に、前記周辺回
路が形成される部分に設けられた溝と、 前記実装端子の領域を形成する溝と、 前記周辺回路の溝及び前記実装端子の領域を形成する溝
の領域に形成された外表面を成す絶縁膜とを具備するこ
とを特徴とする電気光学装置。 - 【請求項２５】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設された配線と、 前記基板上の前記表示領域の周辺に形成され、前記配線
に電気的に接続された周辺回路と、 前記基板上に形成された実装端子と、 前記周辺回路と前記実装端子とを電気的に接続した配線
と、 前記基板を構成する層の少なくとも一層に、前記表示領
域に配設された配線が形成される部分に設けられた溝
と、 前記基板を構成する層の少なくとも一層に、前記周辺回
路が形成される部分に設けられた溝と、 前記実装端子の領域を形成する溝と、 前記周辺回路の溝及び前記実装端子の領域を形成する溝
の領域に形成された外表面を成す絶縁膜とを具備するこ
とを特徴とする電気光学装置。 - 【請求項２６】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設されたデータ線と、 前記表示領域の一辺に沿って形成されたデータ線駆動回
路と、 前記データ線駆動回路を挟んで前記表示領域の一辺と対
向するように形成された実装端子と、 前記実装端子と電気的に接続され前記データ線に画像信
号を供給する信号線と、 前記基板を構成する層の少なくとも一層に、実装端子の
領域を形成する溝と、 前記基板の外表面を成し、前記実装端子を露出させた絶
縁膜とを具備することを特徴とする電気光学装置。 - 【請求項２７】 前記基板を構成する層の少なくとも一
層に、少なくとも前記データ線駆動回路と前記実装端子
との間の領域内で前記信号線が形成される部分に溝を形
成したことを特徴とする請求項２６記載の電気光学装
置。 - 【請求項２８】 前記基板を構成する層の少なくとも一
層に、前記データ線駆動回路が形成される部分に溝を形
成したことを特徴とする請求項２６または請求項２７記
載の電気光学装置。 - 【請求項２９】 前記表示領域の一辺と前記データ線駆
動回路との間に、前記データ線駆動回路で前記データ線
に画像信号の供給を制御するサンプリング回路を備える
ことを特徴とする請求項２６乃至請求項２８のいずれか
に記載の電気光学装置。 - 【請求項３０】 前記基板を構成する層の少なくとも一
層に、前記サンプリング回路が形成される部分に設けら
れた溝を形成したことを特徴とする請求項２９記載の電
気光学装置。 - 【請求項３１】 前記表示領域に配向膜が形成され、前
記配向膜のラビング方向が前記実装端子から前記表示領
域に向うことを特徴とする請求項２６乃至３０のいずれ
かに記載の電気光学装置。 - 【請求項３２】 光を出射する光源と、 前記光源による出射光を画像情報に対応した変調を施す
請求項１乃至請求項３１のいずれかに記載の電気光学装
置と、 前記電気光学装置により変調された光を投射する投射手
段とを具備することを特徴とする電子機器。 - 【請求項３３】 複数の層でなる基板上に設けられた実
装端子を介して入力した信号にしたがって所定の画像を
表示する電気光学装置の製造方法であって、 前記基板を構成する層の少なくとも一層に、前記実装端
子に至る配線が形成されるべき部分に溝を設ける工程
と、 前記溝に対応する領域に前記配線を形成する工程と、 前記配線上に絶縁膜を積層する工程とを備えることを特
徴とする電気光学装置の製造方法。 - 【請求項３４】 前記実装端子は前記配線を形成する工
程と同時に形成され、前記絶縁膜を積層する工程後に、
前記絶縁膜で覆われた実装端子を露出する工程を含むこ
とを特徴とする請求項３３に記載の電気光学装置の製造
方法。 - 【請求項３５】 前記実装端子を露出する工程は、前記
絶縁膜を研磨する工程であることを特徴とする請求項３
４に記載の電気光学装置の製造方法。
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|---|---|---|---|
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| CNB011120223A CN1174274C (zh) | 2000-03-27 | 2001-03-26 | 电光装置、其制造方法和电子设备 |
| US09/816,209 US6528822B2 (en) | 2000-03-27 | 2001-03-26 | Electro-optical device |
| KR10-2001-0015956A KR100426980B1 (ko) | 2000-03-27 | 2001-03-27 | 전기 광학 장치, 그 제조 방법 및 전자 기기 |
| US10/235,933 US6627485B2 (en) | 2000-03-27 | 2002-09-06 | Electro-optical device, method for fabricating the same, and electronic apparatus |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087151 | 2000-03-27 | ||
| JP2000-87151 | 2000-03-27 | ||
| JP2001014350A JP3596471B2 (ja) | 2000-03-27 | 2001-01-23 | 電気光学装置、その製造方法および電子機器 |
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|---|---|
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|---|---|---|---|
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| KR (1) | KR100426980B1 (ja) |
| CN (1) | CN1174274C (ja) |
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