KR20010090584A - 전기 광학 장치, 그 제조 방법 및 전자 기기 - Google Patents

전기 광학 장치, 그 제조 방법 및 전자 기기 Download PDF

Info

Publication number
KR20010090584A
KR20010090584A KR1020010015956A KR20010015956A KR20010090584A KR 20010090584 A KR20010090584 A KR 20010090584A KR 1020010015956 A KR1020010015956 A KR 1020010015956A KR 20010015956 A KR20010015956 A KR 20010015956A KR 20010090584 A KR20010090584 A KR 20010090584A
Authority
KR
South Korea
Prior art keywords
wiring
substrate
mounting terminal
groove
layer
Prior art date
Application number
KR1020010015956A
Other languages
English (en)
Other versions
KR100426980B1 (ko
Inventor
무라데마사오
Original Assignee
구사마 사부로
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구사마 사부로, 세이코 엡슨 가부시키가이샤 filed Critical 구사마 사부로
Publication of KR20010090584A publication Critical patent/KR20010090584A/ko
Application granted granted Critical
Publication of KR100426980B1 publication Critical patent/KR100426980B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device

Abstract

기판(10)에 있어서, 실장단자(107)에 도달하는 배선(171)이 형성되어야 할 부분에 홈(12)을 설치한다. 그리고, 실장단자(107)와 배선(171)을 제 2 층간절연막(42)으로 덮는 동시에, 실장단자(107)에 대응하는 부분에 천공부(42a)를 설치한다.
이로써, 실장단자(107)와 거기에 도달하는 배선(171)에 있어서의 단차를 저감한다

Description

전기 광학 장치, 그 제조 방법 및 전자 기기{Electro-optical device, method for fabricating the same, and electronic apparatus}
본 발명은 외부회로로부터의 신호를 입력하는 실장단자의 형성영역에 있어서의 단차를 저감시킨 전기 광학 장치 및 그 제조 방법 및 해당 전기 광학 장치를 표시부에 사용한 전자 기기에 관한 것이다.
일반적으로 전기 광학 장치, 예를 들면, 전기 광학 물질에 액정을 사용하여, 소정의 표시를 행하는 액정 장치는, 한 쌍의 기판간에 액정이 끼워진 구성으로 되어 있다. 이 중, 예를 들면, 화소전극을 3단자형의 스위칭 소자에 의해 구동하는 액티브 매트릭스형의 액정 장치는, 다음과 같은 구성으로 되어 있다. 즉, 이 종류의 액정 장치를 구성하는 한 쌍의 기판중, 한쪽의 기판에는, 복수의 주사선과 복수의 데이터선이 서로 교차하도록 설치됨과 동시에, 이들의 교차부분의 각각에 대응하여 TFT(Thin Film Transistor)와 같은 3단자형 스위칭 소자 및 화소전극의 쌍이 설치되고, 또한, 이들의 화소전극이 설치되는 영역(표시영역)의 주변에는, 주사선 및 데이터선의 각각을 구동하기 위한 주변회로가 설치된다. 또한, 다른쪽의 기판에는 화소전극에 대향하는 투명한 대향전극이 설치된다. 더욱이, 양 기판의 대향면에는, 액정 분자의 장축 방향이 양 기판간에서 예를 들면 약 90도 연속적으로 비틀리도록 러빙 처리된 배향막이 각각 설치되는 한편, 그 각 배면측에는 배향 방향에 따른 편광자가 각각 설치된다.
여기서, 화상신호는, 통상, 화상 신호선을 통하여 공급됨과 동시에, 각 데이터선에, 샘플링 스위치에 의해 적절한 타이밍으로 샘플링되는 구성으로 되어 있다. 또한, 주사선과 데이터선의 교차부분에 설치된 스위칭 소자는, 대응하는 주사선에 인가되는 주사신호가 액티브 레벨로 되면 온하고, 대응하는 데이터선에 샘플링되어 있는 화상신호를 화소전극에 공급하는 것이다. 더욱이, 대향기판에 설치된 대향전극은, 일정한 전위로 유지되고 있다.
이러한 구성에 있어서, 각 주사선에 공급하는 주사신호와, 샘플링 스위치를 제어하는 샘플링 신호가 주변회로에 의해서 적절한 타이밍으로 공급되면, 화소전극과 대향전극과 양 전극간에 끼워진 액정으로 이루어지는 액정 용량에는, 화상신호에 따른 전압 실효치가 화소마다 인가되게 된다.
이 때, 화소전극과 대향전극의 사이를 통과하는 광은, 양 전극간에 인가되는 전압차가 제로이면, 액정 분자의 비틀림에 따라서 약 90도 선광(旋光)하는 한편, 전압차가 커짐에 따라서, 액정 분자가 전계 방향으로 기우는 결과, 그 선광성이 소실된다. 이 때문에, 예를 들면 투과형의 전기 광학 장치에 있어서, 입사측과 배면측에, 러빙 방향에 맞추어서 편광축이 서로 직교하는 편광자를 각각 배치시킨 경우, 양 전극에 인가되는 전압차가 제로이면, 광이 투과하는 한편, 양 전극에 인가되는 전압차가 커짐에 따라서 광이 차단되게 된다. 이 때문에, 화소전극에 인가하는 전압을 화소마다 제어함으로써, 소정의 표시가 가능해지고 있다.
그런데, 상술한 러빙 처리란, 일반적으로는, 롤러에 감긴 마포를 회전 이동시키는 것으로, 폴리이미드 등의 유기막 표면을 일정 방향(러빙 방향)으로 문지르는 처리이다. 그리고, 이 러빙 처리에 의해서, 유기막의 폴리머 주쇄가 러빙 방향으로 신장되고, 해당 신장 방향을 따라서 액정 분자가 배열된다고 일컬어지고 있다.
그러나, 배향막이 형성되는 하지면에는, 특히, 화소전극이나, 스위칭 소자, 주사선, 데이터선, 주변회로가 설치되는 한쪽 기판의 하지면에는, 각종 배선이나 각종 소자 등의 유무나, 콘택트 홀의 유무 등에 의해, 500nm 내지 1000nm 정도의 단차가 생기고 있다. 이러한 단차가 생기고 있는 하지면에 배향막을 형성하더라도, 역시 배향막의 표면에 단차가 생기게 된다. 더욱이, 이러한 배향막에 러빙 처리를 행하면, 마포의 털끝이 단차에 의해 흐트러지는 결과, 문지르는 정도가 기판면 전체에 걸쳐 불균일하게 된다. 그리고 이와 같이 러빙 처리가 불균일하게 실시된 기판에 액정을 주입·밀봉하면, 액정 분자가 일정 방향으로 배향하지 않기 때문이라고 생각되는 표시 불균일함이 발생한다. 구체적으로는, 러빙 방향에 따른 줄무늬형의 표시 불균일함이 발생하여, 표시 품위를 저하시킨다는 문제가 있었다.
본 발명은, 상술한 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 기판 표면에 있어서의 단차를 저감하고, 불균일한 러빙 처리에 기인하는 표시상의 불량 발생을 억제한 전기 광학 장치, 그 제조 방법 및 전자 기기를 제공하는 것에 있다.
도 1a는 본 발명의 실시예에 따른 전기 광학 장치의 액정 장치의 구성을 도시하는 사시도이고, 도 1b는 도 1a의 A-A'선의 단면도.
도 2는 본 발명의 실시예에 따른, 액정 장치의 전기적인 구성을 도시하는 블록도.
도 3은 본 발명의 실시예에 따른, 액정 장치의 표시영역에 있어서의 등가회로를 도시하는 도면.
도 4는 본 발명의 실시예에 따른, 액정 장치의 동작을 설명하기 위한 타이밍 챠트.
도 5는 본 발명의 실시예에 따른, 액정 장치의 표시영역에 있어서의 화소의 상세 구성을 도시하는 평면도.
도 6은 도 4의 B-B'선의 단면도.
도 7은 본 발명의 실시예에 따른, 액정 장치의 주변영역에 있어서의 인버터 회로의 상세 구성을 도시하는 평면도.
도 8은 도 6의 C-C'선의 단면도.
도 9는 본 발명의 실시예에 따른, 액정 장치에 있어서의 실장단자 근방에 형성되는 홈의 구성을 도시하는 사시도.
도 10은 도 9의 D-D'선의 단면도이고, 액정 장치에 있어서의 실장단자와, 이 실장단자에 도달하는 배선과의 구성을 도시하는 단면도.
도 11a 내지 도 11d는 각각 본 발명의 실시예에 따른, 액정 장치에 있어서의 소자기판의 제조 프로세스를 도시하는 단면도.
도 12e 내지 도 12h는 각각 본 발명의 실시예에 따른, 액정 장치에 있어서의 소자기판의 제조 프로세스를 도시하는 단면도.
도 13i 내지 도 13l은 각각 본 발명의 실시예에 따른, 액정 장치에 있어서의 소자기판의 제조 프로세스를 도시하는 단면도.
도 14는 본 발명의 실시예에 따른, 액정 장치에 있어서의 소자기판의 러빙 방향을 도시하는 평면도.
도 15는 본 발명의 변형예에 따른 실장단자와, 이 실장단자에 도달하는 배선과의 구성을 도시하는 단면도.
도 16은 본 발명의 응용예에 따른 실장단자와, 이 실장단자에 도달하는 배선과의 구성을 도시하는 단면도.
도 17은 본 발명의 실시예에 따른 전기 광학 장치를 적용한 전자 기기의 일 예인 프로젝터의 구성을 도시하는 평면도.
* 도면의 주요부호에 대한 설명
100 : 액정 장치 101 : 소자기판
102,108 : 대향 전극 104 : 밀봉재
105 : 액정 107 : 실장단자
우선, 상술한 단차 중, 표시 품위를 가장 저하시키는 단차는, 외부회로로부터 각종 신호를 입력하는 실장단자와 이들의 실장단자로부터 인출되는 배선에서 생기는 단차라고 본건의 발명자는 생각하였다.
이 점에 대하여 상세하게 기술하면, 화소전극 및 이것에 접속되는 스위칭 소자는, 주사선 및 데이터선의 각 교차부분에 대응하여 설치되기 때문에, 이들의 배열 피치는, 주사선 및 데이터선의 배열 피치에 의존한다. 또한, 샘플링 스위치를 포함하는 주변회로는, 주사선이나 데이터선에 대응하여 설치되기 때문에, 주변회로를 구성하는 소자의 배열 피치에 대해서도, 주사선 및 데이터선의 배열 피치에 의존한다. 따라서, 이들의 소자나 배선 등의 단차에 기인하는 표시 불균일함은, 화소의 배열 피치와 동일배 또는 그 정수배로 발생하기 때문에, 표시 상에서는 비교적 눈에 띄지 않는다고 생각된다.
이것에 대하여, 실장단자는, 여기서부터 인출되는 배선 길이를 짧게 하는 관점이나, 장치 전체의 대칭성을 확보하는 관점 등으로부터, 상술한 샘플링 스위치나 데이터선을 구동하기 위한 데이터선 구동회로에 근접하고, 또한, 주사선의 연장 방향(즉, 데이터선의 연장 방향과는 교차하는 방향)을 따라서 배열되며, 더욱이, 외부와의 접속을 용이하게 하는 관점으로부터, 주사선이나 데이터선의 배열 피치보다 훨씬 넓고, 즉, 주사선이나 데이터선의 배열 피치와는 관계없이 형성된다. 따라서, 실장단자 및 이들에 도달하는 배선의 단차에 기인하는 표시 불균일함에 대해서는 매우 눈에 띈다고 생각된다.
(1) 그래서, 본건의 제 1 발명에 따른 전기 광학 장치는, 복수의 층으로 이루어지는 기판과, 상기 기판의 외표면에 형성된 절연막과, 상기 절연막과 거의 동일 평면상에 형성되어 화상신호를 입력하는 실장단자와, 상기 실장단자와 도통한 배선을 구비하는 것을 특징으로 한다.
이 구성에 의하면, 실장단자의 표면 및 그 주변의 표면에서 단차가 생기는 것을 저감할 수 있기 때문에, 러빙 처리에 있어서의 마포 털끝의 흐트러짐이 억제된다.
(2) 제 1 발명에 있어서, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 실장단자의 영역을 형성하는 홈이 설치되어 있는 것을 특징으로 한다.
이 구성에 의하면, 실장단자의 표면과 홈에 형성되는 절연막의 표면과의 단차를 저감할 수 있다.
(3) 또한, 제 1 발명에 있어서, 상기 실장단자의 영역을 형성하는 홈에, 상기 실장단자를 이루는 도전막이 설치되어 있는 것을 특징으로 한다.
이 구성에 의하면, 도전막을 형성하기 위한 패턴이 어긋나더라도, 홈을 마진으로서 이용할 수 있기 때문에, 실장단자의 영역에 도전막을 확실하게 형성할 수 있다.
(4) 또한, 제 1 발명에 있어서, 상기 기판을 구성하는 층의 적어도 한 층의, 상기 배선의 적어도 상기 실장단자측의 영역 아래에, 상기 실장단자의 영역을 형성하는 홈에 연속되어 있는 배선용 홈이 설치되어 있는 것을 특징으로 한다.
이 구성에 의하면, 실장단자에 도달하는 배선의 단차를 저감할 수 있다.
(5) 또한, 제 1 발명에 있어서, 상기 기판의 외표면에 형성된 절연층은, 상기 실장단자의 영역을 형성하는 홈의 영역과, 상기 배선을 형성하는 홈의 영역에형성되는 것을 특징으로 한다.
이 구성에 의하면, 실장단자의 표면과 절연막의 표면과의 단차와 함께, 실장단자에 도달하는 배선의 단차를 저감할 수 있다.
(6) 또한, 제 1 발명에 있어서, 상기 실장단자는, 다층의 도전막으로 형성되는 것을 특징으로 한다.
이 구성에 의하면, 하층측의 도전막을 화소영역이나 주변회로의 도전층과 공통으로 하는 동시에, 상층측의 도전막을 실장단자에 접속되는 접속체에 맞춘 재료로 형성할 수 있다.
(7) 또한, 제 1 발명에 있어서, 상기 실장단자의 영역을 형성하는 홈의 영역아래에 적어도 한 층의 높이 조정용의 막이 형성되어 있는 것을 특징으로 한다.
이 구성에 의하면, 홈의 깊이와 실장단자의 두께를 조정하여, 홈의 영역 상에 형성된 절연막의 표면을 균일하게 할 수 있다.
(8) 또한, 제 1 발명에 있어서, 상기 홈의 깊이는, 상기 실장단자의 두께와 상기 높이 조정용의 막의 두께와의 합계와 거의 동일한 것을 특징으로 한다.
이 구성에 의하면, 홈에 형성되는 실장단자의 도전막의 표면은, 기준면과 거의 동일하게 되기 때문에, 실장단자의 주위의 단차를 거의 완전히 제거하는 것이 가능해진다.
(9) 또한, 제 1 발명에 있어서, 상기 높이 조정용의 막은, 표시영역에 형성되는 배선과, 주변회로를 이루는 배선 중 적어도 하나의 배선인 것을 특징으로 한다.
이 구성에 의하면, 표시영역에 형성되는 배선이나 주변회로를 이루는 배선을 공통하여 사용하기 때문에, 프로세스에는 한층 더 유리하다.
(10) 상기 홈의 깊이는, 상기 배선의 두께와 거의 동일한 것을 특징으로 한다. 이 구성에 의하면, 높이 조정용의 막을 사용하지 않아도 좋은 것이다.
(11) 그래서, 본건의 제 2 발명에 따른 전기 광학 장치는, 복수의 층으로 이루어지는 기판과, 상기 기판 상에 설치되어 화상신호를 입력하는 실장단자와, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 실장단자에 도달하는 배선이 형성되는 적어도 일부분에 설치된 홈과, 상기 홈에 대응하는 영역에 형성된 상기 배선과, 상기 배선 상에 형성된 절연막을 구비하는 것을 특징으로 한다.
이 구성에 의하면, 홈에 형성된 배선의 표면은, 실장단자(패드)의 표면과 비교하여, 홈의 깊이 분만큼 낮아진다. 이 때문에, 배선 상에 형성된 절연막과 실장단자의 표면과의 단차가 저감하기 때문에, 러빙 처리에 있어서의 마포 털끝의 흐트러짐이 억제되게 된다.
또한, 홈에 대해서는, 기판에 직접 형성하여도 좋고, 그 기판 상의 적층물을 형성하여도 좋다. 또한, 배선으로서는, 알루미늄 등의 저 저항 금속막이 바람직하다. 이 때, 배선 자체를 패드로서 사용하여도 좋고, 실장 시의 형편 등에 따라, 배선 상에 더욱 적층된 ITO(Indium Tin 0xide:인듐주석 산화물) 등의 이종의 도전막을 패드로서 사용하여도 좋다.
(12) 제 2 발명에 있어서, 상기 실장단자는 상기 배선을 이루는 도전막으로 형성되고, 상기 배선 상에 형성된 상기 절연막은 상기 실장단자를 노출하고 있는것이 바람직하다.
(13) 또한, 제 2 발명에 있어서, 상기 실장단자의 표면과 상기 절연막의 표면이 거의 동일한 높이인 것이 바람직하다.
이 구성에 의하면, 실장단자에 도달하는 배선의 단차를 거의 완전하게 제거하는 것이 가능해진다.
(14) 또한, 제 2 발명에 있어서, 상기 홈은 상기 실장단자를 둘러싸는 영역에 형성되고, 상기 실장단자를 둘러싸는 영역 상에 상기 배선이 형성되어 있는 것을 특징으로 한다.
이 구성에 의하면, 홈에 의해 실장단자의 영역을 형성할 수 있다. 또한, 인접하는 실장단자가 단락하는 일도 없다.
(15) 또한, 제 2 발명에 있어서, 상기 배선 상에 형성된 상기 절연막의 표면과, 상기 배선이 형성된 영역에 인접한 상기 절연막의 표면이 거의 동일한 높이인 것이 바람직하다.
이 구성에 의하면, 배선의 단차를 거의 완전하게 제거하는 것이 가능해진다.
(16) 또한, 제 2 발명에 있어서, 상기 배선은, 표시영역에 형성되는 배선으로 형성되는 것을 특징으로 한다.
이 구성에 의하면, 배선은, 표시영역에 형성되는 배선으로 형성할 수 있기 때문에, 공정수를 늘릴 필요가 없다.
(17) 또한, 제 2 발명에 있어서, 상기 배선은, 표시영역의 주위에 형성되는 주변회로를 이루는 배선으로 형성되는 것을 특징으로 한다.
이 구성에 의하면, 배선은, 주변회로를 이루는 배선으로 형성할 수 있기 때문에, 공정수를 늘릴 필요가 없다.
(18) 또한, 제 2 발명에 있어서, 상기 배선은, 표시영역에 형성되는 배선 및 상기 표시영역의 주위에 형성되는 주변회로를 이루는 배선으로 형성되는 것을 특징으로 한다.
이 구성에 의하면, 실장단자에 도달하는 배선, 표시영역에 형성되는 배선 및 주변회로를 이루는 배선을 공통하여 사용하기 때문에, 프로세스에는 한층 더 유리하다.
(19) 또한, 제 2 발명에 있어서, 상기 배선의 영역 아래에 적어도 한 층의 높이 조정용의 막이 형성되어 있는 것을 특징으로 한다.
이 구성에 의하면, 홈의 깊이와 배선의 두께를 조정하고, 배선 상에 형성된 절연막의 표면을 균일하게 할 수 있다.
(20) 또한, 제 2 발명에 있어서, 상기 홈의 깊이는, 상기 배선의 두께와 상기 높이 조정용의 막의 두께와의 합계와 거의 동일한 것을 특징으로 한다.
이 구성에 의하면, 홈에 대응하여 형성되는 배선 상의 표면은, 기준면과 거의 동일하기 때문에, 실장단자에 도달하는 배선의 단차를 거의 완전하게 제거하는 것이 가능해진다.
(21) 또한, 제 2 발명에 있어서, 상기 높이 조정용의 막은, 상기 표시영역에 형성되는 배선과 상기 주변회로를 이루는 배선 중 적어도 하나의 배선인 것을 특징으로 한다.
이 구성에 의하면, 표시영역에 형성되는 배선이나 주변회로를 이루는 배선을 공통하여 사용하기 때문에, 프로세스에는 한층 더 유리하다.
(22) 또한, 제 2 발명에 있어서, 상기 홈의 깊이는, 상기 배선의 두께와 거의 동일한 것을 특징으로 한다.
제 1 발명에 있어서는, 높이 조정용의 막을 사용하지 않아도 좋은 것이다.
(23) 본건의 제 3 발명에 따른 전기 광학 장치는, 복수의 층으로 이루어지는 기판과, 상기 기판 상에 형성된 표시영역과, 상기 표시영역에 배치된 배선과, 상기 기판 상의 상기 표시영역의 주변에 형성되고, 상기 배선에 전기적으로 접속된 주변회로와, 상기 기판 상에 형성된 실장단자와, 상기 주변회로와 상기 실장단자를 전기적으로 접속한 배선과, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 주변회로가 형성되는 부분에 설치된 홈과, 상기 주변회로 상에 형성된 절연막을 구비하는 것을 특징으로 한다.
이 구성에 의하면, 주변회로 위를 균일하게 할 수 있기 때문에, 주변회로 상의 단차에 기인하는 표시 불균일함을 저감할 수 있다.
(24) 본건의 제 4 발명에 따른 전기 광학 장치는, 복수의 층으로 이루어지는 기판과, 상기 기판 상에 형성된 표시영역과, 상기 표시영역에 배치된 배선과, 상기 기판 상의 상기 표시영역의 주변에 형성되고, 상기 배선에 전기적으로 접속된 주변회로와, 상기 기판 상에 형성된 실장단자와, 상기 주변회로와 상기 실장단자를 전기적으로 접속한 배선과, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 주변회로가 형성되는 부분에 설치된 홈과, 상기 실장단자의 영역을 형성하는 홈과, 상기주변회로의 홈 및 상기 실장단자의 영역을 형성하는 홈의 영역에 형성된 외표면을 이루는 절연막을 구비하는 것을 특징으로 한다.
이 구성에 의하면, 주변회로 상 및 실장단자의 주위를 균일하게 할 수 있기 때문에, 주변회로 상이나 실장단자의 주위의 단차에 기인하는 표시 불균일함을 저감할 수 있다.
(25) 본건의 제 5 발명에 따른 전기 광학 장치는, 복수의 층으로 이루어지는 기판과, 상기 기판 상에 형성된 표시영역과, 상기 표시영역에 배치된 배선과, 상기 기판 상의 상기 표시영역의 주변에 형성되고, 상기 배선에 전기적으로 접속된 주변회로와, 상기 기판 상에 형성된 실장단자와, 상기 주변회로와 상기 실장단자를 전기적으로 접속한 배선과, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 표시영역에 배치된 배선이 형성되는 부분에 설치된 홈과, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 주변회로가 형성되는 부분에 설치된 홈과, 상기 실장단자의 영역을 형성하는 홈과, 상기 주변회로의 홈 및 상기 실장단자의 영역을 형성하는 홈의 영역에 형성된 외표면을 이루는 절연막을 구비하는 것을 특징으로 한다.
이 구성에 의하면, 표시영역 위, 주변회로 위 및 실장단자의 주위를 균일하게 할 수 있기 때문에, 표시영역 위, 주변회로 위나 실장단자의 주위의 단차에 기인하는 표시 불균일함을 저감할 수 있다.
(26) 본건의 제 6 발명에 따른 전기 광학 장치는, 복수의 층으로 이루어지는 기판과, 상기 기판 상에 형성된 표시영역과, 상기 표시영역에 배치된 데이터선과, 상기 표시영역의 한 변을 따라서 형성된 데이터선 구동회로와, 상기 데이터선 구동회로를 끼워 상기 표시영역의 한 변과 대향하도록 형성된 실장단자와, 상기 실장단자와 전기적으로 접속되어 상기 데이터선에 화상신호를 공급하는 신호선과, 상기 기판을 구성하는 층의 적어도 한 층에, 실장단자의 영역을 형성하는 홈과, 상기 기판의 외표면을 이루고, 상기 실장단자를 노출시킨 절연막을 구비하는 것을 특징으로 한다.
이 구성에 의하면, 특히, 데이터선 구동회로와 실장단자의 주위를 균일하게 할 수 있기 때문에, 그 영역의 단차에 기인하는 표시 불균일함을 저감할 수 있다.
(27) 또한, 제 6 발명에 있어서, 상기 기판을 구성하는 층의 적어도 한 층에, 적어도 상기 데이터선 구동회로와 상기 실장단자와의 사이의 영역 내에서 상기 신호선이 형성되는 부분에 홈을 형성한 것을 특징으로 한다.
이 구성에 의하면, 신호선이 형성되는 부분에 의한 단차를 저감할 수 있다.
(28) 또한, 제 6 발명에 있어서, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 데이터선 구동회로가 형성되는 부분에 홈을 형성한 것을 특징으로 한다.
이 구성에 의하면, 데이터선 구동회로의 단차에 기인하는 표시 불균일함을 저감할 수 있다.
(29) 또한, 제 6 발명에 있어서, 상기 표시영역의 한 변과 상기 데이터선 구동회로와의 사이에, 상기 데이터선 구동회로에서 상기 데이터선에 화상신호의 공급을 제어하는 샘플링 회로를 구비하는 것을 특징으로 한다.
(30) 또한, 제 6 발명에 있어서, 상기 기판을 구성하는 층의 적어도 한 층에, 상기 샘플링 회로가 형성되는 부분에 설치된 홈을 형성한 것을 특징으로 한다.
이 구성에 의하면, 샘플링 회로의 단차에 기인하는 표시 불균일함을 저감할 수 있다.
(31) 또한, 제 6 발명에 있어서, 상기 표시영역에 배향막이 형성되고, 상기 배향막의 러빙 방향이 상기 실장단자로부터 상기 표시영역으로 향하는 것을 특징으로 한다.
이 구성에 의하면, 화소의 배열 피치에 의존하지 않고서 발생하는 데이터선 구동회로와 실장단자와의 사이의 영역을 균일하게 하는 것으로, 비교적 눈에 띄기 쉬운 표시 불균일함을 저감할 수 있다.
(32) 본건의 제 7 발명에 따른 전자 기기는, 광을 출사하는 광원과, 상기 광원에 의한 출사광을 화상정보에 대응한 변조를 실시하는 제 1 발명 내지 제 6 발명에 따른 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사수단을 구비하는 것을 특징으로 한다.
이와 같이 전기 광학 장치를 투사형으로서 사용하는 경우, 그 표시 불균일함이 극히 약간이더라도, 투사상에서는, 눈에 띨 수 있을 정도로 확대되어 버리지만, 본건의 제 6 발명에 따른 전자 기기는, 실장단자나, 이것에 도달하는 배선의 형성영역이 평탄화된 전기 광학 장치를 구비하기 때문에, 단차에 기인하는 표시 불균일함을 억제한 고품위의 표시가 가능해진다.
(33) 본건의 제 8 발명에 따른 전기 광학 장치의 제조 방법은, 복수의 층으로 이루어지는 기판 상에 설치된 실장단자를 통하여 입력한 신호에 따라서 소정의 화상을 표시하는 전기 광학 장치의 제조 방법으로서, 상기 기판을 구성하는 층의적어도 한 층에, 상기 실장단자에 도달하는 배선이 형성되어야 할 부분에 홈을 설치하는 공정과, 상기 홈에 대응하는 영역에 상기 배선을 형성하는 공정과, 상기 배선 상에 절연막을 적층하는 공정을 구비하는 것을 특징으로 한다.
이 방법에 의하면, 상술한 제 1 발명과 마찬가지로, 실장단자의 표면과 절연막의 표면과의 단차와 함께, 실장단자에 도달하는 배선의 단차를 저감하게 된다.
(34) 또한, 제 8 발명에 있어서, 상기 실장단자는 상기 배선을 형성하는 공정과 동시에 형성되고, 상기 절연막을 적층하는 공정 후에, 상기 절연막으로 덮인 실장단자를 노출하는 공정을 포함하는 것을 특징으로 한다.
이 방법에 의하면, 에칭 등의 비교적 간이한 공정에 의해 실장단자 근방의 단차의 저감이 가능해진다.
(35) 또한, 제 8 발명에 있어서, 상기 실장단자를 노출하는 공정은, 상기 절연막을 연마하는 공정인 것을 특징으로 한다.
이 방법에 의하면, 실장단자가 되는 도전막의 표면을 스토퍼로서 기능시키는 것으로, 비교적 용이하게 거의 완전한 평탄화가 가능해진다.
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
〈전기 광학 장치의 개략 구성〉
우선, 본 발명의 실시예에 따른 전기 광학 장치에 대하여 설명한다. 이 전기 광학 장치는, 전기 광학 물질로서 액정을 사용하고, 그 전기 광학적인 변화에 의해 소정의 표시를 행하는 것이다. 도 1a는 이 전기 광학 장치중, 외부회로를 없앤 액정 장치(100)의 구성을 도시하는 사시도이고, 도 1b는, 도 1a에 있어서의 A-A'선의 단면도이다.
이들의 도면에 도시되는 바와 같이, 액정 장치(100)는, 각종 소자나 화소전극(118) 등이 형성된 소자기판(101)과, 대향전극(108) 등이 설치된 대향기판(102)이, 스페이서(도시생략)를 포함하는 밀봉재(104)에 의해서 일정한 틈을 유지하고, 서로 전극 형성면이 대향하도록 접합됨과 동시에, 이 틈에 전기 광학 물질로서 예를 들면 TN(Twisted Nematic)형의 액정(105)이 봉입된 구성으로 되어 있다.
여기서, 소자기판(101)에는, 유리나 석영, 실리콘 등이 사용되고, 대향기판(102)에는, 유리나 석영 등이 사용된다. 또, 소자기판(101)에 불투명한 기판이 사용되는 경우에는, 투과형이 아닌 반사형으로서 사용되게 된다. 또한, 밀봉재(104)는, 대향기판(102)의 주변을 따라서 형성되지만, 액정(105)을 밀봉하기 위해서 일부가 개구되어 있다. 이 때문에, 액정(105)의 봉입 후에, 그 개구 부분이 밀봉재(106)에 의해서 밀봉되어 있다.
다음에, 소자기판(101)의 대향면으로서, 밀봉재(104)의 외측 한 변의 영역(140a)에 있어서는, 후술하는 데이터선 구동회로가 형성되고, 샘플링 신호를 출력하는 구성으로 되어 있다. 또한, 이 한 변에 있어서 밀봉재(104)가 형성되는 근방의 영역(150a)에는, 후술하는 화상 신호선이나 샘플링 회로 등이 형성되어 있다. 한편, 이 한 변의 외주부분에는, 복수의 실장단자(107)가 형성되고, 외부회로(도시생략)로부터의 각종 신호를 입력하는 구성으로 되어 있다.
또한, 이 한 변에 인접하는 2변의 영역(130a)에는, 각각 후술하는 주사선 구동회로가 형성되고, 주사선을 양측으로부터 구동하는 구성으로 되어 있다. 또한,주사선에 공급되는 주사신호의 지연이 문제가 되지 않은 것이라면, 주사선 구동회로를 한 쪽 1개에만 형성하는 구성이라도 좋다.
그리고, 나머지의 한 변의 영역(160a)에는, 프리챠지 회로나, 2개의 주사선구동회로에 사용되는 공용배선 등이 형성된다. 여기서, 프리챠지 회로란, 데이터선에 화상신호를 샘플링할 때의 부하를 저감하기 위해서, 각 데이터선을, 샘플링에 선행하는 타이밍에 있어서 소정의 전위에 프리챠지하는 회로이지만, 본건에서는 직접 관계되지 않기 때문에, 이후에서는 그 설명을 생략하기로 한다.
한편, 대향기판(102)의 대향전극(108)은, 후술하는 바와 같이, 소자기판(101)과의 접합부분에 있어서의 4 모서리중, 적어도 1개소에 설치된 도전재에 의해서, 소자기판(101)에 형성된 실장단자(107)와의 전기적인 도통이 도모되고 있다.
그 밖에, 대향기판(102)에는, 화소전극(118)과 대향하는 영역에, 착색층(컬러 필터)이 설치되는 한편, 착색층 이외의 영역에는, 광의 누설(leak)에 의한 콘트라스트비의 저하 방지나, 비표시 영역을 둘러싸기 위한 차광막이 설치된다. 단, 후술하는 프로젝터와 같이 색광 변조의 용도에 적용하는 경우에는, 대향기판(102)에 착색층을 형성할 필요는 없다.
또한, 대향기판(102)에 착색층을 설치하는 것의 여부에 관계없이, 소자기판(101)에는, 광의 조사에 의해 소자의 특성 저하를 방지하기 위해서, 후술하는 바와 같은 차광막이 설치된다. 또한, 소자기판(101) 및 대향기판(102)의 대향면에는, 후술하는 바와 같이, 액정(105)에 있어서의 분자의 장축 방향이 양 기판간에서 약 90도 연속적으로 비틀리도록 러빙 처리된 배향막(도 1에서는 생략)이 설치되는 한편, 그 각 배면측에는 배향 방향에 따른 편광자(도시생략)가 각각 설치된다.
또한, 도 1b에 있어서는, 대향전극(108)이나, 화소전극(118), 실장단자(107)에 두께를 가지게 하고 있지만, 이것은, 형성위치를 나타내기 위한 조치이고, 실제로는, 기판에 대하여 충분히 무시할 수 있을 정도로 얇다. 더욱이, 실장단자(107)나 화소전극(118)에 대해서는, 후술하는 바와 같이 평탄화 처리가 실시된 절연막상에 형성되어 있기 때문에, 소자기판(101)의 대향면에는, 단차가 거의 평탄화되어 있다.
〈전기적인 구성〉
다음에, 상술한 액정 장치(100)중, 소자기판(101)의 전기적인 구성에 대하여 설명한다. 도 2는 이 구성을 도시하는 개략도이다.
이 도면에 도시하는 바와 같이, 소자기판(101)에는, 외부회로로부터의 각종의 신호를 입력하기 위해서 복수의 실장단자(107)가 설치되어 있다. 이들의 실장단자(107)를 통하여 입력되는 신호는, 배선(171)을 통하여 각 부에 공급되는 구성으로 되어 있다. 이들의 신호에 대하여 간단하게 설명하면 , 첫번째로, VID1 내지 VID6은, 도 4에 도시되는 바와 같이, 도트 클록(DCLK)에 동기하여 공급되는 1 계통의 화상신호(VID)를, 6 계통으로 분배함과 동시에 시간축에 6배로 신장한 것이고, 6개의 화상 신호선(122)을 통하여 샘플링 회로(150)에 공급되어 있다. 또한, 화상 신호선(122)은, 배선(171)중의 특별한 것이다. 즉, 배선(171)이란, 실장단자(107)로부터 인출되는 배선을 일반적으로 말하는 것이고, 이 중, 화상신호(VID1 내지 VID6)를 공급하는 배선을, 특히, 화상 신호선(122)이라고 호칭하는 것이다.
두번째로, VssY 및 VssX는, 각각 주사선 구동회로(130) 및 데이터선 구동회로(140)에 있어서의 전원의 저위측 전압(접지전위)이다. 또한, VddY 및 VddX는, 각각 주사선 구동회로(130) 및 데이터선 구동회로(140)에 있어서의 전원의 고위측 전압이다. 이들 중, 전원의 저위측 전압(VssY)은, 후술하는 축적 용량의 접지전위로 되어 있기 때문에, 용량선(175)을 통하여 각 화소에도 공급되어 있다.
세번째로, LCcom은, 대향전극(108)에 인가되는 전압신호이다. 이 때문에, 전압신호(LCcom)가 공급되는 2개의 전극(109)은, 대향기판(102)과의 접합에 사용되는 밀봉재(104; 도 1 참조)의 모서리에 상당하는 지점에 각각 설치되어 있다. 따라서, 소자기판(101)이 실제로 대향기판(102)에 접합되면, 전극(109)과 대향전극(108)이 도통재를 개재시켜 접속되고, 대향전극(108)에 전압신호(LCcom)가 인가되는 구성으로 된다. 또한, 전압신호(LCcom)는, 시간축에 대하여 일정하고, 이 전압신호(LCcom)를 기준으로 하여, 외부회로가, 화상신호(VID1 내지 VID6)를 예를 들면 1 수평 주사 기간마다 고위측 및 저위측으로 나누어, 교류구동을 행하는 구성으로 되어 있다. 또한, 전극(109)이 설치되는 지점은, 본 실시예에 있어서는 2개소이지만, 이 전극(109)이 설치되는 이유는, 도통재를 개재시켜 대향전극(108)에 전압신호(LCcom)를 인가하기 때문에, 전극(109)이 설치되는 지점은 적어도 1개소이면 충분하다. 이 때문에, 전극(109)이 설치되는 지점은, 1개소라도 좋고, 3개소 이상이라도 좋다.
네번째로, DY는, 도 4에 도시되는 바와 같이, 수직 주사 기간의 최초에 공급되는 전송 개시 펄스이고, CLY는, 주사선 구동회로(130)에 있어서 사용되는 클록 신호이다. 또한, CLYinv는, 클록 신호(CLY)를 레벨 반전시킨 반전 클록 신호이다.
다섯번째로, DX는, 도 4에 도시되는 바와 같이, 수평 주사 기간의 최초에 공급되는 전송 개시 펄스이고, CLX는, 데이터선 구동회로(140)에 있어서 사용되는 클록 신호이다. 또, CLXinv는, 클록 신호(CLX)를 레벨 반전시킨 반전 클록 신호이다. ENB1, ENB2는, 후술하는 바와 같이, 데이터선 구동회로(140)에 있어서의 시프트 레지스터의 각 출력 신호의 펄스 폭을 제한하기 위해서 사용되는 인에이블 신호이다.
그런데, 소자기판(101)의 표시영역(100a)에 있어서는, 복수개의 주사선(112)이 행(X)방향을 따라서 평행하게 배열하고, 또한, 복수개의 데이터선(114)이 열(Y)방향을 따라서 평행하게 배열하고, 이들의 각 교차부분에 대응하여 화소가 설치되어 있다.
상세하게는, 도 3에 도시되는 바와 같이, 주사선(112)과 데이터선(114)이 교차하는 부분에 있어서, 화소를 제어하기 위한 스위칭 소자인 TFT(116)의 게이트가 주사선(112)에 접속되는 한편, TFT(116)의 소스가 데이터선(114)에 접속됨과 동시에, TFT(116)의 드레인이 직사각형 모양의 투명한 화소전극(118)에 접속되어 있다.
상술한 바와 같이, 액정 장치(100)에서는, 소자기판(101)과 대향기판(102)과의 전극 형성면의 사이에 있어서 액정(105)이 끼워져 있기 때문에, 각 화소의 액정용량은, 화소전극(118)과, 대향전극(108)과, 이들 양 전극간에 끼워진 액정(105)에의해서 구성되게 된다. 여기서, 설명의 편의상, 주사선(112)의 총개수를 「m」이라고 하고, 데이터선(114)의 총개수를 「6n」이라고 하면(m, n은, 각각 정수로 한다), 화소는, 주사선(112)과 데이터선(114)과의 각 교차부분에 대응하여, m행×6n열의 매트릭스형으로 배열하게 된다.
또한, 매트릭스형의 화소로 이루어지는 표시영역(100a)에는, 그 외에, 액정 용량의 누설을 방지하기 위한 축적 용량(119)이, 화소마다 형성되어 있다. 이 축적 용량(119)의 일단은, 화소전극(118; TFT(116)의 드레인)에 접속되는 한편, 그 타단은, 용량선(175)에 의해 공통 접속되어 있다. 이 때문에, 축적 용량(119)은, 액정용량과는 전기적으로 병렬이 되기 때문에, 액정 용량의 보유 특성이 개선되고, 고 컨트래스트비가 실현되게 된다. 또한, 용량선(175)에는, 본 실시예에서는, 전원의 저위측 전압(VssY)이 인가되는 구성이지만, 여기에는, 시간적으로 일정한 전압이 인가되면 좋기 때문에, 전원의 고위측 전압(VddY)이나, 전압(LCcom) 등이 인가되는 구성이더라도 좋다. 또한, 축적 용량(119)을 포함시킨 화소의 상세 구성에 대해서는, 후술하기로 한다.
그래서, 다시 도 2를 참조하여 설명하면, 주사선 구동회로(130)는, 수평 주사 기간(1H)마다 순차 액티브 레벨로 되는 주사신호(G1, G2,…, Gm)를, 1 수직 유효 표시 기간 내에 각 주사선(112)에 출력하는 것이다. 상세한 구성에 대해서는 본 발명과 직접 관련되지 않기 때문에 도시를 생략하지만, 시프트 레지스터와 복수의 논리곱 회로로 구성된다. 이 중, 시프트 레지스터는, 도 4에 도시되는 바와 같이, 수직 주사 기간의 최초에 공급되는 전송 개시 펄스(DY)를, 클록 신호(CLY; 및반전 클록 신호(CLYinv))의 레벨이 천이할 때마다(상승 및 하강의 쌍방으로), 순차 시프트하고, 신호(G1', G2', G3', …, Gm')로서 출력하고, 각 논리곱 회로는, 신호(G1', G2', G3', …, Gm')중, 서로 인접하는 신호끼리의 논리곱 신호를 구하여, 주사신호(G1, G2, G3, …, Gm)로서 출력하는 것이다.
또한, 데이터선 구동회로(140)는, 순차 액티브 레벨로 되는 샘플링 신호(S1, S2, …, Sn)를 수평 주사 기간(1H)내에 출력하는 것이다. 이 상세한 구성에 대해서도 본 발명과 직접 관련되지 않기 때문에 도시를 생략하지만, 인버터 회로를 포함하는 시프트 레지스터와 복수의 논리곱 회로로 구성되어 있다. 이 중, 시프트 레지스터는, 도 4에 도시되는 바와 같이, 수평 주사 기간의 최초에 공급되는 전송 개시 펄스(DX)를, 클록 신호(CLX; 및 반전 클록 신호(CLXinv))의 레벨이 천이할 때마다 순차 시프트하고, 신호(S1', S2', S3', …, Sn')로서 출력하며, 각 논리곱 회로는, 신호(S1', S2', S3', …, Sn')의 펄스 폭을, 인에이블 신호(ENB1 또는 ENB2)를 사용하여, 서로 인접하는 것끼리가 서로 중복하지 않도록, 기간(SMPa)으로 좁혀 샘플링 신호(S1, S2, S3, …, Sn)로서 출력하는 것이다.
계속해서, 각각 샘플링 회로(150)는, 데이터선(114)마다 설치되는 샘플링 스위치(151)로 구성되어 있다. 한편, 데이터선(114)은 6개마다 블록화되어 있고, 도 2에 있어서 좌측으로부터 세어 i(i는, 1, 2, …, n)번째의 블록에 속하는 데이터선(114)의 6개중, 가장 왼쪽에 위치하는 데이터선(114)의 일단에 접속되는 샘플링 스위치(151)는, 화상 신호선(122)을 통하여 공급되는 화상신호(VID1)을, 샘플링 신호(Si)가 액티브하게 되는 기간에 있어서 샘플링하고, 해당 데이터선(114)에 공급하는 구성으로 되어 있다. 또한, 동일하게 i번째의 블록에 속하는 데이터선(114)의 6개중, 2번째에 위치하는 데이터선(114)의 일단에 접속되는 샘플링 스위치(151)는, 화상 신호선(122)을 통하여 공급되는 화상신호(VID2)를, 샘플링 신호(Si)가 액티브하게 되는 기간에 있어서 샘플링하며, 해당 데이터선(114)에 공급하는 구성으로 되어 있다.
이하 마찬가지로, i번째의 블록에 속하는 데이터선(114)의 6개중, 3, 4, 5, 6번째로 위치하는 데이터선(114)의 일단에 접속되는 샘플링 스위치(151)의 각각은, 화상 신호선(122)을 통하여 공급되는 화상신호(VID3, VID4, VID5, VID6)의 각각을, 샘플링 신호(Si)가 액티브하게 되는 기간에 있어서 샘플링하고, 대응하는 데이터선(114)에 공급하는 구성으로 되어 있다. 즉, 샘플링 신호(Si)를 액티브 레벨로 하면, i번째의 블록에 속하는 6개의 데이터선(114)의 각각에는, 각각 화상신호(VID1 내지 VID6)가 동시에 샘플링되는 구성으로 되어 있다.
이들의 주사선 구동회로(130)나, 데이터선 구동회로(140), 샘플링 회로(150) 등은, 제조 후에 결함의 유무를 판별하기 위한 검사회로와 함께, 표시영역(100a)의 주변에 형성되기 때문에, 주변회로로서 호칭되는 것이다. 단, 검사회로에 대해서는, 본건과는 직접 관계없기 때문에, 그 설명에 대해서는 생략하기로 한다.
〈전기 광학 장치의 동작〉
다음에, 상술한 구성에 따른 전기 광학 장치의 동작에 대하여 간단하게 설명한다.
우선, 주사선 구동회로(130)에는, 수직 주사 기간의 최초에 전송 개시펄스(DY)가 공급된다. 이 전송 개시 펄스(DY)는, 클록 신호(CLY; 및 그 반전 클록 신호(CLYinv)에 의해서 순차 시프트되는 결과, 도 4에 도시되는 바와 같이, 1 수평 주사 기간마다 순차 액티브 레벨로 되는 주사신호(G1, G2, …, Gm)로서, 대응하는 주사선(112)에 출력된다.
한편, 1계통의 화상신호(VID)는, 외부회로에 의해서, 도 4에 도시되는 바와 같이, 6계통의 화상신호(VID1 내지 VID6)에 분배됨과 동시에, 시간축에 대하여 6배로 신장된다. 또한, 데이터선 구동회로(140)에는, 상기 도면에 도시되는 바와 같이, 수평 주사 기간의 최초에 전송 개시 펄스(DX)가 공급된다. 이 전송 개시 펄스(DX)는, 데이터선 구동회로(140)에 있어서, 클록 신호(CLX; 및 그 반전 클록 신호(CLXinv))의 레벨이 천이할 때마다 순차 시프트되고, 신호(S1', S2', …, Sn')가 된다. 그리고, 이 신호(S1', S2', …, Sn')는, 인에이블 신호(ENB1, ENB2)의 액티브 레벨인 기간(SMPa)에 제한되고, 이것이 도 4에 도시되는 바와 같이, 샘플링 신호(S1, S2, …, Sn)로서 순차 출력되게 된다.
여기서, 주사신호(G1)가 액티브하게 되는 기간, 즉, 제 1 번째의 수평 주사 기간에 있어서, 샘플링 신호(S1)가 액티브 레벨로 하면, 좌측으로부터 1번째의 블록에 속하는 6개의 데이터선(114)에, 각각 화상신호(VID1 내지 VID6)가 샘플링된다. 그리고, 이들의 화상신호(VID1 내지 VID6)가, 도 2 또는 도 3에 있어서 위에서 세어 1개째의 주사선(112)과 해당 6개의 데이터선(114)과 교차하는 화소의 TFT(116)에 의해서 각각 기록되게 된다. 그 후, 샘플링 신호(S2)가 액티브 레벨로 되면, 이번은, 2번째의 블록에 속하는 6개의 데이터선(114)에, 각각 화상신호(VID1내지 VID6)가 샘플링되며, 이들의 화상신호(VID1 내지 VID6)가, 1개째의 주사선(112)과 해당 6개의 데이터선(114)과 교차하는 화소의 TFT(116)에 의해서 각각 기록되게 된다.
이하 동일하게 하여, 샘플링 신호(S3, S4, …, Sn)가 순차 액티브 레벨로 되면, 제 3 번째, 제 4 번째, …, 제 n 번째의 블록에 속하는 6개의 데이터선(114)에 각각 화상신호(VID1 내지 VID6)가 샘플링되고, 이들의 화상신호(VID1 내지 VID6)가, 1개째의 주사선(112)과, 해당 6개의 데이터선(114)과 교차하는 화소의 TFT(116)에 의해서 각각 기록되게 된다. 이로써, 제 1 행째의 화소의 전부에 대하는 기록이 완료하게 된다.
계속해서, 주사신호(G2)가 액티브하게 되는 기간, 즉, 제 2 번째의 수평 주사 기간에 있어서는, 동일하게 하여, 제 2 행째의 화소의 전부에 대하여 기록이 행해지고, 이하 동일하게 하여, 주사신호(G3, G4, …, Gm)가 액티브 되며, 제 3 행째, 제 4 행째, 제 m 행째의 화소에 대하여 기록이 행해지게 된다. 이로써, 제 1 행째 내지 제 m 행째의 화소의 전부에 걸쳐 기록이 완료하게 된다.
이러한 구동에서는, 데이터선(114)을 1개마다 구동하는 방식과 비교하면, 각 샘플링 스위치(151)에 의해서 화상신호를 샘플링하는 시간이 6배가 되기 때문에, 각 화소에 있어서의 충방전 시간이 충분하게 확보된다. 이 때문에, 고 컨트래스트비를 실현할 수 있다.
〈화소의 상세 구성〉
다음에, 상술한 화소의 상세에 대하여 도 5 및 도 6을 참조하여 설명한다.도 5는, 그 상세 구성을 도시하는 평면도이고, 도 6은, 도 5에 있어서의 B-B'선의 단면도이다. 또한, 도 5에 있어서, 최상 도전층이 되는 화소전극(118)에 대해서는, 설명 이해를 위해, 그 윤곽만을 파선에 의해 도시하기로 한다.
우선, 이들의 도면에 도시되는 바와 같이, 데이터선(114)이나, 주사선(112),용량선(175), TFT(116) 등의 주요한 요소는, 소자기판(101)의 기재인 기판(10)에 설치된 홈(12)내에 형성되어 있다. 바꾸어 말하면, 이 홈(12)은, 데이터선(114)이나, 주사선(112), 용량선(175), TFT(116) 등이 형성되어야 할 영역(12a)에 있어서 형성된 것이다.
그런데, 이 홈(12)에는, 차광막(22)이 설치되고, 기판(10)의 하측으로부터 광이 TFT(116)에 침입하는 것을 방지하고 있다. 더욱이, 이 차광막(22)의 상층에는, 하지 절연막(40)을 개재시켜 폴리실리콘으로 이루어지는 반도체층(30)이 설치되고, 그 표면은 열산화에 의한 절연막(32)으로 덮여 있다.
그런데, 데이터선(114)은 Y 방향으로 연장되고, 주사선(112)은 X 방향으로 연장되어 있다. 또한, 용량선(175)은, 주사선(112)과 근접하여 평행하게 X 방향으로 연장되어 설치되어 있지만, 데이터선(114)과 교차하는 부분에 있어서는, 데이터선(114)과 겹치도록, 전단측(도 5에 있어서 상측)으로 돌출하여 형성되어 있다. 이러한 배선 아래에 있어서, 반도체층(30)은, 데이터선(114) 및 용량선(175)이 교차하는 지점으로부터, 용량선(175)의 연장 방향(도 5에 있어서 우측 방향), 데이터선(114)의 하층에 있어서의 용량선(175)의 돌출 방향(상측 방향), 및, 그 반대 방향(하측 방향)의 합계 3 방향으로 연장되어 거의 T 자형으로 형성되어 있다.
그리고, 반도체층(30) 중, 주사선(112)과 겹치는 부분이 채널 영역(30a)으로 되어 있다. 바꾸어 말하면, 주사선(112) 중, 반도체층(30)과 교차하는 부분이 게이트 전극(116G)으로서 사용되고 있다. 더욱이, 반도체층(30)에 있어서, 채널 영역(30a)의 소스측에는, 저농도 소스 영역(30b), 고농도 소스 영역(116S)이 설치되는 한편, 채널 영역(30a)의 드레인측에는, 저농도 드레인 영역(30c), 고농도 드레인 영역(116D)이 설치되며, 소위 LDD(Lightly Doped Drain) 구조로 되어 있다.
여기서, 고농도 소스 영역(116S)은, 절연막(32) 및 제 1 층간절연막(41)을 천공하는 콘택트 홀(51)에 의해서 데이터선(114)에 접속되는 한편, 고농도 드레인 영역(116D)은, 절연막(32), 제 1 층간절연막(41) 및 제 2 층간절연막(42)을 천공하는 콘택트 홀(53)에 의해서 화소전극(118)에 접속되어 있다.
또한, 반도체층(30)에 있어서의 고농도 드레인 영역(116D)의 일부는, 축적 용량(119)의 한쪽의 전극으로서 기능하고 있다. 즉, 축적 용량(119)은, 반도체층(30) 중, 용량선(175)의 하층에 위치하는 고농도 드레인 영역(30f)을 한쪽의 전극으로 하고, 더욱이, 용량선(175) 자체를 다른쪽의 전극으로 하며, 반도체층(30)의 표면에 형성된 절연막(32)을 끼운 구성으로 되어 있다. 또한, 축적 용량(119)에 대해서는, 고농도 드레인 영역(30f) 및 용량선(175)에 의해 절연막(32)을 끼우는 것에 의한 용량 외에, 고농도 드레인 영역(30f) 및 차광막(22)에 의해서 하지 절연막(40)을 끼우는 것에 의한 용량에 대해서도 아울러 생각하는 경우도 있다.
그리고, 최상층(즉, 액정(105)과 접하는 면)의 전체 면에는, 폴리이미드 등의 유기막으로 이루어지는 배향막(61)이 형성되어 있다. 또한, 이 배향막(61)은, 대향기판(102)과의 접합 전에, 상술한 바와 같은 러빙 처리가 실시되는 것이다.
이와 같이, 반도체층(30)은, 주사선(112)이나, 데이터선(114), 용량선(175)이 형성되는 영역의 하측에 숨겨진 상태로 형성되어 있다. 한편, 반도체층(30)의 하층에는, 기판(10)의 하측으로부터 광이 침입하는 것을 방지하고 있다. 이 때문에, TFT(116)에는, 광이 기판(10)의 상측 및 하측의 쌍방으로부터 침입하기 어려운 구조로 되어 있기 때문에, 광 조사에 의한 TFT(116)의 특성 변화의 방지가 도모되고 있다.
더욱이, 표시영역(100a)에 있어서는, 화소전극(118)을 제외하고, 모든 배선(도전막)이나 반도체층 등의 요소가, 홈(12)에 형성되어 있기 때문에, 이들에 의한 솟아오름이 방지되어 있다. 따라서, 표시영역(100a)에서는, 화소전극(118)에 화상신호를 공급하기 위한 주사선(112)이나 데이터선(114) 등이 형성되는 영역과, 이들이 형성되지 않는 개구영역과의 단차가 저감된다.
〈주변 회로의 상세 구성〉
다음에, 주변회로의 상세에 대하여, 데이터선 구동회로(140)의 시프트 레지스터에 포함되는 인버터를 일 예로서 설명한다. 도 7은, 이 인버터의 구성을 도시하는 평면도이고, 도 8은, 도 7에 있어서의 C-C'선의 단면도이다.
우선, 주변회로가 형성되는 주변 회로 영역에는 화소 전극(118)이 존재하지 않기 때문에, 도 5 또는 도 6에 도시되는 화소부와는 달리, 제 2 층간절연막(42)을 천공하는 콘택트 홀(53)이 설치되지 않는다. 또한, 차광막(22)을, 주변 회로 영역의 일부에 형성하여도 좋다. 다른 것에 대해서는, 배선의 용도가 다를 뿐이고, 기본적으로 화소부와 같은 구성으로 된다.
즉, 도 7 및 도 8에 도시되는 인버터는, 기판(10)에 설치된 홈(12)내에, 배선이나 반도체층 등의 주요한 요소가 형성되어 있다. 그리고, 이 인버터는, 화소전극(118)을 스위칭하는 TFT(116)와 동일한 LDD 구조의 P 채널형 TFT와 N 채널형 TFT가, 전원의 고위측 전압(VddX)이 인가되는 배선(1404)과, 전원의 저위측 전압(VssX)이 인가되는 배선(1414)의 사이에서 직렬 접속된 상보형 구성으로 되어 있다. 상세하게는, 배선(1404)은, 콘택트 홀(1451)을 통하여 P 채널형 TFT의 고농도 드레인 영역에 접속되는 한편, 배선(1414)은, 콘택트 홀(1454)을 통하여 N 채널형 TFT의 고농도 소스 영역에 접속되어 있다. 더욱이, 인버터의 입력신호가 공급되는 배선(1412)은, 두쪽으로 분기하여, P 채널형 TFT과 N 채널형 TFT로 공용되는 게이트 전극으로 되어 있다. 그리고, P 채널형 TFT의 고농도 소스 영역은, 콘택트 홀(1452)을 통하여, 또한, N 채널형 TFT의 고농도 드레인 영역은, 콘택트 홀(1453)을 통하여, 인버터의 출력 신호를 공급하는 배선(1424)에 접속되어 있다.
이들 배선 중, 게이트 전극으로 되는 배선(1412)은, 표시영역에 있어서의 주사선(112)과 동일 도전층을 패터닝한 것이고, 또한, 배선(1404, 1414 및 1424)은, 화소부에 있어서의 데이터선(114)과 동일 도전층을 패터닝한 것이다. 즉, 주변 회로 영역에서는, 표시영역에 있어서의 주사선(112)과 동일 도전층을 사용하여 제 1 층의 배선(1412)이 형성되고, 데이터선(114)과 동일 도전층을 사용하여 제 2 층의 배선(1404, 1414 및 1424)이 형성되어 있다.
또한, 여기서는, 데이터선 구동회로(140)에 있어서의 인버터를 일 예로서 설명하였지만, 데이터선 구동회로(140)에 있어서의 다른 소자, 예를 들면, 클록드 인버터나, 논리곱 회로를 구성하는 NAND 게이트 등에 대해서도, 더욱이, 주사선 구동회로(130)에 있어서의 각종소자에 대해서도, 여기서 설명한 인버터와 같이 홈(12)에 형성되어 있다. 이 때문에, 주변회로가 형성되는 영역에 있어서도, 표시영역과 마찬가지로, 배선이나 소자 등의 유무의 상이에 의한 단차가 저감되게 된다.
〈실장단자의 상세 구성〉
계속해서, 실장단자(107)의 상세한 구성에 대하여 도 10을 참조하여 설명한다. 도 10은, 도 9의 D-D'선의 단면도이고, 실장단자(107) 및 배선(171)의 구성을 도시하는 단면도이다.
도 10에 도시되는 바와 같이, 실장단자(107) 및 배선(171)은, 기판(10)에 설치된 홈(12)에 대응하여 형성되어 있다. 여기서, 홈(12)에 대해서는, 도 9에 도시되는 바와 같이, 실장단자(107)가 형성되어야 할 주변 가장자리(윤곽) 부분과, 이 실장단자에 도달하는 배선(171)이 형성되어야 할 부분과 대응하여 기판(10)의 표면에 형성된 것이다.
그런데, 도 10에 도시되는 바와 같이, 홈(12)과 윤곽부분으로 둘러싸이는 영역에 있어서는, 표시영역이나 주변회로의 형성영역에 있어서의 차광막(22)과 동일 층으로 이루어지는 도전막(22b)이 형성되어 있다. 이 도전막(22b)의 상층에는, 하지 절연막(40)이 형성되고, 기판 전체면을 덮고 있지만, 기판(10)에 형성된 홈(12)에 대응하는 요철부는 남아 있다.
다음에, 하지 절연막(40)에 있어서 홈(12)에 대응하는 오목부와, 그 윤곽부분으로 둘러싸이는 영역에 대응하는 볼록부는, 표시영역에 있어서의 주사선(112)이나 주변회로 영역에 있어서의 제 1 층의 배선(1412)과 동일 층으로 이루어지는 도전막(112b)이 형성되어 있다. 이 도전막(112b)의 상층에는, 제 1 층간절연막(41)이 형성되며, 기판 전체면을 덮고 있지만, 홈(12)에 대응하는 요철부는 남아 있다.
또한, 홈(12)에 대응하는 오목부와, 그 윤곽 부분으로 둘러싸이는 영역에 대응하는 볼록부는, 표시영역에 있어서의 데이터선(114)이나 주변 회로 영역에 있어서의 제 2 층의 배선(1404, 1414, 1424) 등과 동일 층으로 이루어지는 도전막(114b)이 형성되어 있다. 그리고, 이 도전막(114b)의 상층에는, 기판 전체면에 걸쳐 제 2 층간절연막(42)이 형성되어 있지만, 홈(12)의 윤곽부분으로 둘러싸이는 영역에 대응하는 볼록부에 있어서 천공부(42a)가 설치되어 있다. 즉, 도전막(114b)는, 홈(12)의 윤곽부분으로 둘러싸이는 영역에 대응하는 볼록부에 있어서 노출하고 있으며, 이것이 실장단자(107)의 패드로서 사용되는 한편, 이 볼록부에 도달하는 도전막(114b)이 배선(171)으로서 사용되는 구성으로 되어 있다. 이러한 구성에 있어서는, 천공부(42a)에 있어서 노출하는 도전막(114b)의 표면은, 다른 부분과 비교하여 솟아올라 있기 때문에, 제 2 층간절연막(42)의 표면과의 단차가 저감되게 된다.
또한, 기판(10)의 기준면(R)으로부터의 홈(12)의 깊이(d)는, 도전막(22b)의 두께(t1), 도전막(112b)의 두께(t2) 및 도전막(114b)의 두께(t3)의 합계와 거의 같아지도록 형성되어 있다. 따라서, 홈(12)에 형성되는 도전막(114b)의 표면(P)과, 도전막(22b, 112b, 114b)이 형성되어 있지 않는 부분에 있어서의 제 1 층간절연막(41)의 표면(Q)과는 거의 같아지기 때문에, 이들의 상층에 제 2 층간절연막(42)이 형성되면, 배선(171)이 형성되는 부분과 형성되지 않는 부분이 거의 평탄화되게 된다.
그런데, 홈(12)의 윤곽부분으로 둘러싸이는 영역에 대응하는 볼록부에 형성된 도전막(22b, 112b)은, 전기적으로는 불필요한 것이라고도 말할 수 있지만, 이러한 도전막(22b, 112b)이 설치되는 이유는, 다음과 같다. 즉, 본 실시예에 있어서, 홈(12)은, 단자영역 이외에, 표시영역이나 주변 회로 영역에 있어서도 형성되지만, 공정의 간략화의 관점에서 말하면, 이들의 홈(12)은, 동일한 공정에서 일괄로 형성하는 것이 바람직하다. 여기서, 표시영역이나 주변회로에서는, 차광막, 제 1 층 및 제 2 층의 배선에 있어서의 막 두께를 고려하여, 제 2 층간절연막(42)의 표면이 가능한 한 평탄하게 되도록, 홈(12)의 깊이를 결정하여야 한다. 한편, 실장단자(107) 및 배선(171)에서는, 최상층의 도전층(114b)만이 있으면 좋지만, 차광막이나, 제 1 층 및 제 2 층의 배선에 있어서의 막 두께를 고려하여 깊이(d)가 설정된 홈(12)에, 도전층(114b)만을 설치한다면, 홈(12)의 깊이가 지나치게 커져, 단차가 생겨 버리는 경우가 있다. 그래서, 단자영역에서는, 이러한 단차를 방지하기 위해서, 표시영역이나 주변 회로 영역에 설치되는 차광막이나, 제 1 층의 배선을 높이 조정용의 더미막으로서 사용하고 있는 것이다. 또한, 이러한 더미막은, 높이 조정용으로서 사용하는 것이므로, 도전막에 한정되지 않고, 절연체를 별도 형성하여 사용하여도 좋다.
또한, 차광막(22)과 동일 막으로 이루어지는 도전막(22b)은, 비교적 얇은 경우가 있다. 이러한 경우, 차광막(22)이나 도전막(22b)의 유무의 상이에 의한 단차를 무시할 수 있기 때문에, 단자영역에 도전막(22b)을 설치하지 않아도 좋다. 이 경우, 홈(12)의 깊이(d)는, 도전막(112b)의 두께(t2) 및 도전막(114b)의 두께(t3)의 합과 거의 같게 하면 좋다. 더욱이, 반도체층(30)의 막 두께도 고려하여 홈(12)을 형성하여도 좋고, 이 경우에는, 높이 조정용의 더미막으로서 반도체층(30)을 구성하는 폴리실리콘층을 사용하여도 좋다.
〈제조 프로세스〉
다음에, 실시예에 따른 전기 광학 장치의 제조 프로세스에 대하여, 소자기판(101)을 중심으로 설명한다.
우선, 도 11a에 도시되는 바와 같이, 예를 들면, 석영기판이나, 유리기판, 실리콘 기판 등의 기판(10)에, 포토리소그래피 및 에칭 등에 의해서 홈(12)을 형성한다. 또한, 이 홈(12)의 깊이(d)는, 상술한 바와 같이, 차광막, 제 1 층 및 제 2 층의 배선의 막 두께 합계와 거의 같아지도록 형성된다.
계속해서, 도 11b에 도시되는 바와 같이, 홈(12)이 형성된 기판(10)에, 차광막(22), 도전막(22b)이 형성된다. 구체적으로는, 홈(12)이 형성된 기판(10)의 전체면에 불투명한 고융점 금속, 구체적으로는, Ti(티타늄)나, Cr(크롬), W(텅스텐), Ta(탄탈), Mo(몰리브덴), Pb(납) 등의 금속 단체, 또는, 이들을 적어도 1개 포함하는 합금이나 금속 실리사이드 등을 스퍼터링 등에 의해 100 내지 300nm 정도의 두께로 형성한 후, 이 고융점 금속을, 포토리소그래피 및 에칭에 의해서, 상술한 형상으로 패터닝하여 차광막(22), 도전막(22b)을 형성한다.
다음에, 도 11c에 도시되는 바와 같이, 차광막(22), 도전막(22b), 기판(10)의 표면에, 하지 절연막(40)을 형성한다. 상세하게는, 하지 절연막(40)은, 예를 들면 통상압 또는 감압 CVD(Chemical Vapor Deposition)법 등에 의해, NSG(논도프트 실리케이트 글라스)나, PSG(인 실리케이트 글라스), BSG(붕소 실리케이트 글라스), BPSG(붕소 인 실리케이트 글라스) 등의 고절연성 유리, 또는, 산화 실리콘막, 질화 실리콘막 등으로부터, 약 50 내지 1500nm의 두께로, 바람직하게는 약 600 내지 800nm 정도의 두께로 형성된다.
계속해서, 하지 절연막(40)의 상면 전체에, 예를 들면 감압 CVD 법 등에 의해서, 비정질 실리콘층을 약 100nm의 두께로 형성하여, 열처리 등에 의해 고상 성장시키는 것에 의해 폴리실리콘층을 형성한다. 이 때, N 채널형의 TFT를 형성하는 경우에는, Sb(안티몬)이나, As(비소), P(인) 등의 V족 원소의 불순물을, 약간 이온 주입 등에 의해 도핑하는 한편, P 채널형 TFT를 형성하는 경우에는, Al(알루미늄)이나, B(붕소), Ga(갈릴륨) 등의 Ⅲ족 원소의 불순물을, 마찬가지로, 약간 이온 주입 등에 의해 도핑한다. 그리고, 도 11d에 도시되는 바와 같이, 폴리실리콘층을, 포토리소그래피나 에칭 등에 의해서 패터닝하고, 표시영역에 있어서의 TFT(116)나, 주변 회로 영역에 있어서의 반도체층(30)으로서, 아일랜드형으로 형성한다. 또한, 반도체층(30)중, 용량선(175)이 형성되는 영역(30f) 에 대해서는, P(인) 등의 불순물을 고농도로 도핑하고, 미리 저 저항화를 도모하여 두어도 좋다.
더욱이, 도 12e에 도시되는 바와 같이, 반도체층(30)의 표면을 열산화 처리하고, 절연막(32)을 해당 반도체층(30)의 표면에 형성한다. 이 공정에 의해, 반도체층(30)은 최종적으로 약 30 내지 150nm의 두께, 바람직하게는 약 35 내지 45nm의 두께가 되는 한편, 절연막(32)은 약 60 내지 150nm의 두께, 바람직하게는 약 30nm의 두께가 된다.
다음에, 절연막(32) 및 하지 절연막(40)의 상면에, 폴리실리콘층을 감압 CVD 법 등에 의해 퇴적한다. 그리고, 도 12f에 도시되는 바와 같이, 이 폴리실리콘층을, 포토리소그래피나 에칭 등에 의해서 패터닝하고, 표시영역에 있어서는 TFT(116)의 게이트 전극을 겸용하는 주사선(112)으로서, 축적 용량(119)에 있어서의 다른쪽의 전극을 하는 용량선(175)으로서, 각각 형성하고, 또한, 주변 회로 영역에 있어서는 게이트 전극을 포함시킨 제 1 층의 배선(1412)으로서 형성하며, 더욱이, 단자영역에 있어서는 도전막(112b)으로서 형성한다. 또, 이 도전막에 대해서는, 폴리실리콘이 아닌, Al 등의 금속막이나 금속 실리사이드막으로 형성하여도 좋고, 이들의 금속막 또는 금속 실리사이드막과, 폴리실리콘를 다층으로 형성하여도 좋다.
더욱이, 도 12g에 도시되는 바와 같이, 반도체층(30)에 적절한 불순물을 도핑한다. 상세하게는, 표시영역에 있어서의 TFT(116)를 N 채널형으로 하는 경우, 소스·드레인 영역 중, 채널 영역(30a)에 인접하는 영역에 대하여, 주사선(112)의 일부인 게이트 전극을 확산 마스크로서, P 등의 V족 원소의 불순물을 저농도로 도핑한다. 동시에, 주변 회로 영역의 N 채널형(TFT)에 있어서도, 마찬가지로 배선(1412)의 일부인 게이트 전극을 확산 마스크로서, 불순물을 저농도로 도핑한다. 계속해서, 게이트 전극보다도 폭이 넓은 레지스터를 형성하고, 이것을 마스크로서, 동일하게 P 등의 V족 원소의 불순물을 고농도로 도핑한다. 이로써 N 채널형 TFT는, 채널 영역(30a)의 소스측에는, 저농도 소스 영역(30b), 고농도 소스 영역(116S)이 설치되는 한편, 채널 영역(30a)의 드레인측에는, 저농도 드레인 영역(30c), 고농도 드레인 영역(116D)이 설치된 LDD 구조가 된다. 계속해서, 이들의 N 채널형 TFT의 반도체층(30)을 레지스터로 마스크한 후, 주변 회로 영역의 P 채널형 TFT에 대해서도 마찬가지로, 채널영역에 인접하는 영역에 대하여, 배선(1412)을 마스크로 하고, 예를 들면 B(붕소) 등의 Ⅲ족 원소의 불순물을 도핑하여 저농도 영역을 형성하며, 계속하여, 배선(1412)보다도 폭이 넓은 레지스터를 마스크로서, 동일하게 B 등의 Ⅲ족 원소의 불순물을 도핑하여 고농도 영역을 형성한다.
또한, 이와 같이 각 채널형 TFT을 LDD 구조로 하지 않고, 오프셋 구조의 TFT로 하여도 좋고, 또한, 단순한 셀프얼라인형(자기정합형)의 TFT로 하여도 좋다. 또한, 주변회로의 상보형 TFT중, N 채널형만을 LDD 구조로 하여도 좋고, 더욱이, 화소부에 있어서의 TFT(116)를 상보형으로 하여도 좋다.
계속해서, 도 12h에 도시되는 바와 같이, 제 1 층간절연막(41)을, 게이트 전극이나 하지 절연막(40) 등을 덮도록, 예를 들면, CVD 법 등에 의해서 약 500 내지 1500nm의 두께로 퇴적한다. 또한, 제 1 층간절연막(41)의 재질로서는, 하지 절연막(40)과 같이, NSG나, PSG, BSG, BPSG 등의 실리케이트 유리막이나, 질화 실리콘막, 산화 실리콘막 등을 들 수 있다.
또한, 도 13i에 도시되는 바와 같이, 표시영역에 있어서는 콘택트 홀(51)을, 주변 회로 영역에 있어서는 콘택트 홀(1451, 1452, 1453 및 1454)을 각각 형성한다. 상세하게는, 콘택트 홀(51)이 제 1 층간절연막(41) 및 절연막(32)에 대하여 TFT(116)의 소스 영역에 대응한 위치에 드라이 에칭 등에 의해 형성됨과 동시에, 콘택트 홀(1451, 1452, 1453 및 1454)이, P 채널형 및 N 채널형 TFT의 고농도 드레인 영역과 고농도 소스 영역과 대응한 위치에 형성된다. 또한, 이 때, 주변 회로 영역에 있어서, 제 1 층의 배선과 제 2 층의 배선의 도통을 도모하는 경우에는, 이 도통부분에 대응하여동일하게 콘택트 홀(도시생략)을 형성한다.
다음에, 제 1 층간절연막(41)의 위에, 알루미늄 등의 저 저항 금속이나 금속실리사이드 등으로 이루어지는 도전막을, 스퍼터링 등에 의해서 약 100 내지 500nm의 두께로 퇴적한다. 그리고, 이 도전막을, 도 13j에 도시되는 바와 같이, 포토리소그래피나 에칭 등에 의해서 패터닝하고, 표시영역에 있어서는 TFT(116)의 소스 전극을 겸용하는 데이터선(114)으로서 형성하며, 주변 회로 영역에 있어서는 소스·드레인 전극을 포함시킨 제 2 층의 배선(1404, 1414, 1424)으로서 형성하고, 또한, 단자영역에 있어서는 도전막(114b)으로서 형성한다.
계속해서, 도 13k에 도시되는 바와 같이, 제 2 층간절연막(42)을, 제 2 층의 배선이나 제 1 층간절연막(41) 등을 덮도록, 예를 들면, CVD 법 등에 의해서 약 500 내지 1500nm의 두께로 퇴적한다. 또한, 제 2 층간절연막(42)의 재질로서는, 하지 절연막(40)이나 제 1 층간절연막(41)과 같이, NSG나, PSG, BSG, BPSG 등의 실리케이트 유리막이나, 질화 실리콘막, 산화 실리콘막 등을 들 수 있다.
다음에, 도 13l에 도시되는 바와 같이, 표시영역에 있어서는, TFT(116)의 드레인 영역에 대응한 위치에, 제 2 층간절연막(42), 제 1 층간절연막(41) 및 절연막(32)을 천공시키는 콘택트 홀(53)을, 드라이 에칭 등에 의해 형성한다. 한편, 단자영역에 있어서는, 제 2 층간절연막(42)중, 홈(12)의 윤곽 대응 부분으로 둘러싸이는 볼록부에 위치하는 부분(47)을 제거하여, 천공부(42a)를 설치한다.
또한, 천공부(42a)를 설치하는 수법으로서는, 제 2 층간절연막(42)중, 천공부(42a)에 상당하는 부분을 에칭 등에 의해 선택적으로 제거하는 제 1 수법과, 홈(12)의 윤곽부분으로 둘러싸이는 영역에 대응하는 볼록부의 도전막(114b)이 노출할 때까지, 제 2 층간절연막(42)을 CMP(화학 기계적 연마) 처리를 실시하는 제 2 수법의 2개로 대별된다. 이 중, 후자에 따른 제 2 수법쪽이, 실장단자(107)가 되는 부분이고 그 밖의 부분은 거의 완전하게 평탄화되는 관점에서 말하면 유리하다. 단지, 전자에 따른 제 1 수법으로서는, 제 2 층간절연막(42)중, 천공부(42)에 상당하는 부분을, 콘택트 홀(53)을 형성하는 것과 같은 수법에 의해 선택적으로 제거할 수 있기 때문에, 공정의 간략화의 관점에서 말하면, 제 1 수법쪽이 유리하다.
그런데, 이후의 공정에 대해서는 도시를 생략하지만, 제 2 층간절연막(42)의 표면에, ITO 등의 투명 도전성 박막을, 스퍼터링 등에 의해서 약 50 내지 200nm의 두께에 퇴적한 후, 포토리소그래피나 에칭 등에 의해서 소정의 형상(도 5 참조)에 패터닝하여, 화소전극(118)을 형성한다. 이 후, 폴리이미드 등의 유기 용액을 기판(10)에 있어서의 대향면의 전체면에 도포·소성한다. 이로써, 배향막(61)이 형성되게 된다. 또, 이 배향막(61)에 대해서는, 도 14에 도시하는 바와 같은 방향으로 러빙 처리가 실시된다.
그리고, 이와 같이 형성된 소자기판(101)은, 그것과는 약 90도 회전시킨 방향으로 러빙 처리된 대향기판(102)과, 밀봉재(104)에 의해 접합된 후에, 액정(105)이 봉입·봉지되어, 스크라이브되어(절단되어), 도 1a에 도시되는 바와 같은 전기 광학 장치가 된다.
또한, 소자기판(101)에 있어서는, 배향막(61)이 전체면에 걸쳐 형성되지만, 액정 밀봉 후에는 플라즈마 처리 등에 의해, 대향기판(102)으로부터 접합한 부분에 형성된 배향막이 제거된다. 이 때문에, 단자영역 및 주변 회로 영역에서의 최상층은, 배향막(61)이 아닌, 도전막(114b) 또는 제 2 층간절연막(42)이 된다(도 8 또는 도 10 참조).
이러한 제조 방법에 의하면, 홈(12)이, 단자영역 외에 표시영역이나 주변회로 영역에 설치되고, 여기에 배선이나 소자가 형성되기 때문에, 단자 영역 뿐만 아니라, 표시 영역이나 주변 회로 영역에서도, 기판의 표면에서의 단차가 저감되게 된다. 이 때, 실장단자(107)의 패드가 되는 도전막(114b)의 하층에 설치되는 높이 조정용의 도전막(22b)은, 표시영역 및 주변 회로 영역에 있어서의 차광막(22)과 동일 층을 사용하여 형성되고, 또한 동일하게 높이 조정용의 도전막(112b)은, 표시영역에 있어서의 주사선(112)과, 주변 회로 영역에 있어서의 배선(1412)과 동일 층으로 이루어지는 도전막을 사용하여 형성되며, 더욱이, 도전막(114b)도, 표시영역에 있어서의 데이터선(114)과, 주변 회로 영역에서의 배선(1404, 1414, 1424)과 동일 층으로 이루어지는 도전막을 사용하여 형성되어 있다. 더욱이, 홈(12)에 대해서도, 단자영역 외에 표시영역이나 주변 회로 영역에 있어서 일괄로 설치된다. 따라서, 추가되는 프로세스가 거의 없기 때문에, 제조 프로세스의 복잡화가 방지된다.
〈변형예〉
또한, 상술한 실시예에 있어서, 실장단자(107)로 되는 패드는, 데이터선(114)이나 제 2 층의 배선(1404)과 동일 층의 도전막(114b)으로 형성하였지만, 그 위에, 또, 다른 도전막을 적층하여도 좋다. 예를 들면, 도 15에 도시되는 바와 같이 화소전극(118)을 패터닝할 때에, 홈(12)의 윤곽 대응 부분으로 둘러싸이는 볼록부의 도전막(114b)에, ITO 등의 도전막(118b)을 남겨도 좋다. 상술한 바와 같이, 도전막(114b)은 알루미늄 등으로 이루어지지만, 알루미늄은 침범되기 쉬운 데다가, 또한, FPC(Flexible Printed Circuit) 기판과의 접합에 사용하는 도전성 마이크로 캅셀과의 밀착성이 나쁜 문제도 있다. 그러나, 이러한 문제는, 노출한 도전막(114b)의 표면을 또한 도전막(118b)에 의해 덮는 것으로 해소되게 된다.
〈응용예〉
또한, 실시예에서는, 단자영역의 이외에, 표시영역이나 주변 회로 영역에 대해서도 홈(12)을 형성하였지만, 상술한 바와 같이, 표시영역이나 주변 회로 영역에서의 단차는, 화소의 배열 피치와 동일배 또는 그 정수배로 발생하기 때문에, 해당 단차에 기인하는 표시 불균일함은 비교적 눈에 띄지 않는다고 생각된다. 그래서, 표시영역이나 주변 회로 영역에 대해서는 홈(12)을 설치하지 않고, 단자영역에 대해서만 홈(12)을 형성하여도 좋다고 생각한다.
엄밀하게 말하면, 도 14에 도시되는 바와 같이 데이터선(114)의 연장 방향에 일치시켜 러빙 처리하는 경우, 표시영역(100a)을 러빙하는 마포가 화소의 배열 피치에 의존하지 않고서 흐트러진 영역은, 실장단자(107)와 배선(171)이 형성되는 영역과, 표시영역(100a)에 걸리는 마포가 주사하는 영역(190a)의 쌍방에 속하는 영역이다. 즉, 도 2에서 말하면 영역(B)이다. 따라서, 화소의 배열 피치에 의존하지 않고 발생한, 비교적 눈에 띄기 쉬운 표시 불균일함을 억제하는 것만이 목적이라면, 이 영역(B)에 있어서만 홈(12)을 형성하면 좋다고 생각한다.
또한, 도 14에 도시되는 방향으로 러빙 처리하는 경우, 영역(192a)에 대해서는, 가령 단차에 기인하여 마포가 흐트러졌다고 해도, 그 털끝이 표시영역(100a)에 걸리지 않기 때문에, 이 영역(192)에 대해서는(예를 들면, 주사선 구동회로(130)에는), 굳이 홈(12)을 형성하지 않아도 좋다고 생각한다.
그리고, 단자영역에 있어서만 홈(12)을 형성하는 경우에는, 차광막(22)과 동일막으로 이루어지는 도전막(22b), 및, 주사선(112)과 동일막으로 이루어지는 도전막(112b)의 두께를 고려하지 않아도 좋기 때문에, 도 16에 도시되는 바와 같이, 도전막(114b)의 하층에 도전막을 설치하지 않고, 홈(12)의 깊이(d)를, 도전막(114b)의 두께(t3)와 거의 같아지도록 설정하면 좋다.
〈그 외〉
또한, 상술한 실시예에 있어서는, 6개의 데이터선(114)이 1 블록에 정리되고, 1 블록에 속하는 6개의 데이터선(114)에 대하여, 6계통으로 변환된 화상신호(VID1 내지 VID6)를 동시에 샘플링하여 공급하는 구성으로 하였지만, 변환수 및 동시에 인가하는 데이터선수(즉, 1 블록을 구성하는 데이터선수)는, 「6」에 한정되는 것이 아니다. 예를 들면, 샘플링 회로(150)에 있어서의 샘플링 스위치(151)의 응답 속도가 충분히 높은 것이면, 화상신호를 병렬로 변환하지 않고서 1개의 화상 신호선에 직렬 전송하여 데이터선(114)마다 점순차적으로 샘플링하도록 구성하여도 좋다. 또한, 변환 및 동시에 인가하는 데이터선의 수를 「3」이나, 「12」,「24」 등으로 하고, 3개나, 12개, 24개 등의 데이터선에 대하여, 3계통 변환이나, 12계통 변환, 24계통 변환 등으로 한 화상신호를 동시에 공급하는 구성으로 하여도 좋다. 또한, 변환수 및 동시에 인가하는 데이터선수로서는, 컬러의 화상신호가 3개의 원색에 걸리는 신호로 이루어지는 것과의 관계로부터, 3의 배수인 것이 제어나 회로 등을 간이화하는 데에 있어서 바람직하다. 단, 후술하는 프로젝터와 같이 단순한 광 변조의 용도인 경우에는, 3의 배수인 것을 요하지 않는다. 더욱이, 샘플링 스위치를 동시에 제어하는 것은 아니고, 병렬 변환된 화상신호(VID1 내지 VID6)를 순차 시프트하여 공급하고, 샘플링 스위치(151)를 차례로 제어하는 구성으로 하여도 좋다.
또한, 상술한 실시예에 있어서는, 상측으로부터 하측 방향으로 주사선(112)을 주사하는 한편, 좌측으로부터 우측 방향으로 블록을 선택하는 구성이지만, 이것과는 역방향으로 선택하는 구성이라도 좋고, 용도에 따라서 어느 한 방향을 선택 가능하게 하는 구성이라도 좋다.
더욱이, 상술한 실시예에 있어서는, 소자기판(101)에 플레이너(planar)형의 TFT(116) 등이 형성되어 있지만, 본 발명은, 이것에 한정되지 않는다. 예를 들면,TFT(116)를 보텀 게이트형으로 구성하여도 좋다. 또한, 소자기판(101)을 반도체 기판으로 구성함과 동시에, 여기에, TFT(116)로 바꾸어 상보형 트랜지스터를 형성하여도 좋다. 더욱이, SOI(Silicon On Insulator)의 기술을 적용하여, 사파이어, 석영, 유리 등의 절연성 기판에 실리콘 단결정막을 형성하고, 여기에 각종 소자를 만들어 넣고 소자기판(101)으로 하여도 좋다. 단, 소자기판(101)이 투명성을 갖지 않는 경우, 화소전극(118)을 알루미늄으로 형성하거나, 별도 반사층을 형성하기도 하는 등으로, 액정 장치(100)를 반사형으로서 사용할 필요가 있다.
〈프로젝터〉
다음에, 상술한 전기 광학 장치를 적용한 전자 기기에 대하여 설명한다. 실시예에 따른 전기 광학 장치에 대해서는, 여러가지의 전자 기기, 예를 들면 퍼스널 컴퓨터나, 액정 텔레비전, 뷰 파인더형·모니터 직시형의 비디오 테이프 레코더, 카네비게이션 장치, 페이저, 전자수첩, 전자계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 디지털 스틸 카메라, 휴대전화, 터치 패널을 구비한 기기 등에 적용 가능하다.
여기서, 본 발명에 의해 해소하고자 하는 표시 불균일함, 즉, 러빙 방향에 따른 줄무늬 형상의 표시 불균일함은, 직시형에서는 비교적 문제가 되지 않지만, 표시 위를 투사하는 프로젝터에 있어서는 무시할 수 없는 정도로까지 확대된다.
그래서, 전자 기기의 일 예로서, 이러한 프로젝터를 들어 설명하기로 한다. 여기서, 프로젝터란, 상술한 액정 장치(100)를 라이트 밸브로서 사용한 것이고, 도 17은, 이 구성을 도시하는 평면도이다. 이 도면에 도시되는 바와 같이,프로젝터(2100) 내부에는, 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛(2102)이 설치되어 있다. 이 램프 유닛(2102)으로부터 사출된 투사광은, 내부에 배치된 3장의 미러(2106) 및 2장의 다이클로익 미러(2108)에 의해서 RGB의 3원색으로 분리되고, 각 원색에 대응하는 라이트 밸브(100R, 100G 및 100B)에 각각 유도된다. 여기서, 라이트 밸브(100R, 100G 및 100B)의 구성은, 상술한 실시예에 따른 액정 장치(100)와 동일하고, 화상신호를 입력하는 처리회로(여기서는 도시 생략)로부터 공급되는 R, G, B의 원색신호로 각각 구동되는 것이다. 또한, B색의 광은, 다른 R색이나 G색과 비교하면, 광로가 길기 때문에, 그 손실을 막기 위해서, 입사 렌즈(2122), 릴레이 렌즈(2123) 및 출사 렌즈(2124)로 이루어지는 릴레이 렌즈계(2121)를 통하여 유도된다.
그런데, 라이트 밸브(100R, 100G, 100B)에 의해서 각각 변조된 광은, 다이클로익 프리즘(2112)에 3방향으로부터 입사한다. 그리고, 이 다이클로익 프리즘(2112)에 있어서, R색 및 B색의 광은 90도로 굴절하는 한편, G색의 광은 직진한다. 따라서, 각 색의 화상이 합성된 후, 스크린(2120)에는, 투사 렌즈(2114)에 의해서 컬러 화상이 투사되게 된다.
또한, 라이트 밸브(100R, 100G 및 100B)에는, 다이클로익 미러(2108)에 의해서, R, G, B의 각 원색에 대응하는 광이 입사하기 때문에, 상술한 바와 같이 컬러 필터를 설치할 필요는 없다. 또한, 라이트 밸브(100R, 100B)의 투과광은 다이클로익 미러(2112)에 의해 반사한 후에 투사되는 것에 대하여, 라이트 밸브(100G)의 투과상은 그대로 투사되기 때문에, 라이트 밸브(100R, 100B)에 의한 표시 위를, 라이트 밸브(100G)에 의한 표시상에 대하여 좌우 반전시키는 구성으로 되어 있다.
본 발명은, 상술한 실시예에 한정되는 것은 아니고, 본 발명의 요지 또는 본 발명의 사상에 반하지 않는 범위에서 적절하게 설계 변경 가능하며, 그 변경에 따르는 것도 본 발명의 기술적 범위에 포함되는 것이다.
본 발명은 전기 광학 장치에 있어서 외부회로로부터의 신호를 입력하는 실장단자의 형성영역에서의 단차를 저감시킬 수 있다.

Claims (35)

  1. 전기 광학 장치에 있어서,
    복수의 층으로 이루어지는 기판과,
    상기 기판의 외표면에 형성된 절연막과,
    상기 절연막과 거의 동일 평면상에 형성되어 화상신호를 입력하는 실장단자와,
    상기 실장단자와 도통한 배선을 구비하는 것을 특징으로 하는 전기 광학 장치.
  2. 제 1 항에 있어서,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 실장단자의 영역을 형성하는 홈이 설치되어 있는 것을 특징으로 하는 전기 광학 장치.
  3. 제 2 항에 있어서,
    상기 실장단자의 영역을 형성하는 홈에, 상기 실장단자를 이루는 도전막이 설치되어 있는 것을 특징으로 하는 전기 광학 장치.
  4. 제 2 항에 있어서,
    상기 기판을 구성하는 층의 적어도 한 층의, 상기 배선의 적어도 상기 실장단자측의 영역 아래에, 상기 실장단자의 영역을 형성하는 홈에 연속되는 배선용 홈이 설치되어 있는 것을 특징으로 하는 전기 광학 장치.
  5. 제 4 항에 있어서,
    상기 기판의 외표면에 형성된 절연막은, 상기 실장단자의 영역을 형성하는 홈의 영역과, 상기 배선을 형성하는 홈의 영역에 형성되는 것을 특징으로 하는 전기 광학 장치.
  6. 제 1 항에 있어서,
    상기 실장단자는, 다층의 도전막으로 형성되는 것을 특징으로 하는 전기 과학 장치.
  7. 제 3 항에 있어서,
    상기 실장단자의 영역을 형성하는 홈의 영역 아래에 적어도 한 층의 높이 조정용의 막이 형성되어 있는 것을 특징으로 하는 전기 광학 장치.
  8. 제 7 항에 있어서,
    상기 홈의 깊이는, 상기 실장단자의 두께와 상기 높이 조정용의 막의 두께와의 합계와 거의 동일한 것을 특징으로 하는 전기 광학 장치.
  9. 제 7 항에 있어서,
    상기 높이 조정용의 막은, 표시영역에 형성되는 배선과, 주변회로를 이루는 배선 중 적어도 하나의 배선인 것을 특징으로 하는 전기 광학 장치.
  10. 제 2 항에 있어서,
    상기 홈의 깊이는, 상기 배선의 두께와 거의 동일한 것을 특징으로 하는 전기 광학 장치.
  11. 전기 광학 장치에 있어서,
    복수의 층으로 이루어지는 기판과,
    상기 기판상에 형성되어 화상신호를 입력하는 실장단자와,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 실장단자에 도달하는 배선이 형성되는 적어도 일부분에 형성된 홈과,
    상기 홈에 대응하는 영역에 형성된 상기 배선과,
    상기 배선 상에 형성된 절연막을 구비하는 것을 특징으로 하는 전기 광학 장치.
  12. 제 11 항에 있어서,
    상기 실장단자는 상기 배선을 이루는 도전막으로 형성되고, 상기 배선 상에 형성된 상기 절연막은 상기 실장단자를 노출하고 있는 것을 특징으로 하는 전기 광학 장치.
  13. 제 11 항에 있어서,
    상기 실장단자의 표면과 상기 절연막의 표면이 거의 동일한 높이인 것을 특징으로 하는 전기 광학 장치.
  14. 제 11 항에 있어서,
    상기 홈은 상기 실장단자를 둘러싸는 영역에 형성되고, 상기 실장단자를 둘러싸는 영역 상에 상기 배선이 형성되어 있는 것을 특징으로 하는 전기 광학 장치.
  15. 제 14 항에 있어서,
    상기 배선 상에 형성된 상기 절연막의 표면과, 상기 배선이 형성된 영역에 인접한 상기 절연막의 표면이 거의 동일한 높이인 것을 특징으로 하는 전기 광학 장치.
  16. 제 11 항에 있어서,
    상기 배선은, 표시영역에 형성되는 배선으로 형성되는 것을 특징으로 하는 전기 광학 장치.
  17. 제 11 항에 있어서,
    상기 배선은, 표시영역의 주위에 형성되는 주변회로를 이루는 배선으로 형성되는 것을 특징으로 하는 전기 광학 장치.
  18. 제 11 항에 있어서,
    상기 배선은, 표시영역에 형성되는 배선 및 상기 표시영역의 주위에 형성되는 주변회로를 이루는 배선으로 형성되는 것을 특징으로 하는 전기 광학 장치.
  19. 제 11 항에 있어서,
    상기 배선의 영역 아래에 적어도 한 층의 높이 조정용의 막이 형성되어 있는 것을 특징으로 하는 전기 광학 장치.
  20. 제 19 항에 있어서,
    상기 홈의 깊이는, 상기 배선의 두께와 상기 높이 조정용의 막의 두께와의 합계와 거의 동일한 것을 특징으로 하는 전기 광학 장치.
  21. 제 19 항에 있어서,
    상기 높이 조정용의 막은, 상기 표시영역에 형성되는 배선과 상기 주변회로를 이루는 배선 중 적어도 하나의 배선인 것을 특징으로 하는 전기 광학 장치.
  22. 제 11 항에 있어서,
    상기 홈의 깊이는, 상기 배선의 두께와 거의 동일한 것을 특징으로 하는 전기 광학 장치.
  23. 전기 광학 장치에 있어서,
    복수의 층으로 이루어지는 기판과,
    상기 기판상에 형성된 표시영역과,
    상기 표시영역에 배치된 배선과,
    상기 기판상의 상기 표시영역의 주변에 형성되고, 상기 배선에 전기적으로 접속된 주변회로와,
    상기 기판상에 형성된 실장단자와,
    상기 주변회로와 상기 실장단자를 전기적으로 접속한 배선과,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 주변회로가 형성되는 부분에 설치된 홈과,
    상기 주변회로상에 형성된 절연막을 구비하는 것을 특징으로 하는 전기 광학 장치.
  24. 전기 광학 장치에 있어서,
    복수의 층으로 이루어지는 기판과,
    상기 기판상에 형성된 표시영역과,
    상기 표시영역에 배치된 배선과,
    상기 기판상의 상기 표시영역의 주변에 형성되고, 상기 배선에 전기적으로 접속된 주변회로와,
    상기 기판상에 형성된 실장단자와,
    상기 주변회로와 상기 실장단자를 전기적으로 접속한 배선과,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 주변회로가 형성되는 부분에 설치된 홈과,
    상기 실장단자의 영역을 형성하는 홈과,
    상기 주변회로의 홈 및 상기 실장단자의 영역을 형성하는 홈의 영역에 형성된 외표면을 이루는 절연막을 구비하는 것을 특징으로 하는 전기 광학 장치.
  25. 전기 광학 장치에 있어서,
    복수의 층으로 이루어지는 기판과,
    상기 기판상에 형성된 표시영역과,
    상기 표시영역에 배치된 배선과,
    상기 기판상의 상기 표시영역의 주변에 형성되고, 상기 배선에 전기적으로 접속된 주변회로와,
    상기 기판상에 형성된 실장단자와,
    상기 주변회로와 상기 실장단자를 전기적으로 접속한 배선과,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 표시영역에 배치된 배선이 형성되는 부분에 설치된 홈과,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 주변회로가 형성되는 부분에 형성된 홈과,
    상기 실장단자의 영역을 형성하는 홈과,
    상기 주변회로의 홈 및 상기 실장단자의 영역을 형성하는 홈의 영역에 형성된 외표면을 이루는 절연막을 구비하는 것을 특징으로 하는 전기 광학 장치.
  26. 복수의 층으로 이루어지는 기판과,
    상기 기판상에 형성된 표시영역과,
    상기 표시영역에 배치된 데이터선과,
    상기 표시영역의 한 변을 따라서 형성된 데이터선 구동회로와,
    상기 데이터선 구동회로를 끼워 상기 표시영역의 한 변과 대향하도록 형성된 실장단자와,
    상기 실장단자와 전기적으로 접속되어 상기 데이터선에 화상신호를 공급하는 신호선과,
    상기 기판을 구성하는 층의 적어도 한 층에, 실장단자의 영역을 형성하는 홈과,
    상기 기판의 외표면을 이루고, 상기 실장단자를 노출시킨 절연막을 구비하는 것을 특징으로 하는 전기 광학 장치.
  27. 제 26 항에 있어서,
    상기 기판을 구성하는 층의 적어도 한 층에, 적어도 상기 데이터선 구동회로와 상기 실장단자와의 사이의 영역 내에서 상기 신호선이 형성되는 부분에 홈을 형성한 것을 특징으로 하는 전기 광학 장치.
  28. 제 26 항에 있어서,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 데이터선 구동회로가 형성되는 부분에 홈을 형성한 것을 특징으로 하는 전기 광학 장치.
  29. 제 26 항에 있어서,
    상기 표시영역의 한 변과 상기 데이터선 구동회로와의 사이에, 상기 데이터선 구동회로에서 상기 데이터선으로의 화상신호 공급을 제어하는 샘플링 회로를 구비하는 것을 특징으로 하는 전기 광학 장치.
  30. 제 29 항에 있어서,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 샘플링 회로가 형성되는 부분에 형성된 홈을 형성한 것을 특징으로 하는 전기 광학 장치.
  31. 제 26 항에 있어서,
    상기 표시영역에 배향막이 형성되고, 상기 배향막의 러빙 방향이 상기 실장단자로부터 상기 표시영역으로 향하는 것을 특징으로 하는 전기 광학 장치.
  32. 전자기기에 있어서,
    광을 출사하는 광원과,
    상기 광원에 의한 출사광을 화상정보에 대응한 변조를 실시하는 제 1 항 내지 제 31 항중 어느 한 항에 기재된 전기 광학 장치와,
    상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사수단을 구비하는 것을 특징으로 하는 전자 기기.
  33. 복수의 층으로 이루어지는 기판상에 설치된 실장단자를 통하여 입력한 신호에 따라서 소정의 화상을 표시하는 전기 광학 장치의 제조 방법으로서,
    상기 기판을 구성하는 층의 적어도 한 층에, 상기 실장단자에 도달하는 배선이 형성되어야 할 부분에 홈을 설치하는 공정과,
    상기 홈에 대응하는 영역에 상기 배선을 형성하는 공정과,
    상기 배선 상에 절연막을 적층하는 공정을 구비하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  34. 제 33 항에 있어서,
    상기 실장단자는 상기 배선을 형성하는 공정과 동시에 형성되고, 상기 절연막을 적층하는 공정 후에, 상기 절연막으로 덮인 실장단자를 노출하는 공정을 포함하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  35. 제 34 항에 있어서, 상기 실장단자를 노출하는 공정은, 상기 절연막을 연마하는 공정인 것을 특징으로 하는 전기 광학 장치의 제조 방법.
KR10-2001-0015956A 2000-03-27 2001-03-27 전기 광학 장치, 그 제조 방법 및 전자 기기 KR100426980B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000-87151 2000-03-27
JP2000087151 2000-03-27
JP2001-14350 2001-01-23
JP2001014350A JP3596471B2 (ja) 2000-03-27 2001-01-23 電気光学装置、その製造方法および電子機器

Publications (2)

Publication Number Publication Date
KR20010090584A true KR20010090584A (ko) 2001-10-18
KR100426980B1 KR100426980B1 (ko) 2004-04-13

Family

ID=26588470

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0015956A KR100426980B1 (ko) 2000-03-27 2001-03-27 전기 광학 장치, 그 제조 방법 및 전자 기기

Country Status (5)

Country Link
US (2) US6528822B2 (ko)
JP (1) JP3596471B2 (ko)
KR (1) KR100426980B1 (ko)
CN (1) CN1174274C (ko)
TW (1) TWI302212B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844301B1 (ko) * 2005-02-07 2008-07-07 세이코 엡슨 가부시키가이샤 전기광학장치 및 그 제조방법, 그리고 전자기기

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
JP4692699B2 (ja) * 2000-12-07 2011-06-01 日本電気株式会社 アクティブマトリクス型液晶表示装置
US6940501B2 (en) * 2001-03-28 2005-09-06 Intel Corporation Tiled display
JP2003043520A (ja) * 2001-07-27 2003-02-13 Alps Electric Co Ltd 表示装置
US7232714B2 (en) * 2001-11-30 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3870897B2 (ja) 2002-01-07 2007-01-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4234376B2 (ja) * 2002-08-28 2009-03-04 東芝松下ディスプレイテクノロジー株式会社 表示装置及び電子機器
JP3778195B2 (ja) 2003-03-13 2006-05-24 セイコーエプソン株式会社 平坦化層を有する基板及びその製造方法並びに電気光学装置用基板及び電気光学装置及び電子機器
JP3783707B2 (ja) 2003-03-19 2006-06-07 セイコーエプソン株式会社 検査素子付基板並びに電気光学装置用基板及び電気光学装置及び電子機器
JP4016955B2 (ja) * 2003-05-02 2007-12-05 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
JP2004342923A (ja) * 2003-05-16 2004-12-02 Seiko Epson Corp 液晶装置、アクティブマトリクス基板、表示装置、及び電子機器
KR20050068608A (ko) * 2003-12-30 2005-07-05 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
JP4211644B2 (ja) * 2004-03-15 2009-01-21 セイコーエプソン株式会社 電気光学装置の製造方法
JP2006054073A (ja) * 2004-08-10 2006-02-23 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルの製造方法
KR100699995B1 (ko) * 2004-09-02 2007-03-26 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그 제조 방법
JP4349375B2 (ja) * 2005-04-11 2009-10-21 セイコーエプソン株式会社 電気光学装置及び電子機器
CN100405197C (zh) * 2005-08-05 2008-07-23 精工爱普生株式会社 电光装置及具备该装置的电子设备
KR100730156B1 (ko) * 2005-11-03 2007-06-19 삼성에스디아이 주식회사 평판 디스플레이 장치
JP4466710B2 (ja) * 2007-10-04 2010-05-26 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
JP2010026168A (ja) * 2008-07-17 2010-02-04 Toshiba Mobile Display Co Ltd 液晶表示装置
KR101987094B1 (ko) 2012-06-15 2019-10-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR101989001B1 (ko) * 2012-09-07 2019-06-14 삼성디스플레이 주식회사 표시 장치
KR101951956B1 (ko) 2012-11-13 2019-02-26 매그나칩 반도체 유한회사 반도체 패키지용 연성회로기판
CN104078470B (zh) * 2014-06-18 2017-02-15 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
JP2016009087A (ja) * 2014-06-24 2016-01-18 セイコーエプソン株式会社 表示装置および表示装置の製造方法
KR102313366B1 (ko) * 2015-06-17 2021-10-18 삼성디스플레이 주식회사 플렉서블 디스플레이 장치와, 이의 제조 방법
JP2017181626A (ja) * 2016-03-29 2017-10-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および電子機器
CN107507867A (zh) * 2017-08-24 2017-12-22 京东方科技集团股份有限公司 顶栅自对准薄膜晶体管层叠结构及其制作方法
CN111739425B (zh) * 2020-06-30 2022-07-08 昆山国显光电有限公司 显示面板及显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2794499B2 (ja) * 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6372534B1 (en) * 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
JPH09153624A (ja) * 1995-11-30 1997-06-10 Sony Corp 半導体装置
KR100223899B1 (ko) * 1996-01-15 1999-10-15 구자홍 액정표시장치의 구조 및 제조방법
DE69820226T2 (de) * 1997-10-31 2004-10-21 Seiko Epson Corp Elektrooptische vorrichtung und elektronisches gerät
TWI250337B (en) * 1998-02-09 2006-03-01 Seiko Epson Corp An electro-optical apparatus and electronic appliances
KR100590742B1 (ko) * 1998-05-11 2007-04-25 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100303446B1 (ko) * 1998-10-29 2002-10-04 삼성전자 주식회사 액정표시장치용박막트랜지스터기판의제조방법
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844301B1 (ko) * 2005-02-07 2008-07-07 세이코 엡슨 가부시키가이샤 전기광학장치 및 그 제조방법, 그리고 전자기기

Also Published As

Publication number Publication date
US6627485B2 (en) 2003-09-30
CN1174274C (zh) 2004-11-03
US6528822B2 (en) 2003-03-04
TWI302212B (ko) 2008-10-21
KR100426980B1 (ko) 2004-04-13
US20010048109A1 (en) 2001-12-06
JP3596471B2 (ja) 2004-12-02
CN1319832A (zh) 2001-10-31
US20030062542A1 (en) 2003-04-03
JP2001343912A (ja) 2001-12-14

Similar Documents

Publication Publication Date Title
KR100426980B1 (ko) 전기 광학 장치, 그 제조 방법 및 전자 기기
KR100533802B1 (ko) 액정 패널용 기판, 액정 패널 및 이것을 사용한 전자기기및 액정 패널용 기판의 제조 방법
KR100386050B1 (ko) 전기 광학 장치 및 그 제조 방법 및 전자 기기
US6999150B2 (en) Electro-optical device, method for making the same, and electronic apparatus
KR100550693B1 (ko) 전기 광학 기판 장치의 제조 방법 및 기판 장치의 제조 방법
JP3675427B2 (ja) 半透過・反射型液晶装置、およびそれを用いた電子機器
JP3714244B2 (ja) 半透過・反射型電気光学装置の製造方法、半透過・反射型電気光学装置、および電子機器
KR100776756B1 (ko) 반사-투과형 액정표시장치 및 이의 제조 방법
KR100516250B1 (ko) 전기 광학 장치 및 전자 기기
JP3661669B2 (ja) アクティブマトリクス基板、電気光学装置、電子機器
JP2008203394A (ja) 電気光学装置及びその製造方法、並びに電子機器
EP1049956B1 (en) Active matrix liquid crystal display devices
JP2003207794A (ja) アクティブマトリクス型表示装置
JP3669282B2 (ja) 電気光学装置及び電子機器
KR20030076421A (ko) 전기 광학 장치 및 그 제조 방법 및 전자기기
JP4534411B2 (ja) 半透過反射型液晶装置、およびそれを用いた電子機器
JP2001343913A (ja) 電気光学装置、その製造方法および電子機器
JP4035992B2 (ja) 電気光学装置、電子機器、および電気光学装置の製造方法
JP2002297060A (ja) アクティブマトリクス型表示装置
JP3804596B2 (ja) 走査線駆動回路、それを用いた電気光学装置及び電子機器
JP3788086B2 (ja) 電気光学装置およびそれを用いた表示装置
JP4026398B2 (ja) 電気光学装置及び電子機器
JP2000098407A (ja) 電気光学装置の製造方法及び電気光学装置
JP2000098408A (ja) 電気光学装置およびその製造方法
JP4088123B2 (ja) 電気光学装置および電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee