JPH07199215A - 表示装置及び液晶ディスプレイ - Google Patents
表示装置及び液晶ディスプレイInfo
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- JPH07199215A JPH07199215A JP19994494A JP19994494A JPH07199215A JP H07199215 A JPH07199215 A JP H07199215A JP 19994494 A JP19994494 A JP 19994494A JP 19994494 A JP19994494 A JP 19994494A JP H07199215 A JPH07199215 A JP H07199215A
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- gate wiring
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Abstract
(57)【要約】
【目的】 ＬＣＤパネルの開口率の低下を少なくした上
で、ゲート配線を低抵抗化することが可能なポリシリコ
ンＴＦＴ−ＬＣＤを提供すること。 【構成】 ゲート配線Ｇは不純物がドープされたポリシ
リコンからなり、ドレイン配線Ｄは金属からなる。ゲー
ト配線Ｇとドレイン配線Ｄとの交差部に画素セル５３が
配置されている。各画素セル５３には、ＴＦＴ５５と光
を透過するための開口領域５４とが設けられている。ゲ
ート配線Ｇは石英ガラスによる基板５６上に形成されて
いる。ドレイン配線Ｄは酸化シリコンによる層間絶縁層
５７を介してゲート配線Ｇと絶縁されている。ゲート配
線Ｇは、複数の画素セル５３に対して適宜に設けられた
コンタクト１２を介して金属配線１１に接続されてい
る。金属配線１１は適宜な金属（アルミニウムなど）か
らなり、層間絶縁層５７を介してゲート配線Ｇおよびド
レイン配線Ｄと絶縁され、ドレイン配線Ｄより上部に形
成されている。
で、ゲート配線を低抵抗化することが可能なポリシリコ
ンＴＦＴ−ＬＣＤを提供すること。 【構成】 ゲート配線Ｇは不純物がドープされたポリシ
リコンからなり、ドレイン配線Ｄは金属からなる。ゲー
ト配線Ｇとドレイン配線Ｄとの交差部に画素セル５３が
配置されている。各画素セル５３には、ＴＦＴ５５と光
を透過するための開口領域５４とが設けられている。ゲ
ート配線Ｇは石英ガラスによる基板５６上に形成されて
いる。ドレイン配線Ｄは酸化シリコンによる層間絶縁層
５７を介してゲート配線Ｇと絶縁されている。ゲート配
線Ｇは、複数の画素セル５３に対して適宜に設けられた
コンタクト１２を介して金属配線１１に接続されてい
る。金属配線１１は適宜な金属（アルミニウムなど）か
らなり、層間絶縁層５７を介してゲート配線Ｇおよびド
レイン配線Ｄと絶縁され、ドレイン配線Ｄより上部に形
成されている。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
表示装置に係り、例えば、アクティブマトリックス方式
のポリシリコンＴＦＴ(Thin Film Transistor；薄膜ト
ランジスタ）−ＬＣＤ(Liqid Crystal Display；液晶デ
ィスプレイ）の配線構造に関するものである。
表示装置に係り、例えば、アクティブマトリックス方式
のポリシリコンＴＦＴ(Thin Film Transistor；薄膜ト
ランジスタ）−ＬＣＤ(Liqid Crystal Display；液晶デ
ィスプレイ）の配線構造に関するものである。
【０００２】
【従来の技術】近年、ポリシリコンＴＦＴを用いたアク
ティブマトリックス方式が高精彩なＬＣＤの主流になっ
ている。アクティブマトリックス方式は、各画素にスイ
ッチ素子（画素制御素子）と信号蓄積素子（画素容量）
とを集積し、液晶を準スタティックに駆動する方式であ
る。このアクティブマトリックス方式には、スイッチ素
子として薄膜トランジスタを用いるＴＦＴ型と、ダイオ
ードを用いるダイオード型とがある。ＴＦＴ型は、ダイ
オード型に比べて製造が困難である反面、高いコントラ
スト及び中間調が容易に得られ、ＣＲＴに匹敵する高品
位なＬＣＤを実現することができるという特徴がある。
ティブマトリックス方式が高精彩なＬＣＤの主流になっ
ている。アクティブマトリックス方式は、各画素にスイ
ッチ素子（画素制御素子）と信号蓄積素子（画素容量）
とを集積し、液晶を準スタティックに駆動する方式であ
る。このアクティブマトリックス方式には、スイッチ素
子として薄膜トランジスタを用いるＴＦＴ型と、ダイオ
ードを用いるダイオード型とがある。ＴＦＴ型は、ダイ
オード型に比べて製造が困難である反面、高いコントラ
スト及び中間調が容易に得られ、ＣＲＴに匹敵する高品
位なＬＣＤを実現することができるという特徴がある。
【０００３】ＴＦＴ型には、半導体材料の違いにより、
ポリシリコンＴＦＴとアモルファスシリコンＴＦＴとが
ある。ポリシリコンＴＦＴはアモルファスシリコンＴＦ
Ｔに比べ、プロセス温度が高いため基板材料（実用的に
は石英ガラス）や成膜装置に制約があって大面積化が難
しい反面、トランジスタの駆動能力が高くセルフアライ
ン構造であるため微細化に適し、周辺駆動回路（ドライ
バ）をＬＣＤの表示部（画素アレイ）と同一基板に作り
込むことができる（一般にドライバ一体型又はドライバ
内蔵型と呼ばれる）という特徴がある。
ポリシリコンＴＦＴとアモルファスシリコンＴＦＴとが
ある。ポリシリコンＴＦＴはアモルファスシリコンＴＦ
Ｔに比べ、プロセス温度が高いため基板材料（実用的に
は石英ガラス）や成膜装置に制約があって大面積化が難
しい反面、トランジスタの駆動能力が高くセルフアライ
ン構造であるため微細化に適し、周辺駆動回路（ドライ
バ）をＬＣＤの表示部（画素アレイ）と同一基板に作り
込むことができる（一般にドライバ一体型又はドライバ
内蔵型と呼ばれる）という特徴がある。
【０００４】図４に一般的なＴＦＴ−ＬＣＤのブロック
構成を示す。ＴＦＴ−ＬＣＤパネル５０には、夫々直交
する各ゲート配線（走査線）Ｇと各ドレイン配線（デー
タ線＝ビデオ信号線）Ｄとが備えられている。各ゲート
配線Ｇはゲートドライバ５１に接続され、ゲート信号
（走査信号）が印加されるようになっている。また、各
ドレイン配線Ｄはデータドライバ（ドレインドライバ）
５２に接続され、データ信号（ビデオ信号）が印加され
るようになっている。前記したように、ポリシリコンＴ
ＦＴでは、ＴＦＴーＬＣＤパネル５０とゲートドライバ
５１及びデータドライバ５２を同一基板に作り込むこと
ができる。
構成を示す。ＴＦＴ−ＬＣＤパネル５０には、夫々直交
する各ゲート配線（走査線）Ｇと各ドレイン配線（デー
タ線＝ビデオ信号線）Ｄとが備えられている。各ゲート
配線Ｇはゲートドライバ５１に接続され、ゲート信号
（走査信号）が印加されるようになっている。また、各
ドレイン配線Ｄはデータドライバ（ドレインドライバ）
５２に接続され、データ信号（ビデオ信号）が印加され
るようになっている。前記したように、ポリシリコンＴ
ＦＴでは、ＴＦＴーＬＣＤパネル５０とゲートドライバ
５１及びデータドライバ５２を同一基板に作り込むこと
ができる。
【０００５】従来、ポリシリコンＴＦＴにおけるゲート
配線Ｇ及びドレイン配線Ｄの配線構造としては、図５に
示すものが一般的であった。図５はゲート配線Ｇとドレ
イン配線Ｄとの交差部における配線構造を示す平面図で
ある。図６は図５のＡ−Ａ線の断面図である ゲート配線Ｇは不純物（一般にＮ+不純物が使われる）
がドープされたポリシリコンからなり、ドレイン配線Ｄ
は金属（一般にアルミニウムが使われる）からなる。そ
して、ゲート配線Ｇとドレイン配線Ｄとの交差部に、画
素セル５３が配置されている。この画素セル５３には、
光を透過するための開口領域５４が設けられている。ま
た、各画素セル５３において、ゲート配線Ｇとドレイン
配線Ｄとの交点部近傍のゲート配線Ｇ下には、ゲート酸
化膜（図示略）を介してＴＦＴ５５が設けられている。
配線Ｇ及びドレイン配線Ｄの配線構造としては、図５に
示すものが一般的であった。図５はゲート配線Ｇとドレ
イン配線Ｄとの交差部における配線構造を示す平面図で
ある。図６は図５のＡ−Ａ線の断面図である ゲート配線Ｇは不純物（一般にＮ+不純物が使われる）
がドープされたポリシリコンからなり、ドレイン配線Ｄ
は金属（一般にアルミニウムが使われる）からなる。そ
して、ゲート配線Ｇとドレイン配線Ｄとの交差部に、画
素セル５３が配置されている。この画素セル５３には、
光を透過するための開口領域５４が設けられている。ま
た、各画素セル５３において、ゲート配線Ｇとドレイン
配線Ｄとの交点部近傍のゲート配線Ｇ下には、ゲート酸
化膜（図示略）を介してＴＦＴ５５が設けられている。
【０００６】ゲート配線Ｇは、石英ガラスによる基板５
６上に形成されている。ドレイン配線Ｄは、層間絶縁層
（一般に酸化シリコン）５７を介してゲート配線Ｇと絶
縁されている。このような従来の各配線Ｇ、Ｄの構造に
おいては、ゲート配線Ｇが高抵抗になるという問題があ
った。ゲート配線Ｇが高抵抗になるとゲート配線Ｇの時
定数も大きくなり、ゲートドライバ５１からのゲート信
号がゲート配線Ｇを伝播していく過程で波形が歪み、Ｌ
ＣＤの画質が劣化するという問題がある。尚、この問題
については、信学技報ＥＩＤ９２−１１４に詳しい。
６上に形成されている。ドレイン配線Ｄは、層間絶縁層
（一般に酸化シリコン）５７を介してゲート配線Ｇと絶
縁されている。このような従来の各配線Ｇ、Ｄの構造に
おいては、ゲート配線Ｇが高抵抗になるという問題があ
った。ゲート配線Ｇが高抵抗になるとゲート配線Ｇの時
定数も大きくなり、ゲートドライバ５１からのゲート信
号がゲート配線Ｇを伝播していく過程で波形が歪み、Ｌ
ＣＤの画質が劣化するという問題がある。尚、この問題
については、信学技報ＥＩＤ９２−１１４に詳しい。
【０００７】この問題は、大型のＴＦＴ−ＬＣＤパネル
５０や、ＨＤＴＶ（高品位テレビ）において特に顕著と
なる。ＴＦＴ−ＬＣＤパネル５０が大型化すると各ゲー
ト配線Ｇが長くなり、それに伴って配線抵抗が増大する
ためである。またＨＤＴＶでは、ゲート配線（走査線）
Ｇの数が増えるため、その分だけ１水平期間（１本のゲ
ート配線を立ち上げておく期間）が短くなることから、
ゲート配線Ｇの時定数を小さくしなければならないため
である。
５０や、ＨＤＴＶ（高品位テレビ）において特に顕著と
なる。ＴＦＴ−ＬＣＤパネル５０が大型化すると各ゲー
ト配線Ｇが長くなり、それに伴って配線抵抗が増大する
ためである。またＨＤＴＶでは、ゲート配線（走査線）
Ｇの数が増えるため、その分だけ１水平期間（１本のゲ
ート配線を立ち上げておく期間）が短くなることから、
ゲート配線Ｇの時定数を小さくしなければならないため
である。
【０００８】そこで、特開昭５９−１００４１５号公報
（Ｇ０２Ｆ１／１３３）に開示される配線構造が提案さ
れた。図６ａは同公報の第１の実施例による配線構造を
示す平面図である。また、図６ｂは図５との差異を分か
り易くするために同公報に記載の図面を図５に合わせて
一部変更したものである。また、図６において、図５と
同じ構成部材については符号を等しくしてある。
（Ｇ０２Ｆ１／１３３）に開示される配線構造が提案さ
れた。図６ａは同公報の第１の実施例による配線構造を
示す平面図である。また、図６ｂは図５との差異を分か
り易くするために同公報に記載の図面を図５に合わせて
一部変更したものである。また、図６において、図５と
同じ構成部材については符号を等しくしてある。
【０００９】ゲート配線Ｇとドレイン配線Ｄとの交差部
以外のゲート配線Ｇの両端部は、夫々コンタクト６２を
介して金属配線６１に接続されている。金属配線６１
は、ドレイン配線Ｄと同一プロセスにより、ドレイン配
線Ｄと同一層に形成されている。つまり、ゲート配線Ｇ
とドレイン配線Ｄとの交差部以外のゲート配線は、不純
物をドープしたポリシリコンによるゲート配線Ｇと、金
属配線６１との２重層からなっている。言うなれば、ゲ
ート配線Ｇは金属配線６１によって断続的に「裏打ち」
されている。
以外のゲート配線Ｇの両端部は、夫々コンタクト６２を
介して金属配線６１に接続されている。金属配線６１
は、ドレイン配線Ｄと同一プロセスにより、ドレイン配
線Ｄと同一層に形成されている。つまり、ゲート配線Ｇ
とドレイン配線Ｄとの交差部以外のゲート配線は、不純
物をドープしたポリシリコンによるゲート配線Ｇと、金
属配線６１との２重層からなっている。言うなれば、ゲ
ート配線Ｇは金属配線６１によって断続的に「裏打ち」
されている。
【００１０】この図６に示す構造によれば、図５に示す
構造に比べてゲート配線全体を低抵抗化することができ
る。
構造に比べてゲート配線全体を低抵抗化することができ
る。
【００１１】
【発明が解決しようとする課題】従来例にあっては、１
つの画素セル５３に対して２つのコンタクト６２が設け
られているため、その分だけ開口領域５４が小さくなる
という問題がある。このように、各画素セル５３の開口
領域が小さくなるとＴＦＴ−ＬＣＤパネル５０の開口率
が低下し、画面が暗くなってしまう。
つの画素セル５３に対して２つのコンタクト６２が設け
られているため、その分だけ開口領域５４が小さくなる
という問題がある。このように、各画素セル５３の開口
領域が小さくなるとＴＦＴ−ＬＣＤパネル５０の開口率
が低下し、画面が暗くなってしまう。
【００１２】また、コンタクト６２における金属配線６
１とゲート配線Ｇとのコンタクト抵抗が大きいため、金
属配線６１の抵抗が小さいにも関わらず、ゲート配線全
体の低抵抗化の効果が薄いという問題がある。つまり、
ゲート配線Ｇと金属配線６１及びコンタクト６２の等価
回路は、図６（Ｃ）に示すようになる。ここで、ゲート
配線Ｇの配線抵抗ＲＧ、金属配線６１の配線抵抗Ｒ６
１、コンタクト６２におけるコンタクト抵抗Ｒ６２の大
きさを比べると、Ｒ６２≒ＲＧ＞＞Ｒ６１となる。従っ
て、これらの合成抵抗であるゲート配線全体の抵抗はコ
ンタクトＲ６２によって規定され、配線抵抗Ｒ６１の小
ささが効いてこないわけである。
１とゲート配線Ｇとのコンタクト抵抗が大きいため、金
属配線６１の抵抗が小さいにも関わらず、ゲート配線全
体の低抵抗化の効果が薄いという問題がある。つまり、
ゲート配線Ｇと金属配線６１及びコンタクト６２の等価
回路は、図６（Ｃ）に示すようになる。ここで、ゲート
配線Ｇの配線抵抗ＲＧ、金属配線６１の配線抵抗Ｒ６
１、コンタクト６２におけるコンタクト抵抗Ｒ６２の大
きさを比べると、Ｒ６２≒ＲＧ＞＞Ｒ６１となる。従っ
て、これらの合成抵抗であるゲート配線全体の抵抗はコ
ンタクトＲ６２によって規定され、配線抵抗Ｒ６１の小
ささが効いてこないわけである。
【００１３】尚、同公報には、１つの画素セル５３に対
して２つ以上のコンタクト６２が設けられている構造
や、コンタクト６２をゲート配線Ｇに沿って延ばすこと
により、金属配線６１全体をゲート配線Ｇと接続される
構造も提案されている。これらの構造においては、図６
にに示す構造に比べて、ゲート配線全体を低抵抗化する
ことができる。しかし、各画素セル５３の開口領域５４
については、図６に示す構造よりもさらに小さくなり、
ＴＦＴ−ＬＣＤパネル５０の開口率も更に低下すること
になる。
して２つ以上のコンタクト６２が設けられている構造
や、コンタクト６２をゲート配線Ｇに沿って延ばすこと
により、金属配線６１全体をゲート配線Ｇと接続される
構造も提案されている。これらの構造においては、図６
にに示す構造に比べて、ゲート配線全体を低抵抗化する
ことができる。しかし、各画素セル５３の開口領域５４
については、図６に示す構造よりもさらに小さくなり、
ＴＦＴ−ＬＣＤパネル５０の開口率も更に低下すること
になる。
【００１４】本発明は斯かる問題点を解決するためにな
されたものであって、その目的は、表示面の開口率の低
下を小さくした上で、走査線を低抵抗化することが可能
なアクティブマトリックス方式の液晶ディスプレイ等の
表示装置を提供することにある。
されたものであって、その目的は、表示面の開口率の低
下を小さくした上で、走査線を低抵抗化することが可能
なアクティブマトリックス方式の液晶ディスプレイ等の
表示装置を提供することにある。
【００１５】
【課題を解決するための手段】請求項１に記載の発明に
おける表示装置は、少なくとも２つの画素セルを有する
表示装置において、２つの画素セル間に位置する走査線
又はデータ線の少なくとも一方を配線で裏打ちしたもの
である。また、請求項２に記載の発明における表示装置
は、前記配線と前記走査線又はデータ線の少なくとも一
方とのコンタクトが、前記２つの画素セルのうち少なく
とも一方に対して１つだけ設けられているものである。
おける表示装置は、少なくとも２つの画素セルを有する
表示装置において、２つの画素セル間に位置する走査線
又はデータ線の少なくとも一方を配線で裏打ちしたもの
である。また、請求項２に記載の発明における表示装置
は、前記配線と前記走査線又はデータ線の少なくとも一
方とのコンタクトが、前記２つの画素セルのうち少なく
とも一方に対して１つだけ設けられているものである。
【００１６】また、請求項３に記載の発明における表示
装置は、少なくとも３つの画素セルを有する表示装置に
おいて、複数の画素セル間に位置する走査線又はデータ
線の少なくとも一方を配線で裏打ちしたものである。ま
た、請求項４に記載の発明における表示装置は、前記配
線と前記走査線又はデータ線の少なくとも一方とのコン
タクトが、前記複数の画素セルのうち少なくとも１つの
画素セルに対して１つだけ設けられているものである。
装置は、少なくとも３つの画素セルを有する表示装置に
おいて、複数の画素セル間に位置する走査線又はデータ
線の少なくとも一方を配線で裏打ちしたものである。ま
た、請求項４に記載の発明における表示装置は、前記配
線と前記走査線又はデータ線の少なくとも一方とのコン
タクトが、前記複数の画素セルのうち少なくとも１つの
画素セルに対して１つだけ設けられているものである。
【００１７】また、請求項５に記載の発明における表示
装置は、前記画素セルが走査線又はデータ線の少なくと
も一方に対してミラー配置されているものである。ま
た、請求項６に記載の発明における表示装置は、前記画
素セルがマトリックス状に配列されているものである。
また、請求項７に記載の発明は、アクティブマトリック
ス方式の液晶ディスプレイに上記の発明を採用したもの
である。
装置は、前記画素セルが走査線又はデータ線の少なくと
も一方に対してミラー配置されているものである。ま
た、請求項６に記載の発明における表示装置は、前記画
素セルがマトリックス状に配列されているものである。
また、請求項７に記載の発明は、アクティブマトリック
ス方式の液晶ディスプレイに上記の発明を採用したもの
である。
【００１８】
【作用】即ち、少なくとも２つの画素セルを有する表示
装置において、２つの画素セル間に位置する走査線又は
データ線の少なくとも一方を配線で裏打ちしているの
で、１つひとつの画素セルに対応して配線の裏打ちを行
うことに比べて、１つの画素セルに対して設けられるコ
ンタクトの数を相対的に少なくして、液晶ディスプレイ
パネル等の表示面の開口率の低下を少なくすることがで
きる。
装置において、２つの画素セル間に位置する走査線又は
データ線の少なくとも一方を配線で裏打ちしているの
で、１つひとつの画素セルに対応して配線の裏打ちを行
うことに比べて、１つの画素セルに対して設けられるコ
ンタクトの数を相対的に少なくして、液晶ディスプレイ
パネル等の表示面の開口率の低下を少なくすることがで
きる。
【００１９】しかも、前記配線と前記走査線又はデータ
線の少なくとも一方とのコンタクトが、前記２つの画素
セルのうち少なくとも一方に対して１つだけ設けられて
いることにより、２つの画素セルのうち少なくとも一方
の表示面積を最大限に活用でき、液晶ディスプレイパネ
ル等の表示面の開口率の低下を更に少なくすることがで
きる。
線の少なくとも一方とのコンタクトが、前記２つの画素
セルのうち少なくとも一方に対して１つだけ設けられて
いることにより、２つの画素セルのうち少なくとも一方
の表示面積を最大限に活用でき、液晶ディスプレイパネ
ル等の表示面の開口率の低下を更に少なくすることがで
きる。
【００２０】また、配線で走査線又はデータ線を裏打ち
することにより、走査線全体又はデータ線全体を低抵抗
化することができる。また、これに加え、少なくとも３
つの画素セルを有する表示装置において、複数の画素セ
ル間に位置する走査線又はデータ線の少なくとも一方を
配線で裏打ちすることにより、１つの画素セルに対して
設けられるコンタクトの数をより一層少なくすることが
できる。
することにより、走査線全体又はデータ線全体を低抵抗
化することができる。また、これに加え、少なくとも３
つの画素セルを有する表示装置において、複数の画素セ
ル間に位置する走査線又はデータ線の少なくとも一方を
配線で裏打ちすることにより、１つの画素セルに対して
設けられるコンタクトの数をより一層少なくすることが
できる。
【００２１】また、前記配線と前記走査線又はデータ線
の少なくとも一方とのコンタクトが、前記複数の画素セ
ルのうち少なくとも１つの画素セルに対して１つだけ設
けられていることにより、液晶ディスプレイパネル等の
表示装置の開口率の低下を、上記の各発明よりも更に少
なくすることができる。また、画素セルを、走査線又は
データ線の少なくとも一方に対してミラー配置すること
によって、２以上の画素セル間における配線の裏打ち
を、走査線又はデータ線を跨ぐことなく行うことができ
る。
の少なくとも一方とのコンタクトが、前記複数の画素セ
ルのうち少なくとも１つの画素セルに対して１つだけ設
けられていることにより、液晶ディスプレイパネル等の
表示装置の開口率の低下を、上記の各発明よりも更に少
なくすることができる。また、画素セルを、走査線又は
データ線の少なくとも一方に対してミラー配置すること
によって、２以上の画素セル間における配線の裏打ち
を、走査線又はデータ線を跨ぐことなく行うことができ
る。
【００２２】尚、コンタクトを設ける画素セルは、液晶
ディスプレイパネルの開口率の低下と走査線全体の低抵
抗化とを勘案して適宜に定める。
ディスプレイパネルの開口率の低下と走査線全体の低抵
抗化とを勘案して適宜に定める。
【００２３】
【実施例】本発明を具体化した第１実施例を図１に従っ
て説明する。尚、本実施例において、図４〜図６に示し
た従来例と同じ構成部材については同符号を用い、説明
を省略する。図１ａは本実施例による配線構造を示す平
面図である。また、図１ｂは図１ａのＡ−Ａ線における
要部断面図である。
て説明する。尚、本実施例において、図４〜図６に示し
た従来例と同じ構成部材については同符号を用い、説明
を省略する。図１ａは本実施例による配線構造を示す平
面図である。また、図１ｂは図１ａのＡ−Ａ線における
要部断面図である。
【００２４】本実施例において、図６に示した従来例と
大きく異なるのは以下の点である。 画素セル５３がドレイン配線Ｄに対してミラー配置さ
れている。つまり、近接した２本のドレイン配線Ｄが１
組となり、各組のドレイン配線Ｄの間に２つの画素セル
が配置されている。 １つの画素セル５３に対して、１つのコンタクト６２
しか設けられていない。
大きく異なるのは以下の点である。 画素セル５３がドレイン配線Ｄに対してミラー配置さ
れている。つまり、近接した２本のドレイン配線Ｄが１
組となり、各組のドレイン配線Ｄの間に２つの画素セル
が配置されている。 １つの画素セル５３に対して、１つのコンタクト６２
しか設けられていない。
【００２５】このように構成された本実施例によれば、
図６に示した従来例（１つの画素セル５３に対して２つ
のコンタクト６２が設けられている）と比べて、開口領
域５４を大きくすることができる。従って、本実施例
は、図６に示した従来例に比べて、ＴＦＴ−ＬＣＤパネ
ル５０の開口率の低下を少なくすることができ、画面を
明るくすることができる。
図６に示した従来例（１つの画素セル５３に対して２つ
のコンタクト６２が設けられている）と比べて、開口領
域５４を大きくすることができる。従って、本実施例
は、図６に示した従来例に比べて、ＴＦＴ−ＬＣＤパネ
ル５０の開口率の低下を少なくすることができ、画面を
明るくすることができる。
【００２６】また、本実施例によれば、図６に示した従
来例と比べて、ゲート配線全体を低抵抗化することがで
きる。つまり、本実施例におけるゲート配線Ｇと金属配
線６１およびコンタクト６２の等価回路は、図６ｃに示
した従来例の等価回路において、配線抵抗ＲＧをほぼ２
倍にしたものになる。従って、本実施例によれば、配線
抵抗Ｒ６１の小ささが、ゲート配線全体の低抵抗化に効
いてくることになる。
来例と比べて、ゲート配線全体を低抵抗化することがで
きる。つまり、本実施例におけるゲート配線Ｇと金属配
線６１およびコンタクト６２の等価回路は、図６ｃに示
した従来例の等価回路において、配線抵抗ＲＧをほぼ２
倍にしたものになる。従って、本実施例によれば、配線
抵抗Ｒ６１の小ささが、ゲート配線全体の低抵抗化に効
いてくることになる。
【００２７】次に、本発明を具体化した第２実施例を図
２に従って説明する。尚、本実施例において、図４〜図
６に示した従来例と同じ構成部材については同符号を用
い、説明を省略する。図２ａは本実施例による配線構造
を示す平面図である。また、図２ｂは図２ａのＡ−Ａ線
における要部断面図である。
２に従って説明する。尚、本実施例において、図４〜図
６に示した従来例と同じ構成部材については同符号を用
い、説明を省略する。図２ａは本実施例による配線構造
を示す平面図である。また、図２ｂは図２ａのＡ−Ａ線
における要部断面図である。
【００２８】本実施例において、図５に示した従来例と
異なるのは、ゲート配線Ｇがコンタクト１２を介して金
属配線１１に接続されている点である。金属配線１１は
適当な金属（アルミニウム、金、高融点金属など）から
なり、層間絶縁層５７を介してゲート配線Ｇおよびドレ
イン配線Ｄを絶縁され、ドレイン配線Ｄより上部に形成
されている。そして、１つの画素セル５３に対して、コ
ンタクト１２が１つしか設けられていない。
異なるのは、ゲート配線Ｇがコンタクト１２を介して金
属配線１１に接続されている点である。金属配線１１は
適当な金属（アルミニウム、金、高融点金属など）から
なり、層間絶縁層５７を介してゲート配線Ｇおよびドレ
イン配線Ｄを絶縁され、ドレイン配線Ｄより上部に形成
されている。そして、１つの画素セル５３に対して、コ
ンタクト１２が１つしか設けられていない。
【００２９】このように構成された本実施例によれば、
第１実施例と同様に、図６に示した従来例と比べて開口
領域５４を大きくすることができ、ＴＦＴ−ＬＣＤパネ
ル５０の開口率の低下を少なくして画面を明るくするこ
とができる。また、本実施例では、金属配線１１によっ
てゲート配線Ｇを連続して「裏打ち」したことにより、
金属配線６１によってゲート配線Ｇを断続的に「裏打
ち」した第１実施例よりもさらにゲート配線全体を低抵
抗化することができる。
第１実施例と同様に、図６に示した従来例と比べて開口
領域５４を大きくすることができ、ＴＦＴ−ＬＣＤパネ
ル５０の開口率の低下を少なくして画面を明るくするこ
とができる。また、本実施例では、金属配線１１によっ
てゲート配線Ｇを連続して「裏打ち」したことにより、
金属配線６１によってゲート配線Ｇを断続的に「裏打
ち」した第１実施例よりもさらにゲート配線全体を低抵
抗化することができる。
【００３０】次に、本発明を具体化した第３実施例を図
３に従って説明する。尚、本実施例において、図２に示
した第２実施例と同じ構成部材については同符号を用
い、説明を省略する。図３ａは本実施例による配線構造
を示す平面図である。また、図３ｂは図３ａのＡ−Ａ線
における要部断面図である。
３に従って説明する。尚、本実施例において、図２に示
した第２実施例と同じ構成部材については同符号を用
い、説明を省略する。図３ａは本実施例による配線構造
を示す平面図である。また、図３ｂは図３ａのＡ−Ａ線
における要部断面図である。
【００３１】本実施例において、第２実施例と異なるの
は、複数の画素セル５３に対して、１つのコンタクト１
２しか設けられていない点である。従って、本実施例に
よれば、ＴＦＴ−ＬＣＤパネル５０の開口率の低下を、
第１実施例および第２実施例（１つの画素セル５３に対
して１つのコンタクト６２が設けられているもの）より
も更に少なくして、画面を明るくすることができる。
は、複数の画素セル５３に対して、１つのコンタクト１
２しか設けられていない点である。従って、本実施例に
よれば、ＴＦＴ−ＬＣＤパネル５０の開口率の低下を、
第１実施例および第２実施例（１つの画素セル５３に対
して１つのコンタクト６２が設けられているもの）より
も更に少なくして、画面を明るくすることができる。
【００３２】また、本実施例では、第２実施例ほどでは
ないが、第１実施例よりもさらにゲート配線全体を低抵
抗化することができる。尚、コンタクト１２を設ける画
素セル５３は、ＴＦＴ−ＬＣＤパネル５０の開口率の低
下とゲート配線全体の低抵抗化とを適宜に定めればよ
い。つまり、本実施例では、コンタクト１２の数を必要
最小限にするわけである。
ないが、第１実施例よりもさらにゲート配線全体を低抵
抗化することができる。尚、コンタクト１２を設ける画
素セル５３は、ＴＦＴ−ＬＣＤパネル５０の開口率の低
下とゲート配線全体の低抵抗化とを適宜に定めればよ
い。つまり、本実施例では、コンタクト１２の数を必要
最小限にするわけである。
【００３３】１）第１実施例と第２実施例または第１実
施例と第３実施例を組み合わせて実施してもよい。 ２）第２実施例および第３実施例において、金属配線１
１を、ドレイン配線Ｄよりも上部ではなく、ゲート配線
Ｇとドレイン配線Ｄとの間に形成する。 ３）金属配線１１を不純物をドープしたポリシリコン配
線に置き代える。この場合、ゲート配線全体の低抵抗化
には限界があるが、それでも図５または図６に示した従
来例よりは低抵抗化することができる。
施例と第３実施例を組み合わせて実施してもよい。 ２）第２実施例および第３実施例において、金属配線１
１を、ドレイン配線Ｄよりも上部ではなく、ゲート配線
Ｇとドレイン配線Ｄとの間に形成する。 ３）金属配線１１を不純物をドープしたポリシリコン配
線に置き代える。この場合、ゲート配線全体の低抵抗化
には限界があるが、それでも図５または図６に示した従
来例よりは低抵抗化することができる。
【００３４】４）ＴＦＴ−ＬＣＤではなくダイオードＬ
ＣＤに適用する。 ５）ポリシリコンＴＦＴではなくアモルファスシリコン
ＴＦＴに適用する。 ６）金属配線１１、６１をゲート配線Ｇに裏打ちした
が、ドレイン配線Ｄに裏打ちしてもよく、また、両方に
裏打ちすれば更に良好な効果を得ることができる。
ＣＤに適用する。 ５）ポリシリコンＴＦＴではなくアモルファスシリコン
ＴＦＴに適用する。 ６）金属配線１１、６１をゲート配線Ｇに裏打ちした
が、ドレイン配線Ｄに裏打ちしてもよく、また、両方に
裏打ちすれば更に良好な効果を得ることができる。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
液晶ディスプレイパネル等の表示面の開口率の低下を少
なくした上で、走査線を低抵抗化することが可能なアク
ティブマトリックス方式の液晶ディスプレイ等の表示装
置を提供できるという優れた効果がある。
液晶ディスプレイパネル等の表示面の開口率の低下を少
なくした上で、走査線を低抵抗化することが可能なアク
ティブマトリックス方式の液晶ディスプレイ等の表示装
置を提供できるという優れた効果がある。
【００３６】また、画素セルを、走査線又はデータ線の
少なくとも一方に対してミラー配置することによって、
２以上の画素セル間における配線の裏打ちを、走査線又
はデータ線を跨ぐことなく行うことができ、製造プロセ
スが容易となるとともに、裏打ちされた配線と走査線又
はデータ線との短絡事故の危険性が小さくなる。
少なくとも一方に対してミラー配置することによって、
２以上の画素セル間における配線の裏打ちを、走査線又
はデータ線を跨ぐことなく行うことができ、製造プロセ
スが容易となるとともに、裏打ちされた配線と走査線又
はデータ線との短絡事故の危険性が小さくなる。
【図１】図１ａは本発明を具体化した第１実施例の平面
図である。図１ｂは図１ａのＡ−Ａ線における要部断面
図である。
図である。図１ｂは図１ａのＡ−Ａ線における要部断面
図である。
【図２】図２ａは本発明を具体化した第２実施例の平面
図である。図２ｂは図２ａのＡ−Ａ線における要部断面
図である。
図である。図２ｂは図２ａのＡ−Ａ線における要部断面
図である。
【図３】図３ａは本発明を具体化した第３実施例の平面
図である。図３ｂは図３ａのＡ−Ａ線における要部断面
図である。
図である。図３ｂは図３ａのＡ−Ａ線における要部断面
図である。
【図４】一般的なＴＦＴ−ＬＣＤのブロック構成図であ
る。
る。
【図５】図５ａは従来例の平面図である。図５ｂは図５
ａのＡ−Ａ線における要部断面図である。
ａのＡ−Ａ線における要部断面図である。
【図６】図６ａは別の従来例の平面図である。図６ｂは
図６ａのＡ−Ａ線における要部断面図である。図６ｃは
従来例におけるゲート配線Ｇ、金属配線１１及びコンタ
クト６２の等価回路であるる。
図６ａのＡ−Ａ線における要部断面図である。図６ｃは
従来例におけるゲート配線Ｇ、金属配線１１及びコンタ
クト６２の等価回路であるる。
１１ 低抵抗配線としての金属配線 １２、６２ コンタクト ５３ 画素セル ６１ 金属配線 Ｄ ドレイン配線（データ線） Ｇ ゲート配線（走査線）
Claims (7)
- 【請求項１】 少なくとも２つの画素セルを有する表示
装置において、２つの画素セル間に位置する走査線又は
データ線の少なくとも一方を配線で裏打ちしたことを特
徴とする表示装置。 - 【請求項２】 前記配線と前記走査線又はデータ線の少
なくとも一方とのコンタクトが、前記２つの画素セルの
うち少なくとも一方に対して１つだけ設けられているこ
とを特徴とした請求項１に記載の表示装置。 - 【請求項３】 少なくとも３つの画素セルを有する表示
装置において、複数の画素セル間に位置する走査線又は
データ線の少なくとも一方を配線で裏打ちしたことを特
徴とする表示装置。 - 【請求項４】 前記配線と前記走査線又はデータ線の少
なくとも一方とのコンタクトが、前記複数の画素セルの
うち少なくとも１つの画素セルに対して１つだけ設けら
れていることを特徴とした請求項３に記載の表示装置。 - 【請求項５】 前記画素セルが走査線又はデータ線の少
なくとも一方に対してミラー配置されていることを特徴
とした請求項１乃至４のいずれかに記載の表示装置。 - 【請求項６】 前記画素セルがマトリックス状に配列さ
れていることを特徴とした請求項１乃至５のいずれかに
記載の表示装置。 - 【請求項７】 前記表示装置がアクティブマトリックス
方式の液晶ディスプレイであることを特徴とした請求項
１乃至６のいずれかに記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19994494A JPH07199215A (ja) | 1993-11-25 | 1994-08-24 | 表示装置及び液晶ディスプレイ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-295245 | 1993-11-25 | ||
| JP29524593 | 1993-11-25 | ||
| JP19994494A JPH07199215A (ja) | 1993-11-25 | 1994-08-24 | 表示装置及び液晶ディスプレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07199215A true JPH07199215A (ja) | 1995-08-04 |
Family
ID=26511855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19994494A Pending JPH07199215A (ja) | 1993-11-25 | 1994-08-24 | 表示装置及び液晶ディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07199215A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010815A (ja) * | 2006-06-26 | 2008-01-17 | Au Optronics Corp | 液晶表示装置の自動修復構造 |
| JP2009169410A (ja) * | 2007-12-21 | 2009-07-30 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| US8223287B2 (en) | 2006-10-11 | 2012-07-17 | Seiko Epson Corporation | Electrooptic device and electronic device |
| CN112997235A (zh) * | 2018-12-06 | 2021-06-18 | 株式会社半导体能源研究所 | 显示装置及显示装置的制造方法 |
-
1994
- 1994-08-24 JP JP19994494A patent/JPH07199215A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010815A (ja) * | 2006-06-26 | 2008-01-17 | Au Optronics Corp | 液晶表示装置の自動修復構造 |
| US8223287B2 (en) | 2006-10-11 | 2012-07-17 | Seiko Epson Corporation | Electrooptic device and electronic device |
| JP2009169410A (ja) * | 2007-12-21 | 2009-07-30 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| KR20140145103A (ko) * | 2007-12-21 | 2014-12-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 표시장치 |
| CN112997235A (zh) * | 2018-12-06 | 2021-06-18 | 株式会社半导体能源研究所 | 显示装置及显示装置的制造方法 |
| CN112997235B (zh) * | 2018-12-06 | 2023-09-05 | 株式会社半导体能源研究所 | 显示装置及显示装置的制造方法 |
| US11852937B2 (en) | 2018-12-06 | 2023-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the display device |
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