JPH02176725A

JPH02176725A - 液晶表示装置

Info

Publication number: JPH02176725A
Application number: JP63331342A
Authority: JP
Inventors: Yuji Hayashi; 祐司林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-09
Anticipated expiration: 2013-09-10
Also published as: JP2794583B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の画素をマトリックス配列してなる液晶
表示装置に関する。

〔発明の概要〕

本発明は、夫々スイッチングトランジスタ及び付加容量
を有する複数の画素をマトリックス配列してなる液晶表
示装置において、画素の隣り合う２つの行間に形成した
電極配線とトランジスタのゲート絶縁膜の延長部とトラ
ンジスタの半導体薄膜の延長部とによって付加容量を形
成することによって画素の開口率を劣化させずに大きな
値の付加容量を得て大画面、高解像度化を可能にしたも
のである。

〔従来の技術〕

従来の液晶デイスプレィパネルの１画素の構成を第７図
に示す。同図中、（１）は画素（液晶セル（ＬＣ））を
構成する透明の表示電極、（２）は画素を駆動するため
のスイッチング用の薄膜トランジスタを示す。表示電極
（１）の各行間に各画素の行を選択する選択線（３）が
配され、表示電極（１）の各列間に画像信号を供給する
ための信号線（４）が配される。

そして薄膜トランジスタ（２）のドレイン（５Ｄ）が表
示電極（１）に接続され、ソース（５Ｓ）が信号線（４
）に接続され、ゲート（５Ｇ）が選択線（３）に接続さ
れる。

液晶デイスプレィパネルでは、その画質を向上させるた
めに第８図の等価回路に示すように各面素（ＬＣ）　　
毎に付加容量即ちストレージ容量Ｃｓを付加する必要が
ある。ストレージ容量ＣｓＯ値はフリッカ−防止のため
にも大きい方が望ましい。

従来のストレージ容量Ｃｓ　は表示電極（１）を選択線
〔３）や信号線（４）に層間絶縁膜を介して重ね合せて
作られていた。本例では表示電極（１）と選択線（３）
間でストレージ容量Ｃｓ　が構成されている。

〔発明が解決しようとする課題〕

液晶デイスプレィパネルにおいては、大画面、高解像度
化が進められている。しかし、高解像度化に伴って画素
ピッチが縮小してくると、上述の表示電極（１）と選択
線（３）や信号線（４）の重ね合せを利用して作るスト
レージ容量Ｃｓでは十分な容量値が得られない。従って
十分な容量値を得るために、例えば表示電極との間でス
トレージ容量Ｃｓを構成するためのＣｓ専用の電極配線
を作ることが考えられる。このＣｓ専用の電極配線には
固定電位を与えることができるために、選択線や信号線
の電位変化を受けず画質の向上が望める。しかし、画素
の開口率を変化させずに実現するにはＣｓ専用の電極配
線を透明電極等で形成しなければならず、製造プロセス
が増し、歩留り、コスト面で不利となる。

本発明は、上述の点に鑑み、画素の開口率を劣化させる
ことなく大きな値の付加容量を得て大画面、高解像度化
を可能にした液晶表示装置を提供するものである。

〔課題を解決するための手段〕

本発明は、夫々スイッチングトランジスタ及び付加容量
を有する複数の画素がマトリックス配列される液晶表示
装置において、画素の隣り合う２つの行間に形成した電
極配線とトランジスタのゲート絶縁膜の延長部とトラン
ジスタの半導体薄膜の延長部とによって付加容量を形成
するようになす。

〔作用〕

上述の液晶表示装置では、隣り合う２つの行に対応する
上下２つの画素が同時に選択されてノンインターレース
駆動によって表示される。そして、画質を向上させる付
加容量はトランジスタのゲート絶縁膜の延長部を利用す
るので大きな容量値が得られる。また電極配線が画素の
他の隣り合う２つの行間に形成されるので画素の開口率
は劣化しない。電極配線には固定電位を与えることがで
きるので、この付加容量は選択線の負荷とならない。

したがって、高速な動作が可能となり、大画面、高解像
度化が可能となり、また垂直スキャナー回路のドライバ
ーが軽くでき回路が簡単化される。

〔実施例〕

通常、液晶表示装置では１フイールドで書き替えしない
とフリッカ−が目立つ。このため、垂直画素数を４００
程度有し、１フレーム相当のテレビ信号を表示するよう
な液晶デイスプレィパネルにおいては、液晶の交流駆動
から生じるフリッカ−（１５Ｈｚ）対策のためにフィー
ルドメモリ等を用いて１フイールドに全ての画素を書き
替える。即ちノンインターレース駆動で表示する。この
場合、第５図に示すように画素ＬＣの各列に２本の信号
線（４ａ）　（４ｂ）　Ｃ（４ａ＋）　（４ｂ＋）、　
（４ａ２）　（４ｂ２）、−・−・）を配し、各一方の
信号線（４ａ）に各列の奇数番目に相当する１つ置きの
画素同士（Ｌ　Ｃ，、、Ｌ　Ｃ，３，・・・・）。

（Ｌ　Ｃ２＋、　　Ｌ　Ｃ２３，・・・・）、・・・・
を共通接続し、各他方の信号線（４ｂ）に各列の偶数番
目に相当する１つ置きの画素同士（Ｌ　Ｃ＋２．　　Ｌ
　Ｃ１４，・・・・）。

（Ｌ　Ｃ２２，’　Ｌ　Ｃ２４，・・・・）、・・・・
を共通接続し、また画素の各行毎に選択線（３，）、（
３□）、　（３３）、　（３４）、・・・・を配する。

そして、駆動に際しては奇数行と偶数行に対応する２つ
の選択線（３１）と（３□）、　（３３）　　と（３，
）、　　・・・・を同時に選択すると共に、２本の信号
線（４ａ）と（４ｂ）に奇数フィールド及び偶数フィー
ルドの信号を同時に供給して上下２つの画素Ｌ　Ｃ，１
とＬ　Ｃ＋２．　　Ｌ　Ｃ２＋とＬＣ２２，・・・・、
ＬＣ＋３とＬＣ＋４゜Ｌ　Ｃ２３とＬＣ２４，・・・・
を順次選択表示するような駆動方法が考えられる。従っ
て、このような駆動方法を採用するときは、第６図に示
すように隣り合う奇数行と偶数行の画素の選択線を共通
化し、１つ置きの行間に対応して選択線（３ａ）、　（
３ｂ）、・・・・を配することができる。これによって
、選択線の本数を１／２とすることができる。パターン
レイアウトを考えたときには、透明の表示電極間は離さ
なければならない。本発明では、１つ置きの行間に対応
して選択線を配して選択線の本数を１／２となし、その
選択線が省略された他の１つ置きの行間に配した電極配
線とトランジスタのゲート絶縁膜の延長部とトランジス
タの半導体薄膜の延長部とによって付加容量（ストレー
ジ容量）を構成するようになす。

以下、第１図乃至第３図を用いて本発明による液晶デイ
スプレィパネルの一例を説明する。なお、本例は垂直画
素数が４００程度のフレーム画面を表示する液晶デイス
プレィパネルに適用した場合である。

第１図において、（１１）　［（ＬＬ、）、　（１１，
２）、　（１１，３）。

（１１，４）、　　・・・・、　（１１２，）、　（１
１２２）、　（１１□、）、　（１１２，）、　　・・
・・〕は画素（液晶セルＬＣ）を構成する例えばＩＴｏ
（酸化インジウム錫）等よりなる透明の表示電極を示し
、夫々所定間隔を置いてマ）　ＩＪソックス列される。

（１２ａ）　（１２ｂ）　（（１２ａ、）　（１２ｂ、
）、　（１２ａ２）、　（１２ｂ２）、　　＝・・〕は
Ａｌよりなる信号線であり、表示電極（１１）の各列（
Ｙ）　　（（Ｙ、）、　（＋２）、　　・・・・〕の間
に夫々列（Ｙ）を挟むように２本づつ配される。

（１３）　［：（１３ａ）、　（１３ｂ）、　＝　・・
：］は表示電極（１１）の隣り合う２つの行（Ｘ、）と
くＸ２）の間、行（Ｘ３）と（Ｘ４）の間、・・・・に
配され、夫々両性（ＸＩ）及び（Ｘ２）、　（Ｘ３）及
び（Ｘ４）、　　・・・・を同時に選択する選択線であ
る。（Ｔｒ）［（Ｔｒ、）、（Ｔｒ、２）、（Ｔ＋３）
。

（Ｔｒ＋４）、−・−（’ｒｒ２＋）、　（’ｒｒ２２
）、　（’ｒｒ２３）、　（’ｒｒ２４）。

・・・・〕は夫々の表示電極（１１１１）、　（１１，
２）、　（１１，３）。

（１１，４）、　　・・・・（１１□、）、　（１１２
□）、　（１１２，）、　（１１２４）、・・・・即ち
画素Ｌ　Ｃｚ、　　Ｌ　Ｃ＋２．、　　Ｌ　Ｃ＋３．　
　Ｌ　Ｃ＋４．　　・・・・Ｌ　Ｃ２，、Ｌ　Ｃ２□＋
　　Ｌ　Ｃ２３，ＣＬ２４１　　・・・・を駆動する薄
膜トランジスタによるスイッチングトランジスタで、夫
々信号線（１２ａ＞　（１２ｂ）と選択線（１３）との
各交点部分に対応して配される。（１４）　〔（１４ａ
）。

（１４ｂ）、　（１４ｃ）、　−−−−）　Ｉｔ表示電
極（１１）（７）行（ｘｌ）の上側、以下他の隣り合う
２つの行（Ｘ２）と（ｘ３）との間、（Ｘ、）と（Ｘ５
）との間、・・・・に配された該各両性に共通のストレ
ージ容量Ｃｓ用の電極配線（以下Ｃｓ用電極配線と云う
）。本例では各Ｃｓ用電極配線（１４）が夫々２つの行
間に沿うと共に、信号線（１２ａ）　（１２ｂ）の下に
も延長して形成される。

薄膜トランジスタ（Ｔｒ）は、絶縁基板上に第１層の多
結晶シリコン膜又は非晶質シリコン膜等による半導体薄
膜（１５）を形成し、この半導体薄膜（１５）のゲート
部上に例えばＳｉｎ、等よりなるゲート絶縁膜（１６）
を介して第２層の不純物ドープの半導体層例えば不純物
ドープした多結晶シリコン層（１９）よりなるゲート電
極（１７）を形成し、半導体薄膜（１５）のゲート電極
（１７）を挟む両頭域をソース領域（１８Ｓ）　　及び
ドレイン領域（１８０）　　として構成される。この薄
膜トランジスタ（Ｔｒ）は、少くともゲート部が信号線
（１２ａ）　（１２ｂ）下に存するように形成される。

この薄膜トランジスタ（Ｔｒ）のパターンレイアウトを
第３図りに示す。

各薄膜トランジスタ（Ｔｒ）を構成するための半導体薄
膜（１５）の形成時に、ドレイン領域（１８０）　　よ
り信号線（１２ａ）　（１２ｂ）及びＣ５用電極配線（
１３）下に沿うように延長する略Ｔ字状の半導体薄膜延
長部（１５Ａ）が一体に形成される。また、ゲート絶縁
膜（１６）の形成時に、之と一体に半導体薄膜延長部（
１５Ａ）　　の全面に延長するゲート絶縁膜延長部（１
６Ａ）が同時に形成される。この半導体薄膜（１５）及
びゲート絶縁膜（１６）のパターンレイアウトを第３図
Ａに示す。

ゲート電極（１７）に接続される選択線（１３）はゲー
ト電極（１７）の形成と同時に同じ不純物ドープした多
結晶シリコン（１９）にて形成される。このとき、選択
線（１３ａ＞　　が行（Ｘｌ）の各トランジスタＴｒ、
、。

”　＋２　＋　、　Ｔ　ｒ　３□、・・・・と、行（ｘ
２）の各トランジスタＴｒｙ、　Ｔｒ２２．　Ｔｒ３２
＋　”　”の夫々のゲート電極（１７）に共通接続する
ように形成され、巽択線（１３ｂ）　　が行（ｘ３）の
各トランジスタＴｒ＋ｓ、　Ｔｒ２３．　Ｔｒ３３゜・
・と、行（Ｘ、）の各トランジスタＴ　ｒ　１　＜　、
　Ｔ　ｒ　２４１Ｔｒ３４．・・・・の夫々のゲート電
極（１７）に共通接続するように形成され、選択線（１
３ｃ）　　以下も同様に２つの行のトランジスタＴｒの
ゲート電極に共通接続するように形成される。Ｃｓ用電
極配線（１４）（（１４ａ）、　（１４ｂ）、　（１４
ｃ）、−・−）はゲート電極（１７）、選択線（１３）
の形成と同時に、同じ不純物ドープの多結晶シリコン（
１９）によって形成される。このとき、Ｃｓ用電極配線
（１４ａ）　　は行（Ｘｌ）の各画素Ｌ　Ｃｚ、　　Ｌ
　Ｃ２，、Ｌ　Ｃ３，、・・・・に対応する各ストレー
ジ容量Ｃｓ、□、　Ｃｓ２□、　Ｃｓ３．、・・・・に
共通接続するように形成され、Ｃｓ用電極配線（１４ｔ
ｌ）　　は行（Ｉ２）及び（Ｉ３）＋７）各画素Ｌ　Ｃ
１２，Ｌ　Ｃ２２，Ｌ　Ｃ３２゜・・・・及びＬ　Ｃ＋
３．　　Ｌ　Ｃ２３，Ｌ　Ｃ３３，・・・・に対応する
各ストレージ容量ＣｓＢ、　Ｃｓ２□、ＣＳ２３．・・
・・及びＣ，ＳＩ４．　Ｃ８２４，Ｃ３３４，・・・・
に共通接続するように形成される。以下／の各Ｃｓ用電
極配線（１４）も同様に行Ｘ４　とＩ６．Ｉ６　とＩ７
．・・・・の各ストレージ容量に共通接続するように形
成される。このＣｓ用電極配線（１４）はゲート絶縁膜
延長部（１６Ａ）　上に形成される。第３図Ｂはゲート
電極（１７）、選択線（１３）及びＣｓ用電極配線（１
４）を構成する不純物ドープの多結晶シリコン（１９）
のパターンレイアウトを示す。

画素ＬＣの各列Ｙｌ、Ｙ２．・・・・に対応して２本づ
つ配されたＡβ信号線（１２ａ）　（１２ｂ）は夫々各
列の一方の１つ置きの画素のトランジスタ同士及び他方
の１つ置きの画素のトランジスタ同士に共通接続される
。即ち、信号線（１２ａ、）は列Ｙ１　の１つ置きの画
素Ｌ　Ｃｚ、　　Ｌ　Ｃ＋３．　　Ｌ　Ｃ１５，・・・
・のトランジスタＴ　ｒ　ＩＩ、　Ｔ　ｒ　１３．　Ｔ
　ｒ　＋　ｓ　＋　”　”の各ソース領域（１８Ｓ）に
共通接続して形成され、信号線（１２ｂ、）は他の１つ
置きの画素Ｌ　Ｃ１２，Ｌ　Ｃ＋４＋　　Ｌ　Ｃ１６＋
　　・・・・のトランジスタＴｒ　＋　２．　Ｔｒ　１
４．　Ｔｒ　１６．・・・・のソース領域（１８Ｓ）　
　に共通接続される。信号線（１２ａ２）は列Ｙ２の１
つ置きの画素Ｌ　Ｃ２０，Ｌ　Ｃ２−、Ｌ　Ｃ２Ｓ、　
　・・のトランジスタＴ　ｒ　２１　、　Ｔ　ｒ　２３
．　Ｔ　ｒ　２　Ｓ　＋・・・・のソース領域（１８Ｓ
）　　に共通接続され、信号線（１２ｂ２）は他の１つ
置きの画素Ｌ　Ｃ２□、　　Ｌ　Ｃ２４，Ｌ　Ｃ２６，
・・・・のトランジスタＴ　ｒ　２２１　Ｔ　ｒ　２４
　、　Ｔ　ｒ　２６＋・・・・のソース領域（１８Ｓ）
　　に共通接続される。以下の各信号線（１２ａ）（１
２ｂ）　　も同時にして形成される。（２０）は各対応
する信号線（１２ａ）　（１２ｂ）とソース領域（１８
Ｓ）　　のコンタクト部を示す。第３図Ｃは信号線（１
２ａ）　（１２ｂ）のパターンレイアウトを示す。

各表示電極（１１）はＩＴ○で形成され、一部が対応す
るトランジスタ　（Ｔｒ）のドレイン領域（１８０）に
接続される。このとき表示電極（１１）はドレイン領域
（１８０）　　のコンタクト部（２１）にＡβ電極（２
２）を介して接続される。各画素ＬＣのストレージ容量
Ｃｓ　は、トランジスタＴｒ　の半導体薄膜（１５）よ
り延長した第１層の半導体薄膜延長部（１５Ａ）　　と
、ゲート絶縁膜延長部（１６Ａ）　　と、第２層の不純
物ドープの多結晶シリコン（１９）よりなるＣｓ用電極
配線（１４）とにより構成される。Ｃｓ用電極配線（１
４）には固定電位が与えられる。

面図示せざるも、かかる薄膜トランジスタ（Ｔｒ）、ス
トレージ容量Ｃｓ及び表示電極（１１）が形成された透
明の絶縁基板に対向して内面全面に透明電極が形成され
た透明の絶縁基板が配され、側基板間に液晶が充填され
て目的の液晶デイスプレィパネルが構成される。

上述の液晶デイスプレィパネルはフィールドメモリ等を
用い奇数と偶数の２つの行ｘ１　　とＩ２．Ｉ３とＩ４
．・・・・に対応する夫々の上下２つの画素ＬＣ，。

とＬ　Ｃ＋□、ＬＣ２＋と０２□、・・・・を同時に選
択して所謂ノンインターレース駆動によってフレーム相
当のテレビ画像を表示するようになされる。そして、こ
の液晶デイスプレィパネルによれば、２つの行ｘ１　　
とＩ２．Ｉ３　とＸ４＋・・・・の選択線を夫々１つの
選択線（１３ａ）、　（１３ｂ）、・・・・によって共
通化し、これによって省略された行Ｘ、の上側、２つの
行ｘ２　とＩ３　の間、Ｉ４　とＩ５　の間、・・・・
に夫々共通のＣｓ用電極配線（１４）　（（１４ａ）、
　（１４ｂ）、　（１４ｃ）、　＝・・〕を配し、この
Ｃｓ用電極配線（１４）と各画素に対応する半導体薄膜
延長部（１５Ａ）　　とゲート絶縁膜延長部（１６Ａ）
　　との間でストレージ容量Ｃｓを形成するようになし
たことにより、高解像度化した場合にも十分なＣｓ容量
値を得ることができる。このストレージ容量Ｃｓ　は表
示電極（１１）の行間に形成されると共に、更に信号線
下にも延在するように形成されるので、さらに大きな容
量値が得られる。そして、ストレージ容量Ｃｓ　は表示
電極（１１）１’１の行間に形成され、更に容量Ｃｓをかせぐ場合にも信号
線下に延長して形成されるので画素の開口率を損なうこ
とがない。

また、Ｃｓ用電極配線（１４）には固定電位が与えられ
るのでストレージ容量Ｃｓ　は選択線（１３）の負荷と
ならない。従って、高速な動作が可能となり、大画面、
高解像度化が可能となる。さらに垂直スキャナー回路の
ドライバーを軽くでき、回路を簡易化することができる
。

また、ストレージ容量Ｏ８を構成する各Ｃｓ用電極配線
（１４）、ゲート絶縁膜延長部（１６Ａ）　及び半導体
薄膜延長部（１５Ａ）　　は夫々ゲート電極（１７）、
ゲート絶縁膜（１６）及びトランジスタＴｒ　の半導体
薄膜（１５）の形成と同時に形成される。したがって、
製造プロセスを追加することなくストレージ容量Ｃｓを
形成することができる。

２画素を同時に駆動するために選択線が共通化できるが
、その結果生じたすき間に比較的厚い不純物ドープの多
結晶シリコンで形成された遮光性を有するＣｓ用電極配
線（１４）が形成されるので表示時にバックライトが上
記すき間を通過しないのでコントラストの低下を防ぐこ
とができる。なお、Ｃｓ用電極配線（１４）を不純物ド
ープの多結晶シリコンにより形成したが、コントラスト
の点からは、その他のＡｌ１等の遮光性を有する材料で
形成することができる。

第４図は本発明の他の例を示す。内因は１画素に相当す
る領域のみを示す。液晶デイスプレィパネルでは選択線
に選択信号が与えられ、その選択期間で信号線よりの画
像信号を液晶セルに加えるため、スイッチングトランジ
スタである薄膜トランジスタのオン抵抗を下げなければ
ならない。しかし、通常用いられる非晶質シリコンや多
結晶シリコンの薄膜トランジスタではその低い移動度の
ために、例えば第７図に示すようにチャンネル幅Ｗをチ
ャンネル長しの比Ｗ／Ｌの値を大きくして薄膜トランジ
スタのオン抵抗を下げている。従って薄膜トランジスタ
の面積が画素部の面積に入り込むため、画素の開口率が
下がってしまう。第４図はこの点を改善したものである
。

超薄膜トランジスタ等の高い移動度を有する薄膜トラン
ジスタの場合、そのオン抵抗を下げてもＷ／Ｌは小さく
ても良く、トランジスタを細長い形に形成できる。従っ
て、第４図に示すように信号線（１２）及び選択線（１
３）を直線状に形成し、選択線（１３）と信号線（１２
）に囲まれた四角形領域と之に連続して一部信号線（１
２）下に入り込むような形状の表示電極（１１）を形成
し、信号線（１２）と選択線（１３〉の交点の下にＷ／
Ｌの小さい、細長い、形の超薄膜トランジスタ等の高い
移動度を有する薄膜トランジスタ（３１）を形成する。

この様に、高移動度を有する超薄膜トランジスタを液晶
デイスプレィパネルのスイッチングトランジスタに用い
ることにより、そのトランジスタを形成する第１層の半
導体薄膜を信号線（１２）の下に設けて選択線（１３）
を直線状に形成することができ、設計ルールの許す限り
画素の開口率を向上することができる。この構成は高解
像度化に伴って画素面積が縮小化されていくに従って有
効となる。

この第４図の構成は第１図の液晶デイスプレィパネルに
適用できる。

〔発明の効果〕

本発明の液晶表示装置によれば、スイッチングトランジ
スタのゲート絶縁膜の延長部を利用し、このゲート絶縁
膜の延長部と、スイッチングトランジスタの半導体薄膜
の延長部と、画素の隣り合う２つの行の間に配した電極
配線とによって各画素の付加容量を構成するので、画素
の開口率を劣化させずに大きな容量値の付加容量を得る
ことができる。

また、上記電極配線には固定電位を与えることができる
ので、この付加容量が従来のような選択線の負荷となら
ず、高速動作が可能になり、大画面、高解像度化が容易
に得られ、また付加容量が選択線の負荷とならないので
垂直スキャナー回路のドライバーが軽くでき、回路を簡
単化することができる。さらに付加容量を構成する半導
体薄膜延長部、ゲート絶縁膜延長部及び電極配線の夫々
はトランジスタの半導体薄膜、ゲート絶縁膜及びゲート
電極（選択線をも含む）の形成と同時に形成できるので
製造プロセスを追加することなく付加容量を形成でき、
歩留り、コスト面で有利となる。

従って１フレーム相当の画素数を有する液晶デイスプレ
ィパネルに適用して好適ならしめるものである。

【図面の簡単な説明】

第１図は本発明による液晶表示装置の一例を示す平面図
、第２図はその等価回路図、第３図Ａは第１層の半導体
薄膜とゲート絶縁膜のパターンレイアウト図、第３図Ｂ
は選択線とＣｓ用電極配線のパターンレイアウト図、第
３図Ｃは信号線のパターンレイアウト図、第３図りは薄
膜トランジスタのパターンレイアウト図、第４図は本発
明の他の例を示す１画素の平面図、第５図及び第６図は
夫々本発明の説明に供する液晶表示装置の等価回路図、
第７図は従来の液晶表示装置の１画素の平面図、第８図
はその等価回路図である。ＬＣは画素（液晶セル）、Ｏ８はストレージ容量、（２
）（Ｔｒ＞は薄膜トランジスタによるスイッチングトラ
ンジスタ、（１１）は表示電極、（１２）　（（１２ａ
、＞（１２ｂ、）、　（１２ａ２）　（１２ｂ２）、−
・−は〕信号線、（１３）〔（１３ａ）　（１３ｂ）、
　　・＝・〕はＣｓ用電極配線、（１４）［：（１４ａ
）、　（１４ｂ）、　（１４ｃ）、　・・・］は選択線
である。代　　理　　人伊　　藤貞同松　　隈　　秀　　盛

Claims

【特許請求の範囲】夫々スイッチングトランジスタ及び付加容量を有する複
数の画素がマトリックス配列されてなる液晶表示装置に
おいて、上記画素の隣り合う２つの行間に形成された電極配線と
、上記トランジスタのゲート絶縁膜の延長部と、上記ト
ランジスタの半導体薄膜の延長部とによって上記付加容
量が形成されて成る液晶表示装置。