JP2000081637A - 液晶表示装置 - Google Patents
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- JP2000081637A JP2000081637A JP24925298A JP24925298A JP2000081637A JP 2000081637 A JP2000081637 A JP 2000081637A JP 24925298 A JP24925298 A JP 24925298A JP 24925298 A JP24925298 A JP 24925298A JP 2000081637 A JP2000081637 A JP 2000081637A
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Abstract
(57)【要約】
【目的】 画素電極と薄膜トランジスタのドレイン間の
コンタクトホールの形成を不要とし、微小な画素ピッチ
においても高開口率を確保して、高精細液晶表示装置に
要求される高輝度を実現する。 【解決手段】 薄膜トランジスタ３と、薄膜トランジス
タ３のドレイン部が画素開口部中央に延長されて形成さ
れた画素電極１０と、ゲートバスライン２と、データバ
スライン１と、導電性を有する材料からなりデータバス
ライン１上およびゲートバスライン２上を覆うように位
置する共通電極１１とを層間絶縁膜１５，１７を介して
積層した構造を少なくとも有するアレイ基板と、ガラス
基板からなる対向基板１９と、アレイ基板および対向基
板の間に保持された液晶層２１を有する。画素電極１０
と共通電極１１との間で横方向電界を発生させる。
コンタクトホールの形成を不要とし、微小な画素ピッチ
においても高開口率を確保して、高精細液晶表示装置に
要求される高輝度を実現する。 【解決手段】 薄膜トランジスタ３と、薄膜トランジス
タ３のドレイン部が画素開口部中央に延長されて形成さ
れた画素電極１０と、ゲートバスライン２と、データバ
スライン１と、導電性を有する材料からなりデータバス
ライン１上およびゲートバスライン２上を覆うように位
置する共通電極１１とを層間絶縁膜１５，１７を介して
積層した構造を少なくとも有するアレイ基板と、ガラス
基板からなる対向基板１９と、アレイ基板および対向基
板の間に保持された液晶層２１を有する。画素電極１０
と共通電極１１との間で横方向電界を発生させる。
Description
【０００１】
【産業上の利用分野】本発明は、基板に対して水平方向
の電界（以下、横方向電界という）によって駆動される
液晶表示装置、特に小型かつ高精細な液晶表示装置に関
する。
の電界（以下、横方向電界という）によって駆動される
液晶表示装置、特に小型かつ高精細な液晶表示装置に関
する。
【０００２】
【従来の技術】現在、ノートＰＣ（Personal Computer)
用モニターを始めとする液晶表示装置の主流を占めてい
る駆動モードは、ＴＮ(Twisted Nematic) モードであ
る。これは投射型液晶表示装置のような小型、高精細な
ものについても同様である。ＴＮモードを用いた投射型
液晶表示装置の画素部断面図の例を図７に示す。この図
の下側のアレイ基板では、ガラス基板１３の上に、デー
タバスライン１と、ゲートバスライン２と、薄膜トラン
ジスタ３と、透明画素電極４と、蓄積容量電極５とが形
成されている。データバスライン１と薄膜トランジスタ
３のソース間は、第１層間絶縁膜１５を貫通するコンタ
クトホール１２を介して接続されている。同様に、透明
画素電極４と薄膜トランジスタ３のドレイン間も、第１
層間絶縁膜１５および第２層間絶縁膜１７を貫通するコ
ンタクトホール７を介して接続されている。ここで、透
明画素電極４と薄膜トランジスタ３のドレイン間は直接
コンタクトする例も存在するが、ここでは金属シリサイ
ド層１４からドレインへコンタクトし、透明画素電極４
から金属シリサイド層１４へとコンタクトしている。一
方、この図の上側の対向基板では、ガラス基板１９の上
に対向側透明電極８とブラックマトリクス９が形成され
ている。そして、アレイ基板と対向基板との間には液晶
層２１が保持されている。
用モニターを始めとする液晶表示装置の主流を占めてい
る駆動モードは、ＴＮ(Twisted Nematic) モードであ
る。これは投射型液晶表示装置のような小型、高精細な
ものについても同様である。ＴＮモードを用いた投射型
液晶表示装置の画素部断面図の例を図７に示す。この図
の下側のアレイ基板では、ガラス基板１３の上に、デー
タバスライン１と、ゲートバスライン２と、薄膜トラン
ジスタ３と、透明画素電極４と、蓄積容量電極５とが形
成されている。データバスライン１と薄膜トランジスタ
３のソース間は、第１層間絶縁膜１５を貫通するコンタ
クトホール１２を介して接続されている。同様に、透明
画素電極４と薄膜トランジスタ３のドレイン間も、第１
層間絶縁膜１５および第２層間絶縁膜１７を貫通するコ
ンタクトホール７を介して接続されている。ここで、透
明画素電極４と薄膜トランジスタ３のドレイン間は直接
コンタクトする例も存在するが、ここでは金属シリサイ
ド層１４からドレインへコンタクトし、透明画素電極４
から金属シリサイド層１４へとコンタクトしている。一
方、この図の上側の対向基板では、ガラス基板１９の上
に対向側透明電極８とブラックマトリクス９が形成され
ている。そして、アレイ基板と対向基板との間には液晶
層２１が保持されている。
【０００３】以上のように構成された液晶表示装置にお
いて、データバスライン１に伝達された画像信号は、ゲ
ートバスライン２に走査パルスが印加され薄膜トランジ
スタ３がオン状態となると、導電性透明材料からなる透
明画素電極４に書き込まれる。この時、共通電極である
対向基板側の透明電極８と透明画素電極４との電位差に
より、基板に対して垂直方向に電界が発生する。この垂
直方向電界によって液晶分子は立ち上がり、光学特性が
変化して画像が表示される。蓄積容量６は、ゲートバス
ライン２と同層に設けられた蓄積容量電極５を共通電極
とし、データバスライン１より供給された電荷を保持す
る。そして、次に画像信号が書き込まれるまでの間、透
明画素電極４の電位を一定に保持する役割を担ってい
る。この蓄積容量６はアクティブマトリクス方式の液晶
表示装置には必要不可欠である。
いて、データバスライン１に伝達された画像信号は、ゲ
ートバスライン２に走査パルスが印加され薄膜トランジ
スタ３がオン状態となると、導電性透明材料からなる透
明画素電極４に書き込まれる。この時、共通電極である
対向基板側の透明電極８と透明画素電極４との電位差に
より、基板に対して垂直方向に電界が発生する。この垂
直方向電界によって液晶分子は立ち上がり、光学特性が
変化して画像が表示される。蓄積容量６は、ゲートバス
ライン２と同層に設けられた蓄積容量電極５を共通電極
とし、データバスライン１より供給された電荷を保持す
る。そして、次に画像信号が書き込まれるまでの間、透
明画素電極４の電位を一定に保持する役割を担ってい
る。この蓄積容量６はアクティブマトリクス方式の液晶
表示装置には必要不可欠である。
【０００４】また、対向基板にブラックマトリクス９を
形成した理由は以下の通りである。上述の通り、ＴＮモ
ードの液晶表示装置は垂直方向電界によって駆動される
が、透明画素電極４間や透明画素電極４とデータバスラ
イン１との間で横方向電界が生じる。この影響により、
液晶分子の立ち上がり方向が正常とは逆になる領域（リ
バースチルト領域）が発生する。リバースチルト領域と
正常な領域（ノーマルチルト領域）との境界線はディス
クリネーションラインと呼ばれ、画素内で輝線として観
察されるため、黒表示時にはコントラストを大幅に低下
させる原因となる。したがって、蓄積容量電極５上、デ
ータバスライン１上、ゲートバスライン２上などディス
クリネーションラインが発生し得る領域を覆って、液晶
表示素子としてのコントラストが低下するのを防ぐ必要
があり、この役割を担っているのがブラックマトリクス
９である。なお、ブラックマトリクス９はアレイ基板側
に設ける場合もある。
形成した理由は以下の通りである。上述の通り、ＴＮモ
ードの液晶表示装置は垂直方向電界によって駆動される
が、透明画素電極４間や透明画素電極４とデータバスラ
イン１との間で横方向電界が生じる。この影響により、
液晶分子の立ち上がり方向が正常とは逆になる領域（リ
バースチルト領域）が発生する。リバースチルト領域と
正常な領域（ノーマルチルト領域）との境界線はディス
クリネーションラインと呼ばれ、画素内で輝線として観
察されるため、黒表示時にはコントラストを大幅に低下
させる原因となる。したがって、蓄積容量電極５上、デ
ータバスライン１上、ゲートバスライン２上などディス
クリネーションラインが発生し得る領域を覆って、液晶
表示素子としてのコントラストが低下するのを防ぐ必要
があり、この役割を担っているのがブラックマトリクス
９である。なお、ブラックマトリクス９はアレイ基板側
に設ける場合もある。
【０００５】また、横方向電界により液晶を駆動する、
ＩＰＳ（In Plane Switching）モードを用いた液晶表示
装置が知られている。例えば特開平９−３１８９７２号
公報には、ブラックマトリックスとコモン電極（共通電
極）との共通化を計るとともに、ブラックマトリクスと
画素電極との間に横方向電界を形成するように構成した
液晶表示装置が開示されている。この液晶表示装置によ
れば、製造工程の簡略化と開口率の向上が実現できると
される。
ＩＰＳ（In Plane Switching）モードを用いた液晶表示
装置が知られている。例えば特開平９−３１８９７２号
公報には、ブラックマトリックスとコモン電極（共通電
極）との共通化を計るとともに、ブラックマトリクスと
画素電極との間に横方向電界を形成するように構成した
液晶表示装置が開示されている。この液晶表示装置によ
れば、製造工程の簡略化と開口率の向上が実現できると
される。
【０００６】
【発明が解決しようとする課題】しかし、図７に示した
ような画素構造では、高精細液晶表示装置として使用す
る場合、以下に述べるような問題点が生じる。微小な画
素ピッチにおいては、透明画素電極４と薄膜トランジス
タ３のドレイン間のコンタクトホール７が占有する面積
が一画素分の面積に対して大きな割合にならざるを得な
い。その理由は、透明画素電極４と薄膜トランジスタ３
のドレイン間のコンタクトホール７を小さくするのには
限界があるため、画素ピッチが小さくなる程このコンタ
クトホールが占有する割合も大きくなり、表示領域の大
部分を占めてしまうからである。そして、透明画素電極
４と薄膜トランジスタ３のドレイン間のコンタクトホー
ル７を形成した領域はディスクリネーションラインが出
現し得る領域であり、ブラックマトリクス９によって完
全に覆い隠す必要がある。すなわち、開口率の大幅な低
下を意味しており、高輝度が要求される高精細液晶表示
装置としては致命的であると言える。
ような画素構造では、高精細液晶表示装置として使用す
る場合、以下に述べるような問題点が生じる。微小な画
素ピッチにおいては、透明画素電極４と薄膜トランジス
タ３のドレイン間のコンタクトホール７が占有する面積
が一画素分の面積に対して大きな割合にならざるを得な
い。その理由は、透明画素電極４と薄膜トランジスタ３
のドレイン間のコンタクトホール７を小さくするのには
限界があるため、画素ピッチが小さくなる程このコンタ
クトホールが占有する割合も大きくなり、表示領域の大
部分を占めてしまうからである。そして、透明画素電極
４と薄膜トランジスタ３のドレイン間のコンタクトホー
ル７を形成した領域はディスクリネーションラインが出
現し得る領域であり、ブラックマトリクス９によって完
全に覆い隠す必要がある。すなわち、開口率の大幅な低
下を意味しており、高輝度が要求される高精細液晶表示
装置としては致命的であると言える。
【０００７】また、ＴＮモードは基板の垂直方向に電界
を印加して液晶のスイッチングを行うため、透明画素電
極の使用が必要不可欠である。したがって透明画素電極
４と薄膜トランジスタ３のドレイン間にコンタクトホー
ル７を形成することも必要不可欠であり、コンタクトホ
ールによって開口率が大幅に低下することは避けられな
い。図８に、図７に示した液晶表示装置を、２０μｍピ
ッチの場合のＴＮモードによる現状の設計ルールに基づ
いて設計した例を示す。この例の場合、開口率は僅か６
％に留まる。さらに、前述した特開平９−３１８９７２
号公報に記載されているＩＰＳモードの液晶表示装置に
おいても、画素電極と薄膜トランジスタのドレイン間に
コンタクトホールを形成しているため、微小な画素ピッ
チにおける高開口率化の実現に不利な要件が存在すると
考えられる。
を印加して液晶のスイッチングを行うため、透明画素電
極の使用が必要不可欠である。したがって透明画素電極
４と薄膜トランジスタ３のドレイン間にコンタクトホー
ル７を形成することも必要不可欠であり、コンタクトホ
ールによって開口率が大幅に低下することは避けられな
い。図８に、図７に示した液晶表示装置を、２０μｍピ
ッチの場合のＴＮモードによる現状の設計ルールに基づ
いて設計した例を示す。この例の場合、開口率は僅か６
％に留まる。さらに、前述した特開平９−３１８９７２
号公報に記載されているＩＰＳモードの液晶表示装置に
おいても、画素電極と薄膜トランジスタのドレイン間に
コンタクトホールを形成しているため、微小な画素ピッ
チにおける高開口率化の実現に不利な要件が存在すると
考えられる。
【０００８】したがって、本発明の課題は上述した従来
例の問題点を解決することであって、画素電極と薄膜ト
ランジスタのドレイン間のコンタクトホール形成を不要
とし、微小な画素ピッチにおいても高開口率を確保し
て、高精細液晶表示装置に要求される高輝度を実現する
ことを目的とする。
例の問題点を解決することであって、画素電極と薄膜ト
ランジスタのドレイン間のコンタクトホール形成を不要
とし、微小な画素ピッチにおいても高開口率を確保し
て、高精細液晶表示装置に要求される高輝度を実現する
ことを目的とする。
【０００９】
【課題を解決するための手段】前述した本発明の課題
は、ゲートバスラインと、前記ゲートバスラインと交差
して形成されたデータバスラインと、前記ゲートバスラ
インと前記データバスラインとの交差部に形成された薄
膜トランジスタと、前記薄膜トランジスタのドレイン部
が画素部中央に延長されて形成された画素電極と、層間
絶縁膜を介して前記データバスライン上および前記ゲー
トバスライン上を覆うように形成された、画素部に開口
を有する共通電極と、を有するアレイ基板と、対向基板
と、前記アレイ基板および前記対向基板の間に保持され
た液晶層と、を有し、前記画素電極と前記共通電極との
間で横方向電界を発生させ、これにより前記液晶層を駆
動することを特徴とする液晶表示装置により解決するこ
とができる。
は、ゲートバスラインと、前記ゲートバスラインと交差
して形成されたデータバスラインと、前記ゲートバスラ
インと前記データバスラインとの交差部に形成された薄
膜トランジスタと、前記薄膜トランジスタのドレイン部
が画素部中央に延長されて形成された画素電極と、層間
絶縁膜を介して前記データバスライン上および前記ゲー
トバスライン上を覆うように形成された、画素部に開口
を有する共通電極と、を有するアレイ基板と、対向基板
と、前記アレイ基板および前記対向基板の間に保持され
た液晶層と、を有し、前記画素電極と前記共通電極との
間で横方向電界を発生させ、これにより前記液晶層を駆
動することを特徴とする液晶表示装置により解決するこ
とができる。
【００１０】また、前述した本発明の課題は、ゲートバ
スラインと、前記ゲートバスラインと交差して形成され
たデータバスラインと、前記ゲートバスラインと前記デ
ータバスラインとの交差部に形成された薄膜トランジス
タと、前記薄膜トランジスタのドレイン部が画素部中央
に延長されて形成された画素電極と、前記ゲートバスラ
インと並行して形成された、画素部に開口を有する共通
電極を兼ねる蓄積容量電極と、を有するアレイ基板と、
ブラックマトリクスを有する対向基板と、前記アレイ基
板と前記対向基板との間に保持された液晶層と、を有
し、前記画素電極と前記蓄積容量電極との間で横方向電
界を発生させ、これにより前記液晶層を駆動することを
特徴とする液晶表示装置により解決することができる。
スラインと、前記ゲートバスラインと交差して形成され
たデータバスラインと、前記ゲートバスラインと前記デ
ータバスラインとの交差部に形成された薄膜トランジス
タと、前記薄膜トランジスタのドレイン部が画素部中央
に延長されて形成された画素電極と、前記ゲートバスラ
インと並行して形成された、画素部に開口を有する共通
電極を兼ねる蓄積容量電極と、を有するアレイ基板と、
ブラックマトリクスを有する対向基板と、前記アレイ基
板と前記対向基板との間に保持された液晶層と、を有
し、前記画素電極と前記蓄積容量電極との間で横方向電
界を発生させ、これにより前記液晶層を駆動することを
特徴とする液晶表示装置により解決することができる。
【００１１】本発明に係る液晶表示装置では、薄膜トラ
ンジスタと画素電極とは一体に構成されているので、薄
膜トランジスタと画素電極との間にコンタクトホールを
形成する必要はない。このため、微小な画素ピッチにお
いても高開口率を確保することが可能である。
ンジスタと画素電極とは一体に構成されているので、薄
膜トランジスタと画素電極との間にコンタクトホールを
形成する必要はない。このため、微小な画素ピッチにお
いても高開口率を確保することが可能である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。 〔第１の実施の形態〕図１は本発明による液晶表示装置
の第１の実施の形態における画素構造の断面図である。
ここで図７と対応する部分には、図７で使用した符号と
同一の符号を付した。
て図面を参照しながら詳細に説明する。 〔第１の実施の形態〕図１は本発明による液晶表示装置
の第１の実施の形態における画素構造の断面図である。
ここで図７と対応する部分には、図７で使用した符号と
同一の符号を付した。
【００１３】この液晶表示装置は、ガラス基板１３上
に、ポリシリコン薄膜トランジスタ（poly−Ｓｉ−ＴＦ
Ｔ）３と、不純物をドーピングされたポリシリコン（po
ly−Ｓｉ）薄膜からなる画素電極１０と、第１の導電性
材料からなるゲートバスライン２と、第２の導電性材料
からなるデータバスライン１と、第３の導電性材料から
なる共通電極１１とを少なくとも有するアレイ基板と、
ガラス基板１９からなる対向基板と、前記アレイ基板と
前記対向基板との間に保持された液晶層２１とを有して
いる。データバスライン１とポリシリコン薄膜トランジ
スタ３のソース間は、図７と同様、第１層間絶縁膜１５
を貫通するコンタクトホール１２が形成されて接続され
ている。画素電極１０はポリシリコン薄膜トランジスタ
３のドレイン部が画素中央へ延長されて形成されてい
る。また、ポリシリコン薄膜トランジスタ３のドレイン
部をさらに延長し、一段前のゲートバスライン２の下へ
潜り込ませ、一段前のゲートバスライン２を蓄積容量線
として使用するゲートストレージ方式により、微小な画
素ピッチにおいても開口率を損なうことなく蓄積容量６
を形成している。
に、ポリシリコン薄膜トランジスタ（poly−Ｓｉ−ＴＦ
Ｔ）３と、不純物をドーピングされたポリシリコン（po
ly−Ｓｉ）薄膜からなる画素電極１０と、第１の導電性
材料からなるゲートバスライン２と、第２の導電性材料
からなるデータバスライン１と、第３の導電性材料から
なる共通電極１１とを少なくとも有するアレイ基板と、
ガラス基板１９からなる対向基板と、前記アレイ基板と
前記対向基板との間に保持された液晶層２１とを有して
いる。データバスライン１とポリシリコン薄膜トランジ
スタ３のソース間は、図７と同様、第１層間絶縁膜１５
を貫通するコンタクトホール１２が形成されて接続され
ている。画素電極１０はポリシリコン薄膜トランジスタ
３のドレイン部が画素中央へ延長されて形成されてい
る。また、ポリシリコン薄膜トランジスタ３のドレイン
部をさらに延長し、一段前のゲートバスライン２の下へ
潜り込ませ、一段前のゲートバスライン２を蓄積容量線
として使用するゲートストレージ方式により、微小な画
素ピッチにおいても開口率を損なうことなく蓄積容量６
を形成している。
【００１４】ガラス基板１９とパッシベーション膜２３
との間に保持されている液晶層２１は、画素電極１０と
共通電極１１との間に生ずる横方向電界によって駆動さ
れる。ＩＰＳモードを使用することにより、図７、図８
で示した透明画素電極４は不要となり、透明画素電極４
と薄膜トランジスタ３のドレイン間のコンタクトホール
７も不要になる。第２層間絶縁膜１７上に形成された共
通電極１１はブラックマトリクスを兼ねている。ただ
し、画素電極１０上は覆っていない。画素電極１０を形
成しているポリシリコン薄膜は光を透過させるが、ＩＰ
Ｓモードはノーマリー・ブラック型であるので、黒表示
時には画素電極１０から光が漏れることはなく、問題は
ない。高開口率化の観点からも、画素電極１０上は覆わ
ないのが好適である。
との間に保持されている液晶層２１は、画素電極１０と
共通電極１１との間に生ずる横方向電界によって駆動さ
れる。ＩＰＳモードを使用することにより、図７、図８
で示した透明画素電極４は不要となり、透明画素電極４
と薄膜トランジスタ３のドレイン間のコンタクトホール
７も不要になる。第２層間絶縁膜１７上に形成された共
通電極１１はブラックマトリクスを兼ねている。ただ
し、画素電極１０上は覆っていない。画素電極１０を形
成しているポリシリコン薄膜は光を透過させるが、ＩＰ
Ｓモードはノーマリー・ブラック型であるので、黒表示
時には画素電極１０から光が漏れることはなく、問題は
ない。高開口率化の観点からも、画素電極１０上は覆わ
ないのが好適である。
【００１５】ゲートバスライン２を構成する第１の導電
性材料層としては、例えばｎ型ポリシリコン層、金属シ
リサイド（例、タングステンシリサイド）層、ｎ型ポリ
シリコン層と金属シリサイド層との積層膜等を採用する
ことができる。また、データバスライン１を構成する第
２の導電性材料層としては、例えば金属（例、アルミニ
ウム）層、金属シリサイド（例えばタングステンシリサ
イド）層、金属層と金属シリサイド層との積層膜等を採
用することができる。そして、共通電極１１を構成する
第３の導電性材料層としては、例えば金属（例、アルミ
ニウム、クロム）層、金属シリサイド（例えばタングス
テンシリサイド）層等を採用することができる。
性材料層としては、例えばｎ型ポリシリコン層、金属シ
リサイド（例、タングステンシリサイド）層、ｎ型ポリ
シリコン層と金属シリサイド層との積層膜等を採用する
ことができる。また、データバスライン１を構成する第
２の導電性材料層としては、例えば金属（例、アルミニ
ウム）層、金属シリサイド（例えばタングステンシリサ
イド）層、金属層と金属シリサイド層との積層膜等を採
用することができる。そして、共通電極１１を構成する
第３の導電性材料層としては、例えば金属（例、アルミ
ニウム、クロム）層、金属シリサイド（例えばタングス
テンシリサイド）層等を採用することができる。
【００１６】以上のように構成された液晶表示装置にお
いて、データバスライン１に伝達された画像信号は、ゲ
ートバスライン２に走査パルスが印加され薄膜トランジ
スタ３がオン状態となると、ｎ型ポリシリコンからなる
画素電極１０に書き込まれる。この時、共通電極１１と
画素電極１０との間の横方向の電位差により、基板に対
して水平方向の成分を含む電界が発生する。この横方向
電界によって液晶層２１内の液晶分子は基板に対して水
平方向に回転し、光学特性が変化して画像が表示され
る。図１に示した構造の画素を、２０μｍピッチの現状
の設計ルールに基づいて設計した場合の設計例を図２に
示す。この設計例では、前述したＴＮモードを大幅に上
回る２３％の開口率が確保できた。また、図１に示した
構造の画素を、２０μｍピッチの１μｍ設計ルールに基
づいて設計した場合の設計例を図３に示す。この設計例
では開口率５２％が確保できた。
いて、データバスライン１に伝達された画像信号は、ゲ
ートバスライン２に走査パルスが印加され薄膜トランジ
スタ３がオン状態となると、ｎ型ポリシリコンからなる
画素電極１０に書き込まれる。この時、共通電極１１と
画素電極１０との間の横方向の電位差により、基板に対
して水平方向の成分を含む電界が発生する。この横方向
電界によって液晶層２１内の液晶分子は基板に対して水
平方向に回転し、光学特性が変化して画像が表示され
る。図１に示した構造の画素を、２０μｍピッチの現状
の設計ルールに基づいて設計した場合の設計例を図２に
示す。この設計例では、前述したＴＮモードを大幅に上
回る２３％の開口率が確保できた。また、図１に示した
構造の画素を、２０μｍピッチの１μｍ設計ルールに基
づいて設計した場合の設計例を図３に示す。この設計例
では開口率５２％が確保できた。
【００１７】〔第２の実施の形態〕図４は本発明による
液晶表示装置の第２の実施の形態における画素構造の断
面図である。ここで図１と対応する部分には、図１で使
用した符号と同一の符号を付した。この液晶表示装置
は、ガラス基板１３上に、ポリシリコン薄膜トランジス
タ３と、不純物をドーピングされたポリシリコン薄膜か
らなる画素電極１０と、第１の導電性材料からなるゲー
トバスライン２と、ゲートバスライン２と同層かつ同一
材料であり共通電極を兼ねる蓄積容量電極５と、第２の
導電性材料からなるデータバスライン１とを少なくとも
有するアレイ基板と、ブラックマトリクス９が形成され
たガラス基板１９からなる対向基板と、前記アレイ基板
と前記対向基板との間に保持された液晶層２１とを有し
ている。
液晶表示装置の第２の実施の形態における画素構造の断
面図である。ここで図１と対応する部分には、図１で使
用した符号と同一の符号を付した。この液晶表示装置
は、ガラス基板１３上に、ポリシリコン薄膜トランジス
タ３と、不純物をドーピングされたポリシリコン薄膜か
らなる画素電極１０と、第１の導電性材料からなるゲー
トバスライン２と、ゲートバスライン２と同層かつ同一
材料であり共通電極を兼ねる蓄積容量電極５と、第２の
導電性材料からなるデータバスライン１とを少なくとも
有するアレイ基板と、ブラックマトリクス９が形成され
たガラス基板１９からなる対向基板と、前記アレイ基板
と前記対向基板との間に保持された液晶層２１とを有し
ている。
【００１８】データバスライン１とポリシリコン薄膜ト
ランジスタ３のソース間は、図１と同様、第１層間絶縁
膜１５を貫通するコンタクトホール１２を介して接続さ
れている。画素電極１０はポリシリコン薄膜トランジス
タ３のドレイン部が画素中央へ延長されて形成されてい
る。ガラス基板１９とパッシベーション膜２３との間に
保持されている液晶層２１は、画素電極１０と蓄積容量
電極５との間に生ずる横方向電界によって駆動される。
この構造では、共通電極１１および第２層間絶縁膜１７
は不要である。また、図１と同様、ＩＰＳモードを使用
したので、図７、図８で示した透明画素電極４は不要と
なり、透明画素電極４と薄膜トランジスタ３のドレイン
間のコンタクトホール７も不要になる。
ランジスタ３のソース間は、図１と同様、第１層間絶縁
膜１５を貫通するコンタクトホール１２を介して接続さ
れている。画素電極１０はポリシリコン薄膜トランジス
タ３のドレイン部が画素中央へ延長されて形成されてい
る。ガラス基板１９とパッシベーション膜２３との間に
保持されている液晶層２１は、画素電極１０と蓄積容量
電極５との間に生ずる横方向電界によって駆動される。
この構造では、共通電極１１および第２層間絶縁膜１７
は不要である。また、図１と同様、ＩＰＳモードを使用
したので、図７、図８で示した透明画素電極４は不要と
なり、透明画素電極４と薄膜トランジスタ３のドレイン
間のコンタクトホール７も不要になる。
【００１９】対向基板に形成されたブラックマトリクス
９は、図１と同様、画素電極１０上を覆っていない。た
だし、蓄積容量電極５とデータバスライン１およびゲー
トバスライン２の間の隙間は覆っている。蓄積容量６に
ついてはＴＮモードと同様にして形成している。蓄積容
量電極５を設けている分、第１の実施の形態よりは開口
率がやや低下するが、ＴＮモードに対する優位性は保た
れる。
９は、図１と同様、画素電極１０上を覆っていない。た
だし、蓄積容量電極５とデータバスライン１およびゲー
トバスライン２の間の隙間は覆っている。蓄積容量６に
ついてはＴＮモードと同様にして形成している。蓄積容
量電極５を設けている分、第１の実施の形態よりは開口
率がやや低下するが、ＴＮモードに対する優位性は保た
れる。
【００２０】以上のように構成された液晶表示装置にお
いて、データバスライン１に伝達された画像信号は、ゲ
ートバスライン２に走査パルスが印加され薄膜トランジ
スタ３がオン状態となると、ｎ型ポリシリコンからなる
画素電極１０に信号電圧が印加される。この時、蓄積容
量電極５と画素電極１０との間の横方向の電位差によ
り、基板に対して水平方向の成分を含む電界が発生す
る。この横方向電界によって液晶層２１内の液晶分子は
基板に対して水平方向に回転し、光学特性が変化して画
像が表示される。図４に示した構造の画素を、２０μｍ
ピッチの１μｍ設計ルールに基づいて設計した場合の設
計例を図５に示す。この設計例では３５％の開口率が確
保できた。
いて、データバスライン１に伝達された画像信号は、ゲ
ートバスライン２に走査パルスが印加され薄膜トランジ
スタ３がオン状態となると、ｎ型ポリシリコンからなる
画素電極１０に信号電圧が印加される。この時、蓄積容
量電極５と画素電極１０との間の横方向の電位差によ
り、基板に対して水平方向の成分を含む電界が発生す
る。この横方向電界によって液晶層２１内の液晶分子は
基板に対して水平方向に回転し、光学特性が変化して画
像が表示される。図４に示した構造の画素を、２０μｍ
ピッチの１μｍ設計ルールに基づいて設計した場合の設
計例を図５に示す。この設計例では３５％の開口率が確
保できた。
【００２１】図６に、現状の設計ルールに基づいた場合
のＴＮモードとＩＰＳモードの開口率と画素ピッチの関
係を概算したグラフを示す。第１および第２の実施の形
態の設計例でも示した通り、画素ピッチが小さいほどＩ
ＰＳモードの優位性が高いことがわかる。１μｍルール
で設計すれば、本発明の優位性はさらに高まる。このよ
うに、第１または第２の実施の形態による画素構造の採
用により、画素電極１０とポリシリコン薄膜トランジス
タ３のドレイン部が一体化され、画素電極１０とポリシ
リコン薄膜トランジスタ３のドレイン間のコンタクトホ
ール形成が不要となり、微小な画素ピッチにおいても高
開口率が確保できる。なお、以上説明した画素構造で
は、薄膜トランジスタはｎ型であるとしたが、ｐ型の薄
膜トランジスタを用いることももちろん可能である。
のＴＮモードとＩＰＳモードの開口率と画素ピッチの関
係を概算したグラフを示す。第１および第２の実施の形
態の設計例でも示した通り、画素ピッチが小さいほどＩ
ＰＳモードの優位性が高いことがわかる。１μｍルール
で設計すれば、本発明の優位性はさらに高まる。このよ
うに、第１または第２の実施の形態による画素構造の採
用により、画素電極１０とポリシリコン薄膜トランジス
タ３のドレイン部が一体化され、画素電極１０とポリシ
リコン薄膜トランジスタ３のドレイン間のコンタクトホ
ール形成が不要となり、微小な画素ピッチにおいても高
開口率が確保できる。なお、以上説明した画素構造で
は、薄膜トランジスタはｎ型であるとしたが、ｐ型の薄
膜トランジスタを用いることももちろん可能である。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
係る液晶表示装置によれば、画素電極と薄膜トランジス
タのドレイン間のコンタクトホールが不要であるため、
大幅な高開口率化の実現が可能となる。特に画素ピッチ
７０μｍ以下の高精細液晶表示装置に適用した場合に、
その効果は顕著となる。これにより、小型、高輝度の投
射型液晶表示装置を提供することができる。
係る液晶表示装置によれば、画素電極と薄膜トランジス
タのドレイン間のコンタクトホールが不要であるため、
大幅な高開口率化の実現が可能となる。特に画素ピッチ
７０μｍ以下の高精細液晶表示装置に適用した場合に、
その効果は顕著となる。これにより、小型、高輝度の投
射型液晶表示装置を提供することができる。
【図１】本発明による液晶表示装置の第１の実施の形態
における画素構造の断面図である。
における画素構造の断面図である。
【図２】第１の実施の形態による２０μｍピッチの液晶
表示装置の、現状の設計ルールに基づく画素レイアウト
を示す図である。
表示装置の、現状の設計ルールに基づく画素レイアウト
を示す図である。
【図３】第１の実施の形態による２０μｍピッチの液晶
表示装置の、１μｍ設計ルールに基づく画素レイアウト
を示す図である。
表示装置の、１μｍ設計ルールに基づく画素レイアウト
を示す図である。
【図４】本発明による液晶表示装置の第２の実施の形態
における画素構造の断面図である。
における画素構造の断面図である。
【図５】第２の実施の形態による２０μｍピッチの液晶
表示装置の、１μｍ設計ルールに基づく画素レイアウト
である。
表示装置の、１μｍ設計ルールに基づく画素レイアウト
である。
【図６】現状の設計ルールに基づいた場合のＴＮモー
ド、ＩＰＳモードの開口率と画素ピッチの関係を示すグ
ラフである。
ド、ＩＰＳモードの開口率と画素ピッチの関係を示すグ
ラフである。
【図７】従来のＴＮモードによる液晶表示装置の画素部
断面図である。
断面図である。
【図８】従来のＴＮモードによって設計した２０μｍピ
ッチの液晶表示装置の画素レイアウトを示す図である。
ッチの液晶表示装置の画素レイアウトを示す図である。
１ データバスライン ２ ゲートバスライン ３ 薄膜トランジスタ ５ 蓄積容量電極 ６ 蓄積容量 ９ ブラックマトリクス １０ 画素電極 １１ 共通電極 １３ ガラス基板 １５，１７ 層間絶縁膜 １９ ガラス基板 ２１ 液晶層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA14 JA25 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB38 JB52 JB63 JB69 KA04 KA07 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA31 MA35 MA37 MA41 NA01 NA07 NA25 NA26 NA27 NA28 NA29 PA06 QA05
Claims (7)
- 【請求項１】 ゲートバスラインと、前記ゲートバスラ
インと交差して形成されたデータバスラインと、前記ゲ
ートバスラインと前記データバスラインとの交差部に形
成された薄膜トランジスタと、前記薄膜トランジスタの
ドレイン部が画素部中央に延長されて形成された画素電
極と、層間絶縁膜を介して前記データバスライン上およ
び前記ゲートバスライン上を覆うように形成された、画
素部に開口を有する共通電極と、を有するアレイ基板
と、 対向基板と、 前記アレイ基板および前記対向基板の間に保持された液
晶層と、 を有し、 前記画素電極と前記共通電極との間で横方向電界を発生
させ、これにより前記液晶層を駆動することを特徴とす
る液晶表示装置。 - 【請求項２】 前記共通電極がブラックマトリクスを兼
ねることを特徴とする請求項１に記載の液晶表示装置。 - 【請求項３】 前記薄膜トランジスタのドレイン部を前
段のゲートバスラインの下まで延長させることで蓄積容
量を形成したことを特徴とする請求項１または２に記載
の液晶表示装置。 - 【請求項４】 ゲートバスラインと、前記ゲートバスラ
インと交差して形成されたデータバスラインと、前記ゲ
ートバスラインと前記データバスラインとの交差部に形
成された薄膜トランジスタと、前記薄膜トランジスタの
ドレイン部が画素部中央に延長されて形成された画素電
極と、前記ゲートバスラインと並行して形成された、画
素部に開口を有する共通電極を兼ねる蓄積容量電極と、
を有するアレイ基板と、 ブラックマトリクスを有する対向基板と、 前記アレイ基板と前記対向基板との間に保持された液晶
層と、 を有し、 前記画素電極と前記蓄積容量電極との間で横方向電界を
発生させ、これにより前記液晶層を駆動することを特徴
とする液晶表示装置。 - 【請求項５】 前記蓄積容量電極が前記ゲートバスライ
ンと同層にかつ同一材料により形成されていることを特
徴とする請求項４記載の液晶表示装置。 - 【請求項６】 画素ピッチが７０μｍ以下であることを
特徴とする請求項１、２、３、4または5記載の液晶表示
装置。 - 【請求項７】 前記薄膜トランジスタの活性層がポリシ
リコンにより形成されていることを特徴とする請求項
１、２、３、4、5または6記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24925298A JP2000081637A (ja) | 1998-09-03 | 1998-09-03 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24925298A JP2000081637A (ja) | 1998-09-03 | 1998-09-03 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000081637A true JP2000081637A (ja) | 2000-03-21 |
Family
ID=17190205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24925298A Pending JP2000081637A (ja) | 1998-09-03 | 1998-09-03 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000081637A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933528B2 (en) | 2002-04-04 | 2005-08-23 | Nec Lcd Technologies, Ltd. | In-plane switching mode active matrix type liquid crystal display device and method of fabricating the same |
| JP2005346064A (ja) * | 2004-05-31 | 2005-12-15 | Lg Phillips Lcd Co Ltd | 横電界液晶表示装置及びその駆動方法 |
| KR100710166B1 (ko) * | 2003-06-28 | 2007-04-20 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
| JP2007298976A (ja) * | 2006-04-06 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び半導体装置、並びに電子機器 |
| JP2009098374A (ja) * | 2007-10-16 | 2009-05-07 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2010243741A (ja) * | 2009-04-06 | 2010-10-28 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置 |
| US8338865B2 (en) | 2006-05-16 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
| US9207504B2 (en) | 2006-04-06 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| CN105974687A (zh) * | 2016-07-20 | 2016-09-28 | 深圳市华星光电技术有限公司 | 一种阵列基板以及液晶显示器 |
-
1998
- 1998-09-03 JP JP24925298A patent/JP2000081637A/ja active Pending
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933528B2 (en) | 2002-04-04 | 2005-08-23 | Nec Lcd Technologies, Ltd. | In-plane switching mode active matrix type liquid crystal display device and method of fabricating the same |
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| US11644720B2 (en) | 2006-04-06 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US11442317B2 (en) | 2006-04-06 | 2022-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US11073729B2 (en) | 2006-04-06 | 2021-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US10684517B2 (en) | 2006-04-06 | 2020-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US9958736B2 (en) | 2006-04-06 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US9213206B2 (en) | 2006-04-06 | 2015-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| US9268188B2 (en) | 2006-05-16 | 2016-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
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| US8841671B2 (en) | 2006-05-16 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
| US11726371B2 (en) | 2006-05-16 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | FFS-mode liquid crystal display device comprising a top-gate transistor and an auxiliary wiring connected to a common electrode in a pixel portion |
| US9709861B2 (en) | 2006-05-16 | 2017-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
| JP2013214078A (ja) * | 2006-05-16 | 2013-10-17 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
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