JP5710165B2 - Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 - Google Patents

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Description

本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
薄膜トランジスタ液晶表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，以下ＴＦＴ−ＬＣＤと略称する）は、体積が小さい、エネルギーの損失が小さい、及び輻射がないなどの特徴を備え、現在のフラットパネルディスプレイのマーケットにおいて主導的地位を占めている。ＴＦＴ−ＬＣＤは、主に互いに対向して配置されたアレイ基板及びカラーフィルター基板から構成される。アレイ基板には、複数の薄膜トランジスタと画素電極がマトリックス状に配列され、それぞれの画素電極は薄膜トランジスタによって制御される。薄膜トランジスタがオンにされた場合、オンにされた期間内に画素電極が充電され、充電が終わった後、画素電極は、その電圧が薄膜トランジスタが次にオンにされる時まで維持される。
従来の薄膜トランジスタの構成において、ドレイン電極とゲート電極との間に寄生容量が存在するため、画素電極の充電が終わった瞬間に、キックバック電圧ΔＶｐが生じる。このキックバック電圧ΔＶｐは下記の数式で表される。即ち、
但し、Ｖｇｈはゲート電極のオン電圧であり、Ｖｇｌはゲート電極のオフ電圧であり、Ｃｌｃは液晶容量であり、Ｃｇｄは寄生容量であり、Ｃｓは蓄積容量である。
研究によると、寄生容量によるキックバック電圧ΔＶｐは画素電極の極性を変化させ、さらに、正・負極の電圧差が一致しないようにし、これにより表示画面にフリッカの現象が現われ、表示品質に厳しい影響を与える。
従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において、ウェットエッチングによりゲート電極を作成する際、ゲート電極は厚さが厚い（３０００〜６０００Åの厚さ）金属薄膜材料を採用して作成され、且つ、ウェットエッチングにはエッチング均一性が悪いと言う欠陥が存在するため、同一の基材の異なる位置において、ゲート電極両側の勾配角度に大きな差が生じ、勾配が占める面積にも大きな差が存在する。ゲート電極の側面の勾配はドレイン電極とゲート電極との重合領域に位置し、ゲート電極両側の勾配角度が小さい場合、ドレイン電極とゲート電極との重合面積が大きくなり、ゲート電極両側の勾配角度が大きい場合、ドレイン電極とゲート電極との重合面積が小さくなるので、勾配角度は直ちにドレイン電極とゲート電極との重合面積を左右する。容量の数式から分かるように、寄生容量の大きさは当該重合面積に比例するので、差が大きい勾配角度は、同一の基材の異なる位置における、各薄膜トランジスタの寄生容量の差が大きくなるようにさせ、ひいては、ＴＦＴ−ＬＣＤアレイ基板の各薄膜トランジスタのキックバック電圧ΔＶｐの差が大きくなるようにさせる。また、サイズが大きい液晶パネルを作成する場合、基材のサイズがさらに大きくなるばかりではなく、ゲート電極の厚さもさらに増えるため、同一の基材の異なる位置におけるゲート電極両側の勾配角度の差がさらに大きくなってしまい、各薄膜トランジスタの寄生容量の差もさらに大きくなってしまうと共に、各薄膜トランジスタのキックバック電圧ΔＶｐの差もさらに大きくなってしまう。また、大きなキックバック電圧ΔＶｐの差は、駆動回路の調整をさらに難しくし、表示画面のフリッカ現象がさらに厳しくなり、ＴＦＴ−ＬＣＤの表示品質にさらに厳しく影響する。
本発明の実施例は、基板に形成された複数のゲートライン及び複数のデータラインを含み、前記ゲートラインとデータラインにより複数の画素領域が画定され、画素領域ごとに画素電極及びスイッチング素子としての薄膜トランジスタが形成されるＴＦＴ−ＬＣＤアレイ基板であって、前記薄膜トランジスタのゲート電極は連結電極を介して対応したゲートラインに電気的に接続され、前記ゲート電極と前記ゲートラインは異なる材料層より形成されていることを特徴とするＴＦＴ−ＬＣＤアレイ基板を提供する。
本発明の他の実施例は、基板にゲート金属薄膜を堆積すると共に、前記ゲート金属薄膜をパターニングしてゲートラインを形成するステップ１１と、ステップ１１を完成した基板に、第１の絶縁層とゲート電極及び画素電極を形成する構造層を順次堆積すると共に、前記構造層をパターニングしてゲート電極と画素電極を形成するステップ１２と、ステップ１２を完成した基板に、第２の絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積すると共に、これらの積層構造をパターニングすることにより、半導体層とドープ半導体層の積層を含んでゲート電極の上方に位置される活性層と、前記第２の絶縁層における、前記画素電極が存在する箇所に位置する第１のビアホールと、前記ゲート電極が存在する箇所に位置する第２のビアホールと、前記ゲートラインが存在する箇所に位置する第３のビアホールを形成するステップ１３と、ステップ１３を完成した基板に、ソース・ドレイン金属薄膜を堆積すると共に、前記ソース・ドレイン金属薄膜をパターニングすることにより、データラインと、活性層に位置すると共に前記第１のビアホールを介して前記画素電極に接続されるドレイン電極と、活性層に位置すると共にデータラインに接続されるソース電極と、一端は前記第２のビアホールを介してゲート電極に接続されると共に、他の一端は前記第３のビアホールを介してゲートラインに接続される連結電極を形成するステップ１４と、ステップ１４を完成した基板に、第３の絶縁層を堆積するステップ１５と、を含むＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。
本発明の又他の実施例は、基板に遮光薄膜を堆積すると共に、前記遮光薄膜をパターニングして遮蔽層を形成するステップ２１と、ステップ２１を完成した基板に、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を順次堆積すると共に、これらの積層構造をパターニングすることにより、活性層、データライン、ソース電極及びドレイン電極を形成するステップ２２と、ステップ２２を完成した基板に、第１の絶縁層を堆積すると共に、前記第１の絶縁層をパターニングすることにより、ドレイン電極が存在する箇所に位置している第１のビアホールを形成するステップ２３と、ステップ２３を完成した基板に、透明導電薄膜とゲート金属薄膜を順次堆積すると共に、前記透明導電薄膜とゲート金属薄膜の積層をパターニングすることにより、透明導電薄膜材料を採用して前記遮蔽層の上方に位置するゲート電極と、第１のビアホールを介してドレイン電極に接続される画素電極と、ゲートラインと、一端はゲート電極に圧設されると共に、他の一端はゲートラインに接続される連結電極とを形成するステップ２４と、を含むＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。
本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の平面図である。 図１のＡ１−Ａ１線の断面図である。 図１のＢ１−Ｂ１線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第１回目のパターニングプロセス後の平面図である。 図４のＡ２−Ａ２線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセス後の平面図である。 図６のＡ３−Ａ３線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセス後の平面図である。 図８のＡ４−Ａ４線の断面図である。 図８のＢ４−Ｂ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、フォトレジストが現像・露光された後のＡ４−Ａ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、フォトレジストが現像・露光された後のＢ４−Ｂ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後のＡ４−Ａ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後のＢ４−Ｂ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、アッシングプロセス後のＡ４−Ａ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、アッシングプロセス後のＢ４−Ｂ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第２回目のエッチングプロセス後のＡ４−Ａ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第２回目のエッチングプロセス後のＢ４−Ｂ４線の断面図である。 本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセス後の平面図である 図１９のＡ５−Ａ５線の断面図である。 図１９のＢ５−Ｂ５線の断面図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の平面図である。 図２２のＣ１−Ｃ１線の断面図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第１回目のパターニングプロセス後の平面図である。 図２４のＣ２−Ｃ２線の断面図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセス後の平面図である。 図２６のＣ３−Ｃ３線の断面図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセス後の平面図である。 図２８のＣ４−Ｃ４線の断面図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、フォトレジストが現像・露光された後の構造の概略図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後の構造の概略図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、アッシングプロセス後の構造の概略図である。 本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、第２回目のエッチングプロセス後の構造の概略図である。
以下、図面を参照しながら実施例に基づいて、本発明の技術案に対してさらに詳しく説明する。
図１は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の平面図であり、一つの画素ユニットの構造が示されている。図２は図１のＡ１−Ａ１線の断面図であり、図３は図１のＢ１−Ｂ１線の断面図である。
図１から図３に示したように、本実施例に係るＴＦＴ−ＬＣＤアレイ基板は、ボトムゲート型構造であり、基板１に形成された複数のゲートライン１１、複数のデータライン１２、複数の画素電極９、及び複数の薄膜トランジスタを含む。また、ゲートライン１１とデータライン１２が交差して複数の画素領域を画定し、画素領域ごとに一つのスイッチング素子とする薄膜トランジスタ及び一つの画素電極９が形成されている。ゲートライン１１は薄膜トランジスタにオン信号を提供するために用いられ、データライン１２は画素電極９にデータ信号を提供するために用いられる。また、薄膜トランジスタのゲート電極は薄い透明導電薄膜より作成され、透明導電薄膜は３００〜６００Åの厚さである。ゲート電極は透明導電薄膜より作成され、且つ厚さが薄い（３００〜６００Åの厚さ）ため、異なる箇所におけるゲート電極の両側の勾配角度の差を低減させることができると共に、ゲート電極の両側の勾配が占められた面積を低減させることができる。これにより、ゲート電極の両側の勾配角度の差がドレイン電極とゲート電極との重合面積に及ぼす影響が小さくなり、よって、異なる箇所における薄膜トランジスタの寄生容量の差が低減され、ＴＦＴ−ＬＣＤアレイ基板の各薄膜トランジスタのキックバック電圧ΔＶｐの差が有効に低減される。
具体的に、図に示したように、本実施例に係るＴＦＴ−ＬＣＤアレイ基板において、ゲートライン１１及び遮蔽層１４は基板１に形成され、第１の絶縁層３ａはゲートライン１１と遮蔽層１４に形成されると共に基板１の全体を覆い、透明導電薄膜材料からなるゲート電極２と画素電極９は第１の絶縁層３ａに形成され、ゲート電極２は遮蔽層１４の上方に位置し、画素電極９は画素領域に位置する。また、第２の絶縁層３ｂはゲート電極２と画素電極９に形成されると共に基板１の全体を覆うと共に、第１のビアホール１０ａ、第２のビアホール１０ｂ及び第３のビアホール１０ｃが開設されている。その中で、第１のビアホール１０ａは画素電極９が存在する箇所に位置し、第２のビアホール１０ｂはゲート電極２が存在する箇所に位置し、第３のビアホール１０ｃはゲートライン１１が存在する箇所に位置する。また、活性層（例えば、半導体層４とドープ半導体層５の積層を含む）は第２の絶縁層３ｂに形成されると共にゲート電極２の上方に位置し、ソース電極６と、ドレイン電極７と、データライン１２と、連結電極１３とは上記構造のパターンに形成され、その中で、ソース電極６の一端は活性層に位置すると共に、他の一端はデータライン１２に接続されている。また、ドレイン電極７の一端は活性層に位置すると共に、他の一端は第１のビアホール１０ａを介して画素電極９に接続され、ソース電極６とドレイン電極７との間にＴＦＴチャンネル領域が形成されている。ＴＦＴチャンネル領域において、ドープ半導体層５は完全にエッチングされると共に、半導体層４の厚さの一部がエッチングされて、ＴＦＴチャンネル領域の半導体層４が露出される。また、連結電極１３の一端は第２のビアホール１０ｂを介してゲート電極２に接続されると共に、他の一端は第３のビアホール１０ｃを介してゲートライン１１に接続されて、ゲート電極２とゲートライン１１との間を連結電極１３を介して接続させる。また、第３の絶縁層８はデータライン１２と、ソース電極６と、ドレイン電極７と、ＴＦＴチャンネル領域とに形成されると共に基板１の全体を覆い、ゲートラインパッド領域（ゲートラインＰＡＤ）にゲートラインパッドビアホールが開設され、データラインパッド領域（データラインＰＡＤ）にデータラインパッドビアホールが開設されている。ゲート電極２と、活性層と、ソース電極６と、連結電極１３とが薄膜トランジスタを構成する。
図４から図２１は、本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造工程の概略図であり、これらの図を参照して本実施例の技術案をさらに説明する。以下の説明において、本発明のパターニングプロセスには、フォトレジストの塗布、フォトレジストの露光と現像、フォトレジストパターンを利用するエッチング、及び残されたフォトレジストの除去などのプロセスが含まれ、フォトレジストとしてポジティブフォトレジストを例に説明する。
図４は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第１回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示されている。図５は図４のＡ２−Ａ２線の断面図である。
スパッタリング法又は蒸着法を利用して、基板１（例えば、ガラス基板又は石英基板）に一層の３０００〜５０００Å厚さのゲート金属薄膜を堆積し、このゲート金属薄膜にＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏなどの金属又は合金が採用され、複層の金属薄膜からなる複合薄膜も採用される。また、図４と図５に示したように、常用のマスクを採用して、パターニングプロセスにより、ゲートライン１１と遮蔽層１４を含むパターンを形成し、ゲートライン１１と遮光層１４は互いに離間される。
図６は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示されている。図７は図６のＡ３−Ａ３線の断面図である。
上記の図４に示した構成のパターンを完成した基板に、プラズマ強化化学的気相蒸着法（ＰＥＣＶＤと略称する）により、一層の１５００〜３０００Å厚さの第１の絶縁層３ａを堆積し、第１の絶縁層３ａに酸化物、窒化物又は窒素酸化物が採用され、対応する反応気体として、ＳｉＨ４、ＮＨ３、Ｎ２の混合気体又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２の混合気体がある。次に、スパッタリング法又は蒸着法を利用して、一層の３００〜６００Å厚さの透明導電薄膜を堆積し、透明導電薄膜に酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、又は、酸化アルミウム亜鉛などが採用され、他の金属及び金属酸化物が採用されてもよい。図６と図７に示したように、常用のマスクを採用して、パターニングプロセスにより、ゲート電極２と画素電極９を含むパターンを形成する。また、ゲート電極２の一部とゲートライン１１が重合されるように、ゲート電極２は遮蔽層１４の上方に位置すると共に隣接したゲートライン１１の方向へ延伸し、画素電極９は対応する画素領域に位置する。本実施例の第１の絶縁層に、上述で例示された無機系絶縁層以外に、有機系絶縁層も採用される。第１の絶縁層として有機系絶縁層を採用する場合、塗布を採用することができ、形成された第１の絶縁層を平坦な表面を有するようにさせ、これにより、後述する構造層の段差を低減するのに有利である。
図８は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示されている。図９は図８のＡ４−Ａ４線の断面図であり、図１０は図８のＢ４−Ｂ４線の断面図である。
上記の図６に示した構成のパターンを完成した基板に、ＰＥＣＶＤにより３００〜１０００Å厚さの第２の絶縁層３ｂと、１０００〜３０００Å厚さの半導体薄膜と、１０００〜３０００Å厚さのドープ半導体薄膜とを順次堆積し、第２の絶縁層３ｂに酸化物、窒化物又は窒素酸化物が採用され、対応する反応気体として、ＳｉＨ４、ＮＨ３、Ｎ２の混合気体又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２の混合気体がある。半導体薄膜に対応する反応気体として、ＳｉＨ４、Ｈ２の混合気体又はＳｉＨ２Ｃｌ２、Ｈ２の混合気体があり、ドープ半導体薄膜に対応する反応気体として、ＳｉＨ４、ＰＨ３、Ｈ２の混合気体又はＳｉＨ２Ｃｌ２、ＰＨ３、Ｈ２の混合気体がある。また、図８と図１０に示したように、ハーフトーン又はグレートーンマスクを採用して、パターニングプロセスにより、活性層と、第１のビアホール１０ａと、第２のビアホール１０ｂと、第３のビアホール１０ｃとを含むパターンを形成する。その中で、活性層は半導体層４とドープ半導体層５の積層を含んでゲート電極２の上方に位置し、第１のビアホール１０ａは画素電極９がゲート電極２に寄せて存在する箇所に位置し、第２のビアホール１０ｂはゲート電極２が存在する箇所に位置し、第３のビアホール１０ｃはゲートライン１１が存在する箇所に位置する。このパターニングプロセスの工程を具体的に以下のように述べる。
即ち、図１１は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、フォトレジストが現像・露光された後のＡ４−Ａ４線の断面図である。また、図１２は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、フォトレジストが現像・露光された後のＢ４−Ｂ４線の断面図である。上記の図６に示した構成のパターンを完成した基板に、ＰＥＣＶＤにより第２の絶縁層３ｂと、半導体薄膜２１と、ドープ半導体薄膜２２とを順次堆積する。そして、ドープ半導体薄膜２１に一層のフォトレジスト３０を塗布し、ハーフトーン又はグレートーンマスクを採用して露光することによって、フォトレジストを完全露光領域Ａ、非露光領域Ｂ、及び部分露光領域Ｃに形成させる。完全露光領域Ａは第１のビアホール、第２のビアホール及び第３のビアホールのパターンが存在する領域に対応し、非露光領域Ｂは活性層のパターンが存在する領域に対応し、部分露光領域Ｃは上記のパターン以外の領域に対応する。図１１と図１２に示したように、現像処理した後、非露光領域Ｂにおけるフォトレジストの厚さには基本的に変化がなく、フォトレジスト完全保留領域が形成される。完全露光領域Ａにおけるフォトレジストが完全に除去され、フォトレジスト完全除去領域が形成される。部分露光領域Ｃにおけるフォトレジストの厚さが薄くなって、フォトレジスト部分保留領域が形成される。
図１３は本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後のＡ４−Ａ４線の断面図である。また、図１４は本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後のＢ４−Ｂ４線の断面図である。図１３と図１４に示したように、第１回目のエッチングプロセスにより、完全露光領域Ａにおける第１のビアホール及び第２のビアホールのパターンが存在する位置で、ドープ半導体薄膜２２、半導体薄膜２１及び第２の絶縁層３ｂが完全にエッチングされて、第１のビアホール１０ａと第２のビアホール１０ｂを含むパターンが形成される。第１のビアホール１０ａと第２のビアホール１０ｂ内のドープ半導体薄膜２２、半導体薄膜２１及び第２の絶縁層３ｂが完全にエッチングされて、画素電極９の表面に第１のビアホール１０ａを露出させ、ゲート電極２の表面に第２のビアホール１０ｂを露出させる。また、完全露光領域Ａにおける第３のビアホールが存在する位置で、ドープ半導体薄膜２２、半導体薄膜２１、第２の絶縁層３ｂ及び第１の絶縁層３ａが完全にエッチングされて、第３のビアホール１０ｃを含むパターンが形成される。第３のビアホール１０ｃ内のドープ半導体薄膜２２、半導体薄膜２１、第２の絶縁層３ｂ及び第１の絶縁層３ａが完全にエッチングされて、ゲートライン１１の表面に第３のビアホール１０ｃを露出させる。
図１５は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、アッシングプロセス後のＡ４−Ａ４線の断面図である。また、図１６は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、アッシングプロセス後のＢ４−Ｂ４線の断面図である。図１５と図１６に示したように、アッシングプロセスにより、部分露光領域Ｃにおけるフォトレジストを除去して、当該領域のドープ半導体薄膜２２が露出されるようにする。非露光領域Ｂ（フォトレジスト完全保留領域）のフォトレジストの厚さは、部分露光領域Ｃ（フォトレジスト部分保留領域）のフォトレジストの厚さより厚いため、アッシングプロセス後、非露光領域Ｂに一定厚さのフォトレジスト３０がやはり覆われている。
図１７は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第２回目のエッチングプロセス後のＡ４−Ａ４線の断面図である。また、図１８は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスにおいて、第２回目のエッチングプロセス後のＢ４−Ｂ４線の断面図である。図１７と図１８に示したように、第２回目のエッチングプロセスにより、部分露光領域Ｃにおけるドープ半導体薄膜と半導体薄膜が完全にエッチングされて、活性層を含むパターンが形成される。その中で、活性層は半導体層４とドープ半導体層５を含んで、ゲート電極２の上方に位置する。
最後に、図８から図１０に示したように、残されたフォトレジストを除去して、本発明の第１の実施例にかかるＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスが完成される。
図１９は本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセス後の平面図であり、図２０は図１９のＡ５−Ａ５線の断面図であり、図２１は図１９のＢ５−Ｂ５線の断面図である。
上記の図８に示した構成のパターンを完成した基板に、スパッタリング又は蒸着法により、一層の２０００〜４０００Å厚さのソース・ドレイン金属薄膜を堆積し、ソース・ドレイン金属薄膜にＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏなどの金属又は合金が採用され、複層の金属薄膜からなる複合薄膜も採用される。図１９から図２１に示したように、常用のマスクを採用して、パターニングプロセスにより、データライン１２と、ソース電極６と、ドレイン電極７と、連結電極１３とを含むパターンを形成する。その中で、ソース電極６の一端は活性層に位置すると共に、他の一端はデータライン１２に接続される。また、ドレイン電極７の一端は活性層に位置すると共に、他の一端は第１のビアホール１０ａを介して画素電極９に接続され、ソース電極６とドレイン電極７との間にＴＦＴチャンネル領域が形成されている。ＴＦＴチャンネル領域におけるドープ半導体層５が完全にエッチングされると共に、半導体層４の厚さの一部がエッチングされて、ＴＦＴチャンネル領域の半導体層４が露出される。また、連結電極１３の一端はゲート電極２の上方に位置すると共に、第２のビアホール１０ｂを介してゲート電極２に接続され、他の一端はゲートライン１１の上方に位置すると共に、第３のビアホール１０ｃを介してゲートライン１１に接続されて、ゲート電極２とゲートライン１１との間を連結電極１３を介して接続させる。
最後に、上記の図１９に示した構成のパターンを完成した基板に、ＰＥＣＶＤにより第３の絶縁層８（図２と図３に示したように）を堆積する。第３絶縁層８に酸化物、窒化物又は窒素酸化物が採用され、対応する反応気体として、ＳｉＨ４、ＮＨ３、Ｎ２の混合気体又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２の混合気体がある。また、常用のマスクを採用して、パターニングプロセスにより、ゲートラインパッド領域のゲートラインパッドビアホール及びデータラインパッド領域のデータラインパッドビアホールなどを含むパターンを形成する。パターニングプロセスにより、ゲートラインパッド領域のゲートラインパッドビアホール及びデータラインパッド領域のデータラインパッドビアホールのパターンを形成するプロセスは、現在のパターニングプロセスにおいて広く応用されているので、ここでは説明を省略する。
以上で説明した４回のパターニングプロセスは、本発明に係るＴＦＴ−ＬＣＤアレイ基板を製造する一種の実現方法にすぎない。実際には、パターニングプロセスを増やしたり、減らしたりすることができる。また、異なる材料を選択し、又は材料を組み立てることによって本発明を実現することもできる。例えば、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセスは、二回の独立したパターニングプロセスによって完成してもよい。即ち、一回は常用のマスクを採用するパターニングプロセスによって活性層のパターンを形成し、一回は常用のマスクを採用するパターニングプロセスによって、第１のビアホールと、第２のビアホールと、第３のビアホールとのパターンを形成する。また、例えば、本実施例のゲート電極は他の厚さが薄い導電薄膜を採用して作成してもよい。この場合、第２回目のパターニングプロセスは二回のパターニングプロセスに分けられる。即ち、一回のパターニングプロセスによりゲート電極を形成し、一回のパターニングプロセスにより画素電極を形成する。ゲート電極を例えば金属薄膜のような不透明な導電薄膜を採用して作成する場合、第１回目のパターニングプロセスにおける遮蔽層を省略することができる。
ゲート電極が金属薄膜を採用して形成される場合、薄いゲート電極が形成されるように、その厚さの範囲は３００〜１２００Åである。厚さの範囲は４００〜６００Åが望ましい。この場合、ゲート電極と画素電極を形成する時、上記のような二回の独立したパターニング工程の以外にも、ハーフトーン又はグレートーンマスクを利用して、順次堆積された透明導電薄膜とゲート電極金属薄膜に対して、パターニングを行うことにより、ゲート電極と画素電極がそれぞれ形成されてもよい。このように得られた金属ゲート電極の下方に、透明導電薄膜が保留される。
図２２は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の平面図であり、一つの画素ユニットの構造が示された。また、図２３は図２２のＣ１−Ｃ１線の断面図である。
図２２と図２３に示したように、本実施例に係るＴＦＴ−ＬＣＤアレイ基板はトップゲート型構造であり、本体の構造は基板１に形成された複数のゲートライン１１、複数のデータライン１２、複数の画素電極９、及び複数の薄膜トランジスタを含む。また、ゲートライン１１とデータライン１２が交差して複数の画素領域を画定し、画素領域ごとに一つのスイッチング素子とする薄膜トランジスタ及び一つの画素電極９が形成されている。ゲートライン１１は薄膜トランジスタにオン信号を提供するために用いられ、データライン１２は画素電極９にデータ信号を提供するために用いられる。また、薄膜トランジスタのゲート電極は厚さが薄い透明導電薄膜より作成され、透明導電薄膜は３００〜６００Åの厚さである。ゲート電極は透明導電薄膜より作成され、且つ厚さが薄い（３００〜６００Åの厚さ）ため、異なる箇所におけるゲート電極の両側の勾配角度の差を低減させることができると共に、ゲート電極の両側の勾配が占める面積を低減させることができる。これにより、ゲート電極の両側の勾配角度の差がドレイン電極とゲート電極との重合面積に及ぼす影響が小さくなり、よって、異なる箇所における薄膜トランジスタの寄生容量の差が低減され、ＴＦＴ−ＬＣＤアレイ基板の各薄膜トランジスタのキックバック電圧ΔＶｐの差が有効に低減される。
具体的に、図に示したように、本実施例に係るＴＦＴ−ＬＣＤアレイ基板において、遮蔽層１４は基板１に形成され、活性層（半導体層４とドープ半導体層５を含む）は遮蔽層１４の上方に位置し、ソース電極６とドレイン電極７は活性層に形成される。ソース電極６の一端は遮蔽層１４の上方に位置し、他の一端はデータライン１２に接続されている。また、ドレイン電極７の一端は遮蔽層１４の上方に位置すると共にソース電極６に対向して配置される。また、ソース電極６とドレイン電極７との間にＴＦＴチャンネル領域が形成されている。ＴＦＴチャンネル領域において、ドープ半導体層５は完全にエッチングされると共に、半導体層４の厚さの一部がエッチングされて、ＴＦＴチャンネル領域の半導体層４が露出される。また、第１の絶縁層３ａは上記した構成のパターンに形成されると共に基板１の全体を覆い、ドレイン電極７が存在する箇所に第１のビアホール１０ａを開設させる。ゲート電極２、画素電極９、ゲートライン１１及び連結電極１３は第１の絶縁層３ａに形成され、画素電極９は画素領域に形成されると共に、第１のビアホール１０ａを介してドレイン電極７に接続される。また、透明導電薄膜材料を採用するゲート電極２は遮蔽層１４の上方に位置し、連結電極１３の一端はゲート電極２に圧設され、他の一端はゲートライン１１に接続されて、ゲート電極２とゲートライン１１との間は連結電極１３を介して接続される。ゲート電極２と、活性層と、ソース電極６と、連結電極１３とが薄膜トランジスタを構成する。
図２４から図３３は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造工程の概略図であり、これらの図面を参照して本実施例の技術案をさらに説明する。また、各薄膜の材料は第１の実施例と同じである。
図２４は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第１回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図２５は図２４のＣ２−Ｃ２線の断面図である。
まず、図２４と図２５に示したように、スパッタリング又は蒸着法を利用して、基板１に５００〜２０００Å厚さの遮蔽金属薄膜を堆積し、遮蔽金属薄膜として、遮蔽性に優れた金属（例えばＣｒ）を採用することができ、常用のマスクを採用して、パターニングプロセスにより、遮蔽層１４を含むパターンを形成する。遮蔽層の作成には、遮蔽性に優れた非金属材料の遮光薄膜も採用することができる。例えば、黒い粒子を添加した樹脂が採用される。
図２６は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図２７は図２６のＣ３−Ｃ３線の断面図である。
上記の図２４に示した構成のパターンを完成した基板に、ＰＥＣＶＤ法により、１０００〜３０００Å厚さの半導体薄膜と、１０００〜３０００Å厚さのドープ半導体薄膜を順次堆積し、後でスパッタリング法又は蒸着法により、２０００〜４０００Å厚さのソース・ドレイン金属薄膜を堆積する。図２６と図２７に示したように、ハーフトーン又はグレートーンマスクを採用して、パターニングプロセスにより、活性層と、データラインと１２と、ソース電極６と、ドレイン電極７と、ＴＦＴチャンネル領域とを含むパターンを形成する。このパターニングプロセスはマルチステップのエッチングプロセスであり、基本的に、従来技術の４回パターニングプロセスにおいて活性層と、データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャンネル領域とのパターンを形成する工程と同じであり、具体的に以下のステップを備える。即ち、まず、半導体薄膜とドープ半導体薄膜を堆積し、次にソース・ドレイン金属薄膜を堆積する。また、ソース・ドレイン金属薄膜に一層のフォトレジストを塗布する。ハーフトーン又はグレートーンマスクを採用して露光することによって、フォトレジストを完全露光領域、非露光領域、及び部分露光領域に形成させる。非露光領域はデータライン、ソース電極及びドレイン電極のパターンが存在する領域に対応し、部分露光領域はＴＦＴチャンネル領域のパターンが存在する領域に対応し、完全露光領域は上記のパターン以外の領域に対応する。現像処理した後、非露光領域におけるフォトレジストの厚さには基本的に変化がなく、フォトレジスト完全保留領域が形成される。完全露光領域におけるフォトレジストが完全に除去され、フォトレジスト完全除去領域が形成される。部分露光領域におけるフォトレジストの厚さが薄くなって、フォトレジスト部分保留領域が形成される。また、第１回目のエッチングプロセスにより、フォトレジスト完全除去領域におけるソース・ドレイン金属薄膜、ドープ半導体薄膜及び半導体薄膜を完全にエッチングすることで、活性層とデータラインのパターンが形成されている。また、アッシングプロセスにより、フォトレジスト部分保留領域におけるフォトレジストを除去することで、当該領域のソース・ドレイン金属薄膜を露出させ、フォトレジスト完全保留領域におけるフォトレジストの一部が保留されることで厚さが薄くなる。また、第２回目のエッチングプロセスにより、フォトレジスト部分保留領域におけるソース・ドレイン金属薄膜とドープ半導体薄膜が完全にエッチングされると共に、半導体薄膜の厚さの一部がエッチングされて、ソース電極、ドレイン電極及びＴＦＴチャンネル領域のパターンが形成される。最後に、残されたフォトレジストを除去し、このパターニングプロセスが完成される。このパターニングプロセスの後、活性層（半導体層４とドープ半導体層５を含む）が遮蔽層１４の上方に位置され、ソース電極６とドレイン電極７は活性層に形成され、ソース電極６の一端は遮蔽層１４の上方に位置されると共に、他の一端はデータライン１２に接続される。また、ドレイン電極７の一端は遮蔽層１４の上方に位置されると共に、ソース電極６に対向して配置される。ソース電極６とドレイン電極７の間にＴＦＴチャンネル領域が形成され、ＴＦＴチャンネル領域におけるドープ半導体層５は完全にエッチングされると共に、半導体層４の厚さの一部がエッチングされて、ＴＦＴチャンネル領域の半導体層４を露出させる。
図２８は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図２９は図２８のＣ４−Ｃ４線の断面図である。
上記の図２６に示したパターンを完成した基板に、ＰＥＣＶＤ法により、３０００〜５０００Å厚さの第１の絶縁層３ａを堆積する。図２８と図２９に示したように、常用のマスクを採用して、パターニングプロセスにより、第１のビアホール１０ａを含むパターンを形成する。第１のビアホール１０ａはドレイン電極７が存在する箇所に位置し、第１のビアホール１０ａ内の第１の絶縁層３ａは完全にエッチングされて、ドレイン電極７の表面に露出させる。
最後に、上記の図２８に示したパターンを完成した基板に、スパッタリング法又は蒸着法により、３００〜６００Å厚さの透明導電薄膜と、５００〜４０００Å厚さのゲート金属薄膜を順次堆積する。図２２と図２３に示したように、常用のマスクを採用して、パターニングプロセスにより、ゲート電極２、画素電極９、ゲートライン１１及び連結電極１３を含むパターンを形成する。このパターニングプロセスの工程は具体的に以下の通りである。
即ち、図３０は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、フォトレジストが現像・露光された後の構造の概略図であり、図２２のＣ１−Ｃ１線の断面図である。上記の図２８に示したパターンを完成した基板に、スパッタリング法又は蒸着法により、透明導電薄膜２３とゲート金属薄膜２４を順次堆積する。続いて、ゲート金属薄膜２４に一層のフォトレジスト３０を塗布する。また、図３０に示したように、ハーフトーン又はグレートーンマスクを採用して露光することによって、フォトレジストを完全露光領域Ａ、非露光領域Ｂ、及び部分露光領域Ｃに形成させる。非露光領域Ｂはゲートラインと連結電極のパターンが存在する領域に対応し、部分露光領域Ｃはゲート電極と画素電極のパターンが存在する領域に対応し、完全露光領域Ａは上記のパターン以外の領域に対応する。現像処理した後、非露光領域におけるフォトレジストの厚さには基本的に変化がなく、フォトレジスト完全保留領域が形成される。完全露光領域におけるフォトレジストが完全に除去され、フォトレジスト完全除去領域が形成される。部分露光領域におけるフォトレジストの厚さが薄くなって、フォトレジスト部分保留領域が形成される。
図３１は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後の構造の概略図であり、図２２のＣ１−Ｃ１線の断面図である。図３１に示したように、第１回目のエッチングプロセスにより、完全露光領域Ａにおけるゲート金属薄膜２４と透明導電薄膜２３が完全にエッチングされ、ゲートライン２を含むパターンが形成される。このパターニングプロセスにおいて、データインパッド領域のデータラインパッドビアホールのパターンがさらに形成される。
図３２は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、アッシングプロセス後の構造の概略図であり、図２２のＣ１−Ｃ１線の断面図である。
図３２に示したように、アッシングプロセスにより、部分露光領域Ｃにおけるフォトレジストが除去されて、当該領域のゲート金属薄膜２４が露出される。非露光領域Ｂ（フォト完全保留領域）のフォトレジストの厚さは、部分露光領域Ｃ（フォトレジスト部分保留領域）のフォトレジストの厚さより厚いため、アッシングプロセス後、非露光領域Ｂに一定厚さのフォトレジスト３０がやはり覆われている。
図３３は本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスにおいて、第２回目のエッチングプロセス後の構造の概略図であり、図２２のＣ１−Ｃ１線の断面図である。
図３３に示したように、第２回目のエッチングプロセスにより、部分露光領域Ｃにおけるゲート金属薄膜が完全にエッチングされ、ゲート電極２、画素電極９及び連結電極１３を含むパターンが形成される。その中で、透明導電薄膜材料を採用したゲート電極２は遮蔽層１４の上方に位置し、画素電極９は画素領域に位置すると共に、第１のビアホール１０ａを介してドレイン電極７に接続され、連結電極１３はゲート電極２に位置してゲート電極２を連結電極１３を介してゲートラインに接続される。説明しておくと、連結電極は厚いゲート金属薄膜により作成され、且つ、ゲートラインとゲート電極の連結のためにだけ用いられるので、連結電極はゲート電極の中部位置に配置されることができ、連結電極の幅はゲート電極より狭い。また、連結電極がドレイン電極とゲート電極との重合領域以外に位置するように、連結電極の幅をＴＦＴチャンネル領域より狭くさせることにより、連結電極の寄生容量に対する影響を防止することが望ましい。
最後に、図２２と図２３に示したように、残されたフォトレジストを除去し、本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスが完成される。
以上で説明した４回のパターニングプロセスは、本発明に係るＴＦＴ−ＬＣＤアレイ基板を製造する一種の実現方法にすぎない。実際には、パターニングプロセスを増やしたり、減らしたりすることができる。また、異なる材料を選択し、又は材料を組み立てることによって本発明を実現することもできる。例えば、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスは、二回のパターニングプロセスによって完成してもよい。即ち、一回は常用のマスクを採用するパターニングプロセスによって活性層のパターンを形成し、一回は常用のマスクを採用するパターニングプロセスによって、データライン、ソース電極、ドレイン電極のパターンを形成する。また、例えば、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスは、二回のパターニングプロセスによって完成してもよい。即ち、一回は常用のマスクを採用するパターニングプロセスによってゲート電極と画素電極のパターンを形成し、一回は常用のマスクを採用するパターニングプロセスによってゲートラインと連結電極のパターンを形成する。
本発明の上記実施例に係るＴＦＴ−ＬＣＤアレイ基板において、ゲート電極は厚さが薄い透明導電薄膜材料より作成され、且つ、透明導電薄膜の厚さが薄いため、ゲート電極を作成する場合、同一の基材における異なる位置のゲート電極両側の勾配角度の差を低減することができると共に、ゲート電極両側の勾配が占める面積を低減することができる。これにより、ゲート電極両側の勾配角度の差がドレイン電極とゲート電極との重合面積に対する影響が小さくなるため、異なる位置における薄膜トランジスタの寄生容量の差が低減され、ＴＦＴ−ＬＣＤアレイ基板における各薄膜トランジスタのキックバック電圧ΔＶｐの差が有効に低減され、キックバック電圧による表示画面のフリッカ現象が減少され、ＴＦＴ−ＬＣＤの表示品質が向上される。
本発明の第１の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法は、以下のステップを備える。
即ち、基板にゲート金属薄膜を堆積し、パターニングプロセスによりゲートラインと遮蔽層を含むパターンを形成するステップ１１と、ステップ１１を完成した基板に、第１の絶縁層と透明導電薄膜を順次堆積し、パターニングプロセスにより、ゲート電極と画素電極を含むパターンを形成し、透明導電薄膜材料を採用したゲート電極は前記遮蔽層の上方に位置するステップ１２と、ステップ１２を完成した基板に、第２の絶縁層と半導体薄膜とドープ半導体薄膜とを順次堆積し、パターニングプロセスにより、半導体層とドープ半導体層を含んでゲート電極の上方に位置する活性層と、前記画素電極が存在する箇所に位置する第１のビアホールと、前記ゲート電極が存在する箇所に位置する第２のビアホールと、前記ゲートラインが存在する箇所に位置する第３のビアホールを含むパターンを形成するステップ１３と、ステップ１３を完成した基板に、ソース・ドレイン金属薄膜を堆積し、パターニングプロセスにより、データラインと、一端は活性層に位置すると共に、他の一端は前記第１のビアホールを介して画素電極に接続されるドレイン電極と、一端は活性層に位置すると共に他の一端はデータラインに接続されるソース電極と、一端は前記第２のビアホールを介してゲート電極に接続されると共に、他の一端は前記第３のビアホールを介してゲートラインに接続される連結電極とを含むパターンを形成するステップ１４と、ステップ１４を完成した基板に、第３の絶縁層を堆積し、パターニングプロセスにより、ゲートラインパッド領域のゲートラインパッドビアホール及びデータラインパッド領域のデータラインパッドビアホールを含むパターンを形成するステップ１５と、を備える。
また、上記の実施例において、前記ステップ１３は以下のようなサブステップを備える。
即ち、プラズマ強化化学的気相蒸着法により、第２の絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積するステップ１３１と、前記ドープ半導体薄膜に一層のフォトレジストを塗布するステップ１３２と、ハーフトーン又はグレートーンマスクを採用して露光を行うと共に、露光した後のフォトレジストに対して現像処理することで、フォトレジストを、第１のビアホール、第２のビアホール及び第３のビアホールのパターンが存在する領域に対応するフォトレジスト完全除去領域と、活性層のパターンが存在する領域に対応するフォトレジスト完全保留領域と、上記のパターン以外の領域に対応しフォトレジスト部分保留領域に形成させ、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト部分保留領域のフォトレジストの厚さが薄くなるステップ１３３と、第１回目のエッチングプロセスにより、画素電極が存在する箇所に位置する第１のビアホールと、ゲート電極が存在する箇所に位置する第２のビアホールと、ゲートラインが存在する箇所に位置する第３のビアホールとを含むパターンが形成されるステップ１３４と、アッシングプロセスにより、フォトレジスト部分保留領域のフォトレジストが除去され、当該領域のドープ半導体薄膜が露出されると共に、フォトレジスト完全保留領域におけるフォトレジストが保留されるステップ１３５と、第２回目のエッチングプロセスにより、フォトレジスト部分保留領域のドープ半導体薄膜と半導体薄膜が除去されて、半導体層とドープ半導体層を含んで前記ゲート電極の上方に位置する活性層を含むパターンが形成されるステップ１３６と、残されたフォトレジストを除去するステップ１３７と、を備える。
上記のサブステップにおいて、前記ステップ１３４は、第１回目のエッチングプロセスにより、フォトレジスト完全除去領域における第１のビアホールと第２のビアホールのパターンが存在する位置で、ドープ半導体薄膜、半導体薄膜及び第２の絶縁層が完全にエッチングされて、第１のビアホールと第２のビアホールを含むパターンを形成し、前記第１のビアホールと第２のビアホール内のドープ半導体薄膜、半導体薄膜及び第２の絶縁層が完全にエッチングされて、第１のビアホールに画素電極の表面を露出させ、第２のビアホールにゲート電極の表面を露出させ、フォトレジスト完全除去領域における第３のビアホールが存在する位置で、ドープ半導体薄膜、半導体薄膜、第２の絶縁層及び第１の絶縁層が完全にエッチングされて、第３のビアホールを含むパターンを形成し、前記第３のビアホール内のドープ半導体薄膜、半導体薄膜、第２の絶縁層及び第１の絶縁層が完全にエッチングされて、第３のビアホールにゲートラインの表面を露出させるステップであってもよい。
本実施例はボートゲート型構成のＴＦＴ−ＬＣＤアレイ基板を形成するための技術案であり、製造工程に関して、すでに前述した図４から図２１に示した技術案において説明を行い、ここではその説明を省略する。
また、他の実施例では、ボトムゲート型構造において金属薄膜を使用してゲート電極が形成される。これに関して、上述した実施例との区別はステップ１２にある。当該実施例において、二回のパターニング工程により、画素電極に用いられる透明導電薄膜及びゲート電極に用いられるゲート電極金属薄膜に対して、それぞれパターニングを行うことにより、画素電極とゲート電極が形成され、又は、透明導電薄膜とゲート電極金属薄膜を順次堆積した後、ハーフトーン又はグレートーンマスクを利用して、透明導電薄膜とゲート電極金属薄膜の積層に対して、パターニングを行うことにより、ゲート電極と画素電極が形成されてもよい。
本発明の第２の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法は、以下のステップを備える。
即ち、基板に遮光薄膜を堆積し、パターニングプロセスにより、遮蔽層を含むパターンを形成するステップ２１と、ステップ２１を完成した基板に、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を順次堆積し、パターニングプロセスにより、活性層、データライン、ソース電極及びドレイン電極を含むパターンを形成するステップ２２と、ステップ２２を完成した基板に、第１の絶縁層を堆積し、パターニングプロセスにより、第１のビアホールを含むパターンを形成し、前記第１のビアホールはドレイン電極が存在する箇所に位置するステップ２３と、ステップ２３を完成した基板に、透明導電薄膜とゲート金属薄膜とを順次堆積し、パターニングプロセスにより、透明導電薄膜材料を採用して遮蔽層の上方に位置するゲート電極と、第１のビアホールを介してドレイン電極に接続される画素電極と、ゲートラインと、一端はゲート電極に圧設されると共に、他の一端はゲートラインに接続される連結電極を含むパターンを形成するステップ２４と、を備える。
上記の実施例において、前記ステップ２１は以下のようなサブステップを備える。
即ち、スパッタリング法又は蒸着法により、基板に遮蔽金属薄膜を堆積するステップ２１１と、常用のマスクを採用して、パターニングプロセスにより、遮蔽層を含むパターンを形成するステップ２１２と、を備える。
上記の実施例において、前記ステップ２２は以下のようなサブステップを備える。
即ち、プラズマ強化化学的気相蒸着法により、半導体薄膜とドープ半導体薄膜を順次堆積するステップ２２１と、スパッタリング法又は蒸着法により、ソース・ドレイン金属薄膜を堆積するステップ２２２と、前記ソース・ドレイン金属薄膜に一層のフォトレジストを塗布するステップ２２３と、ハーフトーン又はグレートーンマスクを採用して露光を行うと共に、露光された後のフォトレジストに対して現像処理することで、フォトレジストを、データライン、ソース電極及びドレイン電極のパターンが存在する領域に対応するフォトレジスト完全保留領域と、ＴＦＴチャンネル領域のパターンが存在する領域に対応するフォトレジスト部分保留領域と、上記のパターン以外の領域に対応するフォトレジスト完全除去領域に形成させ、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト部分保留領域のフォトレジストの厚さが薄くなるステップ２２４と、第１回目のエッチングプロセスにより、フォトレジスト完全除去領域のソース・ドレイン金属薄膜、ドープ半導体薄膜及び半導体薄膜が完全にエッチングされて、活性層とデータラインを含むパターンが形成されるステップ２２５と、アッシングプロセスにより、フォトレジスト部分保留領域のフォトレジストが除去されて、当該領域のソース・ドレイン金属薄膜が露出されると共に、フォトレジスト完全保留領域におけるフォトレジストが保留されるステップ２２６と、第２回目のエッチングプロセスにより、フォトレジスト部分保留領域のソース・ドレイン金属薄膜とドープ半導体薄膜が完全にエッチングされると共に、半導体薄膜の厚さの一部がエッチングされて、ソース電極、ドレイン電極及びＴＦＴチャンネル領域を含むパターンが形成されるステップ２２７と、残されたフォトレジストを除去するステップ２２８と、を備える。
上記の実施例において、上記ステップ２４は以下のようなサブステップを備える。
即ち、スパッタリング法又は蒸着法により、透明導電薄膜とゲート金属薄膜を順次堆積するステップ２４１と、前記ゲート金属薄膜に一層のフォトレジストを塗布するステップ２４２と、ハーフトーン又はグレートーンマスクを採用して露光を行うと共に、露光された後のフォトレジストに対して現像処理することで、フォトレジストを、ゲートラインと連結電極のパターンが存在する領域に対応するフォトレジスト完全保留領域と、ゲート電極と画素電極のパターンが存在する領域に対応するフォトレジスト部分保留領域と、上記のパターン以外の領域に対応するフォトレジスト完全除去領域とに形成させ、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト部分保留領域のフォトレジストの厚さが薄くなるステップ２４３と、第１回目のエッチングプロセスにより、フォトレジスト完全除去領域のゲート金属薄膜と透明導電薄膜が完全にエッチングされて、ゲートラインを含むパターンが形成されるステップ２４４と、アッシングプロセスにより、フォトレジスト部分保留領域のフォトレジストが除去されて、当該領域のゲート金属薄膜が露出されると共に、フォトレジスト完全保留領域におけるフォトレジストが保留されるステップ２４５と、第２回目のエッチングプロセスにより、フォトレジスト部分保留領域のゲート金属薄膜が完全にエッチングされて、透明導電薄膜材料を採用して遮蔽層の上方に位置するゲート電極と、第１のビアホールを介してドレイン電極に接続される画素電極と、一端はゲート電極に圧設されると共に他の一端はゲートラインに接続されることにより、ゲート電極をゲートラインに接続させる連結電極を含むパターンが形成されるステップ２４６と、残されたフォトレジストを除去するステップ２４７と、を備える。
本実施例はトップゲート型構成のＴＦＴ−ＬＣＤアレイ基板を形成するための技術案であり、製造工程に関して、すでに前述した図２４から図３３に示した技術案において説明を行い、ここではその説明を省略する。
本発明に係るＴＦＴ−ＬＣＤアレイ基板の製造方法において、ゲート電極は厚さが薄い透明導電薄膜材料より作成されるため、ゲート電極を作成する場合、同一の基材における異なる位置のゲート電極両側の勾配角度の差を低減することができると共に、ゲート電極両側の勾配が占める面積を低減することができる。これにより、ゲート電極両側の勾配角度の差がドレイン電極とゲート電極との重合面積に及ぼす影響が小さくなるため、異なる位置における薄膜トランジスタの寄生容量の差が低減され、ＴＦＴ−ＬＣＤアレイ基板における各薄膜トランジスタのキックバック電圧ΔＶｐの差が有効に低減され、キックバック電圧による表示画面のフリッカ現象が減少され、ＴＦＴ−ＬＣＤの表示品質が向上される。
上記の実施例は、本発明の技術案に関して説明しただけであり、これらに限定されるものではない。具体的実施例を参考しながら本発明に関して詳しく説明したが、当業者として、上記の各実施例に記載の技術案に対して変形したり、又は、その中の技術特徴に均等的な技術的要件を採用したりすることができることを言うまでもない。このような変形や取替えは、対応する技術案の実質を本発明の各実施例の技術案の精神と範囲から逸脱させるものではないことを理解しておくべきである。
１…基板
２…ゲート電極
３ａ…第１の絶縁層
３ｂ…第２の絶縁層
４…半導体層
５…ドープ半導体層
６…ソース電極
７…ドレイン電極
８…第３の絶縁層
９…画素電極
１０ａ…第１のビアホール
１０ｂ…第２のビアホール
１０ｃ…第３のビアホール
１１…ゲートライン
１２…データライン
１３…連結電極
１４…遮蔽層
２１…半導体薄膜
２２…ドープ半導体薄膜
２３…透明導電薄膜
２４…ゲート金属薄膜
３０…フォトレジスト

Claims (25)

  1. 基板に形成された複数のゲートライン及び複数のデータラインを含み、前記ゲートラインとデータラインにより複数の画素領域が画定され、画素領域ごとに画素電極及びスイッチング素子としての薄膜トランジスタが形成されているＴＦＴ−ＬＣＤアレイ基板であって、
    前記薄膜トランジスタのゲート電極は連結電極を介して対応するゲートラインに電気的に接続され、前記ゲート電極と前記ゲートラインは異なる材料層より形成され、前記ゲート電極と前記画素電極が同一層に配置され、前記基板において、前記ゲート電極の下方に遮蔽層を形成し、前記遮蔽層と前記ゲートラインが同一層に配置されていることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
  2. 前記薄膜トランジスタはボトムゲート型薄膜トランジスタであることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
  3. 前記ゲートラインに基板の全体を覆う第１の絶縁層が形成され、前記ゲート電極と前記画素電極は前記第１の絶縁層に形成されていることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
  4. 前記ゲート電極と前記画素電極に基板の全体を覆う第２の絶縁層が形成され、前記薄膜トランジスタの活性層は前記第２の絶縁層に形成されると共に前記ゲート電極の上方に位置し、ソース電極は前記活性層に位置すると共に対応するデータラインに接続され、ドレイン電極は前記活性層に位置すると共に前記第２の絶縁層における第１のビアホールを介して前記画素電極に接続されていることを特徴とする請求項３に記載のＴＦＴ−ＬＣＤアレイ基板。
  5. 前記連結電極は前記第２の絶縁層に形成され、その一端は前記第２の絶縁層における第２のビアホールを介してゲート電極に接続され、他の一端は前記第１の絶縁層と前記第２の絶縁層における第３のビアホールを介して対応するゲートラインに接続されていることを特徴とする請求項４に記載のＴＦＴ−ＬＣＤアレイ基板。
  6. 前記薄膜トランジスタのゲート電極は透明導電薄膜により作成されると共に、前記画素電極と同一層に配置され、前記ゲート電極と前記画素電極は同一の透明導電薄膜により作成されたことを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
  7. 前記透明導電薄膜は３００〜６００Åの厚さであることを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板。
  8. 前記薄膜トランジスタのゲート電極は金属薄膜により形成されたことを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
  9. 前記金属薄膜により形成された前記ゲート電極は３００〜１２００Åの厚さであることを特徴とする請求項８に記載のＴＦＴ−ＬＣＤアレイ基板。
  10. 前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記薄膜トランジスタのゲート電極は透明導電薄膜より作成されたことを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
  11. 前記薄膜トランジスタの活性層は前記基板に位置し、ソース電極は前記活性層に形成されると共に前記データラインに接続され、ドレイン電極は前記活性層に形成されると共に前記ソース電極に対向して配置され、前記ソース電極とドレイン電極に基板の全体を覆う第１の絶縁層が形成されていることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板。
  12. 前記ゲート電極と前記画素電極は同一の透明導電薄膜により作成されると共に、前記ゲート電極と前記画素電極は前記第１の絶縁層に形成され、前記画素電極は前記第１の絶縁層における第１のビアホールを介して前記ドレイン電極に接続されていることを特徴とする請求項１１に記載のＴＦＴ−ＬＣＤアレイ基板。
  13. 前記ゲートラインと前記連結電極は前記第１の絶縁層に形成されると共に、前記連結電極の一端はゲート電極に配置され、他の一端は前記ゲートラインに接続されていることを特徴とする請求項１２に記載のＴＦＴ−ＬＣＤアレイ基板。
  14. 前記透明導電薄膜は３００〜６００Åの厚さであることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板。
  15. 前記連結電極の幅はゲート電極より狭いことを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板。
  16. 基板にゲート金属薄膜を堆積すると共に、前記ゲート金属薄膜をパターニングしてゲートラインを形成するステップ１１と、
    ステップ１１を完成した基板に、第１の絶縁層とゲート電極及び画素電極を形成する構造層を順次堆積すると共に、前記構造層をパターニングしてゲート電極と画素電極を形成するステップ１２と、
    ステップ１２を完成した基板に、第２の絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積すると共に、これらの積層構造をパターニングすることにより、半導体層とドープ半導体層の積層を含んでゲート電極の上方に位置する活性層と、前記第２の絶縁層における、前記画素電極が存在する箇所に位置する第１のビアホールと、前記ゲート電極が存在する箇所に位置する第２のビアホールと、前記ゲートラインが存在する箇所に位置する第３のビアホールを形成するステップ１３と、
    ステップ１３を完成した基板に、ソース・ドレイン金属薄膜を堆積すると共に、前記ソース・ドレイン金属薄膜をパターニングすることにより、データラインと、活性層に位置すると共に前記第１のビアホールを介して前記画素電極に接続されるドレイン電極と、活性層に位置すると共にデータラインに接続されるソース電極と、一端は前記第２のビアホールを介してゲート電極に接続されると共に、他の一端は前記第３のビアホールを介してゲートラインに接続される連結電極を形成するステップ１４と、
    ステップ１４を完成した基板に、第３の絶縁層を堆積するステップ１５と、
    を含むＴＦＴ−ＬＣＤアレイ基板の製造方法。
  17. 前記ゲート金属薄膜をパターニングして前記ゲートラインを形成する際、後で形成されるゲート電極の下方に位置している遮蔽層も形成されることを特徴とする請求項１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  18. 前記第３の絶縁層をパターニングして、ゲートラインパッド領域のゲートラインパッドビアホールとデータラインパッド領域のデータラインパッドビアホールを含むパターンを形成することを特徴とする請求項１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  19. 前記ステップ１３は、
    ハーフトーン又はグレートーンのマスクを利用して、前記第２の絶縁層、半導体薄膜及びドープ半導体薄膜の積層をパターニングするプロセスを含むことを特徴とする請求項１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  20. 前記ステップ１２において、前記構造層は透明導電薄膜であり、前記透明導電薄膜に対してパターニングを行うことにより、前記ゲート電極と前記画素電極が形成されることを特徴とする請求項１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  21. 前記ステップ１２において、前記構造層には、前記ゲート電極を形成するためのゲート電極金属薄膜と、前記画素電極を形成するための透明導電薄膜が含まれていることを特徴とする請求項１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  22. 前記ステップ１２において、前記透明導電薄膜と前記ゲート電極金属薄膜を順次堆積した後、ハーフトーン又はグレートーンのマスクを利用して、前記透明導電薄膜と前記ゲート電極金属薄膜の積層に対して、パターニングを行うことにより、前記ゲート電極と前記画素電極が形成されることを特徴とする請求項２１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  23. 基板に遮光薄膜を堆積すると共に、前記遮光薄膜をパターニングして遮蔽層を形成するステップ２１と、
    ステップ２１を完成した基板に、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を順次堆積すると共に、これらの積層構造をパターニングすることにより、活性層、データライン、ソース電極及びドレイン電極を形成するステップ２２と、
    ステップ２２を完成した基板に、第１の絶縁層を堆積すると共に、前記第１の絶縁層をパターニングすることにより、ドレイン電極が存在する箇所に位置している第１のビアホールを形成するステップ２３と、
    ステップ２３を完成した基板に、透明導電薄膜とゲート金属薄膜を順次堆積すると共に、前記透明導電薄膜とゲート金属薄膜の積層をパターニングすることにより、透明導電薄膜材料を採用して前記遮蔽層の上方に位置するゲート電極と、第１のビアホールを介してドレイン電極に接続される画素電極と、ゲートラインと、一端はゲート電極に圧設されると共に、他の一端はゲートラインに接続される連結電極とを形成するステップ２４と、
    を含むＴＦＴ−ＬＣＤアレイ基板の製造方法。
  24. 前記ステップ２２は、
    ハーフトーン又はグレートーンのマスクを利用して、前記半導体薄膜とドープ半導体薄膜の積層及び前記ソース・ドレイン金属薄膜をパターニングするプロセスを含むことを特徴とする請求項２３に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
  25. 前記ステップ２４は、
    ハーフトーン又はグレートーンのマスクを利用して、前記透明導電薄膜とゲート金属薄膜をバターニングするプロセスを含むことを特徴とする請求項２３に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569185A (zh) * 2010-12-22 2012-07-11 京东方科技集团股份有限公司 阵列基板及其制造方法和液晶显示器
CN102779942B (zh) * 2011-05-24 2015-11-25 京东方科技集团股份有限公司 一种有机薄膜晶体管阵列基板及其制作方法
KR101929834B1 (ko) * 2011-07-25 2018-12-18 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 갖는 액정 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
JP5876249B2 (ja) * 2011-08-10 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101977158B1 (ko) * 2012-03-07 2019-05-13 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2014021249A1 (ja) * 2012-08-02 2014-02-06 シャープ株式会社 半導体装置およびその製造方法
KR101962852B1 (ko) 2012-10-09 2019-03-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN102931138B (zh) * 2012-11-05 2015-04-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
KR101994657B1 (ko) * 2012-12-12 2019-07-02 삼성디스플레이 주식회사 유기전계발광 표시장치
US20150106369A1 (en) * 2013-10-15 2015-04-16 Koninklijke Philips N.V. System for messaging a user
CN103531640A (zh) * 2013-11-01 2014-01-22 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法和显示装置
CN103728802B (zh) * 2013-12-27 2016-03-30 深圳市华星光电技术有限公司 液晶面板
KR102175819B1 (ko) * 2014-03-19 2020-11-09 삼성디스플레이 주식회사 액정 표시 장치
KR102226234B1 (ko) * 2014-06-16 2021-03-11 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102267126B1 (ko) * 2014-12-19 2021-06-21 삼성디스플레이 주식회사 디스플레이 패널 및 이의 제조 방법
CN104810376A (zh) * 2015-04-29 2015-07-29 京东方科技集团股份有限公司 像素单元、阵列基板及其制作方法、显示面板及显示装置
CN104934448B (zh) * 2015-07-10 2018-05-01 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105116653B (zh) * 2015-09-14 2019-02-15 深超光电（深圳）有限公司 显示面板
CN105226015B (zh) * 2015-09-28 2018-03-13 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
KR102463349B1 (ko) * 2015-12-31 2022-11-03 엘지디스플레이 주식회사 표시장치
CN105633102B (zh) * 2016-04-05 2018-11-09 京东方科技集团股份有限公司 阵列基板、薄膜晶体管、显示器件的制作方法、显示装置
US10236308B2 (en) * 2016-11-04 2019-03-19 Samsung Display Co., Ltd. Thin film transistor, manufacturing method thereof, and display device having the same
CN108470717B (zh) 2017-02-22 2021-04-06 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板及显示装置
CN107170806A (zh) 2017-05-26 2017-09-15 京东方科技集团股份有限公司 栅电极及其制作方法、阵列基板制作方法
JP2019053105A (ja) * 2017-09-13 2019-04-04 シャープ株式会社 表示パネル用基板の製造方法
CN107564922B (zh) * 2017-09-19 2020-03-13 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
WO2019154410A1 (zh) * 2018-02-12 2019-08-15 翼高生物科技有限公司 针对骨硬化蛋白的适体及其用途
KR20210074562A (ko) * 2019-12-12 2021-06-22 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법
US20240319553A1 (en) * 2021-06-29 2024-09-26 Boe Technology Group Co., Ltd. Display substrate, display device, and manufacturing method
WO2024092392A1 (zh) * 2022-10-31 2024-05-10 京东方科技集团股份有限公司 阵列基板及显示面板

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4040073A (en) * 1975-08-29 1977-08-02 Westinghouse Electric Corporation Thin film transistor and display panel using the transistor
JPH02157729A (ja) * 1988-12-09 1990-06-18 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板
JPH07119915B2 (ja) * 1989-01-27 1995-12-20 日本電気株式会社 薄膜電界効果型トランジスタ素子アレイ
JP2628928B2 (ja) * 1990-05-22 1997-07-09 株式会社フロンテック 薄膜トランジスタアレイおよびその製造方法
JP3024661B2 (ja) * 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
JPH0618921A (ja) * 1992-06-30 1994-01-28 Mitsubishi Electric Corp マトリックス型表示装置
JP2755376B2 (ja) * 1994-06-03 1998-05-20 株式会社フロンテック 電気光学素子の製造方法
JP2914559B2 (ja) * 1994-11-08 1999-07-05 松下電器産業株式会社 液晶パネル用基板とその製造方法
JPH0926600A (ja) * 1995-07-13 1997-01-28 Sanyo Electric Co Ltd 液晶表示装置
DE69529096D1 (de) 1995-07-31 2003-01-16 Ifire Technology Inc Flachbildschirm-strahlungsdetektor mit reduziertem elektronischen rauschen
KR100209620B1 (ko) * 1996-08-31 1999-07-15 구자홍 액정 표시 장치 및 그 제조방법
JP2000122093A (ja) * 1998-10-20 2000-04-28 Sharp Corp 反射型液晶表示装置
JP5148032B2 (ja) * 2000-08-09 2013-02-20 株式会社ジャパンディスプレイイースト アクティブマトリクス型表示装置
JP3918412B2 (ja) * 2000-08-10 2007-05-23 ソニー株式会社 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP4551049B2 (ja) * 2002-03-19 2010-09-22 三菱電機株式会社 表示装置
KR100883769B1 (ko) * 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP2004317685A (ja) * 2003-04-15 2004-11-11 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005123438A (ja) * 2003-10-17 2005-05-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび薄膜トランジスタの製造方法、および薄膜トランジスタアレイ、および表示装置、およびセンサー装置
KR100584716B1 (ko) * 2004-04-06 2006-05-29 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
CN100416389C (zh) * 2004-11-29 2008-09-03 友达光电股份有限公司 液晶显示装置及其制造方法
JP4622532B2 (ja) * 2005-01-18 2011-02-02 三菱電機株式会社 表示装置および表示装置の欠陥修復方法
JP4341570B2 (ja) * 2005-03-25 2009-10-07 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5060738B2 (ja) * 2006-04-28 2012-10-31 株式会社ジャパンディスプレイイースト 画像表示装置
KR101256544B1 (ko) * 2006-08-24 2013-04-19 엘지디스플레이 주식회사 유기 박막트랜지스터 액정표시장치 및 그 제조방법
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
JP2009042255A (ja) * 2007-08-06 2009-02-26 Hitachi Displays Ltd 液晶表示装置
JP5157319B2 (ja) * 2007-08-28 2013-03-06 セイコーエプソン株式会社 電気光学装置及び電子機器
CN101382712B (zh) * 2007-09-07 2010-12-08 北京京东方光电科技有限公司 液晶显示装置阵列基板的制造方法
JP2008022028A (ja) * 2007-09-18 2008-01-31 Nec Lcd Technologies Ltd 薄膜トランジスタの製造方法
JP2009076736A (ja) * 2007-09-21 2009-04-09 Mitsubishi Electric Corp 半導体装置、表示装置及びその製造方法
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法

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