KR101977158B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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Abstract

표시 기판은 베이스 기판, 게이트 라인, 데이터 라인, 화소 트랜지스터, 화소 전극 및 연결부를 포함한다. 상기 게이트 라인은 상기 베이스 기판 상에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 제1 방향과 다른 제2 방향으로 연장된다. 상기 화소 트랜지스터는 다결정 실리콘을 포함하는 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 배치되고 상기 게이트 라인과 이격된 제1 게이트 전극, 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함한다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결된다. 상기 제1 연결부는 상기 게이트 라인과 상기 제1 게이트 전극을 전기적으로 연결한다. 이에 따라, 표시 장치의 RC 지연의 문제를 해소할 수 있다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것이다. 특히, LTPS(Low Temperature Poly-Silicon) 표시 장치의 표시 기판 및 이의 제조 방법에 관한 것이다.
표시 장치의 표시 패널은 어레이 기판 및 상기 어레이 기판에 대향하는 대향 기판을 포함한다. 상기 어레이 기판은 복수의 트랜지스터들을 포함한다.
상기 트랜지스터는 액티브 패턴의 특성에 따라 비정질 실리콘 타입과 다결정 실리콘 타입으로 구분될 수 있다.
상기 다결정 실리콘 타입의 트랜지스터는 상기 비정질 실리콘 타입의 트랜지스터에 비해 이동도가 커서, 표시 장치의 고속 구동에 유리하다. 반면, 상기 다결정 실리콘 타입의 트랜지스터는 상기 비정질 실리콘 타입 트랜지스터에 비해 공정이 복잡하고, 고온에서 제조되므로, 공정상 제약이 따른다.
따라서, 다결정 실리콘 타입의 트랜지스터의 전극에 이용될 수 있는 물질의 종류가 제한적이다.
최근, 표시 장치가 대형화되고 소비자들의 고해상도 요구가 커짐에 따라, 게이트 구동 신호나 데이터 구동 신호를 인가하는 신호 배선을 가늘고 길게 형성하고 있다.
상기 표시 장치를 대형화하고, 다결정 실리콘 타입의 트랜지스터의 전극에 이용될 수 있는 물질을 상기 전극과 연결된 신호 라인에 적용시킬 경우, 상기 신호 라인의 저항이 증가하여 RC 지연의 문제가 발생한다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 RC 지연을 해소하는 표시 기판을 제공한다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공한다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 게이트 라인, 데이터 라인, 화소 트랜지스터, 화소 전극 및 연결부를 포함한다. 상기 게이트 라인은 상기 베이스 기판 상에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 제1 방향과 다른 제2 방향으로 연장된다. 상기 화소 트랜지스터는 다결정 실리콘을 포함하는 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 배치되고 상기 게이트 라인과 이격된 제1 게이트 전극, 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함한다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결된다. 상기 제1 연결부는 상기 게이트 라인과 상기 제1 게이트 전극을 전기적으로 연결한다.
일 실시예에 있어서, 상기 게이트 라인은 상기 제1 게이트 전극보다 저저항 금속을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 연결부는 상기 게이트 전극으로부터 연장된 제1 브릿지 전극 및 상기 제1 브릿지 전극과 상기 게이트 라인을 전기적으로 연결하는 제2 브릿지 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 브릿지 전극은 상기 제1 게이트 전극과 동일한 물질을 포함할 수 있다. 상기 제2 브릿지 전극은 상기 데이터 라인과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 전극은 몰리브덴을 포함하고, 상기 데이터 라인은 알루미늄을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 기판은 상기 제1 액티브 패턴 하부에 배치되는 제1 차광 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 차광 패턴은 상기 게이트 라인과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인은 구리(Cu)를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 액티브 패턴은 N 이온으로 고농도 도핑된 제1 소스 영역 및 제1 드레인 영역을 포함할 수 있다. 상기 소스 전극은 제1 컨택홀을 통해 상기 제1 소스 영역과 접촉하고, 상기 드레인 전극은 제2 컨택홀을 통해 상기 제1 드레인 영역과 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 기판은 신호 라인, 제1 트랜지스터, 제2 트랜지스터, 제2 연결부 및 제3 연결부를 더 포함할 수 있다. 상기 신호 라인은 상기 베이스 기판 상에 상기 게이트 라인과 동일한 물질을 포함할 수 있다. 상기 제1 트랜지스터는 상기 신호 라인과 이격된 제2 게이트 전극 및 상기 제2 게이트 전극 하부에 상기 다결정 실리콘을 포함하고, N 이온으로 고농도 도핑된 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 액티브 패턴을 포함할 수 있다. 상기 제2 트랜지스터는 상기 신호 라인과 이격된 제3 게이트 전극 및 상기 제3 게이트 전극 하부에 상기 다결정 실리콘을 포함하고, P 이온으로 고농도 도핑된 제3 소스 영역 및 제3 드레인 영역을 포함하는 제3 액티브 패턴을 포함할 수 있다. 상기 제2 연결부는 상기 신호 라인과 상기 제1 트랜지스터를 전기적으로 연결할 수 있다. 상기 제3 연결부는 상기 신호 라인과 상기 제2 트랜지스터를 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 제2 연결부는 상기 제2 게이트 전극으로부터 연장된 제3 브릿지 전극 및 상기 제3 브릿지 전극과 상기 신호 라인을 전기적으로 연결하는 제4 브릿지 전극을 포함할 수 있다. 상기 제3 연결부는 상기 제3 연결부는 상기 제3 게이트 전극으로부터 연장된 제5 브릿지 전극 및 상기 제5 브릿지 전극과 상기 신호 라인을 전기적으로 연결하는 제6 브릿지 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제3 및 제5 브릿지 전극들은 상기 신호 라인과 다른 금속을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 기판의 제조 방법이 제공된다. 상기 방법에서, 베이스 기판 상에 제1 방향으로 연장된 게이트 라인을 포함하는 제1 게이트 패턴이 형성된다. 상기 게이트 패턴을 포함하는 상기 베이스 기판 상에 다결정 실리콘을 포함하는 액티브 패턴이 형성된다. 상기 액티브 패턴 상에 상기 게이트 라인과 이격된 게이트 전극 및 상기 게이트 전극으로부터 연장된 제1 브릿지 전극을 포함하는 제2 게이트 패턴이 형성된다. 상기 제1 방향과 다른 제2 방향으로 연장된 데이터 라인 및 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 게이트 라인과 상기 제1 브릿지 전극을 전기적으로 연결하는 제2 브릿지 전극을 포함하는 데이터 패턴이 형성된다.
일 실시예에 있어서, 상기 제1 게이트 패턴이 형성될 때, 상기 액티브 패턴 하부에 차광 패턴이 형성될 수 있다.
일 실시예에 있어서, 상기 제1 게이트 패턴은 상기 제2 게이트 패턴보다 저저항 금속을 포함할 수 있다.
일 실시예에 있어서, 상기 방법에서, 상기 제1 게이트 패턴이 형성된 상기 베이스 기판 상에 차단층이 형성될 수 있다.
일 실시예항에 있어서, 상기 제2 브릿지 전극은 상기 제1 브릿지 전극보다 저저항 금속을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 브릿지 전극은 몰리브덴을 포함하고, 상기 제2 브릿지 전극은 알루미늄을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 패턴이 형성될 때, 상기 액티브 패턴이 형성된 상기 베이스 기판 상에 게이트 금속층 및 포토레지스트층이 순차적으로 형성될 수 있다. 상기 포토레지스트층이 패터닝되어 포토 패턴이 형성될 수 있다. 상기 포토 패턴을 이용하여 상기 게이트 금속층이 습식 식각될 수 있다.
일 실시예에 있어서, 상기 포토 패턴을 이용하여 상기 액티브 패턴이 N 이온으로 고농도 도핑될 수 있다. 상기 포토 패턴이 제거될 수 있다. 상기 게이트 전극을 이용하여 상기 액티브 패턴이 N 이온으로 저농도 도핑될 수 있다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 제1 게이트 전극이 게이트 라인과 다른 금속 물질을 포함함으로써, 표시 장치가 대형화되더라도, RC 지연을 방지할 수 있다.
상기 게이트 라인이 상기 제1 게이트 전극보다 저저항 금속 물질을 포함함으로써, 표시 장치가 대형화되더라도, RC 지연을 방지할 수 있다.
제1 차광 패턴이 제1 액티브 패턴 하부에 배치됨으로써, 광이 직접적으로 상기 제1 액티브 패턴에 입사되는 것을 방지할 수 있다. 따라서, 화소 트랜지스터의 오프 전류를 감소시킬 수 있다.
상기 제1 게이트 전극이 몰리브덴을 포함함으로써, 제1 액티브 패턴을 열처리할 수 있다. 따라서, 표시 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2a는 도 1의 화소부의 평면도이다.
도 2b는 도 1의 제1 회로 트랜지스터의 평면도이다.
도 3a는 도 2a의 I-I' 라인을 따라 절단한 단면도이다.
도 3b는 도 2b의 II-II' 라인을 따라 절단한 단면도이다.
도 4a 내지 도 10b는 도 1의 표시 기판의 제조 방법을 설명하는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 기판(100)은 영상을 표시하는 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 구분된다.
상기 표시 기판(100)은 베이스 기판(110), 상기 베이스 기판(110)의 표시 영역(DA)에 배치된 복수의 화소부들(PX) 및 상기 베이스 기판(110)의 주변 영역(PA)에 배치된 구동부를 포함한다.
각 화소부(PX)는 화소 트랜지스터(TFTO)를 포함한다. 상기 화소 트랜지스터(TFT0)는 NMOS 트랜지스터이다. 상기 화소부(PX)는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 형성하는 전극들을 더 포함한다.
상기 구동부는 게이트 구동부(GD) 및 데이터 구동부(DD)를 포함한다. 상기 게이트 구동부(GD)는 게이트 신호를 상기 표시 영역(DA)에 제공하고, 상기 데이터 구동부(DD)는 데이터 신호를 상기 표시 영역(DA)에 제공한다.
상기 게이트 구동부(GD) 및 상기 데이터 구동부(DD)는 회로 트랜지스터(TFT1)를 포함한다. 상기 회로 트랜지스터(TFT1)는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 CMOS 트랜지스터이다.
도 2a는 도 1의 화소부의 평면도이다. 도 2b는 도 1의 제1 회로 트랜지스터의 평면도이다. 도 3a는 도 2a의 I-I' 라인을 따라 절단한 단면도이다. 도 3b는 도 2b의 II-II' 라인을 따라 절단한 단면도이다.
도 2a 및 도 3a을 참조하면, 각 화소부(PX)는 제1 신호 라인인 게이트 라인(GL), 제2 신호 라인인 데이터 라인(DL), 화소 트랜지스터(TFT0), 제1 연결부, 화소 전극(PE), 차광 패턴(BP), 차단층(120), 제1 절연층(130), 제2 절연층(140) 및 제3 절연층(150)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장한다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 연장한다.
상기 게이트 라인(GL)은 고온에 강하고, 저저항을 갖는 금속을 포함할 수 있다.
상기 게이트 라인(GL)은 저저항의 제1 금속층을 포함한다. 예를 들어, 상기 제1 금속층은 구리(Cu)를 포함할 수 있다.
상기 게이트 라인(GL)은 상기 제1 금속층 하부에 배치된 제2 금속층을 더 포함할 수 있다. 상기 제2 금속층은 상기 제1 금속층과 상기 베이스 기판(110) 사이에 배치되어 상기 제1 금속층이 상기 베이스 기판(110)과 반응하는 것을 방지할 수 있다. 예를 들어, 상기 제2 금속층은 티탄(Ti), 질화티탄(TiN) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
상기 게이트 라인(GL)은 외부로부터 제공되는 광을 차단하여, 상기 화소부들(PX) 간의 대비비를 향상시키고, 빛샘을 감소시킬 수 있다.
상기 데이터 라인(DL)은 건식 식각이 가능하고, 저저항을 갖는 금속을 포함할 수 있다.
상기 데이터 라인(DL)은 저저항의 제3 금속층을 포함한다. 예를 들어, 상기 제3 금속층은 알루미늄(Al)을 포함할 수 있다.
상기 데이터 라인(DL)은 상기 제3 금속층 하부에 배치된 제4 금속층 및 상기 제3 금속층 상에 배치된 제5 금속층을 더 포함할 수 있다. 상기 제4 및 제5 금속층들은 상기 제3 금속층이 인접하는 절연층들과 반응하는 것을 방지할 수 있다. 예를 들어, 상기 제4 및 제5 금속층들 각각은 티탄(Ti) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
상기 화소 트랜지스터(TFT0)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제1 액티브 패턴(AP1)을 포함한다.
상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)과 평면상 및 단면상 이격된다.
상기 제1 게이트 전극(GE1)은 상기 제1 액티브 패턴(AP1) 상에 배치된다. 상기 제1 게이트 전극(GE1)은 상기 제1 액티브 패턴(AP1)과 중첩한다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)과 다른 물질을 포함한다. 상기 제1 게이트 전극(GE1)은 후속 공정인 고온 열처리 공정에 강하고, 습식 식각 및 건식 식각이 동시에 가능한 금속을 포함한다. 즉, 상기 제1 게이트 전극(GE1)은 약 600도보다 매우 높은 녹는점을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 전극(GE1)은 몰리브덴(Mo) 또는 몰리브덴-티타늄(MoTi)을 포함한다. 이와 다르게, 상기 제1 게이트 전극(GE1)은 몰리브덴(Mo)을 포함하는 제6 금속층과 티타늄(Ti)을 포함하는 제7 금속층을 포함할 수 있다.
상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)으로부터 연장된다. 상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(AP1) 상부에 배치되고, 상기 제1 액티브 패턴(AP1)과 중첩한다. 상기 제1 소스 전극(SE1)은 상기 제1 및 제2 절연층들(130, 140)을 관통하는 제1 컨택홀(H1)을 통해 상기 제1 액티브 패턴(AP1)과 전기적으로 연결된다. 상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(AP1)의 제1 소스 영역(SA1)과 접촉한다.
상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)과 동일한 물질을 포함한다.
상기 제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)과 이격된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(AP1) 상부에 배치되고, 상기 제1 액티브 패턴(AP1)과 중첩한다. 상기 제1 드레인 전극(DE1)은 상기 제1 및 제2 절연층들(130, 140)을 관통하는 제2 컨택홀(H2)을 통해 상기 제1 액티브 패턴(AP1)과 전기적으로 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(AP1)의 제1 드레인 영역(DA1)과 접촉한다.
상기 제1 드레인 전극(DE1)은 상기 데이터 라인(DL)과 동일한 물질을 포함한다.
상기 제1 액티브 패턴(AP1)은 상기 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)과 중첩한다. 상기 제1 액티브 패턴(AP1)은 평면상 상기 게이트 라인(GL)과 이격된다.
상기 제1 액티브 패턴(AP1)은 다결정 실리콘을 포함하고, 제1 채널 영역(CA1), N 이온으로 고동도 도핑된 제1 소스 영역(SA1)과 제1 드레인 영역(DA1) 및 N 이온으로 저농도 도핑된 제1 저농도 도핑 영역(LDD1)을 포함한다.
상기 제1 연결부는 제1 브릿지 전극(BE1) 및 제2 브릿지 전극(BE2)을 포함한다.
상기 제1 브릿지 전극(BE1)은 상기 제1 게이트 전극(GE1)으로부터 연장된다. 상기 제1 브릿지 전극(BE1)은 상기 제1 게이트 전극(GE1)과 동일한 물질을 포함한다.
상기 제2 브릿지 전극(BE2)은 상기 제2 절연층(140)을 관통하는 제3 컨택홀(H3)을 통해 상기 제1 브릿지 전극(BE1)과 연결되고, 상기 차단층(120), 제1 절연층(130) 및 제2 절연층(140)을 관통하는 제4 컨택홀(H4)을 통해 상기 게이트 라인(GL)과 연결된다. 즉, 상기 제2 브릿지 전극(BE2)은 상기 제1 브릿지 전극(BE1)과 상기 게이트 라인(GL)을 전기적으로 연결한다. 따라서, 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 제2 브릿지 전극(BE2)은 상기 데이터 라인(DL)과 동일한 물질을 포함한다.
상기 제1 및 제2 브릿지 전극(BE1, BE2)은 서로 다른 물질을 포함하는 상기 제1 게이트 전극(GE1)과 상기 게이트 라인(GL)을 연결한다. 상기 표시 기판(100)이 대형화되더라도, 상기 게이트 라인(GL)이 저저항 물질을 포함하고 있으므로, RC 지연을 해소할 수 있다. 또한, 상기 제1 게이트 전극(GE1)은 열처리 공정에 강한 물질을 포함하고 있으므로, 신뢰성을 향상시킬 수 있다.
상기 화소 전극(PE)은 상기 제3 절연층(150)을 관통하는 비아홀(VH)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 금속 산화물(TCO)를 포함한다. 예를 들어, 상기 화소 전극(PE)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
상기 제1 차광 패턴(BP1)은 상기 제1 액티브 패턴(AP1) 하부에 배치된다. 상기 제1 차광 패턴(BP1)은 상기 게이트 라인(GL)과 동일한 물질을 포함한다. 상기 제1 차광 패턴(BP1)은 외부로부터 제공되는 광이 상기 제1 액티브 패턴(AP1)에 제공되는 것을 방지한다. 따라서, 오프 전류를 감소시킬 수 있다.
도 2b 및 도 3b을 참조하면, 상기 구동부는 회로 트랜지스터(TFT1), 상기 회로 트랜지스터(TFT1)에 연결된 제3 신호 라인(SL3), 제4 신호 라인(SL4) 및 제5 신호 라인(SL5)과, 제2 연결부, 제3 연결부, 제2 차광 패턴(BP2) 및 제3 차광 패턴(BP3)을 더 포함할 수 있다.
상기 회로 트랜지스터(TFT1)는 CMOS 트랜지스터이고, 제1 트랜지스터(TFT11) 및 제2 트랜지스터(TFT12)을 포함한다. 상기 제1 트랜지스터(TFT11)은 NMOS 트랜지스터이고, 상기 제2 트랜지스터(TFT12)는 PMOS 트랜지스터이다.
상기 제1 트랜지스터(TFT11)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2) 및 제2 액티브 패턴(AP2)을 포함한다.
상기 제2 게이트 전극(GE2)은 제3 신호 라인(SL3)과 평면상 및 단면상 이격된다.
상기 제2 게이트 전극(GE2)은 상기 제2 액티브 패턴(AP2) 상에 배치된다. 상기 제2 게이트 전극(GE2)은 상기 제2 액티브 패턴(AP2)과 중첩한다. 상기 제2 게이트 전극(GE2)은 상기 제3 신호 라인(SL3)과 다른 물질을 포함한다. 상기 제3 신호 라인(SL3)은 상기 게이트 라인(GL)과 동일한 물질을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 제1 게이트 전극(GE1)과 동일한 물질을 포함한다.
상기 제2 소스 전극(SE2)은 상기 제4 신호 라인(SL4)으로부터 연장된다. 상기 제2 소스 전극(SE2)은 상기 제2 액티브 패턴(AP2) 상부에 배치되고, 상기 제2 액티브 패턴(AP2)과 중첩한다. 상기 제2 소스 전극(SE2)은 상기 제1 및 제2 절연층들(130, 140)을 관통하는 제5 컨택홀(H5)을 통해 상기 제2 액티브 패턴(AP2)과 전기적으로 연결된다. 상기 제2 소스 전극(SE2)은 상기 제2 액티브 패턴(AP2)의 제2 소스 영역(SA2)과 접촉한다.
상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 동일한 물질을 포함한다.
상기 제2 드레인 전극(DE2)은 상기 제2 소스 전극(SE2)과 이격된다. 상기 제2 드레인 전극(DE2)은 상기 제2 액티브 패턴(AP2) 상부에 배치되고, 상기 제2 액티브 패턴(AP2)과 중첩한다. 상기 제2 드레인 전극(DE2)은 상기 제1 및 제2 절연층들(130, 140)을 관통하는 제6 컨택홀(H6)을 통해 상기 제2 액티브 패턴(AP2)과 전기적으로 연결된다. 상기 제2 드레인 전극(DE2)은 상기 제2 액티브 패턴(AP2)의 제2 드레인 영역(DA2)과 접촉한다.
상기 제2 드레인 전극(DE2)은 상기 제1 드레인 전극(DE1) 과 동일한 물질을 포함한다.
상기 제2 액티브 패턴(AP2)은 상기 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 중첩한다. 상기 제2 액티브 패턴(AP2)은 평면상 상기 제3 신호 라인(SL3)과 이격된다.
상기 제2 액티브 패턴(AP2)은 다결정 실리콘을 포함하고, 제2 채널 영역(CA2), N 이온으로 고농도 도핑된 제2 소스 영역(SA2)과 제2 드레인 영역(DA2) 및 N 이온으로 저농도 도핑된 제2 저농도 도핑 영역(LDD2)을 포함한다.
상기 제2 연결부는 제3 브릿지 전극(BE3) 및 제4 브릿지 전극(BE4)을 포함한다.
상기 제3 브릿지 전극(BE3)은 상기 제2 게이트 전극(GE2)으로부터 연장된다. 상기 제3 브릿지 전극(BE3)은 상기 제2 게이트 전극(GE2)과 동일한 물질을 포함한다.
상기 제4 브릿지 전극(BE4)은 상기 제2 절연층(140)을 관통하는 제7 컨택홀(H7)을 통해 상기 제3 브릿지 전극(BE3)과 연결되고, 상기 차단층(120), 제1 절연층(130) 및 제2 절연층(140)을 관통하는 제8 컨택홀(H8)을 통해 상기 제3 신호 라인(SL3)과 연결된다. 즉, 상기 제4 브릿지 전극(BE4)은 상기 제3 브릿지 전극(BE3)과 상기 제3 신호 라인(SL3)을 전기적으로 연결한다. 따라서, 상기 제2 게이트 전극(GE2)은 상기 제3 신호 라인(SL3)과 전기적으로 연결된다. 상기 제4 브릿지 전극(BE4)은 상기 데이터 라인(DL)과 동일한 물질을 포함한다.
상기 제3 및 제4 브릿지 전극(BE3, BE4)은 서로 다른 물질을 포함하는 상기 제2 게이트 전극(GE2)과 상기 제3 신호 라인(SL3)을 연결한다. 상기 표시 기판(100)이 대형화되더라도, 상기 제3 신호 라인(SL3)이 저저항 물질을 포함하고 있으므로, RC 지연을 해소할 수 있다. 또한, 상기 제2 게이트 전극(GE2)은 열처리 공정에 강한 물질을 포함하고 있으므로, 신뢰성을 향상시킬 수 있다.
상기 제2 차광 패턴(BP2)은 상기 제2 액티브 패턴(AP2) 하부에 배치된다. 상기 제2 차광 패턴(BP2)은 상기 제3 신호 라인(SL3)과 동일한 물질을 포함한다. 상기 제2 차광 패턴(BP2)은 외부로부터 제공되는 광이 상기 제2 액티브 패턴(AP2)에 제공되는 것을 방지한다. 따라서, 오프 전류를 감소시킬 수 있다.
상기 제2 트랜지스터(TFT12)는 제3 게이트 전극(GE3), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제3 액티브 패턴(AP3)을 포함한다.
상기 제3 게이트 전극(GE3)은 제3 신호 라인(SL3)과 평면상 및 단면상 이격된다.
상기 제3 게이트 전극(GE3)은 상기 제3 액티브 패턴(AP3) 상에 배치된다. 상기 제3 게이트 전극(GE3)은 상기 제3 액티브 패턴(AP3)과 중첩한다. 상기 제3 게이트 전극(GE3)은 상기 제3 신호 라인(SL3)과 다른 물질을 포함한다. 상기 제3 게이트 전극(GE3)은 상기 제1 게이트 전극(GE1)과 동일한 물질을 포함한다.
상기 제3 소스 전극(SE3)은 상기 제2 드레인 전극(DE2)으로부터 연장된다. 상기 제3 소스 전극(SE3)은 상기 제3 액티브 패턴(AP3) 상부에 배치되고, 상기 제3 액티브 패턴(AP3)과 중첩한다. 상기 제3 소스 전극(SE3)은 상기 제1 및 제2 절연층들(130, 140)을 관통하는 제9 컨택홀(H9)을 통해 상기 제3 액티브 패턴(AP3)과 전기적으로 연결된다. 상기 제3 소스 전극(SE3)은 상기 제3 액티브 패턴(AP3)의 제3 소스 영역(SA3)과 접촉한다.
상기 제3 소스 전극(SE3)은 상기 제1 소스 전극(SE1)과 동일한 물질을 포함한다.
상기 제3 드레인 전극(DE3)은 상기 제3 소스 전극(SE3)과 이격된다. 상기 제3 드레인 전극(DE3)은 상기 제3 액티브 패턴(AP3) 상부에 배치되고, 상기 제3 액티브 패턴(AP3)과 중첩한다. 상기 제3 드레인 전극(DE3)은 상기 제1 및 제2 절연층들(130, 140)을 관통하는 제10 컨택홀(H10)을 통해 상기 제3 액티브 패턴(AP3)과 전기적으로 연결된다. 상기 제3 드레인 전극(DE3)은 상기 제5 신호 라인(SL5)으로부터 연장된다. 상기 제3 드레인 전극(DE3)은 상기 제3 액티브 패턴(AP3)의 제3 드레인 영역(DA3)과 접촉한다.
상기 제3 드레인 전극(DE3)은 상기 제1 드레인 전극(DE1) 과 동일한 물질을 포함한다.
상기 제3 액티브 패턴(AP3)은 상기 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)과 중첩한다. 상기 제3 액티브 패턴(AP3)은 평면상 상기 제3 신호 라인(SL3)과 이격된다.
상기 제3 액티브 패턴(AP3)은 다결정 실리콘을 포함하고, 제3 채널 영역(CA3), P 이온으로 고농도 도핑된 제3 소스 영역(SA3)과 제3 드레인 영역(DA3)을 포함한다.
상기 제3 연결부는 제5 브릿지 전극(BE5) 및 제6 브릿지 전극(BE6)을 포함한다.
상기 제5 브릿지 전극(BE5)은 상기 제3 게이트 전극(GE3)으로부터 연장된다. 상기 제5 브릿지 전극(BE5)은 상기 제3 게이트 전극(GE3)과 동일한 물질을 포함한다.
상기 제6 브릿지 전극(BE6)은 상기 제2 절연층(140)을 관통하는 제11 컨택홀(H11)을 통해 상기 제5 브릿지 전극(BE5)과 연결되고, 상기 차단층(120), 제1 절연층(130) 및 제2 절연층(140)을 관통하는 제12 컨택홀(H12)을 통해 상기 제3 신호 라인(SL3)과 연결된다. 즉, 상기 제6 브릿지 전극(BE6)은 상기 제5 브릿지 전극(BE5)과 상기 제3 신호 라인(SL3)을 전기적으로 연결한다. 따라서, 상기 제3 게이트 전극(GE3)은 상기 제3 신호 라인(SL3)을 전기적으로 연결된다. 상기 제6 브릿지 전극(BE6)은 상기 데이터 라인(DL)과 동일한 물질을 포함한다.
상기 제5 및 제6 브릿지 전극(BE5, BE6)은 서로 다른 물질을 포함하는 상기 제3 게이트 전극(GE3)과 상기 제3 신호 라인(SL3)을 연결한다. 상기 표시 기판(100)이 대형화되더라도, 상기 제3 신호 라인(SL3)이 저저항 물질을 포함하고 있으므로, RC 지연을 해소할 수 있다. 또한, 상기 제3 게이트 전극(GE3)은 열처리 공정에 강한 물질을 포함하고 있으므로, 신뢰성을 향상시킬 수 있다.
상기 제3 차광 패턴(BP3)은 상기 제3 액티브 패턴(AP3) 하부에 배치된다. 상기 제3 차광 패턴(BP3)은 상기 제3 신호 라인(SL3)과 동일한 물질을 포함한다. 상기 제3 차광 패턴(BP3)은 외부로부터 제공되는 광이 상기 제3 액티브 패턴(AP3)에 제공되는 것을 방지한다. 따라서, 오프 전류를 감소시킬 수 있다.
도 4a 내지 도 10b는 도 1의 표시 기판의 제조 방법을 설명하는 단면도들이다. 도 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 도 2a의 화소 트랜지스터를 제조하는 방법을 설명하는 단면도들이고, 도 4b, 5b, 6b, 7b, 8b, 9b 및 10b는 도 2b의 2b의 회로 트랜지스터를 제조하는 방법을 설명하는 단면도들이다.
도 4a 및 도 4b를 참조하면, 상기 베이스 기판(110) 상에 제1 게이트 금속층을 형성한다. 상기 제1 게이트 금속층을 패터닝하여 상기 게이트 라인(GL), 제3 신호 라인(SL3) 및 상기 제1, 제2 및 제3 차광 패턴들(BP1, BP2, BP3)을 포함하는 제1 게이트 패턴을 형성한다. 상기 게이트 라인(GL) 및 상기 제1 차광 패턴(BP1)은 상기 표시 영역(DA)에 형성되고, 상기 제3 신호 라인(SL3) 및 상기 제2 및 제3 차광 패턴들(BP2, BP3)는 상기 주변 영역(PA)에 형성된다.
상기 제1 게이트 패턴은 저저항의 제1 금속층을 포함한다. 상기 제1 금속층은 구리(Cu)를 포함할 수 있다. 상기 제1 게이트 패턴은 상기 제1 금속층 하부에 배치된 제2 금속층을 더 포함할 수 있다. 상기 제2 금속층은 티탄(Ti), 질화티탄(TiN) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 상기 제2 금속층은 상기 제1 금속층이 상기 베이스 기판(110)과 반응하는 것을 방지할 수 있다.
상기 제1 게이트 패턴이 형성된 상기 베이스 기판 상에 상기 차단층(120)을 형성한다. 상기 차단층(120)은 상기 제1, 제2 및 제3 액티브 패턴(AP1, AP2, AP3)을 보호한다.
도 5a 및 도 5b를 참조하면, 상기 차단층(120) 상에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층을 탈수소화하고, 레이저를 이용하여 결정화하여 다결정 실리콘층을 형성한다.
상기 다결정 실리콘층을 패터닝하여 상기 제1, 제2 및 제3 다결정 실리콘 패턴들(PSP1, PSP2, PSP3)을 형성한다.
상기 제1, 제2 및 제3 다결정 실리콘 패턴들(PSP1, PSP2, PSP3)이 형성된 상기 베이스 기판(110) 상에 상기 제1 절연층(130)을 형성한다. 상기 제1 절연층(130)은 상기 제1, 제2 및 제3 다결정 실리콘 패턴들(PSP1, PSP2, PSP3)과 계면 특성이 우수한 물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(130)은 실리콘 옥사이드(SiOx)를 포함할 수 있다. 구체적으로, 상기 제1 절연층(130)은 테트라 에틸 올소 실리케이트(Tetra Ethyl Ortho Silicate: TEOS)를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 절연층(130) 상에 제2 게이트 금속층(140) 및 제1 포토레지스트층을 순차적으로 형성한다.
마스크를 이용하여, 상기 제1 포토레지스트층을 패터닝하여 제1 포토 패턴(PP1)을 형성한다. 상기 제1 포토 패턴(PP1)을 이용하여 상기 제2 게이트 금속층을 건식 식각하여 상기 주변 영역(PA)의 제2 트랜지스터(TFT12)의 제3 게이트 전극(GE3) 및 상기 제3 게이트 전극(GE3)으로부터 연장된 제5 브릿지 전극(BE5)을 포함하는 제2 게이트 패턴을 형성한다.
구체적으로, 상기 제1 포토 패턴(PP1)은 상기 제2 트랜지스터(TFT12)를 포함하는 PMOS 영역에서 상기 제2 게이트 패턴 상에 배치된다. 또한, 상기 제1 포토 패턴(PP1)은 상기 PMOS 영역을 제외한 나머지 영역(NMOS 영역)에 잔존한다.
이에 따라, 상기 PMOS 영역에서만 상기 제2 게이트 패턴이 형성되고, 상기 NMOS 영역에서는 상기 제2 게이트 금속층이 잔존한다.
상기 제1 포토 패턴(PP1)이 형성된 상기 베이스 기판(110) 상에 P 이온(예를 들어, 붕소(B))을 고농도 주입하여, 상기 제3 다결정 실리콘 패턴(PSP3)에 제3 소스 영역(SA3) 및 제3 드레인 영역(DA3)을 형성한다. 이에 따라, 상기 제3 채널 영역(CA3), 제3 소스 영역(SA3) 및 제3 드레인 영역(DA3)을 포함하는 상기 제3 액티브 패턴(AP3)을 형성한다.
이어서, 상기 제1 포토 패턴(PP1)을 제거한다.
도 7a 및 도 7b를 참조하면, 상기 제3 게이트 전극(GE3)이 형성된 상기 베이스 기판(11) 상에 제2 포토레지스트층을 형성한다.
마스크를 이용하여, 상기 제2 포토레지스트층을 패터닝하여 제2 포토 패턴(PP2)을 형성한다. 상기 제2 포토 패턴(PP2)을 이용하여 상기 제2 게이트 금속층을 습식 식각하여 상기 표시 영역(DA)의 화소 트랜지스터(TFT0)의 제1 게이트 전극(GE1), 상기 제1 게이트 전극(GE1)으로부터 연장된 제1 브릿지 전극(BE1), 상기 주변 영역(PA)의 제1 트랜지스터(TFT11)의 제2 게이트 전극(GE2) 및 상기 제2 게이트 전극(GE2)으로부터 연장된 제3 브릿지 전극(BE3)을 포함하는 제2 게이트 패턴을 형성한다.
구체적으로, 상기 제2 포토 패턴(PP2)은 상기 화소 트랜지스터(TFT0) 및 제1 트랜지스터(TFT11)을 포함하는 NMOS 영역에서 상기 제2 게이트 패턴 상에 배치된다. 또한, 상기 제2 포토 패턴(PP2)은 상기 PMOS 영역에 잔존한다.
도 6a 내지 도 7b에 따르면, 상기 제2 게이트 금속층은 건식 식각 및 습식 식각이 모드 가능한 금속을 포함할 수 있다. 예를 들어, 상기 제2 게이트 금속층은 몰리브덴(Mo) 또는 몰리브덴-티타늄(MoTi)을 포함할 수 있다. 이와 다르게, 상기 제2 게이트 금속층은 다중층을 포함할 수 있다. 따라서, 상기 제1 게이트 금속층은 몰리브덴(Mo)을 포함하는 제6 금속층과 티타늄(Ti)을 포함하는 제7 금속층을 포함할 수도 있다.
상기 제2 포토 패턴(PP2)을 마스크로 하여 상기 제1 및 제2 다결정 실리콘 패턴(PSP1, PAP2)에 N 이온(예를 들어, 인(P))을 고농도 주입하여, 제1 및 제2 소스 영역들(SA1, SA2)과 제1 및 제2 드레인 영역들(DA1, DA2)을 형성한다.
이때, 습식 식각의 특성에 따라 상기 제2 포토 패턴(PP2)과 상기 제1 및 제2 게이트 전극들(GE1, GE2) 간에 언더컷(under cut)이 발생된다. 즉, 상기 제2 포토 패턴(PP2)의 폭은 상기 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 폭보다 클 수 있다.
이어서, 상기 제2 포토 패턴(PP2)을 제거한다.
도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 게이트 전극들(GE1, GE2)을 마스크로 하여 상기 제1 및 제2 다결정 실리콘 패턴들(PSP1, PSP2)에 N 이온을 저농도 주입하여, 제1 및 제2 저농도 도핑 영역(LDD1, LDD2)을 형성한다.
이에 따라, 상기 제1 채널 영역(CA1), 제1 소스 영역(SA1), 제1 드레인 영역(DA1) 및 제1 저농도 도핑 영역(LDD1)을 포함하는 상기 제1 액티브 패턴(AP1)을 형성한다. 또한, 상기 제2 채널 영역(CA2), 제2 소스 영역(SA2), 제2 드레인 영역(DA2) 및 제2 저농도 도핑 영역(LDD2)을 포함하는 상기 제2 액티브 패턴(AP2)을 형성한다.
이어서, 상기 제1, 제2 및 제3 액티브 패턴(AP1, AP2, AP3)을 엑시머 레이저(excimer laser), 퍼니스 어닐링(furnace annealing), 래피드 서멀 어닐링(rapid thermal annealing) 등을 이용하여 열처리하여, 활성화시킨다.
도 9a 및 도 9b를 참조하면, 상기 제2 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 제2 절연층(140)을 형성한다.
상기 제2 절연층(140)은 다중층을 포함할 수 있다. 예를 들어, 상기 제2 절연층(140)은 실리콘 옥사이드를 포함하는 제1 층 및 실리콘 나이트라이드를 포함하는 제2 층을 포함할 수 있다.
이어서, 상기 제1, 제2 및 제3 소스 영역들(SA1, SA2, SA3) 및 상기 제1, 제2 및 제3 드레인 영역들(DA1, DA2, DA3)이 노출되도록 상기 제1 및 제2 절연층(130, 140)을 부분적으로 제거한다. 따라서, 제1, 제2, 제5, 제6, 제9 및 제10 컨택홀들(H1, H2, H5, H6, H9, H10)을 형성한다.
또한, 상기 제1, 제3 및 제5 브릿지 전극들(BE1, BE3, BE5)이 노출되도록 상기 제2 절연층(140)을 부분적으로 제거한다. 따라서, 제3, 제7 및 제11 컨택홀들(H3, H7, H11)을 형성한다.
또한, 상기 게이트 라인(GL) 및 제3 신호 라인(SL3)이 노출되도록 상기 차단층(120), 제1 절연층(130) 및 제2 절연층(140)을 부분적으로 제거한다. 따라서, 제4, 제8 및 제12 컨택홀들(H4, H8, H12)을 형성한다.
도 10a 및 도 10b를 참조하면, 상기 제1 내지 제12 컨택홀들(H1, H2, H3, H4, H5, H6, H7, H8, H9, H10, H11, H12)이 형성된 상기 베이스 기판 상에 데이터 금속층을 형성한다.
상기 데이터 금속층을 패터닝하여 상기 데이터 라인(DL), 제1, 제2 및 제3 소스 전극(SE1, SE2, SE3), 제1, 제2 및 제3 드레인 전극(DE1, DE2, DE3) 및 제2, 제4 및 제6 브릿지 전극(BE2, BE4, BE6)을 포함하는 데이터 패턴을 형성한다.
즉, 상기 제1 소스 전극(SE1)은 상기 제1 컨택홀(H1)을 통해 상기 제1 액티브 패턴(AP1)의 제1 소스 영역(SA1)과 컨택하고, 상기 제2 소스 전극(SE2)은 상기 제5 컨택홀(H5)을 통해 상기 제2 액티브 패턴(AP2)의 제2 소스 영역(SA2)과 컨택하며, 상기 제3 소스 전극(SE3)은 상기 제9 컨택홀(H9)을 통해 상기 제3 액티브 패턴(AP3)의 제3 소스 영역(SA3)과 컨택한다.
상기 제1 드레인 전극(DE1)은 상기 제2 컨택홀(H2)을 통해 상기 제1 액티브 패턴(AP1)의 제1 드레인 영역(DA1)과 컨택하고, 상기 제2 드레인 전극(DE2)은 상기 제6 컨택홀(H6)을 통해 상기 제2 액티브 패턴(AP2)의 제2 드레인 영역(DA2)과 컨택하며, 상기 제3 드레인 전극(DE3)은 상기 제10 컨택홀(H10)을 통해 상기 제3 액티브 패턴(AP3)의 제3 드레인 영역(DA3)과 컨택한다.
상기 제2 브릿지 전극(BE2)은 상기 제3 및 제4 컨택홀들(H3, H4)을 통해 상기 제1 브릿지 전극(BE1) 및 게이트 라인(GL)과 컨택하고, 상기 제4 브릿지 전극(BE4)은 상기 제7 및 제8 컨택홀들(H7, H8)을 통해 상기 제3 브릿지 전극(BE3) 및 제3 신호 라인(SL3)과 컨택하며, 상기 제6 브릿지 전극(BE6)은 상기 제11 및 제12 컨택홀들(H11, H12)을 통해 상기 제5 브릿지 전극(BE5) 및 제3 신호 라인(SL3)과 컨택한다.
상기 데이터 패턴은 저저항의 제1 금속층을 포함한다. 예를 들어, 상기 제3 금속층은 알루미늄(Al)을 포함할 수 있다. 상기 데이터 패턴은 상기 제3 금속층 하부에 배치된 제4 금속층 및 상기 제3 금속층 상에 배치된 제5 금속층을 더 포함할 수 있다. 예를 들어, 상기 제4 및 제5 금속층들 각각은 티탄(Ti) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 상기 제4 및 제5 금속층들을 상기 제3 금속층이 실리콘 옥사이드(SiOx)와 반응하는 것을 방지할 수 있다.
다시 도 2a 내지 도 3b를 참조하면, 상기 데이터 패턴이 형성된 상기 베이스 기판(110) 상에 상기 제3 절연층(150)을 형성한다.
상기 제1 드레인 전극(DE1)이 노출되도록 상기 제3 절연층(150)을 부분적으로 제거한다. 따라서, 상기 비아홀(VH)을 형성한다.
이어서, 상기 비아홀(VH)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된 화소 전극(PE)을 형성하여, 상기 표시 기판(100)이 형성된다.
본 발명에 따르면, 제1 게이트 전극이 게이트 라인과 다른 금속 물질을 포함함으로써, 표시 장치가 대형화되더라도, RC 지연을 방지할 수 있다.
상기 게이트 라인이 상기 제1 게이트 전극보다 저저항 금속 물질을 포함함으로써, 표시 장치가 대형화되더라도, RC 지연을 방지할 수 있다.
제1 차광 패턴이 제1 액티브 패턴 하부에 배치됨으로써, 광이 직접적으로 상기 제1 액티브 패턴에 입사되는 것을 방지할 수 있다. 따라서, 화소 트랜지스터의 오프 전류를 감소시킬 수 있다.
상기 제1 게이트 전극이 몰리브덴을 포함함으로써, 제1 액티브 패턴을 열처리할 수 있다. 따라서, 표시 장치의 신뢰성을 향상시킬 수 있다.
100: 표시 기판 PX: 화소부
TFT0: 화소 트랜지스터 BP1: 제1 차광 패턴
BE1: 제1 브릿지 전극 BE2: 제2 브릿지 전극
TFT1: 회로 트랜지스터 TFT11: 제1 트랜지스터
BP2: 제2 차광 패턴 BE3: 제3 브릿지 전극
BE4: 제4 브릿지 전극 TFT12: 제2 트랜지스터
BP3: 제3 차광 패턴 BE5: 제5 브릿지 전극
BE6: 제6 브릿지 전극

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 제1 방향으로 연장된 게이트 라인;
    상기 제1 방향과 다른 제2 방향으로 연장된 데이터 라인;
    다결정 실리콘을 포함하는 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 상기 게이트 라인과 이격되고 상기 게이트 라인과 다른 금속을 포함하는 제1 게이트 전극, 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 화소 트랜지스터;
    상기 드레인 전극과 전기적으로 연결된 화소 전극;
    상기 제1 액티브 패턴 하부에 배치되고 상기 게이트 라인과 동일한 물질을 포함하는 제1 차광 패턴;
    상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이에 배치되는 제1 절연층;
    상기 제1 게이트 전극을 커버하는 제2 절연층; 및
    상기 게이트 라인과 상기 제1 게이트 전극을 전기적으로 연결하는 제1 연결부를 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 게이트 라인은 상기 제1 게이트 전극보다 저저항 금속을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 제1 연결부는,
    상기 게이트 전극으로부터 연장된 제1 브릿지 전극; 및
    상기 제1 브릿지 전극과 상기 게이트 라인을 전기적으로 연결하는 제2 브릿지 전극을 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 제1 브릿지 전극은 상기 제1 게이트 전극과 동일한 물질을 포함하고,
    상기 제2 브릿지 전극은 상기 데이터 라인과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 제1 게이트 전극은 몰리브덴을 포함하고,
    상기 데이터 라인은 알루미늄을 포함하는 것을 특징으로 하는 표시 기판.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 게이트 라인은 구리(Cu)를 포함하는 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 제1 액티브 패턴은 N 이온으로 고농도 도핑된 제1 소스 영역 및 제1 드레인 영역을 포함하고,
    상기 소스 전극은 제1 컨택홀을 통해 상기 제1 소스 영역과 접촉하고, 상기 드레인 전극은 제2 컨택홀을 통해 상기 제1 드레인 영역과 접촉하는 것을 특징으로 하는 표시 기판.
  10. 제1항에 있어서, 상기 베이스 기판 상에 배치되고, 상기 게이트 라인과 동일한 물질을 포함하는 신호 라인; 및
    상기 신호 라인과 이격된 제2 게이트 전극 및 상기 제2 게이트 전극 하부에 상기 다결정 실리콘을 포함하고, N 이온으로 고농도 도핑된 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 액티브 패턴을 포함하는 제1 트랜지스터;
    상기 신호 라인과 이격된 제3 게이트 전극 및 상기 제3 게이트 전극 하부에 상기 다결정 실리콘을 포함하고, P 이온으로 고농도 도핑된 제3 소스 영역 및 제3 드레인 영역을 포함하는 제3 액티브 패턴을 포함하는 제2 트랜지스터;
    상기 신호 라인과 상기 제1 트랜지스터를 전기적으로 연결하는 제2 연결부; 및
    상기 신호 라인과 상기 제2 트랜지스터를 전기적으로 연결하는 제3 연결부를 더 포함하는 것을 특징으로 하는 표시 기판.
  11. 제10항에 있어서, 상기 제2 연결부는 상기 제2 게이트 전극으로부터 연장된 제3 브릿지 전극 및 상기 제3 브릿지 전극과 상기 신호 라인을 전기적으로 연결하는 제4 브릿지 전극을 포함하고,
    상기 제3 연결부는 상기 제3 게이트 전극으로부터 연장된 제5 브릿지 전극 및 상기 제5 브릿지 전극과 상기 신호 라인을 전기적으로 연결하는 제6 브릿지 전극을 포함하는 것을 특징으로 하는 표시 기판.
  12. 제11항에 있어서, 상기 제3 및 제5 브릿지 전극들은 상기 신호 라인과 다른 금속을 포함하는 것을 특징으로 하는 표시 기판.
  13. 베이스 기판 상에 제1 방향으로 연장된 게이트 라인을 포함하는 제1 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 상기 베이스 기판 상에 다결정 실리콘을 포함하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴을 커버하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 게이트 라인과 이격되고 상기 게이트 라인과 다른 물질을 포함하는 게이트 전극 및 상기 게이트 전극으로부터 연장된 제1 브릿지 전극을 포함하는 제2 게이트 패턴을 형성하는 단계;
    상기 제2 게이트 패턴을 커버하는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 위에, 상기 제1 방향과 다른 제2 방향으로 연장된 데이터 라인 및 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 게이트 라인과 상기 제1 브릿지 전극을 전기적으로 연결하는 제2 브릿지 전극을 포함하는 데이터 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 제1 게이트 패턴을 형성하는 단계는,
    상기 액티브 패턴 하부에 차광 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제1 게이트 패턴은 상기 제2 게이트 패턴보다 저저항 금속을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제13항에 있어서, 상기 제1 게이트 패턴이 형성된 상기 베이스 기판 상에 차단층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제13항에 있어서, 상기 제2 브릿지 전극은 상기 제1 브릿지 전극보다 저저항 금속을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제13항에 있어서, 상기 제1 브릿지 전극은 몰리브덴을 포함하고,
    상기 제2 브릿지 전극은 알루미늄을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제13항에 있어서, 상기 제2 게이트 패턴을 형성하는 단계는,
    상기 액티브 패턴이 형성된 상기 베이스 기판 상에 게이트 금속층 및 포토레지스트층을 순차적으로 형성하는 단계;
    상기 포토레지스트층을 패터닝하여 포토 패턴을 형성하는 단계; 및
    상기 포토 패턴을 이용하여 상기 게이트 금속층을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제19항에 있어서, 상기 포토 패턴을 이용하여 상기 액티브 패턴을 N 이온으로 고농도 도핑하는 단계;
    상기 포토 패턴을 제거하는 단계; 및
    상기 게이트 전극을 이용하여 상기 액티브 패턴을 N 이온으로 저농도 도핑하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489786B (zh) * 2013-09-18 2015-11-25 京东方科技集团股份有限公司 一种阵列基板的制作方法
KR102207941B1 (ko) * 2013-12-04 2021-01-26 엘지디스플레이 주식회사 어레이기판
CN103996655B (zh) * 2014-03-07 2017-02-08 京东方科技集团股份有限公司 一种阵列基板及其制备方法，显示面板、显示装置
KR102455762B1 (ko) * 2017-07-31 2022-10-18 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
KR20200073347A (ko) 2018-12-13 2020-06-24 삼성디스플레이 주식회사 디스플레이 장치
CN110265483B (zh) * 2019-05-16 2021-09-28 北京大学深圳研究生院 显示装置及其制备方法
CN110289269A (zh) * 2019-06-26 2019-09-27 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
KR20040047311A (ko) * 2002-11-29 2004-06-05 엘지.필립스 엘시디 주식회사 반투과형 액정표시장치 및 그 제조방법
KR100546707B1 (ko) * 2003-04-30 2006-01-26 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그의 형성방법
KR100793357B1 (ko) 2005-03-18 2008-01-11 삼성에스디아이 주식회사 박막트랜지스터와 평판표시장치 및 그의 제조 방법
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KR101675114B1 (ko) 2009-06-09 2016-11-10 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
CN101957530B (zh) * 2009-07-17 2013-07-24 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法

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