CN104538353A - 低温多晶硅(ltps)产品结构及制造方法 - Google Patents
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Abstract
本发明公开了一种低温多晶硅(LTPS)产品结构及制造方法，结构包括:基材、位于所述基材上的N型金属氧化半导体(NMOS)和P型金属氧化半导体(PMOS)、用于形成所述NMOS与所述PMOS的漏极和源极以及至少一走线的第二金属层、位于所述NMOS以及所述PMOS上方平坦层。所述结构具有至少一挖槽，用于曝露所述走线的一端点。经由走线的端点上方的挖槽，避免走线间的干扰，以提升产品的品质。
Description
【技术领域】
本发明涉及液晶生产技术领域，特别涉及一种可提升良率的低温多晶硅产品结构及其制造方法。
【背景技术】
采用低温多晶硅薄膜晶体管(LTPS TFT)的液晶显示屏幕(LCD)具有高分辨率、反应速度快、高亮度、高开口率等优点，加上由于LTPS-TFT LCD的硅结晶排列较非晶硅(Amorphoussilicon，A-Si)有次序，使得电子移动率相对高100倍以上，可以将外围驱动电路同时制作在玻璃基板上，达到系统整合的目标、节省空间及驱动IC的成本。但是LTPS的工艺流程相对于非晶硅(Amorphous silicon，A-Si)来说变得非常的复杂，对于工艺的要求也变得非常的苛刻。因此对于低温多晶硅(LTPS)工艺设计的优化也显得尤为重要。
请参照图2，为先前技术LTPS结构中平坦层(Planarization,PLN)挖洞区域示意图。在低温多晶硅(LTPS)工艺中，通常是在平坦层(Planarization,PLN)挖洞形成一个大挖槽40将全部的垫(Pad)34或全部的集成电路(IC)33的管脚或具有多个连接点的整个软性电路板32暴露出。所述垫34(Pad)是形成于结构中走线35末梢的端点。
由于平坦层(Planarization,PLN)较厚，在进行透明导电层的氧化铟锡(ITO)曝光时,由于该处光阻较厚，曝光不完全，光阻会有残留，导致走线35或管脚之间短路(short)，干扰所传输的讯号，影响面板显示。
请参考图2，结构中，由第二金属层20形成多条走线35，各走线的端点包含一垫34。有些垫34可连接电路单元(Cell Test)测试单元的管脚，此外垫34可与集成电路33(IC)的管脚相接，或者软性电路板32(Flexible Print Circuit,FPC)的多数个接点。集成电路33(IC)管脚，可以经由第二金属层20或直接与软性电路板32(Flexible PrintCircuit,FPC)的接点相接合，例如集成电路33(IC)管脚的垫34可经由走线35与软性电路板32(Flexible Print Circuit,FPC)相接合。
先前技术中，通常是将集成电路33(IC)管脚以及软性电路板32(Flexible Print Circuit,FPC)的接点整个区域对应的平坦层21(Planarization,PLN)挖成一个大挖槽40，或是将对应多数个垫34的整个区域挖成一个大挖槽40。由于在平坦层21(Planarization,PLN)形成挖槽40时，在尖锥(Taper)角部分有过多光阻的残留，使得曝光部分不彻底，形成透明导电层时，造成氧化铟锡(ITO)在沟槽部分的残留。残留的透明导电层的氧化铟锡(ITO)会把相邻的走线(例如信号线和数据线)短路在一起，造成整个面板的显示异常。
【发明内容】
为解决上述问题，本发明只把连接电路单元测试管脚的垫、连接集成电路的管脚和垫、以及连接软性电路板管脚的垫裸露出来，不需要将走线、管脚、垫、以及与第二金属的交界处裸露出来，然后再进行集成电路或软性电路板的黏合(Bonding)，从而避免了短路与干扰的问题。
本发明的一优选实施例提供了本发明一实施例，为一种低温多晶硅(LTPS)产品结构，包括:一种低温多晶硅(LTPS)产品结构，包括:一基材；至少一N型金属氧化半导体(NMOS)位于所述基材上；至少一P型金属氧化半导体(PMOS)位于所述基材上；一第二金属层，用于形成所述NMOS与所述PMOS的漏极和源极以及至少一走线；一平坦层位于所述NMOS以及所述PMOS上方；一第一透明导电层位于所述平坦层上方并覆盖所述平坦层至少一部分；一保护层位于所述平坦层和所述第一透明导电层上方；一第二透明导电层位于所述保护层上方，所述第二透明导电层经由穿过所述保护层以及所述平坦层的通孔与所述NMOS的漏极和源极相连结；至少一挖槽，所述挖槽穿过所述平坦层，以及所述第一透明导电层、所述保护层、以及所述第二透明导电层中至少之一层以曝露所述走线的一端点。
各所述挖槽对应单一个所述走线的所述端点。所述走线包含多条走线分布在不同区域，邻近的所述走线分为多组，每一组所述走线的所述端点由对应的所述挖槽之一曝露。
所述N型金属氧化半导体包括:一遮蔽层位于所述基材上以覆盖部分基材；一阻隔层位于所述遮蔽层以及基材上；一二氧化硅层位于阻隔层上；一N通道层位于二氧化硅层上，所述N通道层具一多晶硅层、两N+型层，所述两N+型层的内侧各自接合于所述N通道层的两外侧，两N-型层的两端各自接合于所述多晶硅层外侧端以及两N+型层的内侧端；一栅极绝缘层，位于所述N通道层以及所述二氧化硅层上；一第一金属层，位于所述栅极绝缘层上，用于形成一栅极，所述栅极绝缘层绝缘分隔所述N通道层与所述一第一金属层；一层间绝缘层，位于所述第一金属层以及所述栅极绝缘层上；以及漏极和源极，由所述第二金属层形成，各自经由通孔连结所述N+型层,所述通孔穿设于所述层间绝缘层以及所述栅极绝缘层。
所述P型金属氧化半导体，包括:一阻隔层位于所述基材上；一二氧化硅层位于阻隔层上；一P通道层位二氧化硅层上，所述P通道层具一多晶硅层、两P+型层，所述两P+型层的内侧各自接合于所述N通道层的两外侧；一栅极绝缘层，位于所述N通道层以及所述二氧化硅层上；一第一金属层，位于所述栅极绝缘层上，用于形成一栅极，所述栅极绝缘层绝缘分隔所述P通道层与所述一第一金属层；一层间绝缘层，位于所述第一金属层以及所述栅极绝缘层上；以及漏极和源极，由所述第二金属层形成，各自经由通孔连结所述P型金属氧化半导体的所述P+型层，所述通孔穿设于所述层间绝缘层以及所述栅极绝缘层。
所述走线的所述端点包括一垫，所述垫是与一电路单元测试管脚电性相连。
所述走线的所述端点包括一垫，所述垫是与一集成电路芯片电性相连。
所述走线的所述端点包括一垫，所述垫是与一软性电路板电性相连。
本发明另一实施例，为一种低温多晶硅产品的制造方法，包括:提供一基材；形成NMOS与PMOS于所述基材上；形成第二金属层并加以图案化以构成所述NMOS与所述PMOS的漏极与源极以及至少一走线；形成平坦层于NMOS与PMOS上，所述平坦层覆盖所述NMOS与所述PMOS的漏极和源极以及所述走线；形成第一透明导电层于所述平坦层上以覆盖至少一部分所述平坦层；形成保护层于第一透明导电层与所述平坦层上；形成第二透明导电层于所述保护层上；挖洞形成至少一挖槽，所述挖槽穿过所述平坦层，以及所述第一透明导电层、所述保护层、以及所述第二透明导电层中至少之一层以曝露所述走线的一端点。
所述走线的端点包含一垫，且所述走线与一电路单元测试管脚电性相连，所述挖槽形成于所述垫的上方。
所述走线的端点包含一垫，且所述走线与一集成电路芯片电性相连，所述挖槽形成于所述垫的上方。
所述走线的端点包含一垫，且所述走线与一软性电路板电性相连，所述挖槽形成于所述垫的上方。
本发明上述优选实施例，所述挖槽形成于所述对应单一个所述走线的所述端点的上方，若挖槽的孔径大小，与对应单一个所述走线的所述端点的孔径大小相同时，所述挖槽不需要将走线、垫、以及与第二金属的交界处裸露出来，具体解决先前技术中，残留的透明导电层的氧化铟锡(ITO)会把相邻的走线短路在一起，造成整个面板的显示异常的缺点。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，幷配合所附图式，作详细说明如下：
【附图说明】
图1为低温多晶硅(LTPS)结构示意图。
图2为先前技术LTPS结构中平坦层(Planarization,PLN)挖洞区域示意图。
图3为根据本发明之实施例之LTPS产品结构的挖槽示意图。
【具体实施方式】
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。
请参考图1所示，为低温多晶硅薄膜(LTPS)的结构剖面示意图(并不涵盖本发明的挖槽31)，所述结构具有基材11，N型金属氧化半导体(NMOS)41、P型金属氧化半导体(PMOS)42形成于基材11上，以及氧化铟锡(ITO)的透明导电层22、24。所述基材11可以是玻璃，遮蔽层12于基材11上，通常由非晶硅层或钼(A-Si/Mo)组成。间隔层位于玻璃基材11上并覆盖遮蔽层12，间隔层通常由氮化硅层(SiNx)的阻隔层13，以及二氧化硅层14组成。NMOS 41的N通道层15或PMOS 42的P通道层16位于二氧化硅层14上。N通道层15的两外侧端，分别具有N+型层151以及N-型层152，N+型层151位于N通道层15的最外侧端，N-型层152邻接于N+型层151，N通道层15的内部，是N通道层15的多晶硅层153(Poly)。P通道层16的两外侧端，具有P+型层161，P通道层16的内部，是P通道层16的多晶硅层162(Poly)。第一金属层19形成为栅极电极层(Gate Electrode，GE)，位于栅极绝缘层17上，分别与N信道层15或P信道层16绝缘。层间绝缘层18(inter-level dielectric，ILD)位于第一金属层19以及栅极绝缘层17上。平坦层21(Planarization,PLN)位于层间绝缘层18上。第二金属层20通过穿越层间绝缘层18，以及栅极绝缘层17的通孔分别与N+型层151以及P+型层161连接。第二金属层20形成为N型金属氧化半导体41(NMOS)以及P型金属氧化半导体42(PMOS)的源极/漏极电极层(Source/Drain,SD)。第二透明导电层24位于平坦层21上。保护层23(Protective Layer,PV)位于第二透明导电层24上。第一透明导电层22，位于保护层23(Protective Layer,PV)上。第一透明导电层22以及第二透明导电层24通常是以氧化铟锡(ITO)制成。第一透明导电层22穿过保护层23以及平坦层21与第二金属层20连结。
上述结构下，如上所述，先前技术中，如图2所示，平坦层21位在第二金属层20的上层，平坦层21挖洞产生挖槽40后，先前技术挖一个洞的外露范围，通常涵盖第二金属层20形成的走线35、垫34、以及与第二金属层20其他部分(例如所述NMOS与所述PMOS的漏极和源极)的交界处。
根据本发明一实施例，提供一种可提升良率的低温多晶硅产品结构，如图3所示。将上述图1中的低温多晶硅(LTPS)结构中的平坦层21挖洞，形成如图3中多数个的挖槽31。于本实施例中，所述挖槽31分别位于走线35端点的垫34、与电路单元测试管脚连接的垫34、与集成电路33连接的垫34、与软性电路板32连接的垫34上。于本实施例中，每个挖槽31仅曝露出单一个垫34。
如上所述，本发明一种低温多晶硅(LTPS)产品结构，是在图1所示的低温多晶硅(LTPS)结构上挖设如图3的多个挖槽31，所以整体结构包括:基材11；N型金属氧化半导体41(NMOS)位于所述基材11上(基材11可以是玻璃)，以及P型金属氧化半导体42(PMOS)位于所述基材11上；第二金属层20，用于形成所述NMOS与所述PMOS的漏极和源极以及至少一走线35，其中一些走线35可以与所述NMOS与所述PMOS的漏极和源极相连；平坦层21位于所述NMOS以及所述PMOS上方；第一透明导电层22位于所述平坦层21上方并覆盖所述平坦层21至少一部分；保护层23位于所述平坦层21和所述第一透明导电层22上方；第二透明导电层24位于所述保护层23上方，所述第二透明导电层24经由穿过所述保护层23以及所述平坦层21的通孔与所述NMOS的漏极和源极相连结；至少一挖槽31，所述挖槽31穿过所述平坦层21，以及所述第一透明导电层22、所述保护层23、以及所述第二透明导电层24中至少之一层以曝露所述走线35的端点处的垫34。
NMOS以及PMOS的结构中具有漏极和源极是第二金属层20形成，NMOS的漏极和源极连结第二透明导电层24，是NMOS以及PMOS是面板显示驱动的基本组件，走线35也由第二金属层20形成，其中一些走线35可以一端连结漏极和源极，并可包含其他走线。请参考图1以及图3，图案化的第二金属层20位于平坦层21与层间绝缘层18之间，第二金属层20与第二透明导电层24相连结，第二金属层20是构成NMOS与PMOS源极/漏极电极层(Source/Drain,SD)以及走线35，这些部件可能彼此相邻。于本实施例中，如图3所示，具体将平坦层21上挖设多个挖槽31，且各挖槽的范围局限缩在图案化的第二金属层20所延伸的特定端点处的单一垫34上，可以减少相邻的NMOS与PMOS源极/漏极电极层(Source/Drain,SD)以及走线35之间彼此干扰。
所述N型金属氧化半导体(NMOS)41，是由遮蔽层12、二氧化硅层14、N通道层15、栅极绝缘层17、第一金属层19、层间绝缘层18、逐层由下层往上层覆盖的结构。其中N通道层15具一多晶硅层153、两N+型层151，所述两N+型层151的内侧各自接合于所述N通道层15的两外侧，两N-型层152的两端各自接合于所述多晶硅层153外侧端以及两N+型层151的内侧端。而漏极和源极，由所述第二金属层20形成，各自经由通孔连结所述N+型层151,所述通孔穿设于所述层间绝缘层18以及所述栅极绝缘层17。
所述P型金属氧化半导体(PMOS)42，是由阻隔层13、二氧化硅层14、P通道层16、栅极绝缘层17、第一金属层19、层间绝缘层18、逐层由下层往上层覆盖的结构。其中P通道层16具一多晶硅层162、两P+型层161，所述两P+型层161的内侧各自接合于所述N通道层15的两外侧。而漏极和源极，由所述第二金属层20形成，各自经由通孔连结所述P型金属氧化半导体42的所述P+型层161，所述通孔穿设于所述层间绝缘层18以及所述栅极绝缘层17。
如上所述，本实施例具体将平坦层21上的各挖槽31分别局限在图案化的第二金属层20所延伸的特定端点上。各所述挖槽31对应单一个所述走线35的所述端点，更明确而言，各挖槽31是对应并涵盖单一个垫34。若挖槽31的大小，与对应单一个所述走线35的所述端点处的垫34的大小相当时，所述挖槽31就不会将走线35、垫34、以及与第二金属的交界处裸露出来。
虽然上述实施例中，每个挖槽31仅曝露单一个垫34。但也可以是每个弯槽曝露出一个一上的垫34。所述走线35包含多条走线35分布在不同区域，邻近的所述走线35分为多组，每一组所述走线35的所述端点处的垫由对应的所述挖槽31之一曝露。例如每两个垫34由一个挖槽31曝露，依此类推。
本发明提供一种低温多晶硅产品的制造方法，请参阅图1以及图3，所述方法包括以下步骤。
提供一基材11，该基材11可以是玻璃基材11。
形成N型金属氧化半导体(NMOS)41与P型金属氧化半导体(PMOS)42于所述基材11上。所述N型金属氧化半导体(NMOS)41，如图1中所示，是由遮蔽层12、二氧化硅层14、N通道层15、栅极绝缘层17、第一金属层19、层间绝缘层18、逐层由下层往上层覆盖的结构。其中N通道层15具一多晶硅层153、两N+型层151，所述两N+型层151的内侧各自接合于所述N通道层15的两外侧，两N-型层152的两端各自接合于所述多晶硅层153外侧端以及两N+型层151的内侧端。而漏极和源极是由第二金属层20形成，如后述，各自经由通孔连结所述N+型层151,所述通孔穿设于所述层间绝缘层18以及所述栅极绝缘层17。所述P型金属氧化半导体(PMOS)42，如图1中所述，是阻隔层13、二氧化硅层14、P通道层16、栅极绝缘层17、第一金属层19、层间绝缘层18、逐层由下层往上层覆盖的结构。其中P通道层16具一多晶硅层162、两P+型层161，所述两P+型层161的内侧各自接合于所述N通道层15的两外侧。而漏极和源极是由所述第二金属层20形成，如后述，各自经由通孔连结所述P型金属氧化半导体42的所述P+型层161，所述通孔穿设于所述层间绝缘层18以及所述栅极绝缘层17。
形成第二金属层20并加以图案化以构成所述NMOS与所述PMOS的漏极与源极以及至少一走线35，其中走线可以连接所述NMOS与所述PMOS的漏极与源极；
形成平坦层21于NMOS与PMOS上，所述平坦层21覆盖所述NMOS与所述PMOS的漏极和源极以及所述走线35。
形成第一透明导电层22于所述平坦层21上以覆盖至少一部分所述平坦层21。
形成保护层23于第一透明导电层22与所述平坦层21上。
形成第二透明导电层24于所述保护层23上。
NMOS以及PMOS的结构中具有漏极和源极是第二金属层20形成，NMOS的漏极和源极连结第二透明导电层24，是NMOS以及PMOS是面板显示驱动的基本组件，走线35也由第二金属层20形成的，其中一些走线35可以一端连结漏极和源极，请参考图1以及图3，图案化的第二金属层20位于平坦层21与层间绝缘层18之间，第二金属层20与第二透明导电层24相连结，第二金属层20构成NMOS与PMOS源极/漏极电极层(Source/Drain,SD)以及走线35，这些部件可能彼此相邻。
然后，挖洞形成至少一挖槽31，所述挖槽31穿过所述平坦层21，以及所述第一透明导电层22、所述保护层23、以及所述第二透明导电层24中至少之一层以曝露所述走线35的一端点。
所述走线35的端点处可形成一垫34，且所述走线35可与一电路单元测试管脚电性相连，或与一集成电路33芯片电性相连，或与一软性电路板电性相连。所述挖槽31形成于所述垫34的上方。特别是，若挖槽31的大小与对应单一个所述走线35的所述端点处的垫34的大小相当时，所述挖槽31就不需要将走线35、垫34、以及与第二金属的交界处裸露出来。
本发明结构和方法的实施例，提供低温多晶硅薄膜(LTPS)的工艺流程有益效果，第二金属层20位于平坦层21与层间绝缘层之间，经由平坦层21端点上方的挖洞形成挖槽31，减少因为透明导电层(ITO)在第二金属层20分布区域的残留所造成走线35、垫34、以及与第二金属层20其他部分的交界处短路，提升面板显示的品质。本发明提供的平坦层21光罩设计，仅在外围的非显示区域只对特定端点进行曝光，不含与第二金属20的交界处。因此只把垫34裸露出来，不需要将走线35、管脚、垫34、以及第二金属层20其他部分的交界处裸露出来，避免先前技术结构因为是大型挖槽40，使第二金属的交界处外露，并使多数个垫34、走线35集体外露。因此根据本发明，在进行集成电路33或软性电路板32的黏合(Bonding)时，便不会由于透明导电层(ITO)的残留造成相邻信号线短路，从而减少整个面板的显示异常。
本发明的实施例可以应用在低温多晶硅的液晶显示器(LCD)、适用在广视角技术(Advanced Fringe Field Switching,AFFS)上，也可以应用在有机发光二极管(Organic Light-EmittingDiode，OLED)上。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例幷非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (12)
1.一种低温多晶硅(LTPS)产品结构，包括:
一基材；
至少一N型金属氧化半导体(NMOS)位于所述基材上；
至少一P型金属氧化半导体(PMOS)位于所述基材上；
一第二金属层，用于形成所述NMOS与所述PMOS的漏极和源极以及至少一走线；
一平坦层位于所述NMOS以及所述PMOS上方；
一第一透明导电层位于所述平坦层上方并覆盖所述平坦层至少一部分；
一保护层位于所述平坦层和所述第一透明导电层上方；
一第二透明导电层位于所述保护层上方，所述第二透明导电层经由穿过所述保护层以及所述平坦层的通孔与所述NMOS的漏极和源极相连结；
至少一挖槽，所述挖槽穿过所述平坦层，以及所述第一透明导电层、所述保护层、以及所述第二透明导电层中至少之一层以曝露所述走线的一端点。
2.根据权利要求1所述的低温多晶硅产品结构，其中各所述挖槽对应单一个所述走线的所述端点。
3.根据权利要求1所述的低温多晶硅产品结构，其中所述走线包含多条走线分布在不同区域，邻近的所述走线分为多组，每一组所述走线的所述端点由对应的所述挖槽之一曝露。
4.根据权利要求1所述低温多晶硅产品结构，其中，所述N型金属氧化半导体包括:
一遮蔽层位于所述基材上以覆盖部分基材；
一阻隔层位于所述遮蔽层以及基材上；
一二氧化硅层位于阻隔层上；
一N通道层位于二氧化硅层上，所述N通道层具一多晶硅层、两N+型层，所述两N+型层的内侧各自接合于所述N通道层的两外侧，两N-型层的两端各自接合于所述多晶硅层外侧端以及两N+型层的内侧端；
一栅极绝缘层，位于所述N通道层以及所述二氧化硅层上；
一第一金属层，位于所述栅极绝缘层上，用于形成一栅极，所述栅极绝缘层绝缘分隔所述N通道层与所述一第一金属层；
一层间绝缘层，位于所述第一金属层以及所述栅极绝缘层上；以及
漏极和源极，由所述第二金属层形成，各自经由通孔连结所述N+型层,所述通孔穿设于所述层间绝缘层以及所述栅极绝缘层。
5.根据权利要求1所述的低温多晶硅产品结构，其中，所述P型金属氧化半导体，包括:
一阻隔层位于所述基材上；
一二氧化硅层位于阻隔层上；
一P通道层位二氧化硅层上，所述P通道层具一多晶硅层、两P+型层，所述两P+型层的内侧各自接合于所述N通道层的两外侧；
一栅极绝缘层，位于所述N通道层以及所述二氧化硅层上；
一第一金属层，位于所述栅极绝缘层上，用于形成一栅极，所述栅极绝缘层绝缘分隔所述P通道层与所述一第一金属层；
一层间绝缘层，位于所述第一金属层以及所述栅极绝缘层上；以及
漏极和源极，由所述第二金属层形成，各自经由通孔连结所述P型金属氧化半导体的所述P+型层，所述通孔穿设于所述层间绝缘层以及所述栅极绝缘层。
6.根据权利要求1所述的低温多晶硅产品结构，其中所述走线的所述端点包括一垫，所述垫是与一电路单元测试管脚电性相连，所述挖槽是曝露出所述垫。
7.根据权利要求1所述的低温多晶硅产品结构，其中所述走线的所述端点包括一垫，所述垫是与一集成电路芯片电性相连，所述挖槽是曝露出所述垫。
8.根据权利要求1所述的低温多晶硅产品结构，其中所述走线的所述端点包括一垫，所述垫是与一软性电路板电性相连，所述挖槽是曝露出所述垫。
9.一种低温多晶硅产品的制造方法，包括:
提供一基材；
形成NMOS与PMOS于所述基材上；
形成第二金属层并加以图案化以构成所述NMOS与所述PMOS的漏极与源极以及至少一走线；
形成平坦层于NMOS与PMOS上，所述平坦层覆盖所述NMOS与所述PMOS的漏极和源极以及所述走线；
形成第一透明导电层于所述平坦层上以覆盖至少一部分所述平坦层；
形成保护层于第一透明导电层与所述平坦层上；
形成第二透明导电层于所述保护层上；
挖洞形成至少一挖槽，所述挖槽穿过所述平坦层，以及所述第一透明导电层、所述保护层、以及所述第二透明导电层中至少之一层以曝露所述走线的一端点。
10.根据权利要求9所述的低温多晶硅产品的制造方法，其中所述走线的端点包含一垫，且所述走线与一电路单元测试管脚电性相连，所述挖槽形成于所述垫的上方。
11.根据权利要求9所述的低温多晶硅产品的制造方法，其中所述走线的端点包含一垫，且所述走线与一集成电路芯片电性相连，所述挖槽形成于所述垫的上方。
12.根据权利要求9所述的低温多晶硅产品的制造方法，其中所述走线的端点包含一垫，且所述走线与一软性电路板电性相连，所述挖槽形成于所述垫的上方。
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