TW202021111A - 具有垂直結構的電晶體及電子裝置 - Google Patents

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尹弼相
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Abstract

一種電子裝置可包括面板；驅動電路，配置以驅動面板；以及電晶體，設置在面板中，該電晶體包含設置在基板上的閘極電極；設置在閘極電極上的第一絕緣膜；設置在第一絕緣膜上的主動層，該主動層包含與閘極電極的頂表面重疊的第一部分、從第一部分延伸並沿閘極電極的側表面設置且包含通道區的第二部分、以及從主動層的第二部分延伸並設置在第一絕緣膜不與閘極電極重疊的部分上的第三部分；第二絕緣膜，設置在主動層上；第一電極，設置在第二絕緣膜上並電性連接到主動層的第一部分；以及第二電極，設置在第二絕緣膜上並電性連接到主動層的第三部分。

Description

具有垂直結構的電晶體及電子裝置
本發明關於一種具有垂直結構的電晶體及電子裝置。
響應於資訊社會的發展，對諸如顯示裝置和照明裝置一類電子裝置的各種需求正在增加。這樣的電子裝置可以包括其中設置有資料線和閘極線的面板、驅動資料線的資料驅動器、以及驅動閘極線的閘極驅動器。
面板是電子裝置的關鍵組件，其可包括具有驅動面板的各種功能的大量電晶體。
因此，面板製造過程不可避免地會變得複雜和困難。然而，如果要簡化過程，則電晶體的性能可能因此下降，產生問題。
另外，電晶體應具有高整合度以實現電子裝置中的優異特性，例如高解析率。然而，由於與處理、設計等相關的問題，不能無限地減小電晶體的面積。因此，需要能在不降低電晶體的特性的情況下調整電晶體所佔的面積。
本發明所揭露的各個方面提供了一種具有垂直結構的電晶體及電子裝置，其中主動層沒有斷裂，例如，電路中沒有不連續性。
還提供了具有垂直結構的電晶體及電子裝置，其中，降低了源極/汲極電極與主動層之間的接觸電阻值。
還提供了具有垂直結構的電晶體及電子裝置，其中可以實現短通道和整合度。
還提供了具有垂直結構的電晶體及電子裝置，其中減少了不必要的寄生電容。
還提供了具有垂直結構的電晶體及電子裝置，其中可以實現優 異的流程便利性、通道損害防護、短通道和裝置最小化。
根據本發明的一態樣，一種電子裝置可包括面板和驅動該面板的驅動器電路。
在該電子裝置中，可以在面板中設置一電晶體。該電晶體可包含：一閘極電極，設置在一基板上；一第一絕緣膜，被設置以覆蓋該閘極電極；以及一主動層，設置在該第一絕緣膜上。該主動層可包含：一第一部分，與該閘極電極的一頂表面重疊；一第二部分，從該第一部分延伸，位於該閘極電極的一側表面上，並包含一通道區域；以及一第三部分，從該第二部分延伸，並位於該第一絕緣膜未設置該閘極電極的一部分上。該電晶體還可包含：一第二絕緣膜，設置在該主動層上；一第一電極，設置在該第二絕緣膜上，並電性連接到該主動層的該第一部分；以及一第二電極，設置在該第二絕緣膜上，並電性連接到該主動層的該第三部分。該閘極電極的該側表面可具有一倒錐形形狀或在與該主動層的該第二部分相對應的區域上的一個或多個階梯部分。
在與該閘極電極的至少一個側表面相對應的區域中，一絕緣圖案可設置在該主動層與該第二絕緣膜之間。
該絕緣圖案可與該主動層的該通道區域重疊。
該絕緣圖案的寬度可寬於該主動層的該通道區域的寬度。
該閘極電極可以具有單層結構或多層結構。
在該閘極電極具有單層結構的情況下，該閘極電極的寬度可在遠離該基板的方向上增加。
在該閘極電極具有雙層結構的情況下，該閘極電極可包含一第一閘極電極和設置在該第一閘極電極上的一第二閘極電極，該第一閘極電極的寬度比該第二閘極電極的寬度窄。該主動層的該通道區域可被設置以對應於該第一閘極電極的側表面的一部分。
在該閘極電極具有三層結構的情況下，該閘極電極還可包含設置在該第一閘極電極下方的一第三閘極電極，該第一閘極電極的寬度比該第三閘極電極的寬度窄。該主動層的通道區域可被設置以對應於該第一閘極電極的該側表面的一部分。
該第一電極和該第二電極中的一個可以與該閘極電極重疊，且該第一電極和該第二電極不相互重疊。
該第一電極和該第二電的中的一個可以是一源極電極，而該第一電極和該第二電極中的另一個可以是一汲極電極。
該電晶體可設置在該面板的一主動區域內的複數個子像素中的每一個的區域中。
另外，在該主動區域的一外圍中，該電晶體可包含在設置在該面板的一非主動區域內的一驅動器電路中。
根據示例實施例，在具有垂直結構的電晶體和及子裝置中，該主動層沒有斷裂，例如，電路中沒有中斷。
根據示例實施例，在具有垂直結構的電晶體及電子裝置中，該源極/汲極電極與該主動層之間的接觸電阻降低。
根據示例實施例，在具有垂直結構的電晶體及電子裝置中，可以實現短通道和整合度。
根據示例實施例，在具有垂直結構的電晶體及電子裝置中，可減少不必要的寄生電容。
根據示例實施例，在具有垂直結構的電晶體及電子裝置中，可實現優異的流程便利性、通道損害防保護、短通道和裝置最小化。
A/A‧‧‧主動區域
A1‧‧‧第一厚度
A2‧‧‧第二厚度
A3‧‧‧第三厚度
ACT‧‧‧主動層
ACTM‧‧‧主動層材料
BUF‧‧‧緩衝層
CBL‧‧‧連接器
CHA‧‧‧通道區域
CHAW‧‧‧通道區域的寬度
CLK‧‧‧時脈信號
COM‧‧‧共用電極
CPCB‧‧‧控制印刷電路板
CSC‧‧‧控制開關電路
Cst‧‧‧儲存電容器
CTR‧‧‧控制器
D‧‧‧汲極電極
DATA‧‧‧影像資料
DCS‧‧‧控制信號
DDR‧‧‧資料驅動器
DL‧‧‧資料線
DRT‧‧‧驅動電晶體
DVL‧‧‧驅動電壓線
EVDD‧‧‧驅動電壓
EVSS‧‧‧基極電壓
GATE‧‧‧閘極電極
GATE1‧‧‧第一閘極電極
GATE2‧‧‧第二閘極電極
GATE3‧‧‧第三閘極電極
GCS‧‧‧控制信號
GDC‧‧‧閘極驅動器電路
GDR‧‧‧閘極驅動器
GL‧‧‧閘極線
I1‧‧‧第一厚度
I2‧‧‧第二厚度
I3‧‧‧第三厚度
INS1‧‧‧第一絕緣膜
INS2‧‧‧第二絕緣膜
IP‧‧‧絕緣圖案
IPM‧‧‧絕緣圖案材料
IPW‧‧‧絕緣圖案的寬度
L-SWT‧‧‧開關電晶體
N/A‧‧‧非主動區域
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
Nclk‧‧‧時脈信號應用節點
Nout‧‧‧閘極信號輸出節點
Nvss‧‧‧基極電壓節點
OLED‧‧‧有機發光二極體
O-SWT‧‧‧開關電晶體
P1、P2‧‧‧突出部分
PAS‧‧‧鈍化層
PNL‧‧‧面板
PXL‧‧‧像素電極
Q、QB‧‧‧節點
R‧‧‧重設節點
RST‧‧‧重設信號
S‧‧‧源極電極
S1‧‧‧空間
SCAN‧‧‧掃描信號
SDIC‧‧‧源極驅動器IC
SET‧‧‧設定信號
SF‧‧‧源極側電路膜
SP‧‧‧子像素
SPCB‧‧‧源極印刷電路板
SUB‧‧‧基板
TR‧‧‧電晶體
Tdown‧‧‧下拉電晶體
Tup‧‧‧上拉電晶體
VSS‧‧‧基極電壓
Vdata‧‧‧資料電壓
Vgate‧‧‧閘極信號
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
Z1、Z2‧‧‧突出部
透過結合附圖，從下面的詳細描述中，將更清楚地理解本發明的上述和其他目的，特徵和優點，其中：
圖1是顯示根據實施例之電子裝置的示意配置圖；
圖2是顯示根據實施例之電子裝置的系統；
圖3是顯示在根據實施例的面板是有機發光二極體(OLED)面板的情況下包含第三型電晶體的子像素；
圖4是顯示在根據實施例的面板是液晶顯示器(LCD)面板的情況下包含第三型電晶體的子像素；
圖5是顯示設置在根據實施例的面板中的閘極驅動器電路；
圖6是顯示根據一實施例之具有垂直結構的電晶體；
圖7是顯示根據一實施例在與圖6中所示之閘極電極的一個側表面相對應的區域內，設置在主動層與第二絕緣膜之間的絕緣圖案的截面圖；
圖8是顯示根據一實施例之在圖7中的區域B的放大圖；
圖9是顯示根據另一實施例之電子裝置的截面圖；
圖10是顯示根據一實施例之在圖9中的區域C的放大圖；
圖11是顯示根據一實施例之在圖9中的區域E的放大圖；
圖12是顯示根據另一實施例之電子裝置的截面圖；
圖13是顯示根據一實施例之在圖12中的區域F的放大圖；
圖14是顯示根據一實施例之在圖12中的區域G的放大圖；
圖15是顯示設置在子像素中根據實施例之將垂直型電晶體連接到像素電極的結構；
圖16是顯示在根據實施例之具有垂直結構的電晶體設置在子像素中的情況下面板的處理流程；以及
圖17是示意性地顯示根據實施例之製造主動層和絕緣圖案的過程。
在下文中，將詳細參考本發明的實施例，其範例在附圖中顯示出。在整個文件中，應參考附圖，其中相同的參考數字和符號將用於表示相同或相似的部件。在本發明的以下描述中，在可能使本發明的標地不清楚的情況下，將省略結合到本發明中的已知功能和元件的詳細描述。
還將理解，儘管諸如“第一”，“第二”，“A”，“B”，“(a)”和“(b)”之類的術語在本文中可用於描述各種元件，這些術語僅用於將一個元件與其他元件區隔分開。這些元件的實質，順序，順序或數量不受這些術語的限制。令人理解的是，當一個元件被“連接”，“耦合”或“鏈接”到另一個元件時，不僅可以“直接連接、耦合或鏈接”到另一個元件，而且可以也可以透過“中間”元件“間接連接、耦合或鏈接”到另一個元件。
圖1是顯示根據實施例之電子裝置的示意配置圖。
根據實施例的電子裝置可包括顯示裝置、照明裝置、發光裝置等。為了簡潔起見，以下描述將主要集中在顯示裝置上。然而，以下描述可以以基本上相同的方式不僅可以應用於顯示裝置，而且可以應用於包括照明裝置或發光裝置的各種其他電子裝置，只要包括電晶體即可。
根據實施例的電子裝置可包括顯示影像或發光的面板PNL以及驅動面板PNL的驅動器電路。
在面板PNL中，可設置複數條資料線DL和複數條閘極線GL，並可將由複數條閘極線和複數條資料線的交點所界定的複數個子像素SP以一矩陣形式排列。
在面板PNL中，複數條資料線DL和複數條閘極線GL可被設置成彼此相交。例如，複數條閘極線GL可呈行或列排列，而複數條資料線DL可呈列或行排列。在下面的描述中，為了簡潔起見，複數條閘極線GL將被視為呈列排列，而複數條資料線DL將被視為呈行排列。
取決於子像素結構等，可將除了複數條資料線DL和複數條閘極線GL以外的各種信號線設置在面板PNL中。可進一步設置驅動電壓線、參考電壓線、共用電壓線等。
面板PNL可以是各種類型的面板中的一種，例如液晶顯示器(LCD)面板和有機發光二極體(OLED)面板。
設置在面板PNL中的信號線的類型可根據子像素結構、面板類型(例如，LCD面板或OLED面板)等而變化。另外，在此使用的術語“信號線”可在概念上包括施加了信號的電極。
面板PNL可包括在其中顯示影像的主動區域A/A和在其中不顯示影像的非主動區域N/A，非主動區域N/A位於主動區域A/A的外圍。在此，非主動區域N/A也稱為邊框區域。
顯示影像的複數個子像素SP設置在主動區域A/A中。
一焊盤組件可設置在非主動區域N/A中，有資料驅動器DDR電性連接到該焊盤組件。連接焊盤組件和複數條資料線DL的複數條資料鏈路線可設置在非主動區域N/A中。在此，複數條資料鏈接線可以是複數條資料線DL到非主動區域N/A的延伸，或者可以是電性連接到複數條資料線DL的分開圖案。
另外，可以將與閘極驅動相關的線設置在非主動區域N/A中，以將用於閘極驅動的電壓(或信號)經由與閘極驅動器GDR電性連接的焊盤組件傳輸至閘極驅動器GDR。例如，與閘極驅動有關的線可以包括：時脈線、閘極電壓線、閘極驅動控制信號線等，其中時脈信號通過該等時脈線傳輸，閘極電壓VGH和VGL通過該等閘極電壓線傳輸，用於產生掃描信號的各種控制信號通 過該等閘極驅動控制信號線傳輸。與設置在主動區域A/A中的閘極線GL不同，這些與閘極驅動相關的線係設置在非主動區域N/A中。
驅動器電路可包括驅動複數條資料線DL的資料驅動器DDR、驅動複數條閘極線GL的閘極驅動器GDR、控制資料驅動器DDR和閘極驅動器GDR的控制器CTR等。
資料驅動器DDR可藉由將資料電壓輸出到複數條資料線DL來驅動複數條資料線DL。
閘極驅動器GDR可藉由將掃描信號輸出到複數條閘極線GL來驅動複數條閘極線GL。
控制器CTR可藉由施加用於資料驅動器DDR和閘極驅動器GDR的驅動操作的各種控制信號DCS和GCS來控制資料驅動器DDR和閘極驅動器GDR的驅動操作。另外，控制器CTR可將影像資料DATA供應給資料驅動器DDR。
控制器CTR在由各訊框實現的時間點開始掃描、將從外部來源輸入的影像資料轉換為可由資料驅動器DDR讀取之資料信號格式的影像資料DATA、輸出轉換後的影像資料DATA、以及根據掃描在適當的時間點控制資料驅動。
控制器CTR從外部來源(例如主機系統)接收包含垂直同步信號(Vsync)、水平同步信號(Hsync)、輸入資料致能信號(DE)、時脈信號(CLK)等時序信號、產生各種控制信號、以及將各種控制信號輸出到資料驅動器DDR和閘極驅動器GDR，以便控制資料驅動器DDR和閘極驅動器GDR。
例如，控制器CTR輸出各種閘極控制信號GCS，包括閘極啟動脈衝(gate start pulse,GSP)、閘極移位時脈(gate shift clock,GSC)、閘極輸出致能信號(gate output enable,GOE)等，以控制閘極驅動器GDR。
此外，控制器CTR輸出各種資料控制信號DCS，包括源極啟動脈衝(source start pulse,SSP)、源極採樣時脈(source sampling clock,SSC)、源極輸出致能信號(source output enable,SOE)等，以控制資料驅動器DDR。
控制器CTR可以是一般顯示裝置中所使用的時序控制器，或者可以是包含時序控制器並執行其他控制功能的控制裝置。
控制器CTR可設置為與資料驅動器DDR分開的組件，或者可設置為與資料驅動器DDR結合(或組合)的積體電路(IC)。
資料驅動器DDR從控制器CTR接收影像資料DATA，並將資料電壓施加給複數條資料線DL以驅動複數條資料線DL。資料驅動器DDR也稱為源極驅動器。
資料驅動器DDR可透過各種介面向控制器CTR發送各種信號和從控制器CTR接收各種信號。
閘極驅動器GDR藉由向複數條閘極線GL依序施加掃描信號來依序驅動複數條閘極線GL。這裡，閘極驅動器GDR也稱為掃描驅動器。
閘極驅動器GDR在控制器CTR的控制下將具有導通或關閉電壓的掃描信號依序施加給複數條閘極線GL。
假如特定的閘極線被閘極驅動器GDR打開，則資料驅動器DDR將從控制器CTR接收的影像資料DATA轉換為類比資料電壓，並將資料電壓施家給複數條資料線DL。
資料驅動器DDR可以設置在面板PNL的一側(例如，在面板PNL的上方或下方)。在某些情況下，可以根據驅動系統、面板的設計等將資料驅動器DDR設置在面板PNL的兩側(例如，在面板PNL的上方和下方)。
閘極驅動器GDR可以設置在面板PNL的一側(例如，在面板PNL的右側或左側)。在某些情況下，可以根據驅動系統、面板的設計等將閘極驅動器GDR設置在面板PNL的兩側(例如，在面板PNL的左右)。
資料驅動器DDR可以包含一個或多個源極驅動器IC(SDIC)。
每個源極驅動器IC可以包含移位暫存器、鎖存電路、數位類比轉換器(DAC)、輸出緩衝器等。在某些情況下，資料驅動器DDR可進一步包括一個或多個類比數位轉換器(ADC)。
每個源極驅動器IC可以透過膠帶自動黏合(TAB)或玻璃上晶片(COG)方法連接到面板PNL的鍵接焊盤，或者可以直接安裝在面板PNL上。在某些情況下，每個源極驅動器IC都可與面板PNL結合在一起。此外，每個源極驅動器IC都可使用膜上晶片(COF)結構實現。在這種情況下，每個源極驅動器IC都可安裝在電路膜上，以經由該電路膜與在面板PNL中的資料線DL電性連接。
閘極驅動器GDR可包括複數個閘極驅動器電路(GDC)。在此，複數個閘極驅動器電路可以分別對應於複數條閘極線GL。
每個閘極驅動器電路可以包括移位暫存器、位準暫存器等。
每個閘極驅動器電路都可以透過TAB或COG方法連接到面板PNL的鍵接焊盤。另外，可以使用COF結構實現每個閘極驅動器電路。在這種情況下，每個閘極驅動器電路都可安裝在電路膜上，以經由電路膜與面板PNL中的閘極線GL電性連接。另外，可使用設置在面板PNL內的板內閘極(GIP)結構實現每個閘極驅動器電路。即，每個閘極驅動器電路都可直接設置在面板PNL中。
圖2是顯示根據實施例之電子裝置的系統。
參照圖2，在根據實施例的電子裝置中，可使用諸如TAB結構、COG結構和COF結構之複數種結構中的COF結構來實現資料驅動器DDR，而可使用諸如TAB結構、COG結構、COF結構、GIP結構之各種結構中的GIP結構來實現閘極驅動器GDR。
資料驅動器DDR可包括一個或多個源極驅動器IC SDIC。在圖2中，所示的資料驅動器DDR包括複數個源極驅動器IC SDIC。
在資料驅動器DDR具有COF結構的情況下，資料驅動器DDR的每個源極驅動器IC SDIC可以安裝在複數個源極側電路膜SF之中對應的一個上。
每個源極側電路膜SF的一部分可以電性連接到存在於面板PNL的非主動區域N/A中的焊盤組件(例如，焊盤的組件)。
電性連接源極驅動器IC SDIC和面板PNL的線可以設置在源極側電路膜SF上。
電子裝置可包括至少一個源極印刷電路板SPCB和一控制印刷電路板CPCB，在其上安裝有控制組件和各種電子裝置，以將複數個源極驅動器IC SDIC電路連接到其他裝置。
在其上安裝有源極驅動器IC SDIC的每個源極側電路膜SF的另一部分可連接至至少一個源極印刷電路板SPCB。
也就是說，其上安裝有源極驅動器IC SDIC之每個源極側電路膜SF的一部分可電性連接到面板PNL的非主動區N/A，而每個源極側電路膜SF的另一部分可電性連接至源極印刷電路板SPCB。
控制資料驅動器DDR、閘極驅動器GDR等的操作的控制器CTR可設置在控制印刷電路板CPCB中。
另外，可在控制印刷電路板CPCB上設置電源管理IC(PMIC)等。電源管理IC向面板PNL、資料驅動器DDR、閘極驅動器GDR等供應各種形式的電壓或電流，或者控制要供應給前述相同元件之各種形式的電壓或電流。
源極印刷電路板SPCB和控制印刷電路板CPCB可經由至少一個連接器CBL彼此電路連接。連接器CBL可以是例如可撓性印刷電路(FPC)、可撓性扁平電纜(FFC)等。
該至少一個源印刷電路板SPCB和該控制印刷電路板CPCB可結合(或組合)到單一印刷電路板中。
在使用GIP結構實現閘極驅動器GDR的情況下，可將閘極驅動器GDR的複數個閘極驅動器電路GDC直接設置在面板PNL的非主動區域N/A中。
複數個閘極驅動器電路GDC中的每一個可將掃描信號SCAN輸出到設置在面板PNL的主動區域A/A內之複數個閘極線GL中對應的閘極線GL。
設置在面板PNL上的複數個閘極驅動器電路GDC可以經由設置在非主動區域N/A中之與閘極驅動有關的線施加有各種信號(例如，時脈信號、高位準閘極電壓(high-level gate voltage,VGH)、低位準閘極電壓(low-level gate voltage,VGL)、啟動信號(start signal,VST)、重設信號(reset signal,RST)等)，用於產生掃描信號。
設置在非主動區域N/A內之與閘極驅動相關的線可電性連接到設置在最靠近複數個閘極驅動器電路GDC的某些源極側電路膜SF。
圖3是顯示在面板PNL是OLED面板的情況下，根據實施例的面板PNL中的子像素SP的結構。
參照圖3，在OLED面板PNL中的每個子像素SP可包含有機發光二極體OLED、驅動有機發光二極體OLED的驅動電晶體DRT、電性連接在驅動電晶體DRT的第一節點N1與對應的資料線DL之間的開關電晶體、電性連接到驅動電晶體DRT的第一節點N1和第二節點N2的儲存電容器Cst等。
有機發光二極體OLED可包含陽極、有機發光層、陰極等。
參考圖3中的電路。有機發光二極體OLED的陽極(也稱為像素電極)可以電性連接至驅動電晶體DRT的第二節點N2。有機發光二極體OLED的陰極(也稱為共用電極)可以具有施加到其上的基極電壓EVSS。
這裡，舉例來說，基極電壓EVSS可以是接地電壓，或者是高於或低於接地電壓的電壓。另外，基極電壓EVSS可以根據驅動狀態而變化。例如，在影像驅動期間的基極電壓EVSS和在感測驅動期間的基極電壓EVSS可以不同地設定。
驅動電晶體DRT藉由將驅動電流施加至有機發光二極體OLED來驅動有機發光二極體OLED。
驅動電晶體DRT可以包括第一節點N1、第二節點N2、第三節點N3等。
驅動電晶體DRT的第一節點N1可以是閘極節點，並可電性連接到開關電晶體O-SWT的源極節點或汲極節點。驅動電晶體DRT的第二節點N2可以是源極節點或汲極節點，並可電性連接到有機發光二極體OLED的陽極(或陰極)。驅動電晶體DRT的第三節點N3可以是汲極節點或源極節點，可向其施加驅動電壓EVDD。第三節點N3可電性連接至驅動電壓線DVL，驅動電壓EVDD通過該驅動電壓線DVL施加。
儲存電容器Cst可電性連接在驅動電晶體DRT的第一節點N1與第二節點N2之間，以在單一訊框時間(或預定時間)期間保持與影像信號電壓相對應的資料電壓Vdata或與資料電壓Vdata相對應的電壓。
開關電晶體O-SWT的汲極節點或源極節點可電性連接到對應的資料線DL。開關電晶體O-SWT的源極節點或汲極節點可電性連接到驅動電晶體DRT的第一節點N1。開關電晶體O-SWT的閘極節點可電性連接到相應的閘極線GL，通過該閘極線GL向其施加掃描信號SCAN。
掃描信號SCAN可經由相應的閘極線施加到開關電晶體O-SWT的閘極節點，從而對開關電晶體O-SWT進行開-關控制。
開關電晶體O-SWT可以由掃描信號SCAN導通，以將從相應的資料線DL施加的資料電壓Vdata傳輸到驅動電晶體DRT的第一節點。
另外，儲存電容器Cst可以是有意地被設計成設置在驅動電晶體DRT外部的外部電容器，而不是寄生電容器(例如，Cgs或Cgd)，例如，在驅動電晶體DRT的第一節點N1與第二節點N2之間存在的內部電容器。
驅動電晶體DRT和開關電晶體O-SW中的每一個可以是n型電晶體或p型電晶體。
圖3中所示的子像素結構具有兩個電晶體和一個電容器(2T1C)的結構。然而，這僅是出於說明的目的而提出的，且在某些情況下，可進一步包含一個或多個電晶體或一個或多個電容器。另外，複數個子像素可具有相同的結構，或者複數個子像素中的一些子像素可具有與其餘子像素不同的結構。
圖4是顯示在面板PNL是LCD面板的情況下，根據實施例的面板PNL中的子像素SP的結構。
參照圖4，LCD面板PNL中的每個子像素SP可包含像素電極PXL和開關電晶體L-SWT。
開關電晶體L-SWT可由掃描信號SCAN控制，並可電性連接在相應的資料線DL與像素電極PXL之間。
開關電晶體L-SWT由掃描信號SCAN導通，以將從資料線DL施加的資料電壓Vdata傳輸到像素電極PXL。施加有資料電壓Vdata的像素電極PXL可與施加有共用電壓的共用電極COM協同形成電場。也就是說，電容器(例如，儲存電容器)可產生在像素電極PXL與共用電極COM之間。
圖5是示意性地顯示根據實施例之設置在面板PNL中的閘極驅動器電路GDC。
參照圖5，每個閘極驅動器電路GDC可包括上拉電晶體Tup、下拉電晶體Tdown、控制開關電路CSC等。
控制開關電路CSC是控制對應於上拉電晶體Tup的閘極節點的節點Q的電壓和對應於下拉電晶體Tdown的閘極節點的節點QB的電壓的電路。控制開關電路CSC可包含複數個開關(電晶體)。
上拉電晶體Tup是通過閘極信號輸出節點Nout向閘極線GL施加與第一位準電壓(例如，高位準電壓VGH)相對應的閘極信號Vgate的電晶體。下拉電晶體Tdown是通過閘極信號輸出節點Nout向閘極線GL施加與第二位準電 壓(例如，低位準電壓VGL)相對應的閘極信號Vgate的電晶體。上拉電晶體Tup和下拉電晶體Tdown可以在不同的時間點導通。
上拉電晶體Tup電性連接在時脈信號CLK施加於其上的時脈信號應用節點Nclk與電性連接至閘極線GL的閘極信號輸出節點Nout之間。上拉電晶體Tup由節點Q的電壓導通或關閉。
上拉電晶體Tup的閘極節點電性連接至節點Q。上拉電晶體Tup的汲極節點或源極節點電性連接至時脈信號應用節點Nclk。上拉電晶體Tup的源極節點或汲極節點電性連接至閘極信號輸出節點Nout，閘極信號Vgate從該閘極信號輸出節點Nout輸出。
上拉電晶體Tup由節點Q的電壓導通，以將在時脈信號CLK的高位準範圍內具有高電壓位準VGH的閘極信號輸出到閘極信號輸出節點Nout。
輸出到閘極信號輸出節點Nout的高位準電壓VGH的閘極信號Vgate施加至相應的閘極線GL。
下拉電晶體Tdown電性連接在閘極信號輸出節點Nout和基極電壓節點Nvss之間，並由節點QB的電壓導通或關閉。
下拉電晶體Tdown的閘極節點電性連接到節點QB。下拉電晶體Tdown的汲極節點或源極節點電性連接至基極電壓節點Nvss，以接收所施加之與正電壓相對應的基極電壓VSS。下拉電晶體Tdown的源極節點或汲極節點電性連接至閘極信號輸出節點Nout，閘極信號Vgate從閘極信號輸出節點Nout輸出。
下拉電晶體Tdown由節點QB的電壓導通，以將具有低位準電壓VGL的閘極信號Vgate輸出到閘極信號輸出節點Nout。因此，可透過閘極信號輸出節點Nout將具有低位準電壓VGL的閘極信號Vgate施加給對應的閘極線GL。在此，具有低位準電壓VGL的閘極信號Vgate可以是例如基極電壓VSS。
另外，控制開關電路CSC可包含兩個或更多個電晶體，並可包含主要節點，諸如節點Q、節點QB、設定節點S(也稱為“啟動節點”)和重設節點R。在一些情況下，控制開關電路CSC可進一步包括輸入節點，諸如驅動電壓VDD的各種電壓輸入到該輸入節點。
在控制開關電路CSC中，節點Q電性連接到上拉電晶體Tup的閘極節點，並被重複地充電和放電。
在控制開關電路CSC中，節點QB電性連接到下拉電晶體Tdown的閘極節點，並被重複地充電和放電。
在控制開關電路CSC中，設定節點S具有施加於其上的設定信號SET，該設定信號SET指示相應的閘極驅動器電路GDC的閘極驅動的啟動。
在此，施加到設定節點S的設定信號SET可以是從閘極驅動器GDR外部輸入的啟動信號(VST)，或者可以是當前閘極驅動器電路GDC之前於前一級中由閘極驅動器電路GDC輸出的閘極信號Vgate所反饋的信號(例如，進位信號)。
施加到控制開關電路CSC的重設節點R的重設信號RST可以是透過其同步初始化所有級的閘極驅動器電路GDC的重設信號，或者可以是從另一級(例如，上一級或下一級)輸入的進位信號。
控制開關電路CSC對節點Q充電，以響應設定信號SET，並對節點Q放電，以響應重設信號RST。控制開關電路CSC可包含反相器電路，以在不同的時間點對節點Q和節點QB充電或放電。
如圖3所示，可以將驅動電晶體DRT和開關電晶體O-SWT設置在實現為OLED面板的面板PNL的主動區域A/A內的複數個子像素SP之中的每個子像素SP中。
另外，如圖4所示，可在LCD面板PNL的主動區域A/A內的複數個子像素SP之中的每個子像素SP中設置開關電晶體L-SWT。
如上所述，電晶體DRT、O-SWT或L-SWT中的至少一個可設置在面板PNL的主動區域A/A內的複數個子像素SP的每個區域中。
另外，如圖2所示，可使用INS1P結構來實現閘極驅動器電路GDC，例如，可將閘極驅動器電路GDC設置在面板PNL內。在這種情況下，閘極驅動器電路GDC的各種電晶體，例如上拉電晶體Tup、下拉電晶體Tdown和CSC內的其他電晶體，如圖5所示，可設置在位於面板PNL的主動區域A/A的外圍的非主動區域N/A內。
另外，在設置在面板PNL的主動區域A/A及/或非主動區域N/A內的電晶體TR中，其裝置性能(例如，遷移率或開關性能)可以由通道長度決定。因此，以下將描述在電晶體TR中具有短通道以改善裝置性能的電晶體TR的結構。
另外，將對包含具有短通道的主動層的電晶體TR的結構進行描述，其中可透過簡單的製程製造電晶體TR，並能保護主動層的通道區域不會受到損壞。
根據實施例，能夠提供短通道的電晶體TR可包括：閘極電極，設置在基板上；第一絕緣膜，被設置以覆蓋閘極電極；以及主動層，設置在第一絕緣膜上。該主動層可以包含：第一部分，與閘極電極的頂表面重疊；第二部分，從第一部分延伸，位於閘極電極的側表面上，並包含通道區域；以及第三部分，從第二部分延伸並位於第一絕緣膜未設置閘極電極的部分上。電晶體TR還可包括第二絕緣膜，設置在主動層上；第一電極，設置在第二絕緣膜上並電性連接到主動層的第一部分；以及第二電極，設置在第二絕緣膜上並電性連接到主動層的第三部分。閘極電極的側表面可具有倒錐形形狀或在與主動層的第二部分相對應的區域上的一個或多個階梯部分。
將參考附圖更詳細地描述如上所述的電晶體TR的結構。
圖6是顯示根據一實施例之具有垂直結構的電晶體。
根據實施例之具有垂直結構的電晶體是電晶體TR，其中主動層ACT的通道區域CHA被設置為與基板SUB不平行。總體來說，可採取其中主動層ACT的通道區域CHA與基板SUB之間的角度大於0°且小於180°的所有情況。
參照圖6，設置在面板PNL中之具有垂直結構的電晶體TR可包括閘極電極GATE、主動層ACT、源極電極S和汲極電極D。
具體地，閘極電極GATE設置在基板SUB上。閘極電極GATE可用作根據本實施例的電晶體TR的間隔物。
該間隔物是由主動層的通道區域在與具有垂直結構的電晶體TR中之基板SUB不平行的方向上垂直延伸的結構。
根據一實施例，閘極電極GATE用以在不平行於基板SUB的方向上垂直地延伸主動層ACT的通道區域，同時還用作閘極電極。換句話說，閘極電極GATE具有雙重目的，例如，由於通道沿閘極電極GATE的一側設置，因此啟用通道以導通和關閉電晶體並還延伸通道長度。因此，不需要分開的間隔物，從而簡化了製程。
根據一實施例，閘極電極GATE可設置為單層。例如，如圖6所示，閘極電極GATE的寬度可包含在垂直遠離基板SUB的方向上變寬的區域。例 如，閘極電極GATE可相對於基板具有倒錐形形狀。在此，閘極電極GATE的寬度可以是在水平方向上取得的長度。
第一絕緣膜INS1被設置以覆蓋閘極電極GATE。即，第一絕緣膜INS1可設置在閘極電極GATE的頂表面和側表面上以及在基板SUB未設置閘極電極GATE的部分上。
主動層ACT設置在第一絕緣膜INS1上。具體地，主動層ACT可設置在與閘極電極GATE的頂表面的一部分或全部相對應的區域上、在與閘極電極GATE的至少一個側表面相對應的區域上、以及在基板SUB未設置閘極電極GATE的部分上。
根據另一態樣，主動層ACT設置在第一絕緣膜INS1上。特別地，主動層ACT可包含：第一部分，與閘極電極GATE的頂表面重疊；第二部分，從第一部分延伸位於閘極電極GATE的側表面上，並包括通道區域CHA；剩餘部分(或第三部分)，從第二部分延伸位於第一絕緣膜INS1未設置閘極電極GATE的部分上。
儘管主動層ACT在圖6中被示為單層，本發明不限於此。相反，主動層ACT可以由兩層或更多層組成。
第二絕緣膜INS2設置在主動層ACT和第一絕緣層INS1上，同時覆蓋主動層ACT。
第二絕緣膜INS2的厚度可比第一絕緣層INS1厚。
第一電極和第二電極可彼此間隔開地設置在第二絕緣膜INS2上。在此，第一電極和第二電極中的一個可以是源極電極S，而第一電極和第二電極中的另一個可以是汲極電極D。
在下文中，將主要集中於其中第一電極是汲極電極D且第二電極是源極電極S的構造。
汲極D可與主動層ACT的一端(或第一部分)重疊，而源極電極S可與主動層ACT的另一端(或第三部分)重疊。在此，源極電極S或汲極電極D中的一個可與閘極電極GATE重疊。
換句話說，閘極電極GATE的頂表面可與主動層ACT重疊，並可與源極電極S或汲極電極D中的一個重疊。
根據一實施例，第一絕緣膜INS1可以是閘極極絕緣膜。
第一絕緣膜INS1可設置在面板PNL的整個主動區域A/A上。在某些情況下，第一絕緣膜INS1可延伸以設置在位於主動區A/A外圍中的非主動區N/A上。
第一絕緣膜INS1可以是透過正面沉積製造的薄絕緣體層。即，第一絕緣膜INS1可以是在不使用遮罩的情況下透過正面沉積製造的薄膜。
另外，可透過遮罩處理將主動層ACT設置在主動區A/A的一部分上，並可將主動層ACT設置在非主動區N/A的一部分上。主動層ACT可以是薄膜。
在根據實施例的電子裝置中，第一絕緣膜INS1和主動層ACT可透過諸如金屬有機化學氣相沉積(MOCVD)或原子層沉積(ALD)的薄膜沉積方法來製造。其中薄膜沉積處理是可控制的。
MOCVD方法是化學氣相沉積(CVD)的子類，用於透過在反應氣體注入到其上的熱基板表面上的沉積反應來製造薄膜。反應物氣體包含有機金屬混合物。MOCVD法是透過加熱使熱的基板上的有機金屬氣體分解來生長半導體薄膜的技術。與諸如電漿增強化學氣相沉積(PECVD)和低壓化學氣相沉積(LPCVD)等其他CVD方法相比，MOCVD方法在較低的溫度下執行。可在原子水平上控制薄膜處理，從而可製造均勻的薄膜。
ALD方法是CVD的子類，用於透過分別供應反應物並沉積由反應物氣體的化學反應產生的顆粒來在基板的表面上製造薄膜。在將一種反應物化學吸附到基板上之後，將第二種氣體或第三種氣體供應給基板，從而導致隨後的化學吸附到基板，從而在基板上沉積薄膜。
與物理氣相沉積(PVD)方法或其他CVD方法相比，MOCVD或ALD方法的使用可提高薄膜的生產率或生長速率。另外，由於高的薄膜塗覆性能，可精確地調節薄膜的厚度。即，透過使用MOCVD或ALD法可製造具有階梯覆蓋性優異的薄膜。
另外，與諸如濺射的其他沉積方法相比，MOCVD或ALD方法可製造具有更高的厚度和組成均勻性以及更高的密度水平的薄膜。
透過MOCVD或ALD方法製造的第一絕緣膜INS1和主動層ACT可以是非常薄的膜，即使在階梯區域中也沒有斷裂，例如，在電路中沒有間斷。換句話說，可將第一絕緣膜INS1和主動層ACT放置為連續的不間斷的層或條帶。
另外，透過MOCVD或ALD方法製造的第一絕緣膜INS1和主動層ACT可具有非常小的位置特定的厚度變化。即，第一絕緣膜INS1和主動層ACT可具有非常高的厚度均勻性。
具體地，設置在與閘極電極GATE的頂表面相對應的區域中之第一絕緣膜INS1的第一厚度I1、設置在與閘極電極的側表面相對應的區域中之第一絕緣膜INS1的第二厚度I2、以及設置在其上未設置閘極電極GATE的基板SUB上的第一絕緣膜INS1的第三厚度I3可以分別具有相應的厚度。例如，第一絕緣膜INS1的第一厚度、第二厚度和第三厚度(I1、I2、I3)可以相等或具有近似相同的厚度。
另外，設置在與閘極電極GATE的頂表面相對應的區域中之主動層ACT的第一厚度A1、設置在與閘極電極GATE的側表面相對應的區域中之主動層ACT的第二厚度A2、以及設置在其上未設置閘極電極GATE的基板SUB上的主動層ACT的第三厚度A3可分別具有相應的厚度。例如，主動層ACT的第一厚度、第二厚度和第三厚度(A1、A2、A3)可相等或具有近似相同的厚度。
另外，如圖6所示，即使在第一絕緣膜INS1和主動層ACT設置在閘極電極GATE上的情況下，其中閘極電極GATE的側表面具有倒錐形形狀，第一絕緣膜INS1和主動層ACT可具有均勻的厚度而沒有任何中斷，例如，在電路不中斷。
根據一實施例，第一絕緣膜INS1的厚度可在50nm至200nm的範圍內，且主動層ACT的厚度可在10nm至50nm的範圍內。然而，實施例不限於此。
另外，透過MOCVD或ALD方法製造的第一絕緣膜INS1和主動層ACT可以是高密度薄膜。
在根據實施例的電子裝置中，第二絕緣膜INS2可設置在面板PNL的整個主動區域A/A上。在某些情況下，第二絕緣膜INS2可延伸以設置在位於主動區A/A的外圍中的非主動區N/A上。
除了諸如MOCVD或ALD的薄膜沉積方法之外，可透過設計以製造第一絕緣膜INS1或主動層ACT之諸如MOCVD或ALD的薄膜沉積方法或透過典型的CVD或PVD方法來製造第二絕緣膜INS2。
在根據實施例的電子裝置中，即使在透過設計以製造第二絕緣膜INS2之諸如MOCVD或ALD的薄膜沉積方法來製造第一絕緣膜INS1的情況下，可將第一絕緣膜INS1製造為比第二絕緣膜INS2更厚。然而，實施例不限於此。
然而，除了諸如MOCVD或ALD的薄膜沉積方法之外，當透過典型的CVD或PVD方法製造第二絕緣膜INS2時，與第一絕緣膜INS1相比，第二絕緣膜INS2可具有更大的厚度變化和更低的膜密度(例如，第一絕緣膜INS1可比第二絕緣膜INS2緻密並還具有更均勻的厚度)。
此外，第一絕緣膜INS1可包含選自例如SiOx、SiO2、TiOx、SiON或SiNx中的至少一種。
另外，第二絕緣膜INS2可包含選自例如SiOx、SiO2、TiOx、SiON或SiNx中的至少一種。
第一絕緣膜INS1和第二絕緣膜INS2可由相同的材料製成。在一示例中，第一絕緣膜INS1和第二絕緣膜INS2都可由SiO2製成。在另一個示例中，第一絕緣膜INS1和第二絕緣膜INS2都可由SiOx製成。
第一絕緣膜INS1和第二絕緣膜INS2可由不同的材料製成。例如，第一絕緣膜INS1可以由SiO2製成，而第二絕緣膜INS2可由SiNx製成。
另外，根據實施例之具有垂直結構的電晶體TR的主動層ACT可從多種類型中選擇。
在一示例中，主動層ACT可由非晶矽(a-Si)半導體製成。
在另一示例中，主動層ACT可由氧化物半導體製成。包含主動層ACT的電晶體TR稱為氧化物電晶體。在這種情況下，例如，氧化物半導體可以是n型氧化物半導體，例如銦鎵鋅氧化物(IGZO)、銦鋅氧化物(IZO)或銦鈦鋅氧化物(ITZO)，或者可以是p型氧化物半導體，例如CuOx、SnOx或NiOx。
由於主動層ACT由非晶半導體或氧化物半導體製成，所以可以容易地將根據實施例的電子裝置設計為具有大面積。
主動層ACT包含通道區域CHA。通道區域CHA可設置在與閘極電極GATE的側表面的整體或一部分相對應的區域中。
換句話說，通道區域CHA的長度可等於或小於閘極電極GATE的高度。儘管根據一實施例的閘極電極GATE的高度可以在100nm至500nm的範圍內，但是閘極電極GATE的高度不限於此。
也就是說，根據實施例的主動層ACT的通道區域CHA的長度可透過閘極電極GATE的高度來調節。
如上所述，根據一實施例之具有垂直結構的電晶體TR設置在主動層ACT的通道區域CHA對應於閘極電極GATE的一部分或整個側表面的區域中，因此，可以有利地實現具有短通道的主動層ACT。
因此，可改善具有垂直結構的電晶體TR的電特性。
特別地，即使在使用ADL方法將根據一實施例的主動層ACT製成為薄的情況下，由於主動層ACT的通道短，也可以保持其優異的電特性。
主動層ACT之除了通道區域CHA以外的區域可具有比通道區域CHA更高的導電性。例如，除了通道區域CHA之外，主動層ACT的區域可以是被處理為導電的區域或摻雜的區域。
源極電極S和汲極電極D可經由設置在第二絕緣膜INS2中的孔接觸主動層ACT的區域，該主動層的導電率高於主動層ACT的通道區域CHA的導電率。主動層ACT接觸源極電極S的區域可以是源極區域，而主動層ACT接觸汲極電極D的區域可以是汲極區域。
由於源極電極S和汲極電極D僅經由設置在第二絕緣膜INS2中的孔接觸主動層ACT，因此可減小源極/汲極電極S/D與主動層ACT之間的接觸電阻。
另外，由於主動層ACT的源極區域和汲極區域是被處理為導電或摻雜區域的區域，所以源極電極S與源極區域之間的接觸電阻以及汲極電極D與汲極區域之間的接觸電阻，相較於源極區域和汲極區域均不被處理為導電或摻雜的情況，可以減小。
源極電極S和汲極電極D不彼此重疊。因此，在源極電極S與汲極電極D之間不會產生寄生電容，或者至少實質上降低了寄生電容。
由於典型之具有垂直結構的電晶體被配置使得源極電極與汲極電極(例如，金屬電極)彼此重疊，因此在源極電極與汲極電極之間可能產生寄生電容，且會發生問題。
相比之下，根據一實施例之具有垂直結構的電晶體TR具有用於減小不必要的寄生電容的結構，因為如上所述，源極電極S與汲極電極D彼此不重疊。
另外，如上所述，在根據一實施例之具有垂直結構的電晶體TR中，由於主動層ACT具有短通道區域CHA，所以獲得了優異的電特性。
在根據一實施例的電子裝置中，可在與閘極電極GATE的至少一個側表面相對應的區域中在主動層ACT與第二絕緣膜INS2之間設置絕緣圖案IP。
在下文中將參考圖7至圖8描述該結構。
圖7是顯示在與圖6所示之閘極電極的一個側表面相對應的區域中設置在主動層與第二絕緣膜之間的絕緣圖案的截面圖。圖8是圖7中之區域B的放大圖。
參照圖7，在與通道區域CHA相對應的區域中，閘極電極GATE的至少一個側表面可相對於基板具有倒錐形形狀。
第一絕緣膜INS1被設置以覆蓋閘極電極GATE。由於第一絕緣膜INS1透過MOCVD或ALD方法製造，因此第一絕緣膜INS1可設置以與包含閘極電極GATE的基板SUB的表面形狀一致，每個位置的厚度均勻。
由於也透過MOCVD或ALD方法製造主動層ACT、閘極電極GATE和第一絕緣膜INS1的重疊部分，所以可設置主動層ACT以符合包含閘極電極GATE的基板SUB的表面形狀，每個位置具有均勻的厚度。
參照圖7和圖8，第二絕緣膜INS2設置在主動層ACT上。
絕緣圖案IP在對應於閘極電極GATE的至少一個側表面的區域中設置在主動層ACT與第二絕緣膜INS2之間。
絕緣圖案IP可被設置以具有與主動層ACT的通道區域CHA相對應的形狀(例如，絕緣圖案IP與通道區域CHA重疊或者沿通道區域CHA設置)。
另外，絕緣圖案IP可被設置以對應於具有比通道區域CHA更高的導電性的區域的一部分，同時被設置以對應於通道區域CHA。
也就是說，絕緣圖案IP的寬度IPW可以比通道區域CHA的寬度CHAW寬。在此，絕緣圖案IP的寬度IPW和通道區域CHA的寬度CHAW分別是指絕緣圖案IP和通道區域CHA在垂直於基板SUB的方向上所截取的最大長度。
絕緣圖案IP可用於保護主動層ACT的通道區域CHA在製造電子裝置的過程中不受損壞。絕緣圖案IP也可稱為停止蝕刻。
儘管在圖6和圖8中將閘極電極GATE示為單層。本發明不限於此。例如，如圖9至圖11所示，閘極電極GATE可具有雙層結構或三層結構，如圖12至圖15所示。
圖9是顯示根據另一實施例之電子裝置的截面圖。圖10是圖9中之區域C的放大圖。圖11是圖9中之區域E的放大圖。
在下文中，當某些特徵(例如，組件或效果)與上述實施例的特徵相同時，將省略對它們的描述。
參照圖9，根據另一實施例的電子裝置的閘極電極GATE包含第一閘極電極GATE1和設置在第一閘極電極GATE1上的第二閘極電極GATE2。即，閘極電極GATE可具有由兩層組成的雙層結構。
具體地，緩衝層BUF設置在基板SUB上。第一閘極電極GATE1設置在緩衝層BUF上。第二閘極電極GATE2設置在第一閘極電極GATE1上。
具有雙層結構的閘極電極GATE可以在至少一個側表面上或上方包含至少一個階梯部分。
具體來說，如圖10所示，第一閘極電極GATE1的寬度W1可比第二閘極電極GATE2的寬度W2窄。這裡，第一閘極電極GATE1的寬度W1和第二閘極電極GATE2的寬度W2可界定為在平行於基板SUB的方向上所截取的第一閘極電極GATE1和第二閘極電極GATE2的最大長度。
因此，第二閘極電極GATE2可具有突出部Z1，例如，在平行於基板SUB的方向上超出第一閘極電極GATE1的部分。
根據一實施例，閘極電極GATE可在至少一個側表面上具有至少一個階梯形部分，該階梯形部分由突出部分界定。
第一閘極電極GATE1的材料和第二閘極電極GATE2的材料可以不同。例如，第一閘極電極GATE1的材料和第二閘極電極GATE2的材料可具有不同的濕蝕刻速率。具體地，可在相同的蝕刻溶液中以比第二閘極電極GATE2更快的速率蝕刻第一閘極電極GATE1(例如，以便產生懸垂突起)。
例如，第一閘極電極GATE1的材料可以是鉬(Mo)或Mo合金，例如，包含Mo和選自但不限於鋁(Al)、銀(Ag)、鉑(Pt)或鈦(Ti)的至少一種金屬的材料。第二閘極電極GATE2的材料可以是銅(Cu)或銅合金，例如，包含銅和選自但不限於鋁(Al)、銀(Ag)、鉑(Pt)或鈦(Ti)的至少 一種金屬的材料。根據一實施例，第一閘極電極GATE1的材料和第二閘極電極GATE2的材料不限於此。可使用任何其他材料，只要第一閘極電極GATE1的材料和第二閘極電極GATE2的材料是導電材料，且在相同蝕刻溶液中，第一閘極電極GATE1的材料具有比第二閘極電極GATE2的材料更快的蝕刻速率。
參照圖9，第一絕緣膜INS1被設置以覆蓋由第一閘極電極GATE1和第二閘極電極GATE2構成的閘極電極GATE。主動層ACT設置在第一絕緣膜INS1上。
由於第一絕緣膜INS1和主動層ACT中的每一個都是透過MOCVD或ALD方法製造，因此可沿設置在第一絕緣膜INS1和主動層ACT下方的元件的表面以均勻的厚度設置第一絕緣膜INS1和主動層ACT。
因此，第一絕緣膜INS1和主動層ACT中的每一個可在與存在閘極電極GATE的突出部Z1的區域相對應的區域中具有在平行於基板SUB的方向上突起的部分。換句話說，由於閘極電極GATE的側表面形狀，在第一絕緣膜INS1和主動層ACT的每一個的至少一個側表面上存在具有階梯部分的區域。
另外，可在與第一閘極電極GATE1的側表面相對應的區域中設置主動層ACT的通道區域CHA。
另外，通道區域CHA可從與第一閘極電極GATE1的側表面相對應的區域延伸到與第二閘極電極GATE2的側表面的一部分相對應的區域。
也就是說，可在與閘極電極GATE的側表面的一部分相對應的區域中設置主動層ACT的通道區域CHA。即，主動層ACT可具有小於閘極電極GATE的高度的短通道區域CHA。
第二絕緣膜INS2設置在主動層ACT和第一絕緣膜INS1上。
絕緣圖案IP在對應於閘極電極GATE的至少一個側表面的區域中設置在主動層ACT與第二絕緣膜INS2之間。
如圖9和圖11所示，在主動層ACT接觸源極電極S且與通道區域CHA相比具有更高的導電性的區域和主動層ACT接觸汲極電極D且與通道區域CHA相比具有更高的導電性的區域之間，存在未配置主動層ACT的材料的空間S1。
如上所述，設置主動層ACT以使其與設置在主動層ACT下方的元件的表面形狀相符。因此，主動層ACT在與第一絕緣膜INS1的突出部分相對應 的每個區域中具有由閘極電極GATE的側表面形狀界定的突出部分P1(例如，突出部分或屋簷部)(見圖9和圖11)。
由於主動層ACT包括突出部分P1，因此可在與閘極電極GATE的至少一個側表面相對應的區域上設置至少一個階梯部分。
由於主動層ACT的階梯形狀，可在主動層ACT的側表面上界定空間S1，並且絕緣圖案IP可設置在空間S1中。
空間S1可與主動層ACT的通道區域CHA重疊。即，絕緣圖案IP可被設置以與通道區域CHA重疊。絕緣圖案IP的寬度IPW可比通道區域CHA的寬度CHAW寬。
絕緣圖案IP可由無機絕緣材料製成，該無機絕緣材料包含選自但不限於SiOx、SiO2、TiOx、SiON或SiNx中的至少一種。
絕緣圖案IP可用作保護通道區域CHA免受損壞。
儘管閘極電極GATE示出為具有圖9至圖11中的雙層結構，實施例不限於此。例如，如圖12至圖14所示，閘極電極GATE可具有由三層組成的三層結構。
圖12是顯示根據另一實施例之電子裝置的截面圖；圖13是圖12中之區域F的放大圖；以及圖14是圖12中之區域G的放大圖。
在下文中，當某些特徵(例如，組件或效果)與上述實施例的特徵相同時，將省略對它們的描述。
參照圖12，在根據另一實施例的閘極電極GATE中，閘極電極GATE還包含第三閘極電極GATE3，設置在圖9所示的第一閘極電極GATE1下方。
具體地，緩衝層BUF設置在基板SUB上。第三閘極電極GATE3設置在緩衝層BUF上。第一閘極電極GATE1設置在第三閘極電極GATE3上。第二閘極電極GATE2設置在第一閘極電極GATE1上。
具有由三層組成的三層結構的閘極電極GATE可在至少一個側表面上設置有兩個階梯部分。
具體來說，參照圖13，第一閘極電極GATE1的寬度W1可比第二閘極電極GATE2的寬度W2或第三閘極電極GATE3的寬度W3窄。
根據一實施例，第二閘極電極GATE2的寬度W2和第三閘極電極GATE3的寬度W3可彼此對應(或相等)，但是實施例不限於此。
第一閘極電極GATE1的材料可不同於第二閘極電極GATE2或第三閘極電極GATE3的材料。例如，第一閘極電極GATE1的材料的濕蝕刻速率可不同於第二閘極電極GATE2的材料或第三閘極電極GATE3的材料的濕蝕刻速率。具體地，在相同的蝕刻溶液中，第二閘極電極GATE2或第三閘極電極GATE3的材料可以比第一閘極電極GATE1的材料更慢的速率來蝕刻。
儘管第二閘極電極GATE2的材料和第三閘極電極GATE3的材料可以相同，但是實施例不限於此。可使用任何其他材料，只要第二閘極電極GATE2和第三閘極電極GATE3的每種材料以比第一閘極電極GATE1的材料更慢的速率來蝕刻。
由於第二閘極電極GATE2的寬度比第一閘極電極GATE1的寬度寬，因此第二閘極電極GATE2具有突出部Z1，例如，在閘極電極GATE的橫向上突出超過第一閘極電極GATE1的部分。
另外，由於第三閘極電極GATE3的寬度比第一閘極電極GATE1的寬度寬，因此第三閘極電極GATE3具有突出部Z2，例如，在閘極電極GATE的橫向上突出超過第一閘極電極GATE 1的部分。
由於突出部Z1和Z2(例如，簷部/突起與第一閘極電極GATE1的側表面之間的內角)，閘極電極GATE可以在至少一個側表面上具有兩個階梯部分。
第一絕緣膜INS1被設置以覆蓋由第一閘極電極至第三閘極電極GATE1、GATE2和GATE3組成的閘極電極GATE。主動層ACT設置在第一絕緣膜INS1上。
第一絕緣膜INS1和主動層ACT中的每一個可以在與存在第二閘極電極GATE2的突出部Z1的區域和存在第三閘極電極GATE3的突出部Z2的區域相對應的區域中具有在平行於基板SUB的方向上突出的部分。
換句話說，由於閘極電極GATE的側表面形狀(例如，凸起和階梯部分可在閘極電極GATE的一側形成一種凹形凹穴)，第一絕緣膜INS1和主動層ACT中的每一個可在其至少一個側表面上具有兩個階梯部分。
另外，可在與第一閘極電極GATE1的側表面相對應的區域中設置主動層ACT的通道區域CHA。
另外，通道區域CHA可從對應於第一閘極電極GATE1的側表面的區域延伸到對應於第二閘極電極GATE2的側表面的一部分和對應於第三閘極電極GATE3的側表面的一部分的區域。即，主動層ACT可具有小於閘極電極GATE的高度的短通道區域CHA。
第二絕緣膜INS2設置在主動層ACT和第一絕緣膜INS1上。
絕緣圖案IP在對應於閘極電極GATE的至少一個側表面的區域中設置在主動層ACT與第二絕緣膜INS2之間。
另外，如圖14所示，主動層ACT包含由閘極電極GATE的側表面形狀界定的突出部分P1和P2。突出部分P1可位於與設置第二閘極電極GATE2的突出部Z1的區域相對應的每個區域中，而突出部分P2可能位於與設置第三閘極電極GATE3的突出部Z2的區域相對應的每個區域中。
也就是說，由於存在於閘極電極GATE的側表面上的階梯部分，主動層ACT也可在與閘極電極GATE的階梯部分相對應的位置處設置有階梯部分(例如，由於主動層ACT可以主動層ACT遵循閘極電極GATE的輪廓的方式設置在閘極電極GATE上)。
絕緣圖案IP可定位成與主動層ACT的突出部分P1和P2之間的區域重疊(例如，絕緣圖案IP可以一種類型的袋設置在突出部分P1和P2之間)。另外，絕緣圖案IP可與主動層ACT的突出部分P1和P2的部分重疊，同時與主動層ACT的突出部分P1和P2之間的區域重疊。
絕緣圖案IP的寬度IPW可比通道區域CHA的寬度CHAW寬。即，絕緣圖案IP可與主動層ACT的通道區域CHA重疊以保護通道區域CHA。
圖6、圖9或圖12所示的電晶體TR具有在圖6中用作間隔物的閘極電極GATE的結構，主動層ACT、源極電極S和汲極電極D在垂直方向上彼此堆疊。
與具有水平結構的電晶體相比，這種電晶體TR可減小裝置面積。具體地，根據實施例的電晶體TR被配置使得由於閘極電極GATE，主動層ACT的一部分在不平行於基板SUB的方向上垂直延伸。因此，可減小通道區域CHA和主動層ACT的長度，從而減小裝置的面積。
另外，主動層ACT被配置以直接接觸源極電極S和汲極電極D。當在主動層ACT與源極電極S之間以及主動層ACT與汲極電極D之間設置絕緣膜時，源極電極S和汲極電極D可經由形成在主動層ACT與源極電極S之間的接觸孔分別接觸主動層ACT。在這種情況下，源極電極S的面積和汲極電極D的面積可能不可避免地增加與在絕緣膜中形成的接觸孔的入口的寬度相對應的面積。相反，如上所述，由於主動層ACT與源極電極S和汲極電極D直接接觸的結構，根據一實施例的電晶體TR可減小裝置的面積。
也就是說，根據實施例的電晶體TR可具有減小的面積，同時還獲得優異的電性能。
圖3中所示之在OLED面板PNL的主動區域A/A內的每個子像素SP中的開關電晶體O-SWT，除了驅動電晶體DRT之外、以及在圖5所示之在OLED或LCD面板PNL的非主動區域內的每個GIP閘極驅動器電路GDC中的電晶體Tup和Tdown及控制開關電路CSC中的電晶體可實現為如同圖6、圖9或圖12所示的電晶體TR。
圖3中所示之在OLED面板PNL的主動區域A/A內的每個子像素SP中的驅動電晶體DRT以及圖4所示之在OLED面板PNL的主動區域A/A內的每個子像素SP中的開關電晶體L-SWT可實現為圖6、圖9或圖12所示的電晶體TR。在這種情況下，可以進一步包含將源極電極S或汲極電極D連接至像素電極PXL的結構。在下文中，將描述像素電極PXL的連接結構。在下面的描述中，為了簡潔，將以汲極電極D連接到像素電極PXL的情況為例。然而，取決於電路設計，源極電極可連接到像素電極PXL。
圖15是顯示將根據實施例之具有垂直結構的電晶體連接到子像素中的像素電極的結構。
參照圖15，設置在主動區A/A內的子像素SP中之具有垂直結構的電晶體TR中，可存在驅動電晶體DRT或開關電晶體L-SWT，其汲極電極D電性連接到像素電極PXL。
參照圖15，可設置鈍化層PAS以覆蓋電晶體TR的源極電極S和汲極電極D。
另外，像素電極PXLS可位於鈍化層PAS上。像素電極PXL可經由鈍化層PAS中的孔連接至源極電極S或汲極電極D。
在面板PNL是OLED面板的情況下，如圖3所示，由於電晶體TR電性連接到像素電極PXL並且是驅動電晶體DRT，所以可將資料電壓施加到閘極電極GATE。
另外，在面板PNL是LCD面板的情況下，參照圖4，由於電晶體TR是電性連接在資料線DL與像素電極PXL之間的開關電晶體L-SWT，因此可以將資料電壓施加到像素電極PXL。
儘管根據本發明的電晶體TR被示出為設置在圖15中之主動區A/A內，根據實施例的電晶體TR可設置在位於面板PNL的外圍中的非主動區域內。
另外，為了簡潔起見，儘管具有垂直結構的電晶體TR是圖12的電晶體TR的配置係顯示在圖15中，但實施例不限於此。更確切地說，圖6或圖9的電晶體TR可用來取代圖15中的電晶體。
圖16是顯示在根據實施例之具有垂直結構的電晶體TR設置在子像素SP中的情況下面板PNL的處理流程。
參照圖16，在根據實施例之製造包含具有垂直結構的電晶體TR的面板PNL的過程中，在沒有遮罩處理的情況下透過正面沉積將緩衝層BUF和第一絕緣膜INS1沉積到基板SUB。
因此，在面板製造流程中，使用用於依序製造(圖案化)閘極極GATE、主動層ACT、第二絕緣膜INS2、源極電極S和汲極電極D、鈍化層PAS、像素電極PXL的六(6)個遮罩流程。
根據一實施例，不需要用於圖案化絕緣圖案IP之單獨的遮罩流程。在下文中將參考圖17描述製造主動層ACT和絕緣圖案IP的流程。
圖17示意性地顯示根據實施例之製造主動層和絕緣圖案的過程。
參照圖17，在基板SUB上依序地製造緩衝層BUF、閘極電極GATE和第一絕緣膜INS1
主動層材料ACTM和絕緣圖案材料IPM設置在包含第一絕緣膜INS1的基板SUB上。
這裡，能透過MOCVD或ALD方法提供第一絕緣膜INS1的材料和主動層材料ACTM。
另外，可透過MOCVD或ALD方法提供絕緣圖案材料IPM。在某些情況下，絕緣圖案材料IPM可透過典型的PVD或CVD方法提供。
之後，透過遮罩流程Mask 2將主動層材料ACTM和絕緣圖案材料IPM圖案化為主動層ACT的形狀。
另外，在遮罩流程Mask 2之後，使用電漿等執行乾式蝕刻以從主動層材料ACTM去除絕緣圖案材料IPM的殘留物。
去除暴露於電漿的整個絕緣圖案材料IPM。在這種情況下，由於第一閘極電極GATE1的突出，主動層材料ACTM具有突出部分。主動層材料ACTM的突出部分保護存在於主動層材料ACTM下方的絕緣圖案材料IPM不受電漿的影響。
最後，僅保留存在於主動層材料ACTM的突出部分下方的絕緣圖案材料IPM以形成絕緣圖案IP。
此外，在保護具有絕緣圖案IP的主動層材料ACTM免受電漿影響的同時，在去除絕緣圖案材料IPM之後，將主動層材料ACTM的其餘部分暴露於電漿以使其導電。
因此，除了通道區域CHA被處理為導電外，可用其剩餘部分製造主動層ACT。
另外，參照根據實施例的電晶體TR的結構，閘極電極的至少一個側表面具有倒錐形形狀，或者在閘極電極的至少一個側表面上設置至少一個階梯部分，使得主動層材料ACTM具有突出部分。
由於區域被主動層材料ACTM的突出部分覆蓋，所以主動層材料ACTM的區域在電漿處理期間不受電漿的影響。該區域可以是其中製造絕緣圖案IP的區域，或者可以是主動層ACT之沒有被電漿處理為導電的區域，例如通道區域CHA。
由於該流程，可為主動層ACT提供具有短長度的通道區域CHA(例如，通道區域被屋簷/凸出部分或突出部分遮擋而無法處理)。
透過上述流程製造的主動層ACT的通道區域CHA的長度可短於閘極電極GATE的高度。如上所述，通道區域CHA是主動層材料ACTM的區域，該區域被主動層材料ACTM的突出部分覆蓋，該區域由於閘極電極GATE而形 成，因此未被電漿處理為導電。因此，可藉由從閘極電極GATE的至少高度中減去可對應於閘極電極GATE的突起的高度的高度來獲得通道區域CHA的長度。
另外，透過該流程製造的絕緣圖案IP的寬度WIP可能不均勻。絕緣圖案IP的寬度WIP由在平行於基板SUB的方向上所截取的位置特定長度來確定。
如上所述，基於單個遮罩流程執行製造主動層ACT和絕緣圖案IP的流程，從而可以獲得流程簡化的效果。
根據實施例，即使在主動層ACT和第一絕緣膜INS1被製造為具有非常薄的厚度的情況下，具有垂直結構的電晶體和電子裝置也可通過MOCVD或ALD方法來製造，這樣就不會產生中斷。
MOCVD或ALD方法是沉積方法，透過該沉積方法可製造具有優異的階梯覆蓋性的薄膜。與透過其他沉積方法製造的薄膜相比，所得的薄膜可具有更高的厚度和組成均勻性以及更高的密度水平。
根據實施例，因為源極電極S和汲極電極D經由形成在第二絕緣膜INS2中的接觸孔連接到主動層ACT，所以在具有垂直結構的電晶體和電子裝置中，可降低源極電極S與主動層ACT之間以及汲極電極D與主動層ACT之間的接觸電阻。
根據實施例，在具有垂直結構的電晶體和電子裝置中，可實現主動層ACT的短通道，並可以減小裝置面積。
根據實施例，在具有垂直結構的電晶體和電子裝置中，由於源極電極S與汲極電極D不重疊，因此可避免不必要的寄生電容。
根據實施例，在具有垂直結構的電晶體和電子裝置中，可實現諸如優異的處理便利性、通道損害防護、短通道和裝置最小化的有利效果。
已經呈現了前面的描述和附圖，以透過示例的方式解釋本發明的某些原理。在不脫離本發明的原理的情況下，本發明所涉及的本領域的普通技術人員可以透過組合、劃分、替換或改變元件來進行各種修改和變化。本文所揭露的前述實施方式應解釋為是示例性的，而不是限制本發明的原理和範圍。應當理解，本發明的範圍應由所附申請專利範圍界定，並且它們的所有等同形式均落入本發明的範圍內。
INS1‧‧‧第一絕緣膜
INS2‧‧‧第一絕緣膜
ACT‧‧‧主動層
GATE‧‧‧閘極電極
A1‧‧‧第一厚度
A2‧‧‧第二厚度
A3‧‧‧第三厚度
I1‧‧‧第一厚度
I2‧‧‧第二厚度
I3‧‧‧第三厚度
SUB‧‧‧基板
CHA‧‧‧通道區域
S‧‧‧源極電極
D‧‧‧汲極電極
TR‧‧‧電晶體

Claims (26)

  1. 一種電子裝置，包括：
    一面板；
    一驅動電路，被配置以驅動該面板；以及
    一電晶體，設置在該面板中，該電晶體包含
    一閘極電極，設置在一基板上；
    一第一絕緣膜，設置在該閘極電極上；
    一主動層，設置在該第一絕緣膜上，該主動層包含：
    該主動層的一第一部分，與該閘極電極的一上表面重疊；
    該主動層的一第二部分，從該第一部分延伸，沿該閘極電極的一側表面設置並包含一通道區域；以及
    該主動層的一第三部分，從該主動層的該第二部分延伸，該主動層的該第三部分設置在該第一絕緣膜不與該閘極電極重疊的一部分上；
    一第二絕緣膜，設置該主動層上；
    一第一電極，設置該第二絕緣膜上，該第一電極電性連接至該主動層的該第一部分；以及
    一第二電極，設置該第二絕緣膜上，該第二電極電性連接至該主動層的該第三部分。
  2. 如申請專利範圍第1項所述的電子裝置，其中，該閘極電極的該側表面具有一倒錐形形狀，或者該閘極電極具有位於與該主動層的該第二部分相對應的區域中的一階梯部分。
  3. 如申請專利範圍第2項所述的電子裝置，其中，該閘極電極具有一單層結構，以及
    其中，該閘極電極的寬度在遠離該基板的方向上增加。
  4. 如申請專利範圍第1項所述的電子裝置，進一步包括：一絕緣圖案，在與該閘極電極的該側表面的相對應的區域中，設置在該主動層與該第二絕緣膜之間。
  5. 如申請專利範圍第4項所述的電子裝置，其中，該絕緣圖案與該主動層的該通道區域重疊。
  6. 如申請專利範圍第4項所述的電子裝置，其中，該絕緣圖案的寬度比該主動層的通道區的寬度寬。
  7. 如申請專利範圍第1項所述的電子裝置，其中，該閘極電極具有一多層結構。
  8. 如申請專利範圍第7項所述的電子裝置，其中，該閘極電極包含一第一閘極和設置在該第一閘極電極上的一第二閘極電極，以及
    其中，該第一閘極電極的寬度比該第二閘極電極的寬度窄。
  9. 如申請專利範圍第8項所述的電子裝置，其中，該第一閘極電極的材料不同於該第二閘極電極的材料。
  10. 如申請專利範圍第8項所述的電子裝置，其中，該主動層的該通道區被設置以對應於該第一閘極電極的一側表面的一部分。
  11. 如申請專利範圍第8項所述的電子裝置，其中，該閘極電極還包含設置在該第一閘極電極下方的一第三閘極電極，以及
    其中，該第一閘極電極的寬度比該第三閘極電極的寬度窄。
  12. 如申請專利範圍第11項所述的電子裝置，其中，該第一閘極電極的材料不同於該第二閘極電極的材料和該第三閘極電極的材料。
  13. 如申請專利範圍第1項所述的電子裝置，其中，該第一電極和第二電極中的一個與該閘極電極的該上表面重疊。
  14. 如申請專利範圍第1項所述的電子裝置，其中，該第一電極和該第二電極不相互重疊。
  15. 如申請專利範圍第1項所述的電子裝置，其中，該第一絕緣膜比該第二絕緣膜緻密，以及
    其中該第一絕緣膜的厚度變化小於該第二絕緣膜的厚度，或者該第一絕緣膜的厚度比該第二絕緣膜的厚度更均勻。
  16. 如申請專利範圍第1項所述的電子裝置，其中，該主動層包含一非晶矽半導體或一氧化物半導體。
  17. 如申請專利範圍第1項所述的電子裝置，其中，該電晶體設置在該面板的一主動區域內，
    其中一鈍化層覆蓋該電晶體的該第一電極和該第二電極，以及
    其中一像素電極位於該鈍化層上以經由在該鈍化層中的一孔電性連接至該 第一電極或該第二電極。
  18. 如申請專利範圍第1項所述的電子裝置，其中，該面板的一主動區域內的複數個子像素中的每一個包含該電晶體。
  19. 如申請專利範圍第1項所述的電子裝置，其中，在該面板的一主動區域的一外圍中，該電晶體包含在設置在該面板的一非主動區域內的一閘極驅動器電路中。
  20. 一種具有垂直結構的電晶體，包括：
    一閘極電極，設置在一基板上；
    一第一絕緣膜，設置在該閘極電極上；
    一主動層，設置在該第一絕緣膜上，該主動層包含：
    該主動層的一第一部分，與該閘極電極的一上表面重疊；
    該主動層的一第二部分，從該第一部分延伸，沿該閘極電極的一側表面設置並包含一通道區域；以及
    該主動層的一第三部分，從該主動層的該第二部分延伸，該主動層的該第三部分設置在該第一絕緣膜不與該閘極電極重疊的一部分上：
    一第二絕緣膜，設置在該主動層上；
    一第一電極，設置在該第二絕緣膜上，該第一電極電性連接到該主動層的該第一部分；以及
    一第二電極，設置在該第二絕緣膜上，該第二電極電性連接到該主動層的該第三部分。
  21. 如申請專利範圍第20項所述之具有垂直結構的電晶體，其中，該閘極電極的該側表面具有一倒錐形形狀，或者該閘極電極具有位於與該主動層的該第二部分相對應的區域內的一階梯部分。
  22. 如申請專利範圍第20項所述之具有垂直結構的電晶體，進一步包括一絕緣圖案，設置在該主動層與該第二絕緣膜之間，
    其中，該絕緣圖案與該主動層的該通道區域重疊。
  23. 如申請專利範圍第22項所述之具有垂直結構的電晶體，其中，該絕緣圖案實質上平行於該閘極電極的該側表面設置。
  24. 如申請專利範圍第22項所述之具有垂直結構的電晶體，其中，該絕緣圖案設置在該主動層的一突出部或一簷部下方。
  25. 如申請專利範圍第24項所述之具有垂直結構的電晶體，其中，該主動層的該突出部或該簷部遵循該第一絕緣層的一突出部的輪廓，以及
    其中，該第一絕緣層的該突出部遵循該閘極電極的一突出部的輪廓。
  26. 如申請專利範圍第20項所述之具有垂直結構的電晶體，其中，該主動層的該通道區域實質上平行於該閘極電極的該側表面設置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11832486B2 (en) 2021-09-14 2023-11-28 Electronics And Telecommunications Research Institute Semiconductor device, display panel, and display device including the same
KR102521257B1 (ko) * 2021-09-14 2023-04-17 한국전자통신연구원 반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3051445B2 (ja) * 1990-11-30 2000-06-12 松下電器産業株式会社 半導体薄膜トランジスタおよびその製造方法
KR0141298B1 (ko) 1994-11-17 1998-06-15 배순훈 가변 길이 복호화 장치
JPH08148685A (ja) 1994-11-21 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタとその形成方法
US5780911A (en) 1995-11-29 1998-07-14 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
US5574294A (en) 1995-12-22 1996-11-12 International Business Machines Corporation Vertical dual gate thin film transistor with self-aligned gates / offset drain
US6995053B2 (en) 2004-04-23 2006-02-07 Sharp Laboratories Of America, Inc. Vertical thin film transistor
KR20070059403A (ko) * 2005-12-06 2007-06-12 삼성전자주식회사 표시 장치 및 그 구동 방법
JP5428128B2 (ja) 2006-01-24 2014-02-26 株式会社リコー 電子素子、電流制御装置、演算装置及び表示装置
US8492769B2 (en) * 2011-01-07 2013-07-23 Eastman Kodak Company Transistor including multi-layer reentrant profile
US8946070B2 (en) * 2013-06-19 2015-02-03 Eastman Kodak Company Four terminal transistor fabrication
US9153698B2 (en) * 2014-03-06 2015-10-06 Eastman Kodak Company VTFT with gate aligned to vertical structure
US20150380563A1 (en) * 2014-06-26 2015-12-31 Samsung Display Co., Ltd. Display apparatus and method for manufacturing the same

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