CN111199992A - 具有垂直结构的晶体管以及电子装置 - Google Patents

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Abstract

具有垂直结构的晶体管以及电子装置。一种电子装置，该电子装置可包括：面板；驱动电路，配置为驱动面板；以及晶体管，设置在面板中，晶体管包括：栅极，设置在基板上；第一绝缘膜，设置在栅极上；有源层，设置在第一绝缘膜上，有源层包括：有源层的第一部分，与栅极的顶表面交叠，有源层的第二部分，从第一部分延伸，沿栅极的侧表面设置并且包括沟道区域，以及有源层的第三部分，从有源层的第二部分延伸，有源层的第三部分设置在第一绝缘膜不与栅极交叠的一部分上；第二绝缘膜，设置在有源层上；第一电极，设置在第二绝缘膜上，第一电极电连接到有源层的第一部分；以及第二电极，设置在第二绝缘膜上，第二电极电连接到有源层的第三部分。

Description

具有垂直结构的晶体管以及电子装置
技术领域
本发明涉及一种具有垂直结构的晶体管和电子装置。
背景技术
响应于信息社会的发展，对诸如显示装置和照明装置的一系列电子装置的各种需求正在增加。这种电子装置可以包括其中设置有数据线和选通线的面板、驱动数据线的数据驱动器、以及驱动选通线的选通驱动器。
面板，作为电子装置的关键组件可以包括大量具有各种功能的晶体管以驱动面板。
因此，面板制造过程可能不可避免地变得复杂和困难。然而，如果追求简化过程，则晶体管的性能可能降低，这是有问题的。
此外，晶体管应具有高水平的集成度，以实现电子装置诸如高分辨率的优越特性。然而，由于与工艺、设计等相关的问题，晶体管的尺寸不能无限地减小。因此，期望调整晶体管占据的面积而不降低晶体管的特性。
发明内容
本公开的各个方面提供了一种具有垂直结构的晶体管和电子装置，其中有源层没有断裂，例如，电路中没有间断。
还提供了一种具有垂直结构的晶体管和电子装置，其中降低了源极/漏极和有源层之间的接触电阻。
还提供了一种具有垂直结构的晶体管和电子装置，其中可以实现短沟道和集成。
还提供了一种具有垂直结构的晶体管和电子装置，其中减少了不必要的寄生电容。
还提供了一种具有垂直结构的晶体管和电子装置，其中可以实现优异的工艺便利性、沟道损坏保护、短沟道以及器件小型化。
根据本公开的一方面，电子装置可包括面板和驱动面板的驱动电路。
在电子装置中，晶体管可以被设置在面板中。晶体管可以包括：栅极，该栅极设置在基板上；第一绝缘膜，该第一绝缘膜设置为覆盖栅极；以及有源层，该有源层设置在所述第一绝缘膜上。有源层可以包括：第一部分，该第一部分与栅极的顶表面交叠；第二部分，该第二部分从第一部分延伸，位于栅极的侧表面上，并包括沟道区域；以及第三部分，该第三部分从第二部分延伸并位于第一绝缘膜未设置栅极的部分上。。晶体管还可以包括：第二绝缘膜，该第二绝缘膜设置在有源层上；第一电极，该第一电极设置在第二绝缘膜上并电连接到有源层的第一部分；以及第二电极，第二电极设置在第二绝缘膜上并电连接到有源层的第三部分。栅极的侧表面可以在与有源层的第二部分对应的区域上具有倒锥形形状或一个或更多个台阶部分。
绝缘图案可以在与栅极的至少一个侧表面对应的区域中被设置在有源层和第二绝缘膜之间。
绝缘图案可以与有源层的沟道区域交叠。
绝缘图案的宽度可以比有源层的沟道区域的宽度宽。
栅极可以具有单层结构或多层结构。
在栅极具有单层结构的情况下，栅极的宽度可以在远离基板的方向上增加。
在栅极具有双层结构的情况下，栅极可以包括设置在第一栅极上的第一栅极和第二栅极，第一栅极的宽度比第二栅极的宽度窄。有源层的沟道区域可以被设置为与第一栅极的侧表面的一部分对应。
在栅极具有三层结构的情况下，栅极还可以包括设置在第一栅极下方的第三栅极，第一栅极的宽度比第三栅极的宽度窄。有源层的沟道区域可以被设置为与第一栅极的侧表面的一部分对应。
第一电极和第二电极中的一个可以与栅极交叠，而第一电极和第二电极彼此不交叠。
第一电极和第二电极中的一个可以是源极，第一电极和第二电极中的另一个可以是漏极。
晶体管可以被设置在面板的显示区域中的多个子像素的每一个区域中。
另外，晶体管可以被包括在设置在面板的非显示区域中的选通驱动电路中，非显示区域位于显示区域的外围。
根据示例性实施方式，在具有垂直结构的晶体管和电子装置中，有源层没有断裂，例如，电路中没有间断。
根据示例性实施方式，在具有垂直结构的晶体管和电子装置中，降低了源极/漏极和有源层之间的接触电阻。
根据示例性实施方式，在具有垂直结构的晶体管和电子装置中，可以实现短沟道和集成。
根据示例性实施方式，在具有垂直结构的晶体管和电子装置中，减少了不必要的寄生电容。
根据示例性实施方式，在具有垂直结构和电子装置的晶体管中，可以实现优异的工艺便利性、沟道损坏保护、短沟道和器件小型化。
附记1.一种电子装置，该电子装置包括：
面板；
驱动电路，该驱动电路被配置为驱动所述面板；以及
晶体管，该晶体管设置在所述面板中，所述晶体管包括：
基板；
栅极，该栅极设置在所述基板上；
第一绝缘膜，该第一绝缘膜设置在所述栅极上；
有源层，该有源层设置在所述第一绝缘膜上，所述有源层包括：
所述有源层的第一部分，所述有源层的所述第一部分与所述栅极的顶表面交叠；
所述有源层的第二部分，所述有源层的所述第二部分从所述第一部分延伸，沿所述栅极的侧表面设置并且包括沟道区域，其中，所述沟道区域设置为与所述基板不平行；以及
所述有源层的第三部分，所述有源层的所述第三部分从所述有源层的所述第二部分延伸，所述有源层的所述第三部分设置在所述第一绝缘膜的不与所述栅极交叠的一部分上；
第二绝缘膜，该第二绝缘膜设置在所述有源层上；
第一电极，该第一电极设置在所述第二绝缘膜上，所述第一电极与所述有源层的所述第一部分电连接；以及
第二电极，该第二电极设置在所述第二绝缘膜上，所述第二电极与所述有源层的所述第三部分电连接。
附记2.根据附记1所述的电子装置，其中，在与所述有源层的所述第二部分对应的区域中，所述栅极的所述侧表面具有倒锥形形状或者所述栅极具有台阶部分。
附记3.根据附记2所述的电子装置，其中，所述栅极具有单层结构，并且
其中，所述栅极的宽度在远离所述基板的方向上增加。
附记4.根据附记1所述的电子装置，该电子装置还包括：
绝缘图案，该绝缘图案在与所述栅极的所述侧表面对应的区域中被设置在所述有源层与所述第二绝缘膜之间。
附记5.根据附记4所述的电子装置，其中，所述绝缘图案与所述有源层的所述沟道区域交叠。
附记6.根据附记4所述的电子装置，其中，所述绝缘图案的宽度比所述有源层的所述沟道区域的宽度宽。
附记7.根据附记1所述的电子装置，其中，所述栅极具有多层结构。
附记8.根据附记7所述的电子装置，其中，所述栅极包括第一栅极和设置在所述第一栅极上的第二栅极，并且
其中，所述第一栅极的宽度比所述第二栅极的宽度窄。
附记9.根据附记8所述的电子装置，其中，所述第一栅极的材料与所述第二栅极的材料不同。
附记10.根据附记8所述的电子装置，其中，所述有源层的所述沟道区域设置为与所述第一栅极的侧表面的一部分对应。
附记11.根据附记8所述的电子装置，其中，所述栅极还包括设置在所述第一栅极下方的第三栅极，并且
其中，所述第一栅极的宽度比所述第三栅极的宽度窄。
附记12.根据附记11所述的电子装置，其中，所述第一栅极的材料与所述第二栅极的材料和所述第三栅极的材料这二者不同。
附记13.根据附记1所述的电子装置，其中，所述第一电极和所述第二电极中的一个电极与所述栅极的顶表面交叠。
附记14.根据附记1所述的电子装置，其中，所述第一电极和所述第二电极彼此不交叠。
附记15.根据附记1所述的电子装置，其中，所述第一绝缘膜比所述第二绝缘膜更致密，并且
其中，所述第一绝缘膜的厚度变化小于所述第二绝缘膜的厚度变化，或者所述第一绝缘膜的厚度比所述第二绝缘膜的厚度更均匀。
附记16.根据附记1所述的电子装置，其中，所述有源层包括非晶硅半导体或氧化物半导体。
附记17.根据附记1所述的电子装置，所述电子装置还包括钝化层和像素电极，
其中，所述晶体管设置在所述面板的显示区域中，
其中，所述钝化层覆盖所述晶体管的源极和漏极，并且
其中，所述像素电极位于所述钝化层上，以经由所述钝化层中的孔电连接到所述源极或所述漏极。
附记18.根据附记1所述的电子装置，其中，所述晶体管被包括在所述面板的显示区域中的多个子像素中的每一个中。
附记19.根据附记1所述的电子装置，其中，所述晶体管被包括在设置于所述面板的非显示区域中的选通驱动电路内，所述非显示区域位于所述显示区域的外围。
附记20.一种具有垂直结构的晶体管，该晶体管包括：
基板；
栅极，该栅极设置在所述基板上；
第一绝缘膜，该第一绝缘膜设置在所述栅极上；
有源层，该有源层设置在所述第一绝缘膜上，所述有源层包括：
所述有源层的第一部分，所述有源层的所述第一部分与所述栅极的顶表面交叠；
所述有源层的第二部分，所述有源层的所述第二部分从所述第一部分延伸，沿所述栅极的侧表面设置并且包括沟道区域，其中，所述垂直结构是所述沟道区域设置为与所述基板不平行的结构；以及
所述有源层的第三部分，所述有源层的所述第三部分从所述第二部分延伸，所述有源层的所述第三部分设置在所述第一绝缘膜的不与所述栅极交叠的一部分上；
第二绝缘膜，该第二绝缘膜设置在所述有源层上；
第一电极，该第一电极设置在所述第二绝缘膜上，所述第一电极与所述有源层的所述第一部分电连接；以及
第二电极，该第二电极设置在所述第二绝缘膜上，所述第二电极与所述有源层的所述第三部分电连接。
附记21.根据附记20所述的晶体管，其中，在与所述有源层的所述第二部分对应的区域中，所述栅极的侧表面具有倒锥形形状，或者所述栅极具有台阶部分。
附记22.根据附记20所述的晶体管，该晶体管还包括：
绝缘图案，该绝缘图案设置在所述有源层与所述第二绝缘膜之间，
其中，所述绝缘图案与所述有源层的所述沟道区域交叠。
附记23.根据附记22所述的晶体管，其中，所述绝缘图案被设置为与所述栅极的所述侧表面平行。
附记24.根据附记22所述的晶体管，其中，所述绝缘图案被设置在所述有源层的突出部分或檐部分的下方。
附记25.根据附记24所述的晶体管，其中，所述有源层的所述突出部分或所述檐部分沿着所述第一绝缘膜的突出部分的轮廓，并且
其中，所述第一绝缘膜的所述突出部分沿着所述栅极的突出部分的轮廓。
附记26.根据附记20所述的晶体管，其中，所述有源层的所述沟道区域被设置为与所述栅极的所述侧表面平行。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的上述和其它目的、特征和优点，在附图中：
图1示出了根据实施方式的电子装置的示意性配置；
图2示出了根据实施方式的电子装置的系统；
图3示出了在根据实施方式的面板是有机发光二极管(OLED)面板的情况下包括第三类型晶体管的子像素；
图4示出了在根据实施方式的面板是液晶显示器(LCD)面板的情况下包括第三类型晶体管的子像素；
图5示意性示出了设置在根据实施方式的面板中的选通驱动电路；
图6示出了根据实施方式的具有垂直结构的晶体管；
图7是示出在与根据实施方式的图6所示的栅极的一个侧表面对应的区域中，设置在有源层和第二绝缘膜之间的绝缘图案的截面图；
图8是根据实施方式的图7中的区域C的放大图；
图9是根据另一实施方式的电子装置的截面图；
图10是根据实施方式的图9中的区域D的放大图；
图11是根据实施方式的图9中的区域E的放大图；
图12是示出根据另一实施方式的电子装置的截面图；
图13是根据实施方式的图12中的区域F的放大图；
图14是根据实施方式的图12中的区域G的放大图；
图15示出了根据实施方式的设置在子像素中的垂直型晶体管与像素电极的连接结构；
图16示出了在具有根据实施方式的垂直结构的晶体管被设置在子像素中的情况下的面板的处理流程；以及
图17示意性地示出了根据实施方式的制造有源层和绝缘图案的过程。
具体实施方式
在下文中，将详细参照本公开的实施方式，其示例在附图中示出。在整个文件中，应当参照附图，其中相同的附图标记和符号将用于表示相同或相似的组件。在本公开的以下描述中，在可能由此使得本公开的主题不清楚的情况下，将省略结合到本公开中的已知功能和组件的详细描述。
还应该理解，虽然诸如“第一”、“第二”、“A”、“B”、“(a)”和“(b)”之类的术语可以在本文中用于描述各种元件，但是这些术语仅用于将一个元件与其它元件区分开来。这些元件的实质、顺序、次序或数量不受这些术语的限制。将理解的是，当一个元件被称为“连接”、“联接”或“链接”到另一个元件时，该元件不仅可以“直接地连接、联接或链接”到另一个元件，而且还可以通过“中间”元件“间接地连接、联接或链接”到另一个元件。
图1示出了根据示例性实施方式的电子装置的示意性配置。
根据实施方式的电子装置可包括显示装置、照明装置、发光装置等。为简洁起见，以下描述将主要集中在显示装置上。然而，以下描述不仅可以应用于显示装置，而且可以以基本相同的方式应用于诸如照明装置或发光装置的各种其它电子装置，只要包括晶体管即可。
根据实施方式的电子装置可包括显示图像或发光的面板PNL和驱动面板PNL的驱动电路。
在面板PNL中，可以设置多条数据线DL和多条选通线GL，并且由多条选通线和多条数据线的交叉点限定的多个子像素SP可以以矩阵的形式排列。
在面板PNL中，多条数据线DL和多条选通线GL可以被设置成彼此相交。例如，多条选通线GL可以按行或列排列，而多条数据线DL可以按列或行排列。在下面的描述中，为简洁起见，多条选通线GL将被视为按行排列，而多条数据线DL将被视为按列排列。
根据子像素结构等，除了多条数据线DL和多条选通线GL之外的各种信号线可以被设置在面板PNL中。还可以设置驱动电压线、参考电压线、公共电压线等。
面板PNL可以是诸如液晶显示器(LCD)面板和有机发光二极管(OLED)面板的各种类型的面板中的一种。
设置在面板PNL中的信号线的类型可以根据子像素结构、面板类型(例如，LCD面板或OLED面板)等而变化。另外，这里使用的术语“信号线”在概念上可以包括施加信号的电极。
面板PNL可以包括显示图像的显示区域A/A和不显示图像的非显示区域N/A，非显示区域N/A位于显示区域A/A的外围。这里，非显示区域N/A也称为边框区域。
多个显示图像的子像素SP被设置在显示区域A/A中。
焊盘组件可以被设置在非显示区域N/A中，其中数据驱动器DDR电连接到焊盘组件。连接焊盘组件和多条数据线DL的多条数据链接线可以被设置在非显示区域N/A中。这里，多条数据链接线可以是多条数据线DL到非显示区域N/A的延伸，或者是电连接到多条数据线DL的单独图案。
另外，与选通驱动相关的线可以被设置在非显示区域N/A中，以经由与数据驱动器DDR电连接的焊盘组件将用于选通驱动的电压(或信号)传送到选通驱动器GDR。例如，与选通驱动相关的线可以包括：时钟线，通过其传送时钟信号；选通电压线，通过其传送选通电压VGH和VGL；选通驱动控制信号线，通过其传送用于产生扫描信号的各种控制信号等。与被设置在显示区域A/A中的选通线GL不同，这些与选通驱动相关的线被设置在非显示区域N/A中。
驱动多条数据线DL的驱动电路可以包括：驱动多条数据线DL的数据驱动器DDR、驱动多条选通线GL的选通驱动器GDR、控制数据驱动器DDR和选通驱动器GDR的控制器CTR等。
数据驱动器DDR可以通过向多条数据线DL输出数据电压来驱动多条数据线DL。
选通驱动器GDR可以通过向多条选通线GL输出扫描信号来驱动多条选通线GL。
控制器CTR可以通过提供用于数据驱动器DDR和选通驱动器GDR的驱动操作的各种控制信号DCS和GCS来控制数据驱动器DDR和选通驱动器GDR的驱动操作。另外，控制器CTR可以向数据驱动器DDR提供图像数据DATA。
控制器CTR在各个帧实现的时间点开始扫描，将从外部源输入的图像数据转换为具有数据驱动器DDR可读的数据信号格式的图像数据DATA，输出转换后的图像数据DATA，并根据扫描在适当时间点控制数据驱动。
控制器CTR从外部源(例如，主机系统)接收定时信号，产生各种控制信号，并将各种控制信号输出到数据驱动器DDR和选通驱动器GDR，以控制数据驱动器DDR和选通驱动器GDR，其中，定时信号包括垂直同步信号Vsync、水平同步信号Hsync、输入数据使能信号DE、时钟信号CLK等。
例如，控制器CTR输出各种选通控制信号GCS以控制选通驱动器GDR，选通控制信号GCS包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE等。
另外，控制器CTR输出各种数据控制信号DCS以控制数据驱动器DDR，数据控制信号DCS包括源起始脉冲SSP、源采样时钟SSC、源输出使能信号SOE等。
控制器CTR可以是在典型的显示装置中使用的定时控制器，或者可以是包括定时控制器和执行其它控制功能的控制装置。
控制器CTR可以被设置为与数据驱动器DDR分离的组件，或者可以被设置为与数据驱动器DDR集成(或组合)的集成电路(IC)。
数据驱动器DDR从控制器CTR接收图像数据DATA，并将数据电压提供给多条数据线DL，以驱动多条数据线DL。数据驱动器DDR也称为源极驱动器。
数据驱动器DDR可以经由各种接口向控制器CTR发送各种信号和从控制器CTR接收各种信号。
选通驱动器GDR通过依次向多条选通线GL提供扫描信号来依次驱动多条选通线GL。这里，选通驱动器GDR也称为扫描驱动器。
在控制器CTR的控制下，选通驱动器GDR将具有导通或截止电压的扫描信号依次提供给多条选通线GL。
如果选通驱动器GDR打开特定的选通线，则数据驱动器DDR将从控制器CTR接收的图像数据DATA转换为模拟数据电压，并将数据电压提供给多条数据线DL。
数据驱动器DDR可以被设置在面板PNL的一侧(例如，在面板PNL的上方或下方)。在一些情况下，根据驱动系统、面板的设计等，数据驱动器DDR可以被设置在面板PNL的两侧(例如，面板PNL的上方和下方)。
选通驱动器GDR可以被设置在面板PNL的一侧(例如，面板PNL的右侧或左侧)。在一些情况下，根据驱动系统、面板的设计等，选通驱动器GDR可以被设置在面板PNL的两侧(例如，面板PNL的左侧和右侧)。
数据驱动器DDR可以包括一个或更多个源极驱动器IC(SDIC)。
源极驱动器IC中的每一个可以包括移位寄存器、锁存电路、数模转换器(DAC)、输出缓冲器等。在一些情况下，数据驱动器DDR还可以包括一个或多个模数转换器(ADC)。
源极驱动器IC中每一个可以通过带式自动接合(TAB)或通过玻璃上芯片(COG)方法连接到面板PNL的接合焊盘，或者可以直接安装在面板PNL上。在某些情况下，源极驱动器IC中的每一个可以与面板PNL集成。另外，源极驱动器IC中的每一个可以使用膜上芯片(COF)结构来实现。在这种情况下，源极驱动器IC中的每一个可以被安装在电路薄膜上，以通过电路薄膜电连接到面板PNL中的数据线DL。
选通驱动器GDR可以包括多个选通驱动器电路(GDC)。这里，多个选通驱动电路可以分别对应于多条选通线GL。
选通驱动器电路中的每一个可以包括移位寄存器、电平寄存器等。
选通驱动电路中的每一个可以通过TAB或COG方法连接到面板PNL的接合焊盘。另外，选通驱动器电路中的每一个可以使用COF结构来实现。在这种情况下，选通驱动电路中的每一个可以被安装在电路薄膜上，以通过电路薄膜电连接到面板PNL中的选通线GL。另外，选通驱动器电路中的每一个可以使用被设置在面板PNL内的面板内栅极(GIP)结构来实现。也就是说，选通驱动电路中的每一个可以直接被设置在面板PNL中。
图2示出了根据实施方式的电子装置的系统。
参照图2，在根据实施方式的电子装置中，数据驱动器DDR可以使用诸如TAB结构、COG结构和COF结构的多个结构中的COF结构来实现，而选通驱动器GDR可以使用诸如TAB结构、COG结构、COF结构和GIP结构的各种结构中的GIP结构来实现。
数据驱动器DDR可以包括一个或更多个源极驱动器IC(SDIC)。在图2中，数据驱动器DDR被示出为包括多个源极驱动器IC(SDIC)。
在数据驱动器DDR具有COF结构的情况下，数据驱动器DDR的每一个源极驱动器IC(SDIC)可以被安装在相应的一个源极侧电路膜SF上。
每一个源极侧电路膜SF的一部分可以电连接到存在于面板PNL的非显示区域N/A中的焊盘组件(例如，焊盘的组件)。
将源极驱动器IC(SDIC)和面板PNL电连接的线可以被设置在源极侧电路膜SF上。
电子装置可以包括至少一个源极印刷电路板SPCB和控制印刷电路板CPCB，控制组件和各种电子装置被安装在控制印刷电路板CPCB上，以便于将多个源极驱动器IC(SDIC)与其它装置电路连接。
其上安装有源极驱动器IC(SDIC)的每一个源极侧电路膜SF的另一部分可以连接到至少一个源极印刷电路板SPCB。
也就是说，其上安装有源极驱动器IC(SDIC)的每一个源极侧电路膜SF的一部分可以电连接到面板PNL的非显示区域N/A，而每一个源侧电路膜SF的另一部分可以电连接到源极印刷电路板SPCB。
控制数据驱动器DDR、选通驱动器GDR等的操作的控制器CTR可以被设置在控制印刷电路板CPCB中。
另外，可以在控制印刷电路板CPCB上设置电源管理IC(PMIC)等。电源管理IC向面板PNL、数据驱动器DDR、选通驱动器GDR等提供各种形式的电压或电流，或控制提供给它们的各种形式的电压或电流。
源极印刷电路板SPCB和控制印刷电路板CPCB可以经由至少一个连接器CBL彼此电路连接。连接器CBL可以是例如柔性印刷电路(FPC)、柔性扁平电缆(FFC)等。
至少一个源极印刷电路板SPCB和控制印刷电路板CPCB可以被集成(或组合)成单个印刷电路板。
在使用GIP结构实现选通驱动器GDR的情况下，选通驱动器GDR的多个选通驱动器电路GDC可以被直接设置在面板PNL的非显示区域N/A中。
多个选通驱动电路GDC中的每一个可以将扫描信号SCAN输出到被设置在面板PNL的显示区域A/A中的多条选通线GL中的相应选通线GL。
可以经由被设置在非显示区域N/A中的与选通驱动相关的线向被设置在面板PNL上的多个选通驱动电路GDC提供各种信号(例如，时钟信号、高电平选通电压VGH、低电平选通电压VGL、起始信号VST、复位信号RST等)，以产生扫描信号。
被设置在非显示区域N/A中的与选通驱动相关的线可以电连接到最靠近多个选通驱动器电路GDC设置的某些源极侧电路膜SF。
图3示出了在面板PNL是OLED面板的情况下根据实施方式的面板PNL中的子像素SP的结构。
参照图3，OLED面板PNL中的每一个子像素SP可以包括有机发光二极管OLED、驱动有机发光二极管OLED的驱动晶体管DRT、电连接在驱动晶体管DRT的第一节点N1和对应的数据线DL之间的开关晶体管O-SWT、电连接到驱动晶体管DRT的第一节点和第二节点N2的存储电容器Cst等。
有机发光二极管OLED可以包括阳极、有机发光层、阴极等。
参照图3中的电路，有机发光二极管OLED的阳极(也称为像素电极)可以电连接到驱动晶体管DRT的第二节点N2。有机发光二极管OLED的阴极(也称为公共电极)可以具有施加到其上的基极电压EVSS。
这里，基极电压EVSS可以是例如地电压或高于或低于地电压的电压。另外，基极电压EVSS可以根据驱动状态而变化。例如，可以不同地设置在图像驱动期间的基极电压EVSS和在感测驱动期间的基极电压EVSS。
驱动晶体管DRT通过向有机发光二极管OLED提供驱动电流来驱动有机发光二极管OLED。
驱动晶体管DRT可以包括第一节点N1、第二节点N2、第三节点N3等。
驱动晶体管DRT的第一节点N1可以是栅极节点，并且可以电连接到开关晶体管O-SWT的源极节点或漏极节点。驱动晶体管DRT的第二节点N2可以是源极节点或漏极节点，并且可以电连接到有机发光二极管OLED的阳极(或阴极)。驱动晶体管DRT的第三节点N3可以是漏极节点或源极节点，可以向其施加驱动电压EVDD。第三节点N3可以电连接到驱动电压线DVL，通过驱动电压线DVL提供驱动电压EVDD。
存储电容器Cst可以电连接在驱动晶体管DRT的第一节点N1和第二节点N2之间，以在单帧时间(或预定时间)内保持与图像信号电压对应的数据电压Vdata或与数据电压Vdata对应的电压。
开关晶体管O-SWT的漏极节点或源极节点可以电连接到相应的数据线DL。开关晶体管O-SWT的源极节点或漏极节点可以电连接到驱动晶体管DRT的第一节点N1。开关晶体管O-SWT的栅极节点可以电连接到相应的选通线GL，通过该选通线GL向其施加扫描信号SCAN。
扫描信号SCAN可以经由相应的选通线被施加到开关晶体管O-SWT的栅极节点，从而对开关晶体管O-SWT进行通断控制。
可以通过扫描信号SCAN使开关晶体管O-SWT导通，以将从相应数据线DL提供的数据电压Vdata传送到驱动晶体管DRT的第一节点。
另外，存储电容器Cst可以是有意设计为被设置在驱动晶体管DRT外部的外部电容器，而不是例如存在于驱动晶体管DRT的第一节点N1和第二节点N2之间的内部电容器的寄生电容器(例如，Cgs或Cgd)。
驱动晶体管DRT和开关晶体管O-SWT中的每一个可以是n型晶体管或p型晶体管。
图3所示的子像素结构具有两个晶体管和一个电容器(2T1C)结构。然而，这仅出于说明性目的而呈现，并且在一些情况下，可进一步包括一个或更多个晶体管或一个或更多个电容器。另外，多个子像素可以具有相同的结构，或者多个子像素中的一些子像素可以具有与其余子像素不同的结构。
图4示出了在面板PNL是LCD面板的情况下根据实施方式的面板PNL中的子像素SP的结构。
参照图4，LCD面板PNL中的每一个子像素SP可以包括像素电极PXL和开关晶体管L-SWT。
开关晶体管L-SWT可以由扫描信号SCAN控制，并且可以电连接在相应的数据线DL和像素电极PXL之间。
通过扫描信号SCAN使开关晶体管L-SWT导通，以将从数据线DL提供的数据电压Vdata传送给像素电极PXL。施加有数据电压Vdata的像素电极PXL可以与施加有公共电压的公共电极COM一起形成电场。也就是说，可以在像素电极PXL和公共电极COM之间产生电容器(例如，存储电容器)。
图5示意性地示出了根据实施方式被设置在面板PNL中的选通驱动器电路GDC。
参照图5，选通驱动器电路GDC中的每一个可以包括上拉晶体管Tup、下拉晶体管Tdown、控制开关电路CSC等。
控制开关电路CSC是控制与上拉晶体管Tup的栅极节点对应的节点Q的电压和与下拉晶体管Tdown的栅极节点对应的节点QB的电压的电路。控制开关电路CSC可以包括多个开关(晶体管)。
上拉晶体管Tup是通过选通信号输出节点Nout向选通线GL提供与第一电平电压(例如，高电平电压VGH)对应的选通信号Vgate的晶体管。下拉晶体管Tdown是通过选通信号输出节点Nout向选通线GL提供与第二电平电压(例如，低电平电压VGL)对应的选通信号Vgate的晶体管。上拉晶体管Tup和下拉晶体管Tdown可以在不同的时间点导通。
上拉晶体管Tup电连接在施加了时钟信号CLK的时钟信号施加节点Nclk和电连接到选通线GL的选通信号输出节点Nout之间。上拉晶体管Tup通过节点Q的电压导通或截止。
上拉晶体管Tup的栅极节点电连接到节点Q。上拉晶体管Tup的漏极节点或源极节点电连接到时钟信号施加节点Nclk。上拉晶体管Tup的源极节点或漏极节点电连接到选通信号输出节点Nout，选通信号Vgate从选通信号输出节点Nout输出。
上拉晶体管Tup通过节点Q的电压导通，以将具有在时钟信号CLK的高电平范围内的高电压电平VGH的选通信号输出到选通信号输出节点Nout。
输出到选通信号输出节点Nout的高电平电压VGH的选通信号Vgate被提供给相应的选通线GL。
下拉晶体管Tdown电连接在选通信号输出节点Nout和基极电压节点Nvss之间，并且通过节点QB的电压导通或截止。
下拉晶体管Tdown的栅极节点电连接到节点QB。下拉晶体管Tdown的漏极节点或源极节点电连接到基极电压节点Nvss，以接收施加到其上的对应于正电压的基极电压VSS。下拉晶体管Tdown的源极节点或漏极节点电连接到选通信号输出节点Nout，选通信号Vgate从选通信号输出节点Nout输出。
下拉晶体管Tdown通过节点QB的电压导通，以将具有低电平电压VGL的选通信号Vgate输出到选通信号输出节点Nout。因此，具有低电平电压VGL的选通信号Vgate可以通过选通信号输出节点Nout提供给相应的选通线GL。这里，具有低电平电压VGL的选通信号Vgate可以是例如基极电压VSS。
另外，控制开关电路CSC可以包括两个或更多个晶体管，并且可以包括诸如节点Q、节点QB、置位节点(set node)(也称为“起始节点”)S和复位节点R的主节点。在一些情况下，控制开关电路CSC还可以包括输入诸如驱动电压VDD的各种电压的输入节点。
在控制开关电路CSC中，节点Q电连接到上拉晶体管Tup的栅极节点，并重复充电和放电。
在控制开关电路CSC中，节点QB电连接到下拉晶体管Tdown的栅极节点，并重复充电和放电。
在控制开关电路CSC中，置位节点S具有施加于其上的置位信号SET，置位信号SET指示相应的选通驱动电路GDC的选通驱动的开始。
这里，施加到置位节点S的置位信号SET可以是从选通驱动器GDR外部输入的起始信号VST，或者可以是反馈由当前选通驱动器电路GDC之前的前一级中的选通驱动器电路GDC输出的选通信号Vgate的信号(例如，进位信号)。
施加到控制开关电路CSC的复位节点R的复位信号RST可以是同时初始化所有级的选通驱动器电路GDC的复位信号，或者可以是从另一个级(例如，前一级或后一级)输入的进位信号。
控制开关电路CSC响应于置位信号SET对节点Q充电，并响应于复位信号RST对节点Q放电。控制开关电路CSC可以包括逆变器电路，以在不同的时间点对节点Q和节点QB充电或放电。
如图3所示，驱动晶体管DRT和开关晶体管O-SWT可以被设置在作为OLED面板实现的面板PNL的显示区域A/A中的多个子像素SP中的每一个子像素SP中。
另外，如图4所示，开关晶体管L-SWT可以被设置在OLED面板PNL的显示区域A/A中的多个子像素SP中的每一个子像素SP中。
如上所述，晶体管DRT、O-SWT或L-SWT中的至少一个可以被设置在OLED面板PNL的显示区域A/A中的多个子像素SP的每一个区域中。
另外，如图2所示，选通驱动电路GDC可以使用INS1P结构实现，例如，选通驱动电路GDC可以被设置在面板PNL内。在这种情况下，如图5所示，诸如上拉晶体管Tup、下拉晶体管Tdown和CSC内的其它晶体管的选通驱动电路GDC中的各种晶体管，可以被设置在位于面板PNL的显示区域A/A的外围的非显示区域N/A中。
另外，在被设置在面板PNL的显示区域A/A中和/或非显示区域N/A中的晶体管TR中，可以通过沟道长度来确定其器件性能(例如，迁移率或开关性能)。因此，下面将描述晶体管TR中具有短沟道以改善器件性能的晶体管TR的结构。
另外，将对包括具有短沟道的有源层的晶体管TR的结构进行描述，其中晶体管TR可以通过简单工艺制造，并且可以保护有源层的沟道区域免受损坏。
根据实施方式，能够提供短沟道的晶体管TR可以包括：栅极，该栅极设置在基板上；第一绝缘膜，该第一绝缘膜设置为覆盖栅极；以及有源层，该有源层设置在第一绝缘膜上。有源层可以包括：第一部分，该第一部分与栅极的顶表面交叠；第二部分，该第二部分从第一部分延伸，位于栅极的侧表面上，并包括沟道区域；以及第三部分，该第三部分从第二部分延伸并位于第一绝缘膜未设置栅极的一部分上。晶体管TR还可以包括：第二绝缘膜，该第二绝缘膜设置在有源层上；第一电极，该第一电极设置在第二绝缘膜上并电连接到有源层的第一部分；以及第二电极，第二电极设置在第二绝缘膜上并电连接到有源层的第三部分。栅极的侧表面可以在与有源层的第二部分对应的区域上具有倒锥形形状或一个或更多个台阶部分。
将参照附图更详细地描述如上简要描述的晶体管TR的结构。
图6示出了根据实施方式的具有垂直结构的晶体管。
根据实施方式的具有垂直结构的晶体管TR是其中有源层ACT的沟道区域CHA被设置为与基板SUB不平行的晶体管TR。总的来说，可以采用有源层ACT的沟道区域CHA和基板SUB之间的角度大于0°且小于180°的所有情况。
参照图6，设置在面板PNL中的具有垂直结构的晶体管TR可以包括栅极GATE、有源层ACT、源极S和漏极D。
具体地，栅极GATE被设置在基板SUB上。栅极GATE可以用作根据本实施方式的晶体管TR的间隔件。
间隔件是这样的结构，通过该结构，有源层的沟道区域在与具有垂直结构的晶体管TR中的基板SUB不平行的方向上垂直延伸。
根据实施方式，栅极GATE在用作栅极的同时还用作在与基板SUB不平行的方向上垂直地延伸有源层ACT的沟道区域。换句话说，栅极GATE具有双重目的，例如，激活沟道以导通和断开晶体管并且还可以由于沟道沿栅极GATE的一侧设置而延长沟道。因此，不需要单独的间隔件，从而简化了工艺。
根据实施方式，栅极GATE可以设置为单层。例如，如图6所示，栅极GATE的宽度可以包括在垂直远离基板SUB的方向上变宽的区域。例如，栅极GATE可以相对于基板具有倒锥形形状。这里，栅极GATE的宽度可以是沿垂直方向取的长度。
在栅极GATE上设置第一绝缘膜INS1。具体地，第一绝缘膜INS1被设置为覆盖栅极GATE。也就是说，第一绝缘膜INS1可以被设置在栅极GATE的顶表面和侧表面上以及基板SUB的未设置栅极GATE的一部分上。
有源层ACT被设置在第一绝缘膜INS1上。具体地，有源层ACT可以被设置在与栅极GATE的顶表面的一部分或全部对应的区域上、在与栅极GATE的至少一个侧表面对应的区域上、以及在基板SUB的未设置栅极GATE的一部分上。
根据另一方面，有源层ACT被设置在第一绝缘膜INS1上。特别地，有源层ACT可以包括：第一部分，该第一部分与栅极GATE的顶表面交叠；第二部分，该第二部分从第一部分延伸以位于栅极GATE的侧表面上，并包括沟道区域CHA；以及剩余部分，该剩余部分从第二部分延伸以位于第一绝缘膜INS1的未设置栅极GATE的一部分上。
尽管在图6中将有源层ACT示出为单层，但是本公开不限于此。而是，有源层ACT可以包括两层或更多层。
第二绝缘膜INS2被设置在有源层ACT和第一绝缘层INS1上，同时覆盖有源层ACT。
第二绝缘膜INS2的厚度可以比第一绝缘层INS1厚。
第一电极和第二电极可以被设置在第二绝缘膜INS2上，彼此间隔开。这里，第一电极和第二电极中的一个可以是源极S，而第一电极和第二电极中的另一个可以是漏极D。
在下文中，描述将主要集中在第一电极是漏极D并且第二电极是源极S的配置。
源极S可以与有源层ACT的一端(或第一部分)交叠，而漏极D可以与有源层ACT的另一端(或第三部分)交叠。这里，源极S或漏极D中的一个可以与栅极GATE交叠。
换句话说，栅极GATE的顶表面可以与有源层ACT交叠并且与源极S或漏极D中的一个交叠。
根据实施方式，第一绝缘膜INS1可以是栅极绝缘膜。
第一绝缘膜INS1可以被设置在面板PNL的整个显示区域A/A上。在一些情况下，第一绝缘膜INS1可以延伸以被设置在位于显示区域A/A的外围的非显示区域N/A上。
第一绝缘膜INS1可以是通过正面沉积制造的薄绝缘层。也就是说，第一绝缘膜INS1可以是通过正面沉积制造而不使用掩膜的薄膜。
另外，有源层ACT可以通过掩膜处理被设置在显示区域A/A的一部分上，并且可以被设置在非显示区域N/A的一部分上。有源层ACT可以是薄膜。
在根据实施方式的电子装置中，第一绝缘膜INS1和有源层ACT可以通过诸如金属有机化学气相沉积(MOCVD)或原子层沉积(ALD)的薄膜沉积方法制造，其中薄膜沉积工艺是可控的。
MOCVD方法是化学气相沉积(CVD)的子类，用于通过在上面注入了反应气体的热基板的表面上进行的沉积反应来制造薄膜。反应气体包含有机金属配合物。MOCVD方法是通过以加热方式分解热基板上的有机金属气体来生成半导体薄膜的技术。MOCVD方法在比诸如等离子体增强化学气相沉积(PECVD)和低压化学气相沉积(LPCVD)的其它CVD方法更低的温度下进行。可以在原子能级(atomic level)上控制薄膜处理，从而可以制造均匀的薄膜。
ALD方法是CVD的子类，用于通过分别提供反应物并且在基板表面上沉积由反应气体的化学反应产生的颗粒来制造薄膜。在将一种反应物化学吸附到基板上之后，将第二种气体或第三种气体提供给基板，引起随后吸附到基板的化学吸附，从而在基板上沉积薄膜。
与物理气相沉积(PVD)方法或其它CVD方法相比，使用MOCVD或ALD方法可以提高薄膜的生产率或生成速率。另外，由于高薄膜涂层性能，可以精确地调整薄膜的厚度。也就是说，使用MOCVD或ALD方法可以制造具有优异的台阶覆盖特性的薄膜。
另外，与其它沉积方法(例如溅射)相比，MOCVD或ALD方法可以制造具有更高厚度和组成均匀性以及更高水平密度的薄膜。
通过MOCVD或ALD方法制造的第一绝缘膜INS1和有源层ACT可以是非常薄的薄膜，即使在台阶区域中也没有断裂，例如电路中没有间断。换句话说，第一绝缘膜INS1和有源层ACT可以被铺设成连续的未破损的层或条带。
另外，通过MOCVD或ALD方法制造的第一绝缘膜INS1和有源层ACT可以具有非常小的位置特定的厚度变化。也就是说，第一绝缘膜INS1和有源层ACT可以具有非常高的厚度均匀性。
具体地，设置在与栅极GATE的顶表面对应的区域中的第一绝缘膜INS1的第一厚度I1、设置在对应于栅极GATE的侧表面的区域中的第一绝缘膜INS1的第二厚度I2、以及设置在未设置栅极GATE的基板SUB上的第一绝缘膜INS1的第三厚度I3，可以分别具有相应的厚度。例如，第一绝缘膜INS1的第一厚度、第二厚度、第三厚度(I1、I2、I3)可以相等或具有大致相等的厚度。
另外，设置在与栅极GATE的顶表面对应的区域中的有源层ACT的第一厚度A1、设置在与栅极GATE的侧表面对应的区域中的有源层ACT的第二厚度A2、以及设置在未设置栅极GATE的基板SUB上的有源层ACT的第三厚度A3，可以分别具有相应的厚度。例如，有源层ACT的第一厚度、第二厚度、第三厚度(A1、A2、A3)可以相等或具有大致相等的厚度。
另外，如图6所示，即使在第一绝缘膜INS1和有源层ACT被设置在栅极GATE上的情况下，其中栅极GATE的侧表面具有倒锥形形状，第一绝缘膜INS1和有源层ACT也可以具有均匀的厚度而没有任何断裂，例如，电路中没有间断。
根据实施方式，第一绝缘膜INS1的厚度可以在50nm至200nm的范围内，并且有源层ACT的厚度可以在10nm至50nm的范围内。然而，本公开不限于此。
另外，通过MOCVD或ALD方法制造的第一绝缘膜INS1和有源层ACT可以是高密度薄膜。
在根据实施方式的电子装置中，第二绝缘膜INS2可以被设置在面板PNL的整个显示区域A/A上。在一些情况下，第二绝缘膜INS2可以延伸以被设置在位于显示区域A/A的外围的非显示区域N/A上。
第二绝缘膜INS2可以通过诸如MOCVD或ALD的被设计用于制造第一绝缘膜INS1或有源层ACT的薄膜沉积方法制造，或者通过除了诸如MOCVD或ALD的薄膜沉积方法外的典型的CVD或PVD方法制造。
在根据实施方式的电子装置中，即使在第一绝缘膜INS1通过诸如MOCVD或ALD的被设计用于制造第二绝缘膜INS2的薄膜沉积方法制造的情况下，第一绝缘膜INS1也可以制造为比第二绝缘膜INS2厚。然而，本公开不限于此。
然而，当通过除了诸如MOCVD或ALD的薄膜沉积方法外的典型的CVD或PVD方法制造第二绝缘膜INS2时，第二绝缘膜INS2可以具有比第一绝缘膜INS1更大的厚度变化和更低的膜密度(例如，第一绝缘膜INS1可以比第二绝缘膜INS2更致密并且还具有更均匀的厚度)。
另外，第一绝缘膜INS1可以包含选自例如SiOx、SiO2、TiOx、SiON或SiNx中的至少一种。
另外，第二绝缘膜INS2可以包含选自例如SiOx、SiO2、TiOx、SiON或SiNx中的至少一种。
第一绝缘膜INS1和第二绝缘膜INS2可以由相同的材料制成。在示例中，第一绝缘膜INS1和第二绝缘膜INS2都可以由SiO2制成。在另一示例中，第一绝缘膜INS1和第二绝缘膜INS2都可以由SiOx制成。
第一绝缘膜INS1和第二绝缘膜INS2可以由不同的材料制成。例如，第一绝缘膜INS1可以由SiO2制成，而第二绝缘膜INS2可以由SiNx制成。
另外，根据实施方式的具有垂直结构的晶体管TR的有源层ACT可以从多种类型中选择。
在示例中，有源层ACT可以由非晶硅(a-Si)半导体制成。
在另一示例中，有源层ACT可以由氧化物半导体制成。包括该有源层ACT的晶体管TR被称为氧化物晶体管。在这种情况下，例如，氧化物半导体可以是诸如铟镓锌氧化物(IGZO)、氧化铟锌(IZO)或铟钛锌氧化物(ITZO)的n型氧化物半导体，或者可以是诸如CuOx、SnOx或NiOx的p型氧化物半导体。
由于有源层ACT由非晶半导体或氧化物半导体制成，因此可以容易地将根据实施方式的电子装置设计成具有大的面积。
有源层ACT包括沟道区域CHA。沟道区域CHA可以被设置在与栅极GATE的侧表面的全部或一部分对应的区域中。
换句话说，沟道区域CHA的长度可以与栅极GATE的高度相同或者比栅极GATE的高度更短。尽管根据实施方式的栅极GATE的高度可以在100nm至500nm的范围内，但栅极GATE的高度不限于此。
也就是说，根据实施方式的有源层ACT的沟道区域CHA的长度可以通过栅极GATE的高度来调整。
如上所述，根据实施方式的具有垂直结构的晶体管TR被设置在其中有源层ACT的沟道区域CHA与栅极GATE的部分或整个侧表面对应的区域中，使得可以有利地实现具有短沟道的有源层ACT。
因此，可以改善具有垂直结构的晶体管TR的电特性。
特别地，即使在使用ADL方法将根据实施方式的有源层ACT制造得薄的情况下，由于有源层ACT的短沟道也可以保持其优异的电特性。
有源层ACT的除了沟道区域CHA之外的区域可以具有比沟道区域CHA更高的导电率。例如，有源层ACT的除沟道区域CHA之外的区域可以是被处理为导电的区域或掺杂区域。
源极S和漏极D可以经由设置在第二绝缘膜INS2中的孔接触有源层ACT的导电率高于有源层ACT的沟道区域CHA的导电率的区域。有源层ACT的与源极S接触的区域可以是源极区域，而有源层ACT的与漏极D接触的区域可以是漏极区域。
由于源极S和漏极D仅经由设置在第二绝缘膜INS2中的孔接触有源层ACT，可以减小源极S/漏极D与有源层ACT之间的接触电阻。
另外，由于有源层ACT的源极区域和漏极区域是被处理为导电或掺杂区域的区域，与源极区域和漏极区域均不被处理为导电或掺杂的情况相比，可以降低源极S与源极区域之间的接触电阻和漏极D与漏极区域之间的接触电阻。
源极S和漏极D彼此不交叠。因此，在源极S和漏极D之间不产生寄生电容或者至少实质上减小了寄生电容。
由于具有垂直结构的典型晶体管被配置为使得源极和漏极(例如，金属电极)彼此交叠，因此可能在源极和漏极之间产生寄生电容，这样会有问题。
相反，由于如上所述的源极S和漏极D彼此不交叠，因此根据实施方式的具有垂直结构的晶体管TR具有用于减少不必要的寄生电容的结构。
另外，如上所述，在根据实施方式的具有垂直结构的晶体管TR中，由于有源层ACT具有短沟道区域CHA，因此获得了优异的电特性。
在根据实施方式的电子装置中，在与栅极GATE的至少一个侧表面对应的区域中，绝缘图案IP可以被设置在有源层ACT和第二绝缘膜INS2之间。
下面将参照图7和图8描述该结构。
图7是示出在与图6所示的栅极的一个侧表面对应的区域中被设置在有源层和第二绝缘膜之间的绝缘图案的截面图。图8是图7中的区域C的放大图。
参照图7，在与沟道区域CHA对应的区域中，栅极GATE的至少一个侧表面可以具有相对于基板的倒锥形形状。
设置第一绝缘膜INS1以覆盖栅极GATE。由于第一绝缘膜INS1是通过MOCVD或ALD方法制造的，因此第一绝缘膜INS1可以被设置成与包括栅极GATE的基板SUB的表面形状一致，并且其每一个位置具有均匀的厚度。
由于有源层ACT(栅极GATE和第一绝缘膜INS1的交叠部分)也通过MOCVD或ALD方法制造，因此有源层ACT可以被设置为与包括栅极GATE的基板SUB的表面形状一致，并且其每一个位置具有均匀的厚度。
如图7和图8所示，第二绝缘膜INS2被设置在有源层ACT上。
在与栅极GATE的至少一个侧表面对应的区域中，绝缘图案IP被设置在有源层ACT和第二绝缘膜INS2之间。
绝缘图案IP可以被设置为具有与有源层ACT的沟道区域CHA对应的形状(例如，绝缘图案IP与沟道区域CHA交叠或沿沟道区域CHA设置)。
另外，绝缘图案IP可以被设置为与具有比沟道区域CHA更高的导电率的区域的一部分对应，同时被设置为与沟道区域CHA对应。
也就是说，绝缘图案IP的宽度IPW可以比沟道区域CHA的宽度CHAW宽。这里，绝缘图案IP的宽度IPW和沟道区域CHA的宽度CHAW分别表示在垂直于基板SUB的方向上截取的绝缘图案IP和沟道区域CHA的最大长度。
绝缘图案IP可用于在制造电子装置的过程中保护有源层ACT的沟道区域CHA免受损坏。绝缘图案IP也可以称为蚀刻停止层。
尽管在图6至图8中将栅极GATE示出为单层，但是本公开不限于此，栅极GATE可以具有多层结构。例如，如图9至图11所示，栅极GATE可以具有双层结构，或者如图12至图15所示的三层结构。
图9是根据另一实施方式的电子装置的截面图，图10是图9中的区域D的放大图，并且图11是图9中的区域E的放大图。
在下文中，当一些特征(例如，组件或效果)与上述实施方式中的特征相同时，将省略对这些特征(例如，组件或效果)的描述。
参照图9，根据另一实施方式的电子装置的栅极GATE包括第一栅极GATE1和设置在第一栅极GATE1上的第二栅极GATE2。也就是说，栅极GATE可以具有由两层组成的双层结构。
具体地，缓冲层BU F被设置在基板SUB上。第一栅极GATE1被设置在缓冲层BUF上。第二栅极GATE2被设置在第一栅极GATE1上。
具有双层结构的栅极GATE可以包括在至少一个侧表面上或上方的至少一个台阶部分。
具体地，如图10所示，第一栅极GATE1的宽度W1可以比第二栅极GATE2的宽度W2窄。这里，第一栅极GATE1的宽度W1和第二栅极GATE2的宽度W2可以被定义为在与基板SUB平行的方向上截取的第一栅极GATE1和第二栅极GATE2的最大长度。
因此，第二栅极GATE2可以具有突起Z1，例如，在平行于基板SUB的方向上突出到第一栅极GATE1之外的部分。
根据实施方式，栅极GATE可以在至少一个侧表面上具有由突出部分限定的至少一个台阶部分。
第一栅极GATE1的材料和第二栅极GATE2的材料可以不同。例如，第一栅极GATE1的材料和第二栅极GATE2的材料可以具有不同的湿蚀刻速率。具体地，可以在相同的蚀刻溶液中以比第二栅极GATE2更快的速率蚀刻第一栅极GATE1(例如，以便产生悬垂突起)。
例如，第一栅极GATE1的材料可以是钼(Mo)或Mo合金，例如，含有Mo和选自但不限于铝(Al)、银(Ag)、铂(Pt)或钛(Ti)的至少一种金属的材料。第二栅极GATE2的材料可以是铜(Cu)或Cu合金，例如，含有Cu和选自但不限于铝(Al)、银(Ag)、铂(Pt)或钛(Ti)的至少一种金属的材料。根据实施方式，第一栅极GATE1的材料和第二栅极GATE2的材料不限于此。可以使用任何其它材料，只要第一栅极GATE1的材料和第二栅极GATE2的材料是导电材料并且在相同的蚀刻溶液中第一栅极GATE1的材料的蚀刻速率比第二栅极GATE2的材料更快即可。
如图9所示，第一绝缘膜INS1被设置成覆盖由第一栅极GATE1和第二栅极GATE2组成的栅极GATE。有源层ACT被设置在第一绝缘膜INS1上。
由于第一绝缘膜INS1和有源层ACT中的每一个都是通过MOCVD或ALD方法制造的，因此第一绝缘膜INS1和有源层ACT可以沿着设置在第一绝缘膜INS1和有源层ACT下方的部件的表面设置，并具有均匀的厚度。
因此，在与栅极GATE的突起(protrusions)Z1存在的区域对应的区域中，第一绝缘膜INS1和有源层ACT中的每一个可以具有在与基板SUB平行的方向上突出(protruding)的部分。换句话说，由于栅极GATE的侧表面形状，具有台阶部分的区域存在于第一绝缘膜INS1和有源层ACT中的每一个的至少一个侧表面上。
另外，有源层ACT的沟道区域CHA可以被设置在与第一栅极GATE1的侧表面对应的区域中。
另外，沟道区域CHA可以从与第一栅极GATE1的侧表面对应的区域延伸到与第二栅极GATE2的侧表面的一部分对应的区域。
也就是说，有源层ACT的沟道区域CHA可以被设置在与栅极GATE的侧表面的一部分对应的区域中。也就是说，有源层ACT可以具有比栅极GATE的高度低的短沟道区域CHA。
第二绝缘膜INS2被设置在有源层ACT和第一绝缘膜INS1上。
在与栅极GATE的至少一个侧表面对应的区域中，绝缘图案IP被设置在有源层ACT和第二绝缘膜INS2之间。
如图9和图11所示，其中未设置有源层ACT的材料的空间S1存在于有源层ACT的与源极S接触并且具有比沟道区域CHA更高的导电率的区域和有源层ACT的与漏极D接触并且具有比沟道区域CHA更高的导电率的区域之间。
如上所述，有源层ACT被设置为与设置在有源层ACT下方的组件的表面形状一致。因此，有源层ACT在与第一绝缘膜INS1的突出部分对应的每一个区域中具有由栅极GATE的侧表面形状限定(参见图9和图11)的突出部分P1(例如，悬垂部分或檐)。
由于有源层ACT包括突出部分P1，所以可以在与栅极GATE的至少一个侧表面对应的区域上设置至少一个台阶部分。
由于有源层ACT的台阶形状，空间S1可以被限定在有源层ACT的侧表面上，并且绝缘图案IP可以被设置在空间S1中。
空间S1可以与有源层ACT的沟道区域CHA交叠。也就是说，绝缘图案IP可以被设置为与沟道区域CHA交叠。绝缘图案IP的宽度IPW可以比沟道区域CHA的宽度CHAW宽。
绝缘图案IP可以由包含选自但不限于SiOx、SiO2、TiOx、SiON或SiNx中的至少一种的无机绝缘材料制成。
绝缘图案IP可用于保护沟道区域CHA免受损坏。
尽管栅极GATE在图9至图11中被示为具有双层结构，但实施方式不限于此。例如，如图12至图14所示，栅极GATE可以具有由三层组成的三层结构。
图12是根据另一实施方式的电子装置的截面图，图13是图12中的区域F的放大图，并且图14是图12中的区域G的放大图。
在下文中，当一些特征(例如，组件或效果)与上述实施方式中的特征相同时，将省略对这些特征(例如，组件或效果)的描述。
参照图12，在根据另一实施方式的栅极GATE中，栅极GATE还包括设置在图9所示的第一栅极GATE1下方的第三栅极GATE3。
具体地，缓冲层BUF被设置在基板SUB上。第三栅极GATE3被设置在缓冲层BUF上。第一栅极GATE1被设置在第三栅极GATE3上。第二栅极GATE2被设置在第一栅极GATE1上。
具有由三层组成的三层结构的栅极GATE可以在至少一个侧表面上设置有两个台阶部分。
具体地，如图13所示，第一栅极GATE1的宽度W1可以比第二栅极GATE2的宽度W2或第三栅极GATE3的宽度W3窄。
根据实施方式，第二栅极GATE2的宽度W1和第三栅极GATE3的宽度W3可以彼此相同(或相等)，但实施方式不限于此。
第一栅极GATE1的材料可以与第二栅极GATE2或第三栅极GATE3的材料不同。例如，第一栅极GATE1的材料的湿蚀刻速率可以不同于第二栅极GATE2的材料或第三栅极GATE3的材料的湿蚀刻速率。具体地，在相同的蚀刻溶液中第二栅极GATE2或第三栅极GATE3的材料可以以比第一栅极GATE1的材料更慢的速率被蚀刻。
尽管第二栅极GATE2的材料和第三栅极GATE3的材料可以相同，但实施方式不限于此。可以使用任何其它材料，只要第二栅极GATE 2和第三栅极GATE3中的每一种材料以比第一栅极GATE1的材料更慢的速率被蚀刻即可。
由于第二栅极GATE2的宽度比第一栅极GATE1的宽度宽，所以第二栅极GATE2具有突起Z1，例如，在栅极GATE的横向方向上突出到第一栅极GATE1之外的部分。
另外，由于第三栅极GATE3的宽度比第一栅极GATE1的宽度宽，所以第三栅极GATE3具有突起Z2，例如，在栅极GATE的横向方向上突出到第一栅极GATE1之外的部分。
由于突起Z1和突起Z2，栅极GATE可以在至少一个侧表面上具有两个台阶部分(例如，檐/突起和第一栅极GATE1的侧表面之间的内角)。
第一绝缘膜INS1被设置成覆盖由第一栅极GATE1至第三栅极GATE3(GATE1、GATE2和GATE3)组成的栅极GATE。有源层ACT被设置在第一绝缘膜INS1上。
在与第二栅极GATE2的突起Z1存在的区域和第三栅极GATE3的突起Z2存在的区域对应的区域中，第一绝缘膜INS1和有源层ACT中的每一个可以具有在平行于基板SUB的方向上突出的部分。
换句话说，由于栅极GATE的侧表面形状，第一绝缘膜INS1和有源层ACT中的每一个可以在其至少一个侧表面上具有两个台阶部分(例如，突起和台阶部分可以在栅极GATE侧表面形成一种凹形口袋)。
另外，有源层ACT的沟道区域CHA可以被设置在与第一栅极GATE1的侧表面对应的区域中。
另外，沟道区域CHA可以从与第一栅极GATE1的侧表面对应的区域延伸到与第二栅极GATE2的侧表面的一部分和第三栅极GATE3的侧表面的一部分对应的区域。也就是说，有源层ACT可以具有低于栅极GATE的高度的短沟道区域CHA。
第二绝缘膜INS2被设置在有源层ACT和第一绝缘膜INS1上。
在与栅极GATE的至少一个侧表面对应的区域中，绝缘图案IP被设置在有源层ACT和第二绝缘膜INS2之间。
另外，如图14所示，有源层ACT包括由栅极GATE的侧表面形状限定的突出部分P2和突出部分P1。突出部分P1可以位于与设置第二栅极GATE2的突起Z1的区域对应的每个区域中，而突出部分P2可以位于与设置第三栅极GATE3的突起Z2的区域对应的每个区域中。
也就是说，由于在栅极GATE的侧表面上存在台阶部分，所以有源层ACT也可以在与栅极GATE的台阶部分对应的位置处设置有台阶部分(例如，因为有源层ACT可以以有源层ACT沿着栅极GATE的轮廓的方式被设置在栅极GATE上)。
绝缘图案IP可以被定位为与有源层ACT的突出部分P1和突出部分P2之间的区域交叠(例如，绝缘图案IP可以被设置在突出部分P1和突出部分P2之间的一种口袋中)。另外，绝缘图案IP可以与有源层ACT的突出部分P1和突出部分P2的部分交叠，同时与有源层ACT的突出部分P1和突出部分P2之间的区域交叠。
绝缘图案IP的宽度IPW可以比沟道区域CHA的宽度CHAW宽。也就是说，绝缘图案IP可以与有源层ACT的沟道区域CHA交叠，以保护沟道区域CHA。
图6、图9或图12中所示的晶体管TR具有如下结构：用作图6中的间隔件的栅极GATE、有源层ACT、源极S和漏极D在垂直方向上彼此堆叠。
与具有水平结构的晶体管相比，这种晶体管TR可以减少装置面积。具体地，根据实施方式的晶体管TR被配置为使得有源层ACT的一部分由于栅极GATE而在与基板SUB不平行的方向上垂直延伸。因此，可以减小沟道区域CHA以及有源层ACT的长度，从而减小装置的面积。
另外，有源层ACT被配置为直接接触源极S和漏极D。当在有源层ACT和源极S之间以及有源层ACT和漏极D之间设置绝缘膜时，源极S和漏极D可以经由形成在绝缘膜中的接触孔分别接触有源层ACT。在这种情况下，源极S的面积和漏极D的面积由于与形成在绝缘膜中的接触孔的入口的宽度对应的面积可能不可避免地增加。相反，如上所述，由于有源层ACT与源极S和漏极D直接接触的结构，根据实施方式的晶体管TR可以减小装置的面积。
也就是说，根据实施方式的晶体管TR可以具有减小的面积，同时还获得优异的电特性。
除了驱动晶体管DRT之外，图3所示的OLED面板PNL的显示区域A/A中的每一个子像素SP中的开关晶体管O-SWT，以及图5所示的OLED或LCD面板PNL的非显示区域中的每一个GIP选通驱动电路GDC中的晶体管Tup和Tdown以及控制开关电路CSC中的晶体管可以被实现为图6、图9或图12中所示的晶体管TR。
图3所示的OLED面板PNL的显示区域A/A中的每一个子像素SP中的驱动晶体管DRT和图4所示的OLED面板PNL的显示区域A/A中的每一个子像素SP中的开关晶体管L-SWT可以被实现为图6、图9或图12中所示的晶体管TR。在这种情况下，还可以包括源极S或漏极D连接到像素电极PXL的结构。在下文中，将描述像素电极PXL的连接结构。在以下描述中，为了简洁起见，将以漏极D连接到像素电极PXL的情况为例。然而，根据电路设计，源极S可以连接到像素电极PXL。
图15示出了在子像素中将具有根据实施方式的垂直结构的晶体管连接到像素电极的结构。
参照图15，在显示区域A/A中具有设置在子像素SP中的垂直结构的晶体管TR中，可以存在漏极D电连接到像素电极PXL的晶体管DRT或L-SWT。
参照图15，可以设置钝化层PAS以覆盖晶体管TR的源极S和漏极D。
另外，像素电极PXL可以位于钝化层PAS上。像素电极PXL可以经由钝化层PAS中的孔连接到源极S或漏极D。
在面板PNL是OLED面板的情况下，如图3所示，由于晶体管TR电连接到像素电极PXL并且是驱动晶体管DRT，因此可以将数据电压施加到栅极GATE。
另外，在面板PNL是LCD面板的情况下，如图4所示，由于晶体管TR是电连接在数据线DL和像素电极PXL之间的开关晶体管L-SWT，因此可以将数据电压施加到像素电极PXL。
尽管根据本公开的晶体管TR被示出为设置在图15中的显示区域A/A中，但是根据实施方式的晶体管TR可以被设置在位于面板PNL外围的非显示区域中。
另外，尽管为了简洁起见在图15中示出了其中具有垂直结构的晶体管TR是图12的晶体管TR的配置，但是实施方式不限于此。而是，可以使用图6或图9的晶体管TR来代替图15的晶体管TR。
图16示出了在具有根据实施方式的垂直结构的晶体管TR被设置在子像素SP中的情况下的面板PNL的处理流程。
参照图16，在根据实施方式制造包括具有垂直结构的晶体管TR的面板PNL的过程中，通过正面沉积在无需掩膜处理的情况下将缓冲层BUF和第一绝缘膜INS1沉积到基板SUB。
因此，在面板制造过程中，使用六(6)个掩膜处理来依次制作(图案化)栅极GATE、有源层ACT、第二绝缘膜INS2、源极S和漏极D、钝化层PAS和像素电极PXL。
根据实施方式，不需要用于图案化绝缘图案IP的单独掩膜处理。下面将参照图17描述制造有源层ACT和绝缘图案IP的过程。
图17示意性地示出了根据实施方式的制造有源层和绝缘图案的过程。
参照图17，在基板SUB上依次制造缓冲层BUF、栅极GATE和第一绝缘膜INS1。
在包括第一绝缘膜INS1的基板SUB上设置有源层材料ACTM和绝缘图案材料IPM。
这里，第一绝缘膜INS1和有源层材料ACTM的材料可以通过MOCVD或ALD方法设置。
另外，绝缘图案材料IPM可以通过MOCVD或ALD方法设置。在一些情况下，绝缘图案材料IPM可以通过典型的PVD或CVD方法设置。
然后，通过掩膜处理Mask 2将有源层材料ACTM和绝缘图案材料IPM图案化为有源层ACT的形状。
另外，在掩膜处理Mask 2之后，使用等离子体等进行干法蚀刻，以从有源层材料ACTM去除绝缘图案材料IPM的残留物。
暴露于等离子体的整个绝缘图案材料IPM被去除。在这种情况下，由于第一栅极GATE1的突起，有源层材料ACTM具有突出部分。有源层材料ACTM的突出部分保护存在于有源层材料ACTM下方的绝缘图案材料IPM免受等离子体的影响。
最后，仅留下存在于有源层材料ACTM的突出部分下方的绝缘图案材料IPM以形成绝缘图案IP。
另外，在保护具有绝缘图案IP的有源层材料ACTM免受等离子体影响的同时，在去除绝缘图案材料IPM之后，有源层材料ACTM的剩余部分暴露于等离子体以导电。
因此，可以产生除了沟道区域CHA之外的其余部分被处理为导电的有源层ACT。
另外，参照实施方式的晶体管TR的结构，栅极的至少一个侧表面具有倒锥形形状，或者至少一个台阶部分被设置在栅极的至少一个侧表面上，使得有源层材料ACTM具有突出部分。
由于区域被有源层材料ACTM的突出部分覆盖，所以有源层材料ACTM的区域在等离子体工艺期间不受等离子体的影响。该区域可以是制造绝缘图案IP的区域，或者可以是有源层ACT未经等离子体处理成导电的区域(例如，沟道区域CHA)。
由于该过程，有源层ACT可以设置有具有很短的长度的沟道区域CHA(例如，沟道区域被掩蔽而免受檐/突起或悬垂部分的处理)。
通过上述过程制造的有源层ACT的沟道区域CHA的长度可以比栅极GATE的高度更短。如上所述，沟道区域CHA是有源层材料ACTM的被有源层材料ACTM的突出部分覆盖的区域，由于栅极GATE形成，因此未经等离子体处理成导电。因此，可以通过从至少栅极GATE的高度中减去可与栅极GATE的突起的高度对应的高度来获得沟道区域CHA的长度。
另外，通过该处理制造的绝缘图案IP的宽度WIP可能不均匀。绝缘图案IP的宽度WIP由在与基板SUB平行的方向上取得的位置特定长度来确定。
如上所述，基于单个掩膜处理执行制造有源层ACT和绝缘图案IP的处理，从而可以获得处理简化的效果。
根据实施方式，即使在有源层ACT和第一绝缘膜INS1被制造成具有非常薄的厚度的情况下，具有垂直结构的晶体管和电子装置可以通过MOCVD或ALD方法制造，从而不会产生断裂。
MOCVD或ALD方法是一种可以制造具有优异的台阶覆盖特性的薄膜的沉积方法。与通过其它沉积方法制造的薄膜相比，通过该方法所得的薄膜可具有更高的厚度和组成均匀性，以及更高的密度水平。
根据实施方式，在具有垂直结构的晶体管和电子装置中，由于源极S和漏极D经由形成在第二绝缘膜INS2中的接触孔连接到有源层ACT，因此可以降低源极S和有源层ACT之间以及漏极D和有源层ACT之间的接触电阻。
根据实施方式，在具有垂直结构的晶体管和电子装置中，可以实现有源层ACT的短沟道，并且可以减小的器件面积。
根据实施方式，在具有垂直结构的晶体管和电子装置中，由于源极S和漏极D不交叠，因此可以减少不必要的寄生电容。
根据实施方式，在具有垂直结构的晶体管和电子装置中，可以实现诸如优良的工艺便利性、沟道损坏保护、短沟道和器件小型化的有益效果。
已经给出了前面的描述和附图，以便通过示例解释本公开的某些原理。在不脱离本公开的原理的情况下，本公开所涉及领域的普通技术人员可以通过组合、划分、替换或改变元件而进行各种修改和变化。本文公开的前述实施方式应被解释为对本公开的原理和范围的说明性而非限制性的。应当理解，本公开的范围应由所附权利要求限定，并且它们的所有等同物都落入本公开的范围内。
相关申请的交叉引用
本申请要求于2018年11月16日在韩国提交的韩国专利申请No.10-2018-0141298的优先权，该申请通过引用结合于此用于所有目的，如同在此完全阐述一样。

Claims (10)

1.一种电子装置，该电子装置包括：
面板；
驱动电路，该驱动电路被配置为驱动所述面板；以及
晶体管，该晶体管设置在所述面板中，所述晶体管包括：
基板；
栅极，该栅极设置在所述基板上；
第一绝缘膜，该第一绝缘膜设置在所述栅极上；
有源层，该有源层设置在所述第一绝缘膜上，所述有源层包括：
所述有源层的第一部分，所述有源层的所述第一部分与所述栅极的顶表面交叠；
所述有源层的第二部分，所述有源层的所述第二部分从所述第一部分延伸，沿所述栅极的侧表面设置并且包括沟道区域，其中，所述沟道区域设置为与所述基板不平行；以及
所述有源层的第三部分，所述有源层的所述第三部分从所述有源层的所述第二部分延伸，所述有源层的所述第三部分设置在所述第一绝缘膜的不与所述栅极交叠的一部分上；
第二绝缘膜，该第二绝缘膜设置在所述有源层上；
第一电极，该第一电极设置在所述第二绝缘膜上，所述第一电极与所述有源层的所述第一部分电连接；以及
第二电极，该第二电极设置在所述第二绝缘膜上，所述第二电极与所述有源层的所述第三部分电连接。
2.根据权利要求1所述的电子装置，其中，在与所述有源层的所述第二部分对应的区域中，所述栅极的所述侧表面具有倒锥形形状或者所述栅极具有台阶部分。
3.根据权利要求2所述的电子装置，其中，所述栅极具有单层结构，并且
其中，所述栅极的宽度在远离所述基板的方向上增加。
4.根据权利要求1所述的电子装置，该电子装置还包括：
绝缘图案，该绝缘图案在与所述栅极的所述侧表面对应的区域中被设置在所述有源层与所述第二绝缘膜之间。
5.根据权利要求4所述的电子装置，其中，所述绝缘图案与所述有源层的所述沟道区域交叠。
6.根据权利要求4所述的电子装置，其中，所述绝缘图案的宽度比所述有源层的所述沟道区域的宽度宽。
7.根据权利要求1所述的电子装置，其中，所述栅极具有多层结构。
8.根据权利要求7所述的电子装置，其中，所述栅极包括第一栅极和设置在所述第一栅极上的第二栅极，并且
其中，所述第一栅极的宽度比所述第二栅极的宽度窄。
9.根据权利要求8所述的电子装置，其中，所述第一栅极的材料与所述第二栅极的材料不同。
10.一种具有垂直结构的晶体管，该晶体管包括：
基板；
栅极，该栅极设置在所述基板上；
第一绝缘膜，该第一绝缘膜设置在所述栅极上；
有源层，该有源层设置在所述第一绝缘膜上，所述有源层包括：
所述有源层的第一部分，所述有源层的所述第一部分与所述栅极的顶表面交叠；
所述有源层的第二部分，所述有源层的所述第二部分从所述第一部分延伸，沿所述栅极的侧表面设置并且包括沟道区域，其中，所述垂直结构是所述沟道区域设置为与所述基板不平行的结构；以及
所述有源层的第三部分，所述有源层的所述第三部分从所述第二部分延伸，所述有源层的所述第三部分设置在所述第一绝缘膜的不与所述栅极交叠的一部分上；
第二绝缘膜，该第二绝缘膜设置在所述有源层上；
第一电极，该第一电极设置在所述第二绝缘膜上，所述第一电极与所述有源层的所述第一部分电连接；以及
第二电极，该第二电极设置在所述第二绝缘膜上，所述第二电极与所述有源层的所述第三部分电连接。
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