CN103283030A - 包括多层凹入外形的晶体管 - Google Patents

包括多层凹入外形的晶体管 Download PDF

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Abstract

本发明涉及一种晶体管，其包括衬底。第一导电材料层置于所述衬底上。第二导电材料层与所述第一导电材料层接触并置于其上。第三导电材料层与所述第二导电材料层接触并置于其上。所述第三导电材料层突出于所述第二导电材料层。

Description

包括多层凹入外形的晶体管
技术领域
本发明大体上涉及半导体装置，且更特定来说，涉及晶体管装置。
背景技术
在半导体加工技术中，通过光刻方法结合选择性蚀刻工艺，将相对于晶片表面呈水平状的平坦衬底表面图案化。在加工集成电路期间，在晶片或衬底表面上形成具有明显构形的凸纹。通常，这种类型的凸纹包括相对于所述衬底表面倾斜或垂直的表面。因为集成电路的大小持续缩小，所以越来越有必要将垂直或倾斜的装置表面图案化，以便在其垂直度方面功能性区分这些装置而同时仍保持图案对准。这些类型的半导体装置的实例包括深沟槽电容器、堆叠式电容器和垂直晶体管。
目前，无法使用常规光刻技术将图案直接置于相对于衬底表面垂直的壁上。通常，使用适宜的填充剂材料来完成具有这一性质的垂直壁图案化，所述填充剂材料当部分填充到沟槽中时，用作位于其下方的壁的部分的掩模同时允许对所述填充剂材料上方的壁进行加工。举例来说，当欲仅在填充剂材料下方的垂直壁上沉积氧化物时，首先在凸纹的整个表面上沉积或制造所述氧化物。最初，用适宜的填充剂材料完全填充凸纹或沟槽。然后，使所述填充剂材料回凹到恰好覆盖所需氧化物的深度。在移除氧化物的未覆盖区段后，移除剩余填充剂材料。
或者，当欲仅在垂直壁的上部区域内沉积或制造氧化物时，首先在整个凸纹图案的整个表面上设置蚀刻终止层，例如氮化物层。易受定向蚀刻影响的不同材料(例如多晶硅)被用于填充凸纹，并且将其回蚀刻到最终垂直氧化物的所需覆盖深度。从所述壁的未填充区段移除蚀刻终止层之后，使用热技术在未覆盖区域内沉积或产生氧化物。然后，各向异性地蚀刻所述氧化物，水平移除沉积的氧化物。此后，移除填充剂材料，然后移除蚀刻终止层。
已有可用于在衬底凸纹的垂直或倾斜表面上沉积薄膜的沉积工艺。然而，难以控制沉积层的厚度。通常，涂层的厚度随凸纹的深度增加而减小，例如随垂直或倾斜壁的长度增加而减小。因而，使用这些类型的沉积工艺所沉积的层在凸纹的长度上具有显著不同的厚度。这些类型的沉积工艺包括等离子体增强型化学气相沉积(PECVD)和使用原硅酸四乙酯(TEOS)的二氧化硅的扩散限制型沉积。
因而，仍持续需要提供包括图案化的垂直或倾斜装置表面的半导体装置架构。还持续需要提供可在无需高分辨率对准公差的情况下加工半导体装置的小型装置特征的制造技术。还持续需要通过改良装置的串联电阻来提供较高的电流半导体装置。
发明内容
根据本发明的一个方面，晶体管包括衬底。第一导电材料层置于所述衬底上。第二导电材料层与所述第一导电材料层接触并置于其上。第三导电材料层与所述第二导电材料层接触并置于其上。所述第三导电材料层突出于所述第二导电材料层。
附图说明
在以下提出的本发明优选实施例的详细描述中将参考附图加以说明，其中：
图1是垂直晶体管的横截面示意图；
图2到8B是与制造图1中所示的垂直晶体管的方法的实例实施例相关联的工艺步骤的横截面示意图；
图9A是展示图1中所示的垂直晶体管的第一实例实施例的性能Id-Vd曲线特征的曲线图；
图9B是展示图1中所示的垂直晶体管的第一实例实施例的性能转换特征的曲线图；
图10A是展示图1中所示的垂直晶体管的第二实例实施例的性能Id-Vd曲线特征的曲线图；和
图10B是展示图1中所示的垂直晶体管的第二实例实施例的性能转换特征的曲线图。
具体实施方式
本描述将尤其有关形成根据本发明的设备的一部分或更直接与根据本发明的设备协作的元件。应了解，未特定展示或描述的元件可呈所属领域的技术人员熟知的各种形式。
参看图1，其展示垂直晶体管100的横截面示意图。晶体管100包括衬底110、第一导电材料层120、第二导电材料层130和第三导电材料层140。晶体管100还包括另一电绝缘材料层150、半导体材料层160、一个电极或若干电极710和电极810。
导电层120置于衬底110与第二导电层130之间。导电层120的第一表面接触衬底110的第一表面，同时导电层120的第二表面接触第二导电层130的第一表面。第二导电层130置于第一导电层120与第三导电层140之间。第二导电层130的第一表面接触第一导电层120的第二表面，同时导电层130的第二表面接触第三导电层140的第一表面。衬底110(通常称为支撑件)可具有刚性或柔性。
将第三导电层140、第二导电层130、第一导电层120或其组合适当地设定尺寸(或设定大小)、安置，或相对于至少一个其它层或衬底设定尺寸并安置，以在晶体管100内产生凹入外形170。因而，可认为第三导电层140、第二导电层130和第一导电层120中的一者或一者以上的至少一部分界定晶体管100的凹入外形170。凹入外形170遮蔽至少一些第二导电层130以避免接触使用定向(或直视性)沉积(或涂布)工艺沉积(或涂布)的材料。凹入外形170使得至少一些第二导电层130可接近使用保形沉积(或涂布)工艺沉积的材料。举例来说，第三导电材料层140和第二导电材料层130界定凹入外形170。
如图1中所示，凹入外形170是由第三导电材料层140和第二导电材料层130的一者或两者的部分所界定。将第三导电层140设定大小并且放置到延伸超过或突出于第二导电层130，以使第三导电层140相对于第二导电层130形成凹入外形170。换句话说，将第二导电层130设定大小并且放置为其端部(在如图1中所示的左右两个方向上)位于第三导电层140端部之前，以使第二导电层130相对于第三导电层140形成凹入外形170。
第一导电层120从第二导电层130延伸出(在如图1所示的左右两个方向上)，以在凹入外形170下提供电传导。晶体管100的这一配置在最靠近衬底110的凹入外形下的区域内提供半导体层160的切换，否则所述区域将保留为非栅极并且作为串联电阻器发挥作用。
绝缘材料层150保形于晶体管100的凹入外形170。绝缘材料层150包括第一和第二表面，其中所述第一表面与第三导电层140、第二导电层130、第一导电层120和衬底110的露出表面的部分接触。半导体材料层160保形于晶体管100的凹入外形170。半导体层160包括第一和第二表面，其中所述第一表面与绝缘层150的第二表面接触。半导体层160的第二表面的相异(或分开、不同)部分与(若干)电极710和电极810接触。(若干)电极710包括另一(第四)导电材料层700。电极800包括又一(第五)导电材料层800。将(若干)电极710和电极810彼此隔开放置在晶体管100的不同位置。第四导电材料层700和第五导电材料层800可为相同材料层。当完成此举时，(若干)电极710和电极810包括于相同导电材料层700的相异非连续部分内。
导电材料层120、130和140是作为晶体管100的栅极发挥作用。在晶体管100的一些实例实施例中，(若干)电极710是作为晶体管100的漏极发挥作用，并且电极810是作为晶体管100的源极发挥作用。在晶体管100的其它实例实施例中，(若干)电极710是作为源极发挥作用，并且电极810是作为漏极发挥作用。
使用以下方式致动所述半导体装置。提供衬底100之后，在第四导电材料层700((若干)电极710)与第五导电材料层800(电极810)之间施加电压。还对晶体管100的栅极(例如第一导电材料层120)施加电压，以使第四导电材料层700((若干)电极710)与第五导电材料层800(电极810)电连接。由于导电材料层120与导电材料层130和导电材料层140接触，所以对导电材料层120施加电压被认为等效于对导电材料层130和导电材料层140中的任一者或两者或所述导电材料层的所有三者施加电压。
晶体管100的凹入外形170使得所述晶体管的半导体材料通道的尺寸与第二导电层130的厚度(至少部分)相配合，第二导电层130是作为晶体管100的一部分或全部栅极而发挥作用。有利地，本发明的这种架构在制造包括小通道的晶体管期间减小对高分辨率或极精细对准特征的依赖性。
参看图2到8B，其展示与制造晶体管100的方法的实例实施例相关联的工艺步骤的横截面示意图。
大体上描述，使用以下方式制造晶体管100。提供依序包括第一导电材料层120、第二导电材料层130和第三导电材料层140的衬底110。在第三导电材料层140上涂覆抗蚀剂材料层400。如图2中所示，将抗蚀剂材料层400图案化以露出第三导电材料层140的一部分。通过例如等离子体蚀刻或湿式蚀刻工艺移除第三导电材料层140的露出部分，以露出第二导电材料层130的一部分。通过另一蚀刻工艺移除第二导电材料层130的露出部分，以露出第一导电材料层120的一部分。如图3中所示，通过另一蚀刻工艺移除第一导电材料层120的露出部分，以露出衬底110的一部分。
如图4中所示，第二导电材料层130的进一步移除产生较大凹入外形170。凹入外形170是通过移除一些第二导电材料层130同时保留一些第三导电材料层140而产生。从这个意义上来说，可以说凹入外形170是相对于第三导电材料层140在第二导电材料层130内产生。如图5中所示，移除光致抗蚀剂层400之后，如果有需要，那么如图6中所示，以电绝缘材料层150保形地涂布衬底110和剩余露出的材料层120、130、140。如图7中所示，以半导体材料层160保形地涂布电绝缘材料层150。如图8A中使用箭头900所示，在半导体材料层160上定向沉积导电材料层或若干导电材料层，材料层700或若干材料层700和800，以制造图8B中所示的(若干)电极710和电极810。
在另一实例实施例中，可在第三导电材料层140上沉积抗蚀剂材料层400，并且在同一工艺步骤中进行图案化。可使用液体蚀刻剂来移除第三导电材料层140的露出部分，以露出第二导电材料层130的一部分。用于移除第三导电材料层140的露出部分的相同液体蚀刻剂可用于移除第二导电材料材料层130的露出部分，以在第二导电材料层130内产生凹入外形170。用于移除第二导电材料层130的露出部分的相同液体蚀刻剂可用于移除第一导电材料层120的露出部分，以露出衬底110，但条件为第二导电层的蚀刻速率比第一导电材料层120和第三导电材料层140的蚀刻速率快。
在一些实例实施例中，衬底110可包括一个以上材料层。在一些例子中包括另外的(若干)材料层，以在制造工艺期间改良或保持衬底110的结构完整性。当衬底110包括一个以上材料层(例如第一层和第二层)时，制造方法可包括移除衬底110的第二层。
返回参看图2，其展示材料加工前的晶体管100的横截面示意图。用于形成垂直晶体管装置的制造工艺开始于衬底110，其相对于邻近第一导电层120(如图2中所示的衬底110上)的衬底的至少一部分为全部或部分非导电的，因而不会发生晶体管100的电短路。在衬底110上涂覆或沉积第一导电层120。在第一导电层120上涂覆或沉积第二导电层130。在第二导电层130上涂覆或沉积第三导电层140。导电层120、130和140作为晶体管100的栅极发挥作用，并且由其厚度(在如图2中所示的垂直方向上)界定栅极长度。在第三导电层140上涂覆抗蚀剂层400。将抗蚀剂400图案化。
衬底110不明显与任何层或加工方法相互作用。在制造、测试或使用期间，衬底110(通常称为支撑件)可用于支撑薄膜晶体管(也称为TFT)。所属领域的技术人员将了解选择用于商业实施例的支撑件与选择用于测试或筛选实施例的支撑件可以不同。在一些实施例中，衬底110不会对TFT提供任何必要的电功能。在本文中，将这类衬底110称为“非参与型支撑件”。可用的衬底材料包括有机或无机材料。举例来说，衬底110可包括无机玻璃、陶瓷箔、聚合材料、填充型聚合材料、涂布型金属箔、丙烯酸树脂、环氧树脂、聚酰胺、聚碳酸酯、聚酰亚胺、聚酮、聚(氧基-1，4-亚苯基氧基-1，4-亚苯基羰基-1，4-亚苯基)(有时称为聚(醚醚酮)或PEEK)、聚降冰片烯、聚亚苯基氧化物、聚(萘二甲酸乙二酯)(PEN)、聚(对苯二酸乙二酯)(PET)、聚(醚砜)(PES)、聚(亚苯基硫醚)(PPS)和纤维强化塑料(FRP)。衬底110的厚度通常可从约25μm到约1cm变化。
在本发明的一些实例实施例中使用柔性支撑件或衬底110。使用柔性衬底110使得可连续卷轴加工，以相比于平坦或刚性支撑件提供规模经济和节省制造成本。所选的柔性支撑件优选能够如徒手使用较低的力即可卷绕直径小于约50cm、更优选直径小于25cm和最优选直径小于10cm的圆筒的圆周，而不扭曲或断裂。优选的柔性支撑件自身可卷起。柔性衬底的其它实例包括薄金属箔，例如不锈钢，但条件为所述箔涂有绝缘层以使薄膜晶体管电绝缘。如果不考虑柔性，那么所述衬底可为由包括玻璃和硅的材料制成的晶片或薄片。
在一些实例实施例中，例如，当需要其它结构支撑件用于临时目的(例如制造、运输、测试或贮存)时，衬底110可包括临时支撑件或支撑件层。在这些实例实施例中，可将衬底110可拆卸地粘附或机械地固定于所述临时支撑件上。举例来说，可将柔性聚合支撑件临时粘附于刚性玻璃支撑件上，以在晶体管制造工艺期间提供增加的结构刚性。在完成制造工艺之后，可从所述柔性聚合支撑件上移除玻璃支撑件。
导电材料层120、130和140(通常称为导体)可为可使导电层120、130和140作为栅极发挥作用的任何适宜的导电材料。所属领域已知的各种栅极材料也均适宜，包括金属、降级掺杂的半导体、导电聚合物和可印刷材料(例如碳墨)、银-环氧树脂或可烧结金属纳米颗粒悬浮液。举例来说，栅电极可包括掺杂硅或金属，例如铝、铬、钼、金、银、镍、铜、钨、钯、铂、钽和钛。栅电极材料还可包括透明导体，例如铟锡氧化物(ITO)、ZnO、SnO2或In2O3。还可使用导电聚合物，例如聚苯胺、聚(3，4-亚乙基二氧基噻吩)/聚(苯乙烯磺酸酯)(PEDOT∶PSS)。此外，还可使用这些材料的合金、组合和多层。
可使用化学气相沉积、溅镀、蒸发、掺杂或溶液加工，在衬底110上沉积通常称为栅电极的栅极材料层。在本发明的一些实施例中，相同材料可提供所述栅电极功能，并且还可提供衬底110的支撑件功能，但条件为衬底110还包括绝缘层以使晶体管100电绝缘。举例来说，掺杂硅可作为栅电极层发挥作用并支撑TFT。
栅电极的厚度(如图2中所示的垂直方向)通常可从约100到约10000nm变化。如图1中所示，由于第二导电层130的厚度界定凹入外形，所以第二导电层130的厚度通常比保形涂布材料(电绝缘材料层和半导体材料层)的厚度的两倍厚，以保持凹入外形并且减少电短路的可能性。
使用图案化的抗蚀剂400涂布第三导电层140。抗蚀剂400可为所属领域中已知的常规光致抗蚀剂，例如聚合正型作用抗蚀剂或负型抗蚀剂。抗蚀剂经由具有对衬底110的低分辨率(＞1mm)对准的掩模使抗蚀剂400曝光并显影，以获得抗蚀剂图案。在另一实例实施例中，使用印刷工艺完成抗蚀剂400的图案，例如柔版或喷墨印刷，所述工艺不使用掩模而以图案化方式直接印刷抗蚀剂。
返回参看图3到5，其展示在材料加工期间或之后晶体管100材料层的横截面示意图。在图3中，通过图案化的抗蚀剂400蚀刻第三导电层140。所述蚀刻剂可为任何有机或无机材料并且与移除非导电材料而实质上不侵袭抗蚀剂400或底下的第二导电层130的适宜工艺一起使用。然后使用适宜的蚀刻剂移除第二导电层130，所述蚀刻剂移除第二导电层130，但对第一导电层120几乎无影响。然后使用适宜的蚀刻剂移除第一导电层120，所述蚀刻剂移除第一导电层120，但对衬底110或上覆的第二导电层130几乎无影响。因而，所选的蚀刻剂通常取决于衬底110、第一导体120、第二导体130和第三导体140。由于现在第三导体140是用作掩模，所以在第三导体140蚀刻后，通常极少引起蚀刻剂与抗蚀剂400的相互作用和抗蚀剂400的损失。在图3中，所用的蚀刻工艺或若干蚀刻工艺蚀刻除去导体120、130和140的部分，使得其具有相同图案。
在图4中，持续第二导体130的选择性蚀刻，直到形成凹入外形170。当完成第二导体130的蚀刻后，第三导体140突出于第二导体130，这产生凹入外形170，其足以遮蔽至少一些底下的表面(导体120或衬底110)以避免通过置于衬底110上方的定向(或直视性)涂布源涂布(图8A中所示)。换句话说，第二导电层130内缩于第三导体140。在完成第二导体130的移除后，第一导体120通常突出直到第三导体140。当对晶体管100的栅极(导体120、130和140)施加电压时，这避免了衬底110附近的任何半导体未作为栅极。此时，如果有必要，如图5中所示移除抗蚀剂400。如果有需要，可在材料层堆叠上进行温和的清洁，但条件为所述清洁工艺不会移除凹入外形170。
返回参看图6和图7，其分别展示在保形地涂布介电非导电材料(通常称为绝缘体)和半导体材料后半导体装置的横截面示意图。然后，如图6中所示，使用保形涂布沉积工艺将介电非导电材料150保形涂布在衬底110以及由导电材料层120、130和140形成的构形特征上。使用保形涂布工艺涂覆非导电材料150有助于维持凹入外形170。非导电材料150通常称为栅极电介质。适宜的非导电材料包括锶酸盐(strontiate)、钽酸盐、钛酸盐、锆酸盐、氧化铝、氧化硅、氧化钽、氧化钛、氮化硅、钛酸钡、钛酸钡锶、锆酸钛酸钡。由于介电材料将栅极导体与欲涂覆的半导体材料分开，所以重要的是至少在凹入外形170和栅极所在的区域内以一致或均匀厚度提供保形涂布的材料。
用于实现保形涂布的优选工艺包括原子层沉积(ALD)或其衍生法(例如立体ALD(S-ALD)或等离子体增强型ALD(PEALD))之一，因为这些工艺在高度变化的构形上方或之上产生均匀厚度涂层。以下更详细地论述ALD和S-ALD。
在图7中，接着使用有助于保持凹入外形170的保形涂布沉积工艺涂布半导体材料160。这种保形涂布工艺可为先前用于涂布介电材料的相同工艺。或者，所述保形涂布工艺可为不同的。由于当使栅极导体层120、130和140通电时，半导体材料160用作(若干)电极710与电极810之间的通道，所以重要的是至少在凹入外形170与栅极所在的区域内(并且更优选在包括凹入外形170与栅极所在的区域的(若干)电极710与电极810之间的区域内)以一致或均匀厚度提供保形涂布的材料。用于保形涂布的优选工艺为原子层沉积(ALD)或其衍生法(例如立体ALD(S-ALD))之一。这些工艺在高度变化的构形上产生均匀厚度。
原子层沉积(ALD)为用于制造具有可被认为是一致、均匀或甚至精确的厚度的涂层的工艺。ALD制造可被认为是保形或甚至高度保形材料层的涂层。大体上描述，ALD工艺通过在真空室内在两种或两种以上反应性材料(通常称为前驱物)之间交替来完成衬底涂布。涂覆第一前驱物，以与所述衬底反应。从所述真空室移除过量的第一前驱物。然后涂覆第二前驱物，以与所述衬底反应。从所述真空室移除过量的第二前驱物，并且重复所述工艺。
最近，已开发出无需真空室的新颖的ALD工艺。这种工艺(通常称为S-ALD)是描述于US 7,413,982、US 7,456,429、US 2008/0166884和US 2009/0130858中的至少一者中，所述案的揭示内容以引用的方式并入本文中。S-ALD制造具有可被认为是一致、均匀或甚至精确的厚度的涂层。S-ALD制造可被认为是保形或甚至高度保形材料层的涂层。S-ALD还适合低温涂布环境。此外，S-ALD适合卷绕涂布，这使其对于大规模制造操作来说具有吸引力。即使一些卷绕涂布操作可能会经历对准问题，例如卷材追随或拉伸问题，但在制造工艺期间，本发明的架构减小对高分辨率或极精细对准特征的依赖性。因而，S-ALD相当适于制造本发明。
半导体材料层160(经常称为半导体)可为任何半导体类型，但条件为可使用例如ALD的保形涂布工艺沉积或涂布半导体材料。适宜的半导体材料的实例包括氧化锌、锌硫族化物、镉硫族化物、镓氮族化物、铝氮族化物或硅。
半导体可任选地掺杂其它材料，以增加或降低导电性。在一些实例实施例中，需要耗尽型装置，并且因此可通过使用掺杂剂而加入载子。当半导体是氧化锌时，例如使用铝掺杂剂可增加电子载子密度。在这一配置中，通常使用栅极，通过使装置相对于漏极和源极变为负来关闭装置。
还可使用补偿掺杂剂，以损耗固有载子密度。当半导体是氧化锌时，已发现使用氮减小电子载子密度，使半导体较少为n型。在这一配置中，可使用累积模式操作半导体，以在施加正栅极电压时开启晶体管。通常在生长工艺期间以化合物形式加入这些掺杂剂，但还可在使用例如离子植入和热扩散的工艺涂覆半导体层之后加入所述掺杂剂。
返回参看图8A，其展示在定向涂布导电材料期间半导体装置的横截面示意图。在已沉积半导体层160后，通过使用定向(或直视性)沉积工艺(其不沉积或涂布材料到凹入外形170内)沉积导电材料层700或沉积材料层700和导电材料层800，以形成(若干)源极和漏极电极710和电极810。适宜的定向沉积工艺的实例包括热蒸发、电子束蒸发、溅镀或激光剥蚀。通过第三导电层140相对于第二导电材料层130突出所投射的阴影，保持(若干)电极710与电极810之间的活性通道间隙。
返回参看图8B，其展示在已沉积(若干)电极700和电极800后的晶体管100。晶体管100的漏极和源极可选自电极710或电极810中的任一者，而所述选择通常是基于所考虑装置的应用和特征。电极810位于由导体140、130和120形成的台面上，而(若干)电极710并不位于所述台面上。因而，(若干)电极710和电极810是在不同平面上。可使用常规技术(例如层流平)和通过所属领域熟知的馈通来实现任何必要的相互连接。
衬底110、第一导电层120、第二导电层130、第三导电层140、非导电层150、半导体层160或其组合可包括一层或一层以上，但条件为所述层的功能方面仍保持不变。只要维持上述层的功能，那么半导体装置中可包括任何数量的额外层，例如流平层、障蔽层、粘附层。
实验结果
实例1
在62.5mm的方形玻璃衬底上，通过溅镀蒸发沉积117nm的铬层。在这一层上，通过溅镀涂布沉积300nm的铝层。在所述样品上，通过溅镀沉积另一117nm的铬层。
通过在115摄氏度下将置于加热板上的Microposit S1805抗蚀剂(马萨诸塞州莫尔伯勒的罗门哈斯电子材料有限责任公司(Rohm and Haas Electronic Materials LLC，Marlborough，MA))以1000rpm旋涂60秒而形成光致抗蚀剂的图案化层，然后在Cobilt掩模对准机(Cobilt CA-419型，购自加利福尼亚州森尼韦尔的计算机视觉公司(Computervision Corporation，Sunnyvale，CA))上，仅使用玻璃衬底的边缘作为低分辨率或粗对准，通过包含线的玻璃/铬接触式掩模曝光75秒。然后在Microposit MF-319显影剂(马萨诸塞州莫尔伯勒的罗门哈斯电子材料有限责任公司)中使样品显影80秒，并在DI水中冲洗5分钟。
在室温下，在由含于18％乙酸中的硝酸铈铵的0.6M溶液组成的铬蚀刻剂中，将露出的铬蚀刻1.75分钟。然后在60摄氏度下，使用浓磷酸蚀刻铝层1.33分钟。在室温下，在铬蚀刻剂中将露出的铬蚀刻0.75分钟。在60摄氏度下，使用浓磷酸进一步蚀刻铝0.5分钟，从而完成所述铝的进一步蚀刻以形成凹入外形。
然后在200摄氏度下，使用S-ALD工艺(描述于US 7,413,982中)和S-ALD设备(描述于US 7,456,429中)与有机金属前驱物三甲基铝和水以及惰性载剂气体氮气，对衬底保形涂布60nm厚的氧化铝层。然后在200摄氏度下，使用前驱物二乙基锌和浓氨溶液以及作为载剂气体的氮气，对衬底涂布25nm的氧化锌层。
通过蒸发涂覆电极。通过包括垂直通过的方孔的遮蔽罩蒸发铝，并且完全穿过衬底上的各线路。所述铝是70nm厚。
通过使用探针台接触线路上的铝、在线路一侧的铝和作为栅极发挥作用的铬栅极金属来完成晶体管测试。参看图9A，其是展示晶体管的性能Id-Vd曲线特征的曲线图。可见，漏极电流相对于漏极电压是栅极电压的函数。参看图9B，还可见漏极电流对栅极电压作出反应，范围是在-2伏特的栅极下约6×10-7amp到在2伏特的栅极和1.2V的漏极电压下约10-5amp。
实例2
在62.5mm的方形玻璃衬底上，通过热蒸发沉积140nm的铝层。在这一层上，通过溅镀涂布沉积460nm的钼层。在所述样品上，通过热蒸发沉积140nm的铝层。
通过在115摄氏度下将置于加热板上的Microposit S1805抗蚀剂(马萨诸塞州莫尔伯勒的罗门哈斯电子材料有限责任公司)以1000rpm旋涂60秒而形成光致抗蚀剂的图案化层，然后在Cobilt掩模对准机(Cobilt CA-419型，购自加利福尼亚州森尼韦尔的计算机视觉公司)上，仅使用玻璃衬底的边缘作为低分辨率或粗对准，通过包含线的玻璃/铬接触式掩模曝光75秒。然后在Microposit MF-319显影剂(马萨诸塞州莫尔伯勒的罗门哈斯电子材料有限责任公司)中使样品显影80秒，并在DI水中冲洗5分钟。这不仅使所述光致抗蚀剂显影，而且通过露出的铝进行蚀刻。
使用PEII-A等离子体蚀刻机(泰克尼微斯特公司(Technics West Inc.))，在200W下以0.3torr SF6将露出的钼等离子体蚀刻10分钟。然后在60摄氏度下，使用浓磷酸蚀刻所述铝20秒。然后在DI水中冲洗衬底5分钟，然后在HPLC级异丙醇中冲洗，接着使其干燥。在200W下以0.3torr SF6将所述钼进一步等离子体蚀刻3分钟，以产生凹入外形。使用丙酮移除光致抗蚀剂，并且使用DI水和异丙醇清洗，接着使其干燥。
然后在200摄氏度下，使用S-ALD工艺(描述于US 7,413,982中)和S-ALD设备(描述于US 7,456,429中)与有机金属前驱物三甲基铝和水以及惰性载剂气体氮气，对衬底保形涂布60nm厚的氧化铝层。然后在200摄氏度下，使用前驱物二乙基锌和浓氨溶液以及作为载剂气体的氮气，对衬底涂布25nm的氧化锌层。
通过蒸发涂覆电极。通过包括垂直通过的方孔的遮蔽罩蒸发铝，并且完全穿过衬底上的各线路。所述铝是70nm厚。
通过使用探针台接触线路上的铝、在线路一侧的铝和作为栅极发挥作用的铝/钼栅极金属来完成晶体管的测试。参看图10A，其是展示晶体管的性能Id-Vd曲线特征的曲线图。可见，漏极电流相对于漏极电压是栅极电压的函数，并且对栅极电压极有反应。参看图10B，还可见漏极电流对栅极电压作出良好反应，范围是在-5伏特的栅极下约10-11amp的关闭电流到在5伏特的栅极和1.2V的漏极电压下接近一毫安。
部件列表
Figure BDA00003429275300121

Claims (24)

1.一种晶体管，其包含：
衬底；
置于所述衬底上的第一导电材料层；
与所述第一导电材料层接触并置于其上的第二导电材料层，和
与所述第二导电材料层接触并置于其上的第三导电材料层，所述第三导电材料层突出于所述第二导电材料层。
2.根据权利要求1所述的晶体管，其进一步包含：
保形地置于所述第三导电材料层、所述第二导电材料层、所述第一导电材料层和所述衬底的至少一部分的露出部分上的电绝缘材料层。
3.根据权利要求2所述的晶体管，其进一步包括：
保形于所述电绝缘材料层并与其接触的半导体材料层。
4.根据权利要求3所述的晶体管，所述第二导电材料层具有厚度，所述电绝缘材料层具有厚度，所述半导体材料层具有厚度，其中所述第二导电材料层的所述厚度比所述电绝缘材料层与所述半导体材料层的所述厚度总和的两倍大。
5.根据权利要求3所述的晶体管，其进一步包含：
非保形地置于所述半导体材料层上并与其接触的第四导电材料层。
6.根据权利要求5所述的晶体管，其进一步包含：
非保形地置于所述半导体材料层上并与其接触的第五导电材料层。
7.根据权利要求6所述的晶体管，其中所述第四导电材料层和所述第五导电材料层是相同材料层的不同非连续部分。
8.根据权利要求1所述的晶体管，其中所述第一导电材料层延伸超出所述第二导电材料层。
9.根据权利要求1所述的晶体管，其中所述衬底具有柔性。
10.一种致动半导体装置的方法，所述方法包含：
提供晶体管，其包括：
衬底；
置于所述衬底上的第一导电材料层；
与所述第一导电材料层接触并置于其上的第二导电材料层；
与所述第二导电材料层接触并置于其上的第三导电材料层，所述第三导电材料层突出于所述第二导电材料层；
保形地置于所述第三导电材料层、所述第二导电材料层、所述第一导电材料层和所述衬底的至少一部分上的电绝缘材料层；
保形于所述电绝缘材料层并与其接触的半导体材料层；
与所述半导体材料层接触的第四导电材料层；
与所述半导体材料层接触的第五导电材料层；
在所述第四导电材料层与所述第五导电材料层之间施加电压；和
对所述第一导电材料层施加电压以使所述第四导电材料层与所述第五导电材料层电连接。
11.根据权利要求10所述的方法，所述第四导电材料层和所述第五导电材料层是相同材料层的不同部分，其中在所述第四导电材料层与所述第五导电材料层之间施加电压包括对所述相同材料层的不同非连续部分施加电压。
12.根据权利要求10所述的方法，所述第二导电材料层具有厚度，所述电绝缘材料层具有厚度，所述半导体材料层具有厚度，其中所述第二导电材料层的所述厚度比所述电绝缘材料层与所述半导体材料层的所述厚度总和的两倍大。
13.一种制造晶体管的方法，其包含：
提供依序包括第一导电材料层、第二导电材料层和第三导电材料层的衬底；
在所述第三导电材料层上沉积抗蚀剂材料层；
将所述抗蚀剂材料层图案化，以露出所述第三导电材料层的一部分；
移除一些所述第三导电材料层，以露出所述第二导电材料层的一部分；
通过移除一些所述第二导电材料层而使所述第三导电材料层突出于所述第二导电材料层；和
移除一些所述第一导电材料层。
14.根据权利要求13所述的方法，其进一步包含：
以电绝缘材料层保形地涂布所述第三导电材料层、所述第二导电材料层、所述第一导电材料层和所述衬底的至少一部分。
15.根据权利要求14所述的方法，其进一步包含：
以半导体材料层保形地涂布所述电绝缘材料层。
16.根据权利要求15所述的方法，所述第二导电材料层具有厚度，所述电绝缘材料层具有厚度，所述半导体材料层具有厚度，其中所述第二导电材料层的所述厚度比所述电绝缘材料层与所述半导体材料层的所述厚度总和的两倍大。
17.根据权利要求15所述的方法，其进一步包含：
在所述半导体材料层的部分上定向沉积第四导电材料层。
18.根据权利要求13所述的方法，其中所述第一导电材料层延伸超出所述第二导电材料层。
19.根据权利要求13所述的方法，其中所述衬底具有柔性。
20.根据权利要求13所述的方法，其中在所述第三导电材料层上沉积所述抗蚀剂材料层和将所述抗蚀剂材料层图案化是在同一工艺步骤中进行。
21.根据权利要求13所述的方法，其中通过移除一些所述第二导电材料层而使所述第三导电材料层突出于所述第二导电材料层包括使用液体蚀刻剂。
22.根据权利要求13所述的方法，所述衬底包括第一层和第二层，所述方法进一步包含：
移除所述衬底的所述第二层。
23.根据权利要求13所述的方法，其中通过移除一些所述第二导电材料层而使所述第三导电材料层突出于所述第二导电材料层包括使用等离子体蚀刻剂。
24.根据权利要求13所述的方法，其中所述第一导电材料层延伸超出所述第三导电材料层。
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