JP5428128B2 - 電子素子、電流制御装置、演算装置及び表示装置 - Google Patents

Description

本発明は、電子素子、電流制御装置、演算装置及び表示装置に関する。

現在、情報表示等の目的に用いられる代表的な表示装置は、ＣＲＴ、液晶表示装置、ＥＬ表示装置である。ＣＲＴは、比較的低い装置コスト、高い表示品質の点で、従来から、表示装置として広く用いられてきたが、ブラウン管の小型化、低消費電力化が困難である。このような背景から液晶表示装置、さらに最近は、ＥＬ表示装置の需要が急速に高まってきている。また、非接触でデータの読み出しや書き込みが可能なＩＣタグは、物流、個人情報管理の用途で今後大きな市場が期待されており、この中には、多数の演算装置が組み込まれている。

一方、表示装置、演算装置に用いられる一般的な能動素子は、半導体材料、第一の電極（ゲート電極）、第二の電極（ソース電極）、第三の電極（ドレイン電極）を有するトランジスタである。トランジスタの一般的な構造としては、プレナー型（図２２（ａ）参照）及び逆スタガー型（図２２（ｂ）参照）が挙げられる。

半導体材料については、近年、塗布プロセスの適用が可能な有機半導体材料の開発が盛んに行われている。塗布による製造が可能な有機半導体デバイスは、真空成膜プロセスを用いる必要がないため、製造コストの大幅な低減が可能となる。

近年、塗布プロセスの適用が可能で、移動度が大きい有機半導体材料として、ポリチオフェン材料が注目されているが（非特許文献１参照）、その移動度は、０．１ｃｍ^２／Ｖ・秒未満であり、アモルファスシリコンと比較すると、一桁近く小さい。このため、一般に、有機半導体材料を用いたトランジスタの場合は、高速応答性の指標である遮断周波数がｋＨｚオーダーであり、数ＭＨｚ以上の遮断周波数が必要となる高精細な動画表示装置の駆動や、ＩＣタグに用いることができない。

遮断周波数を向上させる手段としては、有機半導体材料の移動度の増大以外に、トランジスタのチャネル長の短チャネル化が挙げられる。しかしながら、１μｍ前後及びそれ以下のチャネル長でソース電極及びドレイン電極をパターニングするためには、一般に煩雑な工程や高額の製造装置が必要であるため、製造コストが増加するという問題がある。

このような問題を解決するために、ソース電極、ゲート電極及びドレイン電極が順次積層されているＳＩＴ構造（図２３（ａ）参照）が知られている。ＳＩＴ構造の場合、ソース電極及びドレイン電極の間の電流のＯＮ／ＯＦＦは、図２３（ｂ）に示すように、ゲート電圧を印加することにより、半導体層の空乏層を増加させ、ソース電極及びドレイン電極の間の抵抗を増大させて制御する。

図２３（ａ）から判るように、ＳＩＴ構造のチャネル長は、半導体層の膜厚によって制御することが可能であるため、短チャネル化においては、製造プロセスが非常に容易であり、高速応答のトランジスタとして期待されている。しかしながら、ＳＩＴ構造は、ゲート電極の間隔が大きくなると、空乏層がチャネル幅方向の全域に広がらず、ＯＦＦ時の電流が大きくなるという問題を有する。このため、ゲート電極の間隔が１μｍ未満になるようにパターニングする必要があり、製造プロセスには煩雑な工程が必要となる。

さらに、遮断周波数を向上させるためには、素子内部の寄生容量の低減が必要である。例えば、図２２（ａ）の場合は、ゲート電極及びソース電極の間並びにゲート電極及びドレイン電極の間にゲート絶縁膜を狭持することで寄生容量が形成されている。寄生容量が大きい場合は、ゲート電圧の印加によって回路動作に無関係な部位に充電を行うこととなるため、高速応答が困難なものとなる。また、ゲート電圧が高周波の場合は、コンデンサによるインピーダンスが非常に小さくなるため、ゲート電流がソース電極及びドレイン電極に流れ、素子の消費電力が非常に大きくなり、特に、モバイル用途のようにバッテリーを駆動するアプリケーションに適用することが困難になる。

したがって、プレナー型の場合、ゲート電極と、ソース電極及びドレイン電極は、殆ど重ならないようにアライメントする必要が生じるが、特に、基板の材料が樹脂フィルムのように収縮しやすい材料である場合に、このアライメントは、面積が大きくなる程、困難となる。

ＳＩＴ構造の場合も同様に、図２３（ａ）の場合は、ゲート電極と、ソース電極及びドレイン電極が半導体層を狭持することで寄生容量が形成されるため、高速動作・低消費電力化において不具合が生じる。また、微細加工されたゲート電極と重ならないように、ソース電極及びドレイン電極をアライメントするのは非常に困難である。

そこで、特許文献１には、基板上に形成され、凸部を有する第１の電極と、上記第１の電極を覆う絶縁層と、上記絶縁層上に形成され、上記第１の電極の凸部の上方に位置する第２の電極と、上記第１の電極の凸部の両側のうちの少なくとも一方に、上記絶縁層を介して位置すると共に、上記第１の電極の凸部の高さよりも低い第３の電極と、上記第２の電極と第３の電極とに接する一方、上記絶縁層によって上記第１の電極と隔てられた半導体層とを備えることを特徴とする電界効果トランジスタが開示されている。

また、特許文献２には、（Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極、（Ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に形成された絶縁膜、（Ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、（Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、（Ｅ）ゲート電極の第２の側面に面する基体の部分の上に形成された第３のソース／ドレイン電極、並びに、（Ｆ）第２のソース／ドレイン電極から第１のソース／ドレイン電極を経て第３のソース／ドレイン電極に亙り形成された半導体材料層、を具備し、ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成されていることを特徴とする電界効果型トランジスタが開示されている。

しかしながら、これらの構成は、ゲート電極と、ソース電極又はドレイン電極の間に寄生容量が形成されるため、高速応答することが困難となる。
特開２００５−１９４４６号公報 特開２００４−３４９２９２号公報 Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ，ｖｏｌ．６９．ｐ４１０８（１９９６）

本発明は、上記の従来技術が有する問題に鑑み、高速応答することが可能な電子素子、該電子素子を有する電流制御装置並びに該電子素子又は電流制御装置を有する演算装置及び表示装置を提供することを目的とする。

請求項１に記載の発明は、電子素子において、基板の一部に、ゲート電極が形成されており、少なくとも該ゲート電極上に、絶縁層が形成されており、該絶縁層が形成されたゲート電極を覆うようにして半導体層が形成されており、該ゲート電極が形成されている領域に形成された半導体層上に、導電層（ただし、導電層がソース電極又はドレイン電極である場合を除く）が形成されており、該基板上の該ゲート電極が形成されていない領域の該ゲート電極に対して一方の側に、ソース電極が形成されており、該基板上の該ゲート電極が形成されていない領域の該ゲート電極に対して該ソース電極が形成されていない側に、ドレイン電極が形成されていることを特徴とする。これにより、高速応答することが可能な電子素子を提供することができる。

請求項２に記載の発明は、請求項１に記載の電子素子において、前記ソース電極、前記ドレイン電極及び前記導電層は、同一の材料からなることを特徴とする。これにより、電子素子を容易に製造することができる。

請求項３に記載の発明は、請求項１又は２に記載の電子素子において、前記半導体層、前記絶縁層、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、塗布により形成されていることを特徴とする。これにより、製造コストを低減させることができる。

請求項４に記載の発明は、請求項１乃至３のいずれか一項に記載の電子素子において、前記絶縁層は、ディッピング法を用いて形成されていることを特徴とする。これにより、膜厚ムラが少ない絶縁層を形成することができる。

請求項５に記載の発明は、請求項１乃至４のいずれか一項に記載の電子素子において、前記絶縁層は、エネルギーが付与されることにより、臨界表面張力が変化する絶縁材料からなり、前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、塗布により形成されていることを特徴とする。これにより、絶縁層上に高精細にパターニングを行うことができる。

請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載の電子素子において、前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、２種以上の材料からなり、該２種以上の材料の構成比は、膜厚方向に対して変化することを特徴とする。これにより、第二の電極層、第三の電極層及び導電層の仕事関数を容易に制御することができる。

請求項７に記載の発明は、請求項６に記載の電子素子において、前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、表面が電解メッキされていることを特徴とする。これにより、第二の電極層、第三の電極層及び導電層の少なくとも一つに選択的に導電性材料が形成されている電子素子を得ることができる。

請求項８に記載の発明は、電流制御装置において、請求項１乃至７のいずれか一項に記載の電子素子と、前記ゲート電極に電圧を印加する第一の電圧制御デバイス並びに前記ソース電極及び前記ドレイン電極に電圧を印加する第二の電圧制御デバイスを用いて、該ソース電極及び該ドレイン電極の間を流れる電流を制御する電流制御ユニットを有することを特徴とする。これにより、高速応答することが可能な電流制御装置を提供することができる。

請求項９に記載の発明は、請求項８に記載の電流制御装置において、前記電流制御ユニットは、前記基板上に形成されていることを特徴とする。これにより、高速応答することが可能な電流制御装置を得ることができる。

請求項１０に記載の発明は、演算装置において、請求項１乃至７のいずれか一項に記載の電子素子又は請求項８若しくは９に記載の電流制御装置を有することを特徴とする。これにより、高速応答することが可能な演算装置を提供することができる。
請求項１１に記載の発明は、表示装置において、請求項１乃至７のいずれか一項に記載の電子素子又は請求項８若しくは９に記載の電流制御装置を有することを特徴とする。これにより、高速応答することが可能な表示装置を提供することができる。

本発明によれば、高速応答することが可能な電子素子、該電子素子を有する電流制御装置並びに該電子素子又は電流制御装置を有する演算装置及び表示装置を提供することができる。

次に、本発明を実施するための最良の形態を図面と共に説明する。

本発明の電子素子は、図１に示すように、基板の一部に、第一の電極層が形成されており、少なくとも第一の電極層上に、絶縁層が形成されており、第一の電極層が形成されている領域に形成された絶縁層上に、導電層が形成されており、基板上の第一の電極層が形成されていない領域の第一の電極層に対して一方の側に、第二の電極層が形成されており、基板上の第一の電極層が形成されていない領域の第一の電極層に対して第二の電極層が形成されていない側に、第三の電極層が形成されており、導電層を覆うようにして半導体層が形成されている。

また、本発明の電子素子は、図２１に示すように、基板の一部に、第一の電極層が形成されており、少なくとも第一の電極層上に、絶縁層が形成されており、絶縁層が形成された第一の電極層を覆うようにして半導体層が形成されており、第一の電極層が形成されている領域に形成された半導体層上に、導電層が形成されており、基板上の該第一の電極層が形成されていない領域の第一の電極層に対して一方の側に、第二の電極層が形成されており、基板上の第一の電極層が形成されていない領域の第一の電極層に対して第二の電極層が形成されていない側に、第三の電極層が形成されている。

本発明において、第一の電極層が形成されている領域とは、図１及び図２１に示すように、第一の電極層及びその近傍を含む領域を意味する。また、基板上の第一の電極層が形成されていない領域とは、基板上の第一の電極層が形成されている領域（基板上の第一の電極層及びその近傍を含む領域）を除く領域を意味する。このとき、導電層は、第二の電極層及び第三の電極層と接触していない。また、少なくとも第一の電極層の厚さによって、導電層と、第二の電極層及び第三の電極層の間隔（チャネル長）が規定されている。このため、短チャネル化が容易である。

また、本発明の電流制御装置は、図１及び図２１に示すように、本発明の電子素子と、第一の電極層に電圧を印加する第一の電圧制御デバイス並びに第二の電極層及び第三の電極層に電圧を印加する第二の電圧制御デバイスを用いて、第二の電極層及び第三の電極層の間を流れる電流を制御する電流制御ユニットを有する。このとき、電流制御ユニットは、基板上に形成されていることが好ましい。

遮断周波数ｆ_ｃに関して、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．７６，Ｎｏ．１４，３ Ａｐｒｉｌ（２０００），１９４１−１９４３では、式（１）
ｆ_ｃ＝μＶ_ｄｓ／２πＬ^２
が実験値と良い一致を見ることが報告されている。ここで、μは、キャリア移動度、Ｖ_ｄｓは、ソース・ドレイン電圧、Ｌは、チャネル長である。これにより、寄生容量が無視してよい位に小さい場合には、短チャネル化によって高速応答が可能となることがわかる。

本発明の電子素子は、第一の電極層と、第二の電極層及び第三の電極層が重なりにくいようにセルフアライメントされているため、寄生容量の低減が容易である。

図１に示す電子素子では、第一の電極層と導電層の間に寄生容量が形成されるが、電圧が印加されるのは、第一の電極層と、第二の電極層と第三の電極層の間であるため、この寄生容量に充電を行うためには、半導体層を介することとなる。ここで、半導体層の抵抗は、配線抵抗と比較して、ＯＮ時においても非常に高いため、見かけ上、寄生容量があったとしても、第一の電極層に電圧を印加することによって、第一の電極層と導電層の間に充電されることは殆ど無い。このため、寄生容量を実質的に低減させることができ、高速応答することが可能となる。

また、図２１に示す電子素子でも、第一の電極層と導電層の間に寄生容量が形成されるが、この間には絶縁層と半導体層が積層されているため、この間の寄生容量は、絶縁層のみの場合と比較して小さくなる。さらに、電圧が印加されるのは、第一の電極層と、第二の電極層と第三の電極層の間であるため、この寄生容量に充電を行うためには、チャネル１、２を介することとなる。ここで、半導体層の抵抗は、配線抵抗と比較して、ＯＮ時においても非常に高いため、見かけ上、寄生容量があったとしても、第一の電極層に電圧を印加することによって、第一の電極層と導電層の間に充電されることは殆ど無い。このため、高速応答に必要な寄生容量の低減を実現することが可能となる。

また、第一の電極層に印加する電圧を高周波駆動としても、半導体層の抵抗によって第二の電極層及び第三の電極層に電流が流れることが殆ど無いため、消費電力も抑えることが可能となる。

図１及び図２１に示すように、本発明の電流制御装置においては、第一の電圧制御デバイスが第一の電極層に電圧を印加すると、第二の電極層と導電層の間、導電層と第三の電極層の間にチャネルが形成され、この状態で第二の電圧制御デバイスによって第二の電極層と第三の電極層の間に電圧が印加された場合、キャリアは、第二の電極層から半導体層を通って導電層に入り、導電層から半導体層に注入され、さらに第三の電極層へと流れる。

本発明において、第一の電極層、第二の電極層、第三の電極層及び導電層には、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、スズ（Ｓｎ）等の金属、ＩＴＯ、ＩＺＯ等の合金、ポリアセチレン系導電性高分子、ポリ（ｐ−フェニレン）及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の導電性材料を用いることができる。なお、これらの金属、合金、導電性高分子を併用することも可能である。

また、導電性高分子は、ドーパントをドーピングすることにより導電率を高くして使用してもよい。ドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物を用いることが好ましい。

本発明において、第一の電極層、第二の電極層、第三の電極層及び導電層の体積固有抵抗は、通常、１×１０^−３Ω・ｃｍ以下であり、１×１０^−６Ω・ｃｍ以下が好ましい。

本発明において、半導体層には、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ（Ｎ−ビニルカルバゾール）誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体；モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体；ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体；ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体；α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体；エナミン誘導体；ポリアルキルチオフェン等のチオフェン誘導体；ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素；銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、ＣｄＳ、ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＩｎＧａＺｎＯ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の無機半導体材料、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料等を用いることができる。中でも、塗布可能な材料以外で、低コスト化するためには、アモルファスシリコンが好ましい。また、アモルファスシリコンは、ＴＦＴの耐久性、動作安定性の面からも好ましい。

本発明において、絶縁層としては、ＳｉＯ_２、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３等の無機絶縁材料、ポリイミド、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂；ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂；パリレン樹脂；エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂；プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料を用いることができる。

本発明において、絶縁層の体積固有抵抗は、１×１０^１３Ω・ｃｍ以上であることが好ましく、１×１０^１４Ω・ｃｍ以上がさらに好ましい。

本発明において、絶縁層は、熱酸化法、陽極酸化法；蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス；凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷、スピンコート法、ディッピング法、スプレーコート法、インクジェット法等の印刷法を用いて形成することができる。中でも、第一の電極層を形成する材料の酸化物が絶縁材料である場合は、プロセス装置の簡便さから陽極酸化法が好適である。

本発明において、基板としては、ガラス、表面に上記の絶縁材料をコーティングした金属材料、上記の有機絶縁材料をフィルム化したもの等を用いることができる。

また、本発明においては、第一の電極層が形成された領域に対して、一義的に、第二の電極層、第三の電極層及び導電層の位置を決定することができるため、アライメントが容易となり、製造コストを低減することが可能となる。なお、第二の電極層、第三の電極層及び導電層は、別々のプロセスで形成してもよいし、同時に形成してもよい。また、第二の電極層、第三の電極層及び導電層を形成した後に、チャネル部に導電性材料が付着している場合は、これらの材料を溶解する液体に浸漬してもよい。

本発明において、第一の電極層及び絶縁層は、基板の表面に対して、６０°以上の角度で立ち上がっている領域を有することが好ましく、この角度は、８０°以上がさらに好ましく、９０°以上が特に好ましい。これにより、第二の電極層及び第三の電極層と、導電層の距離（チャネル長）を規定しやすくなる。図２（ａ）は、第一の電極層及び絶縁層が基板の表面に対して、９０°で立ち上がっている状態であるが、図２（ｂ）のように、絶縁層の一部が基板の表面に対して、９０°で立ち上がっている状態でもよい。また、図２（ｃ）は、第一の電極層及び絶縁層が基板の表面に対して、９０°より大きい角度で立ち上がっている状態である。

また、第一の電極層は、図１９に示すように、オーバーハングしている構造であってもよい。このとき、第一の電極層は、図２０に示すように、基板上に導電性材料Ｂ及び導電性材料Ａを順次積層した後に、エッチングすることにより形成することができる。さらに、絶縁層は、ＣＶＤ法（図２０（ａ）参照）、陽極酸化法又は熱酸化法（図２０（ｂ）参照）を用いて、少なくとも第一の電極層上に形成することができる。なお、エッチングプロセスの具体例を以下に説明する。まず、導電性材料Ａの上にレジストをパターニング成膜し、導電性材料Ａを溶解する液に浸漬し、導電性材料Ａをパターニングする。次に、導電性材料Ｂを溶解する液に浸漬し、導電性材料Ｂをパターニングする。このとき、導電性材料Ｂをオーバーエッチングすることにより、オーバーハングしている構造を形成することができる。

本発明の電子素子は、第二の電極層、第三の電極層及び導電層が同一の材料からなることが好ましい。これにより、第二の電極層、第三の電極層及び導電層を同時に形成することができるため、電子素子を簡便に製造することが可能となる。

本発明において、第二の電極層、第三の電極層及び導電層を形成する際には、蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷等の印刷プロセスを用いることができる。中でも、大面積化、プロセスタクトの向上が容易であることから、フレキソ印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の有版印刷法が好ましい。

本発明の電子素子は、半導体層、絶縁層、第一の電極層、第二の電極層、第三の電極層及び導電層の少なくとも一つが、塗布可能な材料からなることが好ましい。これにより、印刷プロセスを用いて、電子素子を製造することが可能となり、スパッタ等の真空成膜プロセスを用いる場合と比較して、製造コストを低減させることが可能となる。印刷プロセスとしては、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷、スピンコート法、ディッピング法、スプレーコート法、インクジェット法等を用いることができる。中でも、大面積化、プロセスタクトの向上が容易であることから、フレキソ印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の有版印刷法が好ましい。

本発明において、第一の電極層、第二の電極層、第三の電極層及び導電層の塗工液としては、Ａｇ、Ａｕ等のナノ粒子を溶媒中に分散させた金属ナノ粒子分散液；ポリアセチレン系導電性高分子、ポリ（ｐ−フェニレン）及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の一種以上を溶媒中に溶解又は分散させた溶液又は分散液を用いることができる。また、導電性高分子は、ドーパントをドーピングすることにより導電率を高くして用いてもよい。ドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物を用いることが好ましい。

本発明において、半導体層の塗工液としては、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ（Ｎ−ビニルカルバゾール）誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体；モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体；ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体；ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体；α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体；エナミン誘導体；ポリアルキルチオフェン等のチオフェン誘導体、ペンタセン、テトラセン、ビスアゾ系色素、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素；銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料の少なくとも一種を溶解させた溶液又は半導体材料、絶縁材料を溶解させた溶液中に有機半導体材料を分散させた分散液を用いることができる。

本発明において、絶縁層の塗工液としては、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂；ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂；パリレン樹脂；エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂；プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料を溶解させた溶液又は絶縁材料を溶解させた溶液中に有機絶縁材料を分散させた分散液を用いることができる。

また、本発明においては、塗布により、金属酸化物ゲル膜を形成し、これを熱処理することにより、無機絶縁材料からなる絶縁層を形成することができる。金属酸化物ゲル膜は、一般式
Ｍ（ＯＲ）_ｎ 又は ＭＲ（ＯＲ'）_ｎ−１
で表される金属アルコキシドを加水分解することにより形成することができる。金属アルコキシドは、加水分解性アルコキシドを有する限り、特に限定されない。Ｍは、２価以上の金属であり、Ｒ及びＲ'は、それぞれ独立に、アルキル基、フェニル基等であり、金属アルコキシドは、単独又は二種以上混合して使用することができる。このとき、金属Ｍは、周期表ＩＩＩｂ族又はＩＶ族に属する金属であることが好ましい。周期表ＩＩＩｂ族に属する金属としては、Ａｌ等が挙げられ、周期表ＩＶ族に属する金属としては、ＩＶａ族に属するＴｉ、Ｚｒ、ＩＶｂ族に属するＳｉ等が挙げられる。

本発明において、絶縁層の臨界表面張力は、４０ｍＮ／ｍ以下であることが好ましい。これにより、半導体の移動度を向上させることができる。

また、第二の電極層、第三電極層及び導電層の臨界表面張力は、絶縁層の臨界表面張力との差が小さいことが好ましく、絶縁層の臨界表面張力と同一であることがさらに好ましい。絶縁層と、第二の電極層、第三電極層及び導電層の臨界表面張力の差が大きい場合、その上に形成される半導体層が均質な薄膜になりにくいことがある。

また、第二の電極層、第三電極層及び導電層の臨界表面張力は、絶縁層と同様に、４０ｍＮ／ｍ以下であることが好ましい。このためには、例えば、特表２００５−５３４１９０号公報に開示されているＳＡＭ形成分子種のうち、少なくともその末端に撥水性の官能基を有するものを用いて、表面処理してもよい。

また、特表２００５−５３４１９０号公報に開示されているＳＡＭ形成分子種は、絶縁層を表面処理することも可能である。これにより、半導体の移動度やＦＥＴ動作時の閾値電圧を制御することが可能となる。

本発明において、絶縁層は、ディッピング法を用いて形成されていることが好ましい。これにより、非常に簡便な方法で、膜厚ムラが少ない絶縁層を形成することが可能となる。

図３に、本発明で用いられるディッピング法の一例を示す。ここでは、第一の電極層がアレイ状に形成されている基板に、絶縁材料を溶解させた塗工液を、ディッピング法を用いて塗布する。図３に示すように、ディッピング法を用いると、基板を塗工液中に浸漬する際に、塗工液が第一の電極層上に均一に接触する。このとき、図３（ｂ）の方向に基板を引き上げることにより、チャネル１及び２（図１参照）に相当する第一の電極層の側壁上に、絶縁層をより均一に形成することが可能となる。

本発明において、絶縁層は、エネルギーが付与されることにより、少なくとも臨界表面張力が大きい高表面エネルギー領域及び臨界表面張力が小さい低表面エネルギー領域の二つの領域となる絶縁材料からなり、第二の電極層、第三の電極層及び導電層の少なくとも一つは、塗布可能な材料からなることが好ましい。これにより、絶縁層上に高精細にパターニングを行うことが可能となる。高表面エネルギー領域と、低表面エネルギー領域のパターン形状に従って、導電性材料を含有する液体を確実に付着させるためには、二つの領域の表面エネルギー差が１０ｍＮ／ｍ以上であることが好ましい。

本発明において、臨界表面張力は、以下のように定義される。図４に、固体の表面で液滴が接触角θで平衡状態にある状態を示す。このとき、ヤングの式
γ_Ｓ＝γ_ＳＬ＋γ_Ｌｃｏｓθ
が成立する。ここで、γ_Ｓは、固体の表面張力であり、γ_ＳＬは、固体と液体の界面張力であり、γ_Ｌは、液体の表面張力である。表面張力は、表面エネルギーと実質的に同義であり、全く同じ値となる。ｃｏｓθ＝１の時、θ＝０°となり液体は、完全に濡れる。この時のγ_Ｌの値は、γ_Ｓ−γ_ＳＬとなり、これをその固体の臨界表面張力γ_Ｃと呼ぶ。γ_Ｃは、表面張力のわかっている何種類かの液体を用いて、液体の表面張力と接触角の関係をプロットし（Ｚｉｓｍａｎプロット）、θ＝０°（ｃｏｓθ＝１）となる表面張力を求めることにより、得られる。γ_Ｃが大きい固体の表面には、液体が濡れやすく（親液性）、γ_Ｃが小さい固体の表面には、液体が濡れにくい（疎液性）。

図５に、本発明の電子素子の製造方法の一例を示す。ここでは、低表面エネルギー領域となっている絶縁層上に、エネルギーを付与し、局所的に高表面エネルギー領域とした後に、インクジェット法を用いて、導電性材料を含む液体を高表面エネルギー領域に塗布する。このとき、第一の電極層の側面部は、エネルギーが付与されにくいため、低表面エネルギー領域となり、導電性材料が付着しにくい。このため、第一の電極層の膜厚によって、第二の電極層と導電層及び第三の電極と導電層の距離が制御することができる。

また、本発明においては、低表面エネルギー領域の臨界表面張力は、４０ｍＮ／ｍ以下であることが好ましい。これにより、半導体層の移動度を高くすることができると共に、低表面エネルギー部の疎液性が十分になり、絶縁層上に良好なパターニングを行うことが可能となる。

図６に、半導体層の移動度と絶縁層の臨界表面張力の関係を示す。なお、このプロットは、構造式（１）

で表される有機半導体材料及び絶縁材料Ａ〜Ｆを用いて、図２１（ａ）のトランジスタを作製し、半導体層の移動度と絶縁層の臨界表面張力を測定することにより得られたものである。これより、臨界表面張力が４０ｍＮ／ｍ以下になると、半導体層の移動度が増加することが判る。

また、本発明において、絶縁層は、少なくとも第一の材料と第二の材料からなり、第二の材料と比較してエネルギーの付与による臨界表面張力の変化が大きい第一の材料と、臨界表面張力を変化させること以外の機能を有する第二の材料から構成されていることが好ましい。これにより、臨界表面張力を変化させる機能を確実に発現することが可能となる。すなわち、エネルギーを付与することにより形成される高表面エネルギー領域と低表面エネルギー領域の臨界表面張力の差を大きくすることが可能となり、絶縁層上に高精細にパターニングすることが可能となる。さらに、絶縁層は、膜厚方向に材料の構成比の分布を有し、表面における第一の材料の濃度が第二の材料の濃度よりも高いことが好ましく、表面における第一の材料の濃度が１００％であることがさらに好ましい。また、第二の材料は、体積固有抵抗が１×１０^１３Ω・ｃｍ以上であることが好ましい。

図７に、材料の構成比が膜厚方向に対して変化する層を示す。図７（ａ）の構造は、第二の材料からなる層及び第一の材料からなる層を順次基板に形成することにより、作製することが可能である。作製方法としては、真空蒸着等の真空プロセス、溶媒を用いた塗布プロセスを用いることが可能である。図７（ｂ）の構造は、第一の材料と第二の材料を混合した溶液を基板に塗布、乾燥することにより、作製することが可能である。これは、第一の材料の極性が第二の材料と比較して小さい場合、第一の材料の分子量が第二の材料と比較して小さい場合等では、乾燥時に溶媒が蒸発するまでの間に、第一の材料が表面側に移行しやすいためである。なお、塗布プロセスを用いた場合は、第一の材料からなる層と第二の材料からなる層が界面で明確に分離されない場合が多いが、本発明においては、表面における第一の材料の濃度が第二の材料の濃度よりも高ければ、適用することが可能である。また、図７（ｃ）〜（ｅ）の構造は、膜厚方向に対して、所定の濃度分布で第一の材料及び第二の材料が混在している状態を示す。

なお、３種類以上の材料から構成されている絶縁層は、３層以上の積層構造であってもよいし、膜厚方向に対して所定の濃度分布で３種類以上の材料が混在していてもよい。

また、本発明において、絶縁層は、ポリイミド材料を含有することが好ましく、第一の材料が、側鎖に疎水性基を有するポリイミド材料であることがさらに好ましい。ポリイミド材料は、耐溶剤性及び耐熱性に優れるため、第一の材料上に半導体層を形成する際に、溶媒による膨潤や焼成時の温度変化によるクラックの発生を抑制することができる。したがって、信頼性の高い電子素子を作製することが可能となる。

側鎖に疎水性基を有するポリイミド材料としては、特開２００２−１６２６３０号公報、特開２００３−９６０３４号公報、特開２００３−２６７９８２号公報等に記載されている材料を用いることができる。また、疎水性基の主鎖骨格を構成するテトラカルボン酸二無水物については、脂肪族系、脂環式、芳香族系等の種々の材料を用いることが可能である。具体的には、ピロメリット酸二無水物、シクロブタンテトラカルボン酸二無水物、ブタンテトラカルボン酸二無水物等が挙げられる。この他に、特開平１１−１９３３４５号公報、特開平１１−１９３３４６号公報、特開平１１−１９３３４７号公報等に記載されている材料も用いることができる。

また、本発明において、臨界表面張力を変化させる際に用いられるエネルギーは、紫外線であることが好ましい。これにより、大気中で操作することができ、高い解像度が得られ、絶縁層の内部のダメージを抑制することができる。

本発明において、第二の電極層、第三の電極層及び導電層の少なくとも一つは、２種以上の材料からなり、２種以上の材料の構成比は、膜厚方向に対して変化することが好ましい。これにより、第二の電極層、第三の電極層及び導電層の仕事関数を容易に制御することができる。第二の電極層、第三の電極層及び導電層が第一の材料及び第二の材料からなる場合は、図７に示す層とすることができる。

なお、半導体層と、第二の電極層、第三の電極層及び導電層が接する領域では、半導体材料と導電性材料の仕事関数の整合が必要となる。特に、ｎ型の半導体材料とｐ型の半導体材料が一枚の基板上に共存する場合、以下のような問題が生じることがある。すなわち、ｎ型の半導体材料を用いる場合、導電性材料の仕事関数が半導体材料の仕事関数よりも大きいと、導電性材料から半導体材料へのキャリアの注入が妨げられ、逆に、ｐ型の半導体材料を用いる場合、導電性材料の仕事関数が半導体材料の仕事関数よりも小さい場合、導電性材料から半導体材料へのキャリアの注入が妨げられる。したがって、キャリアの注入が妨げられないようにするためには、二種以上の導電性材料を用いる必要があるが、ｐ型の半導体材料へのキャリアの注入が妨げられないように、ｐ型の半導体材料よりも仕事関数が大きい導電性材料を用いて、第二の電極層、第三の電極層及び導電層を形成した後、ｎ型の半導体材料よりも仕事関数が小さい導電性材料を、ｎ型の半導体材料と接触する領域に積層することが好ましい。

本発明において、ｐ型の半導体材料を用いて半導体層を形成する場合、第二の電極層、第三の電極層及び導電層の表面部は、Ａｇ、Ａｕ、Ｐｔ等の仕事関数が大きい導電性材料で形成されていることが好ましい。また、ｎ型の半導体材料を用いて半導体層を形成する場合、第二の電極層、第三の電極層及び導電層の表面部は、Ｍｇ、Ａｌ、Ｃｒ等の仕事関数が小さい導電性材料で形成されていることが好ましい。

本発明において、第二の電極層、第三の電極層及び導電層の少なくとも一つは、表面が電解メッキされていることが好ましい。電解メッキは、電圧が印加されている領域に選択的に導電性材料を形成することができるため、基板が伸縮又は変形した場合においても、高度な位置合わせのプロセスを必要とせず、非常に簡便なプロセスとすることが可能である。例えば、Ａｕ薄膜を形成した後に、所望の部位にＣｒ薄膜を積層する場合には、図８に示す方法を用いることができる。なお、この方法は、基板上に、４個の電子素子をアレイ状に並べ、各々の電子素子を配線する場合の作製方法である。まず、第二の電極層、第三の電極層及び導電層を、Ａｕナノ粒子分散液を用いて、インクジェット法によりパターニングする（図８（ａ）参照）次に、Ａｕより仕事関数が低い層を形成する必要がある部位のみを陰極に接続して、Ｃｒの電解メッキ液中に基板を浸漬させ、所望の部位のみにＣｒ薄膜を積層成膜する。（図８（ｂ）参照）。さらに、Ａｇナノ粒子分散液を用いて、インクジェット法により、電子素子間の配線電極をパターニングする。（図８（ｃ）参照）。

本発明の演算装置は、本発明の電子素子又は電流制御装置を有する。したがって、高速応答することが可能な演算装置を低コストで作製することが可能となる。

図９に、本発明の演算装置の構成例を示す。Ｐ−ｃｈ及びＮ−ｃｈは、それぞれ正孔輸送材を用いたトランジスタ及び電子輸送材を用いたトランジスタを示している。ここで、Ｖ_ｉｎに＋５Ｖを印加した場合、Ｎ−ｃｈは、ＯＮとなるものの、Ｐ−ｃｈは、ＯＦＦとなり、Ｖ_ｏｕｔは、０Ｖとなる。また、Ｖ_ｉｎが０Ｖである時は、Ｎ−ｃｈは、ＯＦＦとなり、Ｖ_ｄｄは、＋５Ｖであるため、Ｐ−ｃｈのゲート電極及びソース電極の間の電位差は、５Ｖとなり、Ｖ_ｏｕｔは、＋５Ｖが出力される。このように、Ｖ_ｉｎとＶ_ｏｕｔの電位が反転するため、図９の回路は、インバータ回路として適用することが可能である。さらに、このインバータ回路を、ＡＮＤ回路、ＮＡＮＤ回路、ＮＯＲ回路等の演算回路と組み合わせることにより、制御装置を作製することができる。

本発明の表示装置の第一の実施形態は、対向して設けられている二つの基板の対向する面の一つに形成されている電極間の電圧の変化によって表示を行い、本発明の電子素子又は電流制御装置が画素スイッチングに用いられている。したがって、低コストで高速応答が可能な表示装置を作製することが可能となる。このような表示装置としては、液晶表示装置、電気泳動表示装置、プラズマ表示装置等が挙げられる。

図１０に、液晶表示装置の構成例を示す。階調信号線からは、各々の画素の階調にしたがって、電圧が印加されている。走査線からは、１ライン毎に順次ＯＮ／ＯＦＦの信号電圧が印加され、一画面の走査が終了した後、次画面の走査が開始される。動画対応の場合、この間隔は、５０Ｈｚ以上（１／５０秒以下）であることが望ましい。コンデンサは、一画面から次画面の走査に移るまでの時間、階調信号の電圧を充電し、液晶セルに電圧を印加する機能を有する。

本発明の表示装置の第二の実施形態は、対向して設けられている二つの基板の対向する面の一つに形成されている電極間に流れる電流によって表示を行い、本発明の電子素子又は電流制御装置が画素スイッチング又は画素駆動に用いられている。したがって、低コストで高速応答が可能な表示装置を作製することが可能となる。このような表示素子としては、ＥＬ表示装置、エレクトロクロミック表示装置、エレクトロデポジション表示装置等が挙げられる。

図１１に、ＥＬ表示装置の１画素を取り出した構成例を示す。走査線から画素スイッチング用ＴＦＴに電圧が印加されると、コンデンサに電荷が充電され、画素駆動用ＴＦＴの第一の電極Ｇに電圧が印加され、電流供給線から電流がＥＬ素子に供給され、発光する。コンデンサは、一画面から次画面の走査に移るまでの時間、電荷が充電されるため、画素駆動用ＴＦＴは、ＯＮ状態となり、ＥＬ素子の発光が継続する。

（実施例１）
図１に示すような装置構成の電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅５０μｍでパターニングした後、パリレンＣからなる絶縁層を、ＣＶＤにより、膜厚４００ｎｍで成膜した。次に、Ａｕからなる第二の電極層、Ａｕからなる第三の電極層及びＡｕからなる導電層を、蒸着により、成膜した。さらに、構造式（１）で表される有機半導体材料（移動度１．２×１０^−３ｃｍ^２／Ｖ・秒）からなる半導体層を成膜した。得られた電子素子のチャネル長（チャネル１側及びチャネル２側の合計）は、１．９μｍであった。

第一の電圧制御デバイスの電圧Ｖ_ｇを＋８〜−１６Ｖ、第二の電圧制御デバイスの電圧Ｖ_ｄｓを−１６Ｖとして、各々の電圧を印加した時に流れる電流Ｉ_ｄｓを測定することにより、静特性評価を行った。図１２に、評価結果を示す。ここから、Ｖ_ｇ＝Ｖ_ｄｓ＝−１６Ｖの時に、Ｉ_ｄｓが３．７７×１０^−６Ａとなり、Ｖ_ｇが＋８〜−１６Ｖの範囲で、ＯＮ／ＯＦＦ比として、４桁が得られることが判る。

Ｖ_ｇを＋６〜−１０Ｖ（ｓｉｎ波）、Ｖ_ｄｓを−８Ｖとし、第一の電圧制御デバイスの周波数を０．５〜５０ｋＨｚとして、各々の電圧を印加した時に流れる電流Ｉ_ｄｓを測定することにより、動特性評価を行った。周波数が０．５ｋＨｚの時に得られたゲインを１とし、これが−３ｄｂとなる時の周波数を遮断周波数とした。図１３に、評価結果を示す。ここから、２５ｋＨｚ以上の遮断周波数が得られていることがわかる。本検討における、各々のパラメータから計算される遮断周波数ｆ_ｃは、ゲート電極（第一の電極層）が他の電極との重なりが無いことを前提とした前述の式（１）
ｆ_ｃ＝μＶ_ｄｓ／２πＬ^２
より、約４０ｋＨｚと推定される。したがって、実際のデバイス上では、導電層と第一の電極層は、５０μｍの重なりがあるにも関わらず、第一の電極層と他の電極層の重なりが無い場合の遮断周波数ｆ_ｃに近い値が得られている。なお、重なりがある場合の遮断周波数ｆ_ｃは、重なり幅をＤとした時、式
ｆ_ｃ＝μＶ_ｄｓ／２πＬ（Ｄ＋Ｌ）
で表され、Ｄが大きい程、寄生容量が大きくなることを意味する。
（実施例２）
実施例１の絶縁層をポリイミド材料Ｘ４９１（チッソ社製）とし、図５のプロセスで第二の電極層、第三の電極層及び導電層を成膜した以外は、実施例１と同様にして、電子素子を作製した。

以下、上記のプロセスを具体的に説明する。第二の電極層、第三の電極層及び導電層に相当する形状の露光マスクを用いて、波長２５０ｎｍにおける照射エネルギーが９Ｊ／ｃｍ^２のＵＶを絶縁層に照射した。次に、Ａｇナノ粒子分散液（住友電気工業社製）を用いて、Ａｇからなる第二の電極層、Ａｇからなる第三の電極層及びＡｇからなる導電層を成膜した後、市販のＡｇエッチング液に浸漬することによりエッチングした。得られた電子素子のチャネル長（チャネル１側及びチャネル２側の合計）は、２．７μｍであった。

実施例１と同様に、静特性評価を行った。図１４に、評価結果を示す。
（実施例３）
図１に示すような装置構成の電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅９μｍでパターニングした後、パリレンＣからなる絶縁層を、ＣＶＤにより、膜厚３７０ｎｍで成膜した。次に、Ａｕからなる第二の電極層、Ａｕからなる第三の電極層及びＡｕからなる導電層を、蒸着により、成膜した。さらに、ペンタセン（移動度４．５×１０^−２ｃｍ^２／Ｖ・秒）からなる半導体層を成膜した。得られた電子素子のチャネル長（チャネル１側及びチャネル２側の合計）は、２．９５μｍであった。

第一の電圧制御デバイスの電圧Ｖ_ｇを＋６〜−１６Ｖ、第二の電圧制御デバイスの電圧Ｖ_ｄｓを−１６Ｖとして、各々の電圧を印加した時に流れる電流Ｉ_ｄｓを測定することにより、静特性評価を行った。図１５に、評価結果を示す。ここから、Ｖ_ｇ＝Ｖ_ｄｓ＝−１６Ｖの時に、Ｉ_ｄｓが５．６８×１０^−５Ａとなり、Ｖ_ｇが＋６〜−１６Ｖの範囲で、ＯＮ／ＯＦＦ比として、１０^３オーダーが得られることが判る。

Ｖ_ｇを−８〜−１４Ｖ（ｓｉｎ波）、Ｖ_ｄｓを−１５Ｖとし、第一の電圧制御デバイスの周波数を１〜８００ｋＨｚとして、各々の電圧を印加した時に流れる電流Ｉ_ｄｓを測定することにより、動特性評価を行った。周波数が１ｋＨｚの時に得られたゲインを１とし、これが−３ｄｂとなる時の周波数を遮断周波数とした。図１６に、評価結果を示す。ここから、７００ｋＨｚ以上の遮断周波数が得られていることがわかる。
（実施例４）
図２１に示す電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅９μｍでパターニングした後、ＳｉＯ_２からなる絶縁層を、ＣＶＤにより、膜厚１８０ｎｍで成膜した。次に、アモルファスシリコンからなる半導体層を成膜し、最後にＡｌからなる第二の電極層、第三の電極層及び導電層を成膜した。これをサンプルＡとした。

同様に、図１に示す電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅９μｍでパターニングした後、ＳｉＯ_２からなる絶縁層を、ＣＶＤにより、膜厚１８０ｎｍで成膜した。次に、Ａｌからなる第二の電極層、第三の電極層及び導電層を成膜し、最後にアモルファスシリコンからなる半導体層を成膜した。これをサンプルＢとした。

このサンプルＡとサンプルＢについて、それぞれ第一の電極層と第三の電極層の間の容量を測定し、サンプルＢに対するサンプルＡの容量比を算出したところ、０．９２となった。このことから、サンプルＡの方がやや小さい寄生容量を有することがわかった。
（参考例１）
実施例２の露光マスクと略同一パターンを有する印刷版を用い、スクリーン印刷法により、第二の電極層、第三の電極層、導電層を成膜した以外は、実施例２と同様にして、電子素子を作製した。Ａｇ成膜後のパターン形状と、露光マスクのパターンの比較を行い、光学顕微鏡でドットゲイン（図１７参照）を測定したところ、最大で６μｍであることを確認した。
（参考例２）
ＵＶ照射を行わずに、実施例２の露光マスクと同一パターンのスクリーン印刷版を用いて、第二の電極層、第三の電極層及び導電層を成膜した以外は、実施例２と同様にして、電子素子を作製した。Ａｇ成膜後のパターン形状と、スクリーン印刷版のパターンの比較を行い、光学顕微鏡でドットゲイン（図１８参照）を測定したところ、最大で２０μｍであることを確認した。

本発明の電子素子及び電流制御装置の構成例を示す模式図である。 第一の電極層及び絶縁層の構成例を示す断面図である。 本発明で用いられるディッピング法の一例を示す模式図である。 固体の表面で液滴が接触角θで平衡状態にある状態を示す模式図である。 本発明の電子素子の製造方法の一例を示す模式図である。 半導体層の移動度と絶縁層の臨界表面張力の関係を示す図である。 材料の構成比が膜厚方向に対して変化する層を示す断面図である。 本発明で用いられる電解メッキを示す模式図である。 本発明の演算装置の構成例を示す模式図である。 液晶表示装置の構成例を示す模式図である。 ＥＬ表示装置の１画素を取り出した構成例を示す模式図である。 実施例１の静特性評価の結果を示す図である。 実施例１の動特性評価の結果を示す図である。 実施例２の静特性評価の結果を示す図である。 実施例３の静特性評価の結果を示す図である。 実施例３の静特性評価の結果を示す図である。 参考例１のドットゲインを説明する図である。 参考例２のドットゲインを説明する図である。 第一の電極層の構成例を示す断面図である。 第一の電極層及び絶縁層の形成方法を説明する図である。 本発明の電子素子及び電流制御装置の構成例を示す模式図である。 トランジスタの一般的な構造を示す図である。 ＳＩＴ構造の能動素子の一般的な構造を示す図である。

Claims (11)

1. 基板の一部に、ゲート電極が形成されており、
   少なくとも該ゲート電極上に、絶縁層が形成されており、
   該絶縁層が形成されたゲート電極を覆うようにして半導体層が形成されており、
   該ゲート電極が形成されている領域に形成された半導体層上に、導電層（ただし、導電層がソース電極又はドレイン電極である場合を除く）が形成されており、
   該基板上の該ゲート電極が形成されていない領域の該ゲート電極に対して一方の側に、ソース電極が形成されており、
   該基板上の該ゲート電極が形成されていない領域の該ゲート電極に対して該ソース電極が形成されていない側に、ドレイン電極が形成されていることを特徴とする電子素子。
2. 前記ソース電極、前記ドレイン電極及び前記導電層は、同一の材料からなることを特徴とする請求項１に記載の電子素子。
3. 前記半導体層、前記絶縁層、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、塗布により形成されていることを特徴とする請求項１又は２に記載の電子素子。
4. 前記絶縁層は、ディッピング法を用いて形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子素子。
5. 前記絶縁層は、エネルギーが付与されることにより、臨界表面張力が変化する絶縁材料からなり、
   前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、塗布により形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の電子素子。
6. 前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、２種以上の材料からなり、
   該２種以上の材料の構成比は、膜厚方向に対して変化することを特徴とする請求項１乃至５のいずれか一項に記載の電子素子。
7. 前記ソース電極、前記ドレイン電極及び前記導電層の少なくとも一つは、表面が電解メッキされていることを特徴とする請求項６に記載の電子素子。
8. 請求項１乃至７のいずれか一項に記載の電子素子と、
   前記ゲート電極に電圧を印加する第一の電圧制御デバイス並びに前記ソース電極及び前記ドレイン電極に電圧を印加する第二の電圧制御デバイスを用いて、該ソース電極及び該ドレイン電極の間を流れる電流を制御する電流制御ユニットを有することを特徴とする電流制御装置。
9. 前記電流制御ユニットは、前記基板上に形成されていることを特徴とする請求項８に記載の電流制御装置。
10. 請求項１乃至７のいずれか一項に記載の電子素子又は請求項８若しくは９に記載の電流制御装置を有することを特徴とする演算装置。
11. 請求項１乃至７のいずれか一項に記載の電子素子又は請求項８若しくは９に記載の電流制御装置を有することを特徴とする表示装置。

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