JP6323055B2 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents

薄膜トランジスタアレイおよびその製造方法 Download PDF

Info

Publication number
JP6323055B2
JP6323055B2 JP2014032017A JP2014032017A JP6323055B2 JP 6323055 B2 JP6323055 B2 JP 6323055B2 JP 2014032017 A JP2014032017 A JP 2014032017A JP 2014032017 A JP2014032017 A JP 2014032017A JP 6323055 B2 JP6323055 B2 JP 6323055B2
Authority
JP
Japan
Prior art keywords
thin film
upper pixel
film transistor
insulating layer
pixel electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014032017A
Other languages
English (en)
Other versions
JP2015159148A (ja
Inventor
亮平 松原
亮平 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to JP2014032017A priority Critical patent/JP6323055B2/ja
Priority to CN201580007830.XA priority patent/CN105981147B/zh
Priority to PCT/JP2015/000502 priority patent/WO2015125429A1/ja
Priority to TW104105222A priority patent/TWI646669B/zh
Publication of JP2015159148A publication Critical patent/JP2015159148A/ja
Priority to US15/242,726 priority patent/US9865664B2/en
Application granted granted Critical
Publication of JP6323055B2 publication Critical patent/JP6323055B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/88—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H10K71/611—Forming conductive regions or layers, e.g. electrodes using printing deposition, e.g. ink jet printing

Description

本発明は、薄膜トランジスタアレイおよびその製造方法に関する。
情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量、薄型の情報端末が望まれる。
現在半導体材料の主流はシリコン系であり、製造方法としてはフォトリソグラフィーを用いたものが一般的である。
近年、印刷技術を用いて電子部材を製造するプリンタブルエレクトロニクスが注目されている。印刷技術を用いることで、フォトリソグラフィーよりも装置や製造コストが下がり、真空や高温を必要としないことからプラスチック基板が利用できるなどのメリットが挙げられる。また、印刷法は材料利用効率が高いこと、現像やエッチング工程を用いないために廃液が少ないなどの特長を有し、環境負荷が少ないプロセスであると言える。
しかしながら、印刷法はフォトリソグラフィーと比較してパターン精細度やアライメント精度が低いことが多い。特に数マイクロメートル以上の厚膜を必要とする場合にはスクリーン印刷が用いられることが多いが、ペーストの流動性などの観点から高精細パターンの形成は困難であった。
薄膜トランジスタにおいては、光の照射により半導体特性が変化することが知られているため、遮光層を設ける必要があると考えられているが、印刷法により遮光層を形成する場合において高精細パターンが形成できない場合や高いアライメント精度が実現できない場合には、遮光性が不十分となり薄膜トランジスタが正常に動作しないことが懸念される。
スクリーン印刷よりも解像性が高い印刷方法として、グラビアオフセット印刷が挙げられる（例えば特許文献１）。グラビアオフセット印刷の場合、シリコーンブランケットを介してパターン形成されるが、ペーストが凹版からシリコーンブランケット上に転移された際に溶媒がブランケットに吸収されることで流動性が悪くなるため、解像性が向上する。
しかしながら、上部画素電極パターンのようなパターン形成領域が非形成領域に比べて広くなる場合には、シリコーンブランケットに吸収される溶媒量も増加し、流動性が低下するまでの時間が変化することや、ブランケットの膨潤によるアライメント精度の低下を引き起こす。
特開２０１１−３７９９９号公報
本発明は、印刷法により上部画素電極を形成した場合においても、光の照射による異常動作を引き起こさない薄膜トランジスタアレイおよびその製造方法を提供する。
本発明に係る薄膜トランジスタアレイは、基板と、基板上に少なくともゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、ソース・ドレイン電極間に形成された半導体層と、層間絶縁膜と、上部画素電極とを有する複数の薄膜トランジスタと、ゲート電極が接続されるゲート配線と、ソース電極が接続されるソース配線とを備え、隣り合う上部画素電極間に遮光性を有する絶縁層が形成され、上部画素電極の一部が遮光性を有する絶縁層の一部の上に積層されている。
また、上部画素電極若しくは遮光性を有する絶縁層の何れか一方の表面が撥液性を有していてもよい。
また、上部画素電極は隣り合う上部画素電極間に設けられた遮光性を有する絶縁層よりも厚膜であってもよい。
また、上部画素電極と遮光性を有する絶縁層の光学濃度が波長３００ｎｍから１０００ｎｍの波長領域において膜厚１μｍあたり１以上であってもよい。
また、隣り合う上部画素電極間の距離が１０μｍ以上１５０μｍ以下であってもよい。
本発明に係る薄膜トランジスタの製造方法は、遮光性を有する絶縁層がインクジェット法により形成されている。
本発明に係る薄膜トランジスタの製造方法は、上部画素電極がスクリーン印刷法により形成されている。
以上説明したように、本発明によれば、隣り合う上部画素電極間に遮光性を有する絶縁層が形成されていることにより、上部画素電極間からの光の透過が抑制され、薄膜トランジスタ部に到達する光が緩和されるので、安定した薄膜トランジスタの動作が可能になる。
本発明の第１の実施形態に係る薄膜トランジスタアレイの概略模式図 図１の１画素分の拡大図 図２のａ−ｂ線に沿った断面模式図 本発明の第１の実施形態に係る薄膜トランジスタアレイ外周部の概略模式図 本発明の第２の実施形態に係る薄膜トランジスタアレイの概略模式図 図４の１画素分の拡大図 図５のｃ−ｄ線に沿った断面模式図
（第１の実施形態）
以下、第１の実施形態について、図１〜４を用いて説明する。
図１は薄膜トランジスタアレイ１０００の概略模式図であり、図２は図１の１画素分の拡大図であり、図３は図２のａ−ｂ線に沿った断面模式図であり、図４は薄膜トランジスタアレイ１０００の外周部の概略模式図である。
図１〜３に示すように、薄膜トランジスタアレイ１０００は、基板１０と、基板１０上に少なくともゲート電極２１と、ゲート絶縁膜１１と、ソース電極２７と、ドレイン電極２６と、ソース電極２７とドレイン電極２６の間に形成された半導体層１２と、層間絶縁膜１４と、上部画素電極２９とを有する複数の薄膜トランジスタと、ゲート電極２１に接続されるゲート配線２２と、ソース電極２７に接続されるソース配線２８とを備え、隣り合う上部画素電極２９間に遮光性を有する絶縁層１５が形成されている。
尚、本実施形態では、更に、封止層１３と、ビア部１６と、キャパシタ電極２３と、キャパシタ配線２４と、画素電極２５が設けられているが、これらの構成は必要に応じて設ければよい。
以下、薄膜トランジスタアレイ１０００の各構成要素について順に説明する。
絶縁性の基板１０は、フレキシブルな基板を用いることが望ましい。一般的に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのプラスチック材料が挙げられる。石英、ガラス基板やシリコンウェハなども絶縁性の基板として用いることは可能であるが、薄型化、軽量化、フレキシブル化を考慮するとプラスチック基板が好ましい。また、各製造プロセスに用いられる温度などを考慮すると、基板としてＰＥＮやポリイミドなどを用いることが望ましい。
電極材料として用いられる材料は特に限定されるものではないが、一般的に用いられる材料には金、白金、ニッケルなどの金属の薄膜、および、インジウム錫酸化物などの酸化物の薄膜、および、ポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）、ポリアニリンなどの導電性高分子、および、金、銀、ニッケルなどの金属コロイド粒子を分散させた溶液、および、銀などの金属粒子を導電材料として用いた厚膜ペーストなどがある。
また、電極の形成方法としては特に限定されるものではなく、蒸着やスパッタなどの乾式成膜法であってもよい。しかしながら、フレキシブル化、低コスト化などを考慮するとスクリーン印刷、反転オフセット印刷、凸版印刷、インクジェット法などの湿式成膜法により形成することが望ましい。
上部画素電極２９の材料については、薄膜トランジスタ部を遮光する必要性があることから、遮光性を有する材料であることが望ましく、遮光性の指標としては光学濃度（ＯＤ値）が波長３００ｎｍから１０００ｎｍの波長領域において膜厚１μｍあたり１以上であることが望ましい。なお、ＯＤ値は顕微分光器（大塚電子製ＭＣＰＤ２０００）を用いて測定を行い、下記の関係式（１）より求めることができる。
ＯＤ値 ＝ ｌｏｇ１０（Ｉ０ ／Ｉ） （１）
ここで、Ｉ０；入射光強度、Ｉ；透過光強度である。
上部画素電極２９の形成方法としては特に限定されるものではないが、フレキシブル化、低コスト化などを考慮するとスクリーン印刷、グラビアオフセット印刷、反転オフセット印刷、凸版印刷、インクジェット法などの湿式成膜法により形成することが好ましく、ビア埋めなどを考慮すると、厚膜の上部画素電極２９を形成できるスクリーン印刷やグラビアオフセット印刷が好適である。
また、図３に示すように、上部画素電極２９は後述する遮光性を有する絶縁層１５よりも厚膜であるとよい。これにより、例えば薄膜トランジスタアレイ１０００の上方に液晶や有機ＥＬ、電気泳動型などのディスプレイを積層する場合において、ディスプレイの電極部分とのコンタクトを容易にとることができる。また、上部画素電極２９を形成した後に遮光性を有する絶縁層１５をインクジェット法により形成する場合において、遮光性を有する絶縁層１５が上部画素電極２９表面に流れ込んでしまい、導電性が得られなくなることを抑制することができる。
上部画素電極２９が撥液性を有する場合には、フルオロアルキル基含有ポリマーやモノマーなどのフッ素系化合物やシリコーン系化合物など公知の撥液性材料を用いることが出来る。撥液性としては、遮光性を有する絶縁層１５の材料に対する接触角が４５度以上であることが好ましい。上部画素電極２９表面の撥液性を利用することにより、後述する遮光性を有する絶縁層１５を選択的に隣り合う上部画素電極２９間に形成することが容易となる。
ゲート絶縁膜１１として用いられる材料は特に限定されるものではないが、一般的に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などの樹脂、並びにアルミナやシリカゲルなどの粒子を分散させた無機化合物などがある。また、ＰＥＴやＰＥＮ、ＰＥＳなどの薄膜フィルムをゲート絶縁膜１１として用いてもよい。
形成方法としては特に限定されるものではなく、蒸着やスパッタなどの乾式成膜法であってもよい。しかしながら、フレキシブル化、低コスト化などを考慮するとスクリーン印刷、反転オフセット印刷、凸版印刷、およびインクジェット法などの湿式成膜法により形成することが望ましい。
半導体層１２として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはアモルファスシリコンなどのシリコン系半導体材料、ＩｎＧａＺｎＯなどの酸化物半導体材料、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子系有機半導体材料などが挙げられる。しかしながら、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体材料を用いることが望ましい。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体材料として用いてもよい。
有機半導体層を形成する印刷方法としては、グラビア印刷、オフセット印刷、スクリーン印刷およびインクジェット法など、公知の方法を用いることが出来る。一般的に、上記の有機半導体材料は、溶媒に対する溶解度が低いため、低粘度溶液の印刷に適した凸版印刷、反転オフセット印刷、インクジェット法、ディスペンサを用いることが望ましい。特に凸版印刷は、印刷時間が短くインク使用量が少ないので最も好ましく、且つストライプの形状の印刷に適している。半導体層をストライプ形状とすることで、アニロックスの凹凸による膜厚のばらつきの分布がストライプ形状内では平均化されて半導体層の膜厚が一定となり、ＴＦＴ特性を均一化できる。
層間絶縁膜１４として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはアクリル樹脂、エポキシ樹脂、有機・無機ハイブリッド樹脂などが挙げられる。また、形成方法としてはスクリーン印刷やグラビア印刷、グラビアオフセット印刷などの各種印刷方法のほか、フォトリソグラフィーによる形成方法も挙げられるが、低コスト化や大面積化の観点から印刷方法の方が好ましく、比較的厚膜で微細なパターンを形成可能なグラビアオフセット印刷法が最も好適である。
遮光性を有する絶縁層１５の材料は特に限定されるものではないが、黒色着色剤を含むことが好ましい。黒色着色剤としては、例えば、カーボンブラック、チタンカーボン、酸化鉄、酸化チタン、黒鉛などが挙げられる。
遮光性を有する絶縁層１５の形成方法は特に限定されるものではないが、インクジェットやグラビアオフセット印刷、スクリーン印刷、反転オフセット印刷などの各種印刷方法のほか、フォトリソグラフィーによる形成方法も挙げられるが、低コスト化や大面積化の観点から印刷方法の方が好ましい。
特に、上部画素電極２９を形成した後に遮光性を有する絶縁層１５を形成する場合、遮光性を有する絶縁層１５をインクジェット法で形成することにより、フォトマスクなどを用意することなく隣り合う上部画素電極２９間に選択的に遮光性を有する絶縁層１５を形成することが出来る。また、上部画素電極２９を隔壁として利用することにより、遮光性を有する絶縁層１５の濡れ広がりを抑制することが出来る。
また、図１に示すように、遮光性を有する絶縁層１５は、隣り合う上部画素電極２９間に形成されている。これにより、隣り合う上部画素電極２９間からの光の透過が抑制され、薄膜トランジスタ部に到達する光が緩和されることにより、安定した薄膜トランジスタの動作が可能になる。
遮光性を有する絶縁層１５が撥液性を有する場合には、フルオロアルキル基含有ポリマーやモノマーなどのフッ素系化合物やシリコーン系化合物など公知の撥液性材料を用いることが出来る。撥液性としては、上部画素電極用材料に対する接触角が４５度以上であることが好ましい。遮光性を有する絶縁層１５を形成した後に上部画素電極２９を形成する場合、遮光性を有する絶縁層１５表面の撥液性を利用することにより上部画素電極２９どうしのギャップを形成することが容易になる。
また、遮光性を有する絶縁層１５の光学濃度（ＯＤ値）は、波長３００ｎｍから１０００ｎｍの波長領域において膜厚１μｍあたり１以上であることが望ましい。これにより、薄膜トランジスタ部に到達する光が１０％以下に低減される。活性層に用いられる半導体材料は、アモルファスシリコンや酸化物半導体、有機半導体などが挙げられるが、これらの材料は波長３００ｎｍから１０００ｎｍの間に吸収を持つことが多いため、これらの光を１０％以下に低減することにより安定した薄膜トランジスタの動作が可能になる。
本実施形態において、薄膜トランジスタの構造は特に限定されるものではなく、トップゲート型、ボトムゲート型などの構造が挙げられる。
薄膜トランジスタアレイ１０００の外周部においては、隣り合う上部画素電極２９が形成されていない部分が存在するが、その場合には図４に示すように、隣り合う上部画素電極２９間に形成されている遮光性を有する絶縁層１５と概略同様の形状、若しくは上部画素電極２９間よりも広い領域で上部画素電極２９の外側に遮光性を有する絶縁層１５を形成することが望ましい。つまり、図４において、ｄ２はｄ１以上、且つｄ４はｄ３以上であることが望ましい。ここで、上部画素電極２９間の図４における横方向の幅をｄ１、外周部の図４における横方向の幅をｄ２、上部画素電極２９間の図４における縦方向の幅をｄ３、外周部の図４における縦方向の幅をｄ４とする。
また、上部画素電極２９は薄膜トランジスタアレイ１０００の外周部で薄膜トランジスタが形成されていない領域にダミーパターンを設けても良いが、その場合にはダミー領域の上部画素電極２９間には遮光性を有する絶縁層１５が形成されていてもされていなくても良い。
また、隣り合う上部画素電極２９間の距離（図４のｄ１およびｄ３）は、１０μｍ以上１５０μｍ以下であるとよい。これにより、例えば薄膜トランジスタアレイ１０００で電気泳動型ディスプレイを駆動する場合において、良好なコントラストを実現することが出来る。隣り合う上部画素電極間の距離が１５０μｍ以上になると、ディスプレイが駆動されない領域が広くなるためにコントラストの低下を引き起こす。一方で、印刷法により上部画素電極２９を形成する場合においては、隣り合う上部画素電極間の距離が狭いと上部画素電極２９間でショートする可能性が高くなるため、５０μｍ以上がより好ましい。
尚、薄膜トランジスタアレイ１０００には、必要に応じて封止層やガスバリア層、平坦化膜などを形成してもよい。特に半導体層１２として有機半導体材料を用いる場合には、層間絶縁膜１４の材料によっては半導体層１２が溶剤などによりダメージを受けることがあるため、図３に示すように封止層１３を設けることが好ましい。
また、薄膜トランジスタアレイ１０００において、ソース・ドレインの呼称は便宜上のものであり、逆に呼んでもよい。本実施形態においては、ソース配線２８に接続された電極をソース電極２７とし、画素電極２５に接続された電極をドレイン電極２６と呼んでいる。
（第２の実施形態）
以下、第２の実施形態について、図５〜７を用いて説明する。
図５は薄膜トランジスタアレイ２０００の概略模式図であり、図６は図５の１画素分の拡大図であり、図７は図６のｃ−ｄ線に沿った断面模式図である。
薄膜トランジスタアレイ２０００は、図７に示すように、上部画素電極２９の一部と遮光性を有する絶縁層１５の一部とが積層された積層部３０（図７の点線で囲まれた領域）を有していることが、第１の実施形態と異なる。その他の構成については第１の実施形態と同じであるので、再度の説明を省略する。
上部画素電極２９の一部と遮光性を有する絶縁層１５の一部が積層されていることにより、上部画素電極２９と遮光性を有する絶縁層１５の間から透過する光を抑制することが出来、より安定した薄膜トランジスタの動作が可能になる。
以上の各実施形態に係る薄膜トランジスタアレイの特徴は、適宜組み合わせ、あるいは部分的に省略して実施可能である。
以下、実施例について説明する。
（参考例１）
本参考例では、第１の実施形態で説明したボトムゲート・ボトムコンタクト型薄膜トランジスタアレイ１０００を製造した。
基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。銀ナノ粒子を分散させたインキを用い、インクジェット法でゲート電極２１、ゲート配線２２、キャパシタ電極２３、キャパシタ配線２４を得た。ゲート絶縁膜として、ポリイミドをダイコーターにより塗布し、１８０℃で１時間乾燥させてゲート絶縁膜１１を形成した。
次に、銀ナノ粒子を分散させたインキを用い、インクジェット法でソース電極２７、ドレイン電極２６およびソース配線２８、画素電極２５を形成した。
半導体材料として、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）（Ａｌｄｒｉｃｈ製）を用いた。テトラリンに２重量％で溶解させたものをインキとして用いた。また、凸版として感光性樹脂凸版を用いて、１５０線のアニロックスロールを用いて凸版印刷によりストライプ形状の半導体を印刷し、１００℃で６０分乾燥させて半導体層１２を形成した。
次に、封止材料としてサイトップ（旭硝子製）を用い、スクリーン印刷により印刷、１００℃で９０分乾燥させて封止層１３とした。
次に、層間絶縁材料としてエポキシ樹脂をダイコーターにより塗布し、露光、現像により層間絶縁膜１４およびビア部１６を形成した。
次に、上部画素電極材料として銀ペーストを用い、スクリーン印刷法により上部画素電極２９を形成した。このとき、隣り合う上部画素電極間の距離は設計上１００μｍであったが、形成されたパターン間の距離は最大で９０μｍ、最小で５０μｍであった。
次に、遮光性を有する絶縁層材料としてカーボンブラックを含有したノボラック樹脂を用い、インクジェット法により上部画素電極間に遮光性を有する絶縁層１５を形成した。
尚、上部画素電極の膜厚は５μｍ、遮光性を有する絶縁層の膜厚は１μｍであり、それぞれの波長３００ｎｍから１０００ｎｍの波長領域における光学濃度は５および３であった。
薄膜トランジスタアレイ１０００にソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧の変化やＯｎ・Ｏｆｆ電流の増加などの異常動作は確認されなかった。
（実施例２）
本実施例では、第２の実施形態で説明した上部画素電極２９の一部と遮光性を有する絶縁層１５の一部が積層されたボトムゲート・ボトムコンタクト型薄膜トランジスタアレイを製造した。
上部画素電極２９までは参考例１と同様の方法で形成した。
次に遮光性を有する絶縁層材料としてカーボンブラックを含有したノボラック樹脂をダイコーターを用いて塗布し、フォトリソグラフィーにより上部画素電極２９と設計上５μｍ重なるように遮光性を有する絶縁層１５を形成した。尚、上部画素電極の膜厚は５μｍ、遮光性を有する絶縁層の膜厚は１μｍであり、それぞれの波長３００ｎｍから１０００ｎｍの波長領域における光学濃度は５および４であった。
薄膜トランジスタアレイ２０００にソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧の変化やＯｎ・Ｏｆｆ電流の増加などの異常動作は確認されなかった。
（参考例３）
本参考例では、第１の実施形態で説明したボトムゲート・ボトムコンタクト型薄膜トランジスタアレイ１０００を製造した。
層間絶縁膜１４およびビア部１６までは参考例１と同様の方法で形成した。
次に、遮光性を有する絶縁層材料としてカーボンブラックを含有したノボラック樹脂にフルオロアルキル基含有オリゴマーを添加した材料をダイコーターを用いて塗布し、フォトリソグラフィーによりパターニングし、遮光性を有する絶縁層１５を形成した。このとき、遮光性を有する絶縁層の線幅はｄ１、ｄ３ともに２０μｍであった。
次に、上部画素電極材料として銀ペーストを用い、スクリーン印刷法により上部画素電極２９を形成した。このとき、遮光性を有する絶縁層１５の表面で銀ペーストがはじかれるため、隣り合う上部画素電極間の距離は２０μｍとなった。また、参考例１、実施例２同様、異常動作は確認されなかった。
（比較例１）
本比較例では遮光性を有する絶縁層１５を形成しない以外は参考例１と同様である。この結果、薄膜トランジスタアレイにソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧は光を照射しない場合と比較してプラス側に１０Ｖシフト、Ｏｎ電流は２倍に増加、Ｏｆｆ電流は１０倍に増加し、異常動作を示した。
（比較例２）
本比較例では遮光性を有する絶縁層１５の光学濃度が０．５である以外は参考例１と同様である。この結果、薄膜トランジスタアレイにソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧は光を照射しない場合と比較してプラス側に４Ｖシフト、Ｏｎ電流は１．３倍に増加、Ｏｆｆ電流は４倍に増加し、異常動作を示した。
（比較例３）
本比較例では、上部画素電極２９の光学濃度が０．５である以外は参考例１と同様である。この結果、薄膜トランジスタアレイにソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧は光を照射しない場合と比較してプラス側に６Ｖシフト、Ｏｎ電流は１．５倍に増加、Ｏｆｆ電流は６倍に増加し、異常動作を示した。
（比較例４）
本比較例では、遮光性を有する絶縁層１５の光学濃度が波長３００ｎｍから１０００ｎｍの波長領域において膜厚１μｍあたり１であり、膜厚が５００ｎｍである以外は実施例２と同様である。この結果、薄膜トランジスタアレイにソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧は光を照射しない場合と比較してプラス側に２Ｖシフト、Ｏｎ電流は１．２倍に増加、Ｏｆｆ電流は２．５倍に増加し、異常動作を示した。
（比較例５）
本比較例では、遮光性を有する絶縁層１５の光学濃度が波長３００ｎｍから６００ｎｍの波長領域においては膜厚１μｍあたり１であるが、６００ｎｍから１０００ｎｍの波長領域においては膜厚１μｍあたり０．１である以外は実施例２と同様である。この結果、薄膜トランジスタアレイにソーラーシミュレーターを用いて１ＳＵＮの光を照射しながらトランジスタ特性を測定した結果、閾値電圧は光を照射しない場合と比較してプラス側に２Ｖシフト、Ｏｎ電流は１．２倍に増加、Ｏｆｆ電流は２．５倍に増加し、異常動作を示した。
本発明の薄膜トランジスタアレイおよびその製造方法は、例えば、ディスプレイ関連の技術分野に効果的に適用可能である。特に、フレキシブルディスプレイの分野に有用である。
１０ 基板
１１ ゲート絶縁膜
１２ 半導体層
１３ 封止層
１４ 層間絶縁膜
１５ 遮光性を有する絶縁層
１６ ビア部
２１ ゲート電極
２２ ゲート配線
２３ キャパシタ電極
２４ キャパシタ配線
２５ 画素電極
２６ ドレイン電極
２７ ソース電極
２８ ソース配線
２９ 上部画素電極
３０ 積層部
１００、２００ 薄膜トランジスタ
１０００、２０００ 薄膜トランジスタアレイ

Claims (7)

  1. 基板と、前記基板上に少なくともゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、前記ソース・ドレイン電極間に形成された半導体層と、層間絶縁膜と、上部画素電極とを有する複数の薄膜トランジスタと、前記ゲート電極が接続されるゲート配線と、前記ソース電極が接続されるソース配線とを備え、隣り合う上部画素電極間に遮光性を有する絶縁層が形成され、前記上部画素電極の一部が前記遮光性を有する絶縁層の一部の上に積層されている、薄膜トランジスタアレイ。
  2. 前記上部画素電極、若しくは前記遮光性を有する絶縁層の何れか一方の表面が、撥液性を有する、請求項１に記載の薄膜トランジスタアレイ。
  3. 前記上部画素電極は、前記隣り合う上部画素電極間に設けられた前記遮光性を有する絶縁層よりも厚膜である、請求項１または２に記載の薄膜トランジスタアレイ。
  4. 前記上部画素電極と前記遮光性を有する絶縁層の光学濃度が、波長３００ｎｍから１０００ｎｍの波長領域において、膜厚１μｍあたり１以上である、請求項１乃至３のいずれかに記載の薄膜トランジスタアレイ。
  5. 前記隣り合う上部画素電極間の距離が、１０μｍ以上１５０μｍ以下である、請求項１乃至４のいずれかに記載の薄膜トランジスタアレイ。
  6. 請求項１乃至５のいずれかに記載の薄膜トランジスタの製造方法であって、前記遮光性を有する絶縁層をインクジェット法により形成する工程を含む、薄膜トランジスタの製造方法。
  7. 請求項１乃至５のいずれかに記載の薄膜トランジスタの製造方法であって、前記上部画素電極をスクリーン印刷法により形成する工程を含む、薄膜トランジスタの製造方法。
JP2014032017A 2014-02-21 2014-02-21 薄膜トランジスタアレイおよびその製造方法 Active JP6323055B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014032017A JP6323055B2 (ja) 2014-02-21 2014-02-21 薄膜トランジスタアレイおよびその製造方法
CN201580007830.XA CN105981147B (zh) 2014-02-21 2015-02-04 薄膜晶体管阵列及其制造方法
PCT/JP2015/000502 WO2015125429A1 (ja) 2014-02-21 2015-02-04 薄膜トランジスタアレイおよびその製造方法
TW104105222A TWI646669B (zh) 2014-02-21 2015-02-16 Thin film transistor array and manufacturing method thereof
US15/242,726 US9865664B2 (en) 2014-02-21 2016-08-22 Thin film transistor array and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014032017A JP6323055B2 (ja) 2014-02-21 2014-02-21 薄膜トランジスタアレイおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2015159148A JP2015159148A (ja) 2015-09-03
JP6323055B2 true JP6323055B2 (ja) 2018-05-16

Family

ID=53877953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014032017A Active JP6323055B2 (ja) 2014-02-21 2014-02-21 薄膜トランジスタアレイおよびその製造方法

Country Status (5)

Country Link
US (1) US9865664B2 (ja)
JP (1) JP6323055B2 (ja)
CN (1) CN105981147B (ja)
TW (1) TWI646669B (ja)
WO (1) WO2015125429A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI570976B (zh) * 2015-07-06 2017-02-11 元太科技工業股份有限公司 主動元件及其製作方法
JP6627437B2 (ja) * 2015-11-10 2020-01-08 凸版印刷株式会社 薄膜トランジスタアレイ基板の製造方法
US11063095B2 (en) * 2017-06-01 2021-07-13 Boe Technology Group Co., Ltd. Array substrate, display panel having the same, and method of fabricating array substrate
CN107452758B (zh) * 2017-08-08 2020-05-15 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
WO2019062187A1 (zh) * 2017-09-30 2019-04-04 云谷（固安）科技有限公司 显示屏以及电子设备
CN112640085A (zh) * 2018-08-30 2021-04-09 凸版印刷株式会社 薄膜晶体管阵列
CN111384066B (zh) * 2020-03-19 2022-03-08 京东方科技集团股份有限公司 阵列基板、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163055A (en) 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP3934731B2 (ja) * 1997-03-24 2007-06-20 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置の作製方法、アクティブマトリクス型液晶表示装置、電気光学装置
JP3299201B2 (ja) * 1998-11-13 2002-07-08 日本電気株式会社 アクティブマトリクス基板及びその製造方法
WO2001018597A1 (fr) * 1999-09-07 2001-03-15 Hitachi, Ltd Afficheur à cristaux liquides
GB0426682D0 (en) * 2004-12-06 2005-01-05 Plastic Logic Ltd Top pixel patterning
US7915058B2 (en) 2005-01-28 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Substrate having pattern and method for manufacturing the same, and semiconductor device and method for manufacturing the same
KR101165751B1 (ko) * 2005-07-14 2012-07-18 삼성전자주식회사 액정표시장치와 그 제조방법
CN100523969C (zh) * 2006-09-22 2009-08-05 北京京东方光电科技有限公司 一种彩膜在薄膜晶体管之上的液晶显示器件及其制造方法
JP2011037999A (ja) 2009-08-12 2011-02-24 Dic Corp 導電性インキ及び導電性パターン形成方法
CN103456745B (zh) * 2013-09-10 2016-09-07 北京京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置

Also Published As

Publication number Publication date
WO2015125429A1 (ja) 2015-08-27
TWI646669B (zh) 2019-01-01
TW201535693A (zh) 2015-09-16
JP2015159148A (ja) 2015-09-03
US9865664B2 (en) 2018-01-09
CN105981147A (zh) 2016-09-28
US20160358988A1 (en) 2016-12-08
CN105981147B (zh) 2019-12-31

Similar Documents

Publication Publication Date Title
JP6323055B2 (ja) 薄膜トランジスタアレイおよびその製造方法
JP6229658B2 (ja) 薄膜トランジスタ及びその製造方法、画像表示装置
JP2007311377A (ja) 薄膜トランジスタの製造方法および薄膜トランジスタならびに表示装置
JP6070073B2 (ja) 薄膜トランジスタアレイ
WO2016067591A1 (ja) 薄膜トランジスタアレイおよびその製造方法
JP6135427B2 (ja) 薄膜トランジスタアレイおよびその製造方法
JP2015197633A (ja) 薄膜トランジスタアレイおよびその製造方法
CN104425624A (zh) 电子器件、图像显示装置和用于构成图像显示装置的基板
JP2016163029A (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画素表示装置
JP2018041759A (ja) 薄膜トランジスタおよび画像表示装置
WO2014049970A1 (ja) 薄膜トランジスタアレイおよび画像表示装置
JP6217162B2 (ja) 薄膜トランジスタ及びその製造方法並びに画像表示装置
JP2013074191A (ja) 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、画像表示装置
JP6123413B2 (ja) 薄膜トランジスタアレイおよび画像表示装置
JP5359032B2 (ja) 薄膜トランジスタ、薄膜トランジスタアレイ及び画像表示装置
JP6390122B2 (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画像表示装置
JP6244812B2 (ja) 薄膜トランジスタおよびその製造方法ならびに画像表示装置
JP6428126B2 (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法、及び画像表示装置
JP2014183265A (ja) 薄膜トランジスタアレイおよびその製造方法ならびに画像表示装置
JP2013077713A (ja) 薄膜トランジスタの製造方法
JP2017059702A (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画像表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180326

R150 Certificate of patent or registration of utility model

Ref document number: 6323055

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250