CN111384066B - 阵列基板、显示装置 - Google Patents

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Abstract

本发明涉及显示技术领域，提出一种阵列基板、显示装置。该阵列基板包括：衬底基板、多条第一走线、多条第二走线、多个连接电极。多条第一走线设置于第一导电层；多条第二走线设置于第二导电层，所述第一导电层和第二导电层位于不同层；多个连接电极设置于第三导电层，所述连接电极分别与第一走线和第二走线连接，以连接相对应的所述第一走线和第二走线；其中，连接电极在衬底基板的正投影面积不完全相同。该阵列基板能够解决由于第二走线长度不一致，从而导致的第二走线上信号延时不一致的问题。

Description

阵列基板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示装置。
背景技术
在显示技术领域中，为了减小阵列基板的边框尺寸，越来越多的产品开始采用GOA(Gate on Array)技术，即将栅极驱动电路集成在阵列基板上。在GOA技术中，栅极驱动电路通常需要通过多个时钟信号驱动以生成移位信号。相关技术中，多条时钟走线沿移位寄存器单元的级联方向延伸，时钟信号需要通过时钟引出线从时钟走线传递到栅极驱动电路，由于时钟引出线的长度不同，时钟引出线会与其他结构层(例如彩膜基板边沿的BM区域)产生不同的交叠电容，从而导致时钟信号在不同时钟引出线上产生不同的信号延时，最终造成显示面板出现横纹Mura。
相关技术中，为避免显示面板出现横纹Mura，通常在阵列基板的边沿走线区设置电容补偿区域，每根时钟引出线在该电容补偿区域具有不同的蜿蜒长度，从而使得每根时钟引出线具有相同的长度。
然而，电容补偿区域会增加阵列基板的边框宽度。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种阵列基板、显示装置。该阵列基板能够在不增加阵列基板边框宽度的情况下，解决由于时钟引出线长度不一致造成显示面板出现横纹Mura的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种阵列基板，该阵列基板包括：衬底基板、多条第一走线、多条第二走线、多个连接电极。多条第一走线设置于第一导电层；多条第二走线设置于第二导电层，所述第一导电层和第二导电层位于不同层；多个连接电极设置于第三导电层，所述连接电极分别与第一走线和第二走线连接，以连接相对应的所述第一走线和第二走线；其中，连接电极在衬底基板的正投影面积不完全相同。
本发明的一种示例性实施例中，至少部分所述第二走线具有不同的长度；每条所述第二走线和与其连接的所述连接电极与一目标结构层产生的交叠电容之和均相等。
本发明的一种示例性实施例中，所述第三导电层和所述第一导电层、第二导电层位于不同层，所述连接电极分别通过过孔与所述第一走线、第二走线连接。
本发明的一种示例性实施例中，所述阵列基板包括晶体管，所述第一导电层包括用于形成所述晶体管栅极的栅极层，所述第二导电层包括用于形成所述晶体管源漏极的源漏层；所述阵列基板包括像素电极，所述第三导电层包括用于形成所述像素电极的像素电极层。
本发明的一种示例性实施例中，所述阵列基板包括基板，所述第二导电层位于所述第一导电层背离所述基板的一侧；所述第三导电层与所述第二导电层同层设置，所述连接电极通过过孔与所述第一走线连接，且与所述第二走线同层连接。
本发明的一种示例性实施例中，多条所述第一走线沿第一方向延伸且沿第二方向间隔分布，所述第二走线沿所述第二方向延伸且沿所述第一方向间隔分布，其中，所述第一方向和所述第二方向不同。
本发明的一种示例性实施例中，所述阵列基板包括边沿走线区，所述第一走线和所述第二走线位于所述边沿走线区，所述第二走线的第一端连接所述第一走线，所述第二走线的第二端延伸至所述边沿走线区的边沿；所述第一走线为栅极驱动电路中的时钟走线，所述第二走线为栅极驱动电路中的时钟引出线；所述时钟走线沿所述栅极驱动电路中移位寄存器单元的级联方向延伸，用于向所述移位寄存器单元提供时钟信号；所述时钟引出线的第一端连接所述时钟走线，所述时钟引出线的第二端延伸至所述边沿走线区的边沿，以连接所述栅极驱动电路中的移位寄存器单元。
本发明的一种示例性实施例中，所述时钟走线由镂空的金属网格形成，所述连接电极在所述阵列基板的正投影至少和部分所述金属网格在衬底基板的正投影重合。
本发明的一种示例性实施例中，所述第二走线包括连接部，所述连接部在所述衬底基板的正投影与所述连接电极在所述衬底基板的正投影至少部分重合；所述连接部包括沿第三方向延伸的主体部、连接于所述主体部的延伸部，所述延伸部沿第四方向延伸，且所述第三方向与所述第四方向不同。
根据本发明的一个方面，提供一种显示装置，该显示装置包括上述的阵列基板。
本公开提出一种阵列基板、显示装置。该阵列基板包括：衬底基板、多条第一走线、多条第二走线、多个连接电极。多条第一走线设置于第一导电层；多条第二走线设置于第二导电层，所述第一导电层和第二导电层位于不同层；多个连接电极设置于第三导电层，所述连接电极分别与第一走线和第二走线连接，以连接相对应的所述第一走线和第二走线；其中，连接电极在衬底基板的正投影面积不完全相同。本公开中，第一走线可以为时钟引线，第二走线可以为时钟引出线。本公开可以通过具有不同正投影面积的连接电极补偿时钟引出线与目标结构层(例如彩膜基板边沿的BM区域)产生的交叠电容，从而避免了显示面板出现横纹Mura。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种阵列基板的结构示意图；
图2为相关技术中一种显示面板的结构示意图；
图3为相关技术中阵列基板另一种示例性实施例的结构示意图；
图4为本公开阵列基板一种示例性实施例的结示意图；
图5为图4中第一导电层的结构示意图；
图6为图4中第二导电层的结构示意图；
图7为图4中第三导电层的结构示意图；
图8为图4中虚线A-A处的剖视图；
图9为图7的局部放大图；
图10为本公开阵列基板另一种示例性实施例的结构示意图；
图11为图10中第二导电层的结构示意图；
图12为图10中第三导电层的结构示意图；
图13为图11中的局部放大图；
图14为图12中的局部放大图；
图15为本公开另一种阵列基板的结构示意图；
图16为图15中第二走线CLK1’的局部放大图；
图17为图15中虚线A-A处的剖视图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示，为相关技术中一种阵列基板的结构示意图。该阵列基板上集成有栅极驱动电路GOA，栅极驱动电路GOA需要根据多个不同的时钟信号以生成移位信号。如图1所示，为向栅极驱动电路GOA输入不同的时钟信号，阵列基板需要设置多条时钟走线CLK1、CLK2、CLK3和多条时钟引出线CLK1’、CLK2’、CLK3’。多条时钟走线CLK1、CLK2、CLK3沿移位寄存器单元的级联的第一方向X延伸，且沿第二方向Y间隔分布；多条时钟引出线CLK1’、CLK2’、CLK3’沿第二方向Y延伸，且沿第一方向X间隔分布。其中，由于时钟引出线与多个时钟走线交叉设置，为避免时钟引出线与非需要连接的时钟走线短路，时钟引出线和时钟走线可以设置于不同的导电层。根据图1可以看出，由于时钟引出线连接时钟走线的位置不同(黑点位置为连接位置)，时钟引出线CLK1’、CLK2’、CLK3’具有不同的长度，不同长度的时钟引出线会与目标结构层产生不同的交叠电容从而会导致时钟信号在不同的时钟引出线上产生不同的信号延时，最终造成显示面板出现横纹Mura。该目标结构层可以为能够与时钟引出线产生交叠电容的任一结构层。如图2所示，为相关技术中一种显示面板的结构示意图，该显示面板可以包括阵列基板31和彩膜基板32，阵列基板31和彩膜基板32通过封装层33封装位于其之间的液晶层34。彩膜基板的边沿包括有BM区域321，目标结构层可以为彩膜基板边沿的BM区域。
相关技术中，如图3所示，为相关技术中阵列基板另一种示例性实施例的结构示意图。为解决上述横纹Mura的技术问题，可以在阵列基板的边沿走线区设置电容补偿区域1，每根时钟引出线CLK1’、CLK2’、CLK3’在该电容补偿区域具有不同的弯折长度，从而使得每个时钟引出线具有相同的长度。然而，电容补偿区域1会增加阵列基板的边框宽度。应该理解的是，在相关技术中，不同结构的栅极驱动电路需要不同条数的时钟走线和时钟引出线，同时，栅极驱动电路中移位寄存器也与时钟引出线具有不同的连接方式。
基于此，本示例性实施例提供一种阵列基板，如图4-7所示，图4为本公开阵列基板一种示例性实施例的结示意图，图5为图4中第一导电层的结构示意图，图6为图4中第二导电层的结构示意图，图7为图4中第三导电层的结构示意图。该阵列基板包括：衬底基板40、多条第一走线CLK1、CLK2、CLK3，多条第二走线CLK1’、CLK2’、CLK3’、多个连接电极11、12、13。多条第一走线设置于第一导电层；多条第二走线设置于第二导电层，所述第一导电层和第二导电层位于不同层；多个连接电极设置于第三导电层，所述连接电极分别与第一走线和第二走线连接，以连接相对应的所述第一走线和第二走线，如图4所示，第一走线CLK1可以通过连接电极11与第二走线CLK1’连接，第一走线CLK2可以通过连接电极12与第二走线CLK2’连接，第一走线CLK3可以通过连接电极13与第二走线CLK3’连接；其中，连接电极在衬底基板40的正投影面积不完全相同，如图4、7所示，连接电极11、12、13在阵列基板上的正投影面积不相同。
本示例性实施例中，第一走线可以为时钟引线，第二走线可以为时钟引出线。第二走线CLK1’、CLK2’、CLK3’具有不同的长度，其中，第二走线CLK1’的长度可以小于第二走线CLK2’的长度，第二走线CLK2’的长度可以小于第二走线CLK3’的长度。因此，第二走线CLK1’与一目标结构层(例如，可以是彩膜基板边沿的BM区域)之间的交叠电容小于第二走线CLK2’与目标结构层(例如，可以是彩膜基板边沿的BM区域)之间的交叠电容；第二走线CLK2’与目标结构层(例如，可以是彩膜基板边沿的BM区域)之间的交叠电容小于第二走线CLK3’与目标结构层(例如，可以是彩膜基板边沿的BM区域)之间的交叠电容。本公开可以通过在衬底基板具有不同正投影面积的连接电极11、12、13补偿时钟引出线与目标结构层(例如，彩膜基板边沿的BM区域)之间的交叠电容，其中，连接电极11在衬底基板的正投影面积可以大于连接电极12在衬底基板的正投影面积，连接电极12在衬底基板的正投影面积可以大于连接电极13在衬底基板的正投影面积，连接电极11与目标结构层之间形成的交叠电容大于连接电极12与目标结构层之间形成的交叠电容；连接电极12与目标结构层之间形成的交叠电容大于连接电极13与目标结构层之间形成的交叠电容，由于连接电极11与第二走线CLK1’电连接，连接电极12与第二走线CLK2’电连接，连接电极13与第二走线CLK3’电连接，从而，连接电极11、第二走线CLK1’与目标结构形成的总交叠电容可以等于连接电极12、第二走线CLK2’与目标结构形成的总交叠电容，同时可以等于连接电极13、第二走线CLK3’与目标结构形成的总交叠电容。从而栅极驱动信号在每条第二走线上可以具有相同的延时时长，进而避免了显示面板出现横纹Mura。
本示例性实施例中，图4仅示例性的画出了3条第一走线和3条第二走线，应该理解的是，本公开不对第一走线和第二走线的条数进行限定，第一走线和第二走线还可以为其他条数。在其他示例性实施例中，第一走线和第二走线还可以为向其他驱动电路传输信号的其他信号线。
本示例性实施例中，每条所述第二走线和与其连接的所述连接电极与一目标结构层产生的交叠电容之和均相等。该设置可以使得信号在每条第二走线上具有相同的延时时长。应该理解的是，在其他示例性实施例中，所述第二走线和与其连接的所述连接电极与一目标结构层产生的交叠电容之和可以不相等，通过调节连接电极的面积可以调节信号在各条第二走线上的延时时长。
本示例性实施例中，如图4、8所示，图8为图4中虚线A-A处的剖视图，所述第三导电层(包括有连接电极层11)可以和所述第一导电层(包括第一走线CLK1)、第二导电层(包括第二走线CLK1’)位于不同层，第一走线CLK1可以设置于衬底基板的一侧，第一走线CLK1背离衬底基板40的一侧可以设置有第一绝缘层41，第二走线CLK1’可以设置于第一绝缘层41背离衬底基板40的一侧，第二走线CLK1’背离衬底基板40的一侧可以设置有第二绝缘层42。所述连接电极11可以通过贯穿第一绝缘层41、第二绝缘层42的第二过孔422与所述第一走线CLK1连接，连接电极可以通过贯穿第二绝缘层的第一过孔421与第二走线CLK1’连接。如图4所示，白色方孔表示第一过孔421，黑色方孔表示第二过孔422。其中，所述阵列基板可以包括晶体管，该晶体管可以为像素驱动电路中的晶体管，所述第一导电层还可以包括用于形成所述晶体管栅极的栅极层，所述第二导电层还可以包括用于形成所述晶体管源漏极的源漏层。所述阵列基板可以包括像素电极，所述第三导电层还可以包括用于形成所述像素电极的像素电极层。即，第一走线可以和栅极层同层成型，通过一次构图工艺形成；第二走线可以和源漏层同层成型；连接电极可以和像素电极层同层成型。其中，第一走线CLK1和第二走线CLK1’可以由金属或合金形成，例如，第一走线CLK1和第二走线CLK1’可以为铜、银、铝等金属或合金。将连接电极设置于像素电极金属层，一方面，由于像素电极层靠近彩膜基板，连接电极可以与彩膜基板的BM区域形成较大的电容；另一方面，透明的连接电极还可以便于显示面板在对盒封装时，通过外部紫外线透过阵列基板对封装胶进行固化；再一方面，在阵列基板自身制作过程中，形成像素电极层之前需要通过一次掩膜刻蚀工艺对像素电极层和有源层之间的绝缘层进行刻蚀，以形成连接像素电极和驱动晶体管源漏极的过孔，将连接电极设置于像素电极层，连接连接电极和第一走线、第二走线的过孔可以共用上述掩膜刻蚀工艺形成，从而简化了制作工艺。
本示例性实施例中，如图4所示，所述时钟走线CLK1、CLK2、CLK3可以由镂空的金属网格形成，该金属网格的镂空区域可以为矩形。所述连接电极11、12、13在所述衬底基板的正投影至少和部分所述金属网格在衬底基板的正投影重合，从而可以使得连接电极11、12、13可以分别通过第二过孔422与对应的金属网格连接。如图4所示，每条时钟走线可以包括多根沿第一方向X延伸的第一金属网格线和沿第二方向Y延伸的第二金属网格线，例如，时钟走线CLK1包括有多根第一金属网格线45和第二金属网格线46。连接电极可以在第一方向X上覆盖同一时钟走线的相邻的多条第二金属网格线，例如，连接电极11在第一方向X上覆盖时钟走线CLK1上相邻的多条第二金属网格线46；连接电极可以在第二方向Y上覆盖至少一条第一金属网格线，例如，连接电极11可以在第二方向Y上覆盖两条相邻的第一金属网格线45。阵列基板可以在第一方向上间隔设置多个第二过孔422，第二过孔的在衬底基板的正投影位于金属网格在衬底基板的正投影范围内，连接电极可以通过多个第二过孔与金属网格的一条第一金属网格线连接。其中，在第一方向X上，每相邻的两条第二金属网格线之间可以对应设置多个第二过孔，例如图4所示，阵列基板在每相邻的两条第二金属网格线之间设置有3个第二过孔422。阵列基板还可以在第一方向X上间隔设置多个第一过孔421，第一过孔421的在衬底基板的正投影可以位于第二走线CLK1’在衬底基板的正投影范围内，连接电极11可以通过多个第一过孔421与第二走线CLK1’电连接。其中，在第一方向X上，每相邻的两条第二金属网格线之间可以对应设置多个第一过孔421，例如，图4所示，阵列基板在每相邻的两条第二金属网格线46之间设置有3个第一过孔421。
如图8所示，由于阵列基板制作工艺的原因，第二绝缘层42和第三导电层每个位置的厚度近似相等，因此，连接电极11位于第二走线CLK1’正上方的部分111与其他部分的连接电极11具有一定高度差，即段差，111部分与其他部分的边界具有爬坡结构A，连接电极的剪切应力集中在该爬坡结构处。如图6所示，第二走线CLK1’可以包括连接部61，该连接部61在衬底基板的正投影与连接电极在衬底基板的正投影至少部分重合，以使连接电极11通过连接部61与第二走线CLK1’连接，当连接部61仅沿第一方向X延伸时，如图9所示，为图7的局部放大图，连接电极11凸起的111部分与其他部分的长边界112(实线位置，即爬坡结构的延伸方向)沿第一方向X延伸，因此，连接电极11的剪切应力主要集中在边界112上，从而容易造成连接电极11沿边界112断裂。
本示例性实施例中，如图10、11、12、13所示，图10为本公开阵列基板另一种示例性实施例的结构示意图，图11为图10中第二导电层的结构示意图，图12为图10中第三导电层的结构示意图。图13为图11中的局部放大图。图14为图12中的局部放大图。图10所示的阵列基板与图4所示的阵列基板主要区别在于第二走线具有不同结构的连接部。如图13所示，所述第二走线CLK1’可以包括连接部81，所述连接部81在所述衬底基板上的正投影与所述连接电极在衬底基板的正投影至少部分重合；所述连接部81可以包括沿第三方向X’延伸的主体部811、连接于所述主体部811的延伸部812，所述延伸部812沿第四方向Y’延伸，且所述第三方向与所述第四方向不同。如图14所示，与图8中连接电极存在凸起结构的原理相同，连接电极11在衬底基板正投影与连接部81在衬底基板正投影重合的部位111为沿垂直于衬底基板方向的凸起结构。由于连接部81包括延伸部812，如图14所示，连接电极11的凸起部位111与其他部分的边界112(实线位置，即爬坡结构的延伸方向)包括沿第三方向延伸的部分和沿第四方向延伸的部分，因此，该连接电极11可以将其剪切应力分散在不同的方向上，从而使得该连接电极不易折断。其中，每条第二走线的连接部可以包括多个凸起部，如图11所示，第二走线CLK1’可以包括两个凸起部，第二走线CLK2’、第二走线CLK3’可以包括1个凸起部。本示例性实施例中，所述第三方向可以与所述第一走线的延伸方向相同，所述第四方向可以与所述第二走线的延伸方向相同。
如图10、13所示，所述连接电极11可以通过第二过孔422与所述第一走线CLK1连接，连接电极可以通过第一过孔421与第二走线CLK1’连接。如图10所示，白色方孔表示第一过孔421，黑色方孔表示第二过孔422。每条时钟走线可以包括多根沿第一方向X延伸的第一金属网格线和沿第二方向Y延伸的第二金属网格线，例如，时钟走线CLK1包括有多根第一金属网格线和第二金属网格线46，其中，多根第一金属网格线包括相邻的第一金属网格线451、452。阵列基板可以在第一方向上间隔设置多个第二过孔422，第二过孔422的在衬底基板的正投影位于第一金属网格线451在衬底基板的正投影范围内，连接电极可以通过多个第二过孔422与第一金属网格线451连接。第二走线CLK1’的主体部811在衬底基板的正投影可以位于第一金属网格线452在衬底基板正投影的范围内，阵列基板可以在第一方向上间隔设置多个第一过孔421，第一过孔421的在衬底基板的正投影可以位于第二走线CLK1’的主体部811在衬底基板的正投影范围内，连接电极11可以通过该多个第一过孔421与第二走线CLK1’的主体部811电连接。第二走线CLK1’的延伸部812可以沿第二方向Y延伸，以使延伸部812在衬底基板的正投影与第一金属网格线451在衬底基板的正投影部分重合，从而还可以在第二过孔422之间设置第一过孔421。
应该理解的是，接电极11、第一走线CLK1、第二走线CLK1’之间的过孔还可以有其他的设置方式。同时，其他对应连接的连接电极、第一走线、第二走线之间的过孔设置方式可以与连接电极11、第一走线CLK1、第二走线CLK1’之间过孔设置方式相同。
应该理解的是，在其他示例性实施例中，所述第一导电层、第二导电层还可以设置于其他导电层。第三导电层还可以位于其他导电层，例如，如图15、16、17所示，图15为本公开另一种阵列基板的结构示意图，图16为图15中第二走线CLK1’的局部放大图。图17为图15中虚线A-A处的剖视图。该阵列基板可以包括：衬底基板61、多条第一走线CLK1、CLK2、CLK3，多条第二走线CLK1’、CLK2’、CLK3’、多个连接电极11、12、13。多条第一走线设置于第一导电层；多条第二走线设置于第二导电层，所述第一导电层和第二导电层位于不同层；多个连接电极设置于第三导电层，所述连接电极分别与第一走线和第二走线连接，以连接相对应的所述第一走线和第二走线，如图15所示，第一走线CLK1可以通过连接电极11与第二走线CLK1’连接，第一走线CLK2可以通过连接电极12与第二走线CLK2’连接，第一走线CLK3可以通过连接电极13与第二走线CLK3’连接；其中，连接电极在衬底基板的正投影面积不完全相同。如图16、17所示，所述第三导电层可以与所述第二导电层同层设置，即通过一次构图工艺成型。第一走线CLK1设置于衬底基板61的一侧，第一走线CLK1背离衬底基板61的一侧设置有第一绝缘层41，连接电极11可以位于第一走线CLK1背离所述衬底基板61的一侧；所述连接电极11可以通过贯穿第一绝缘层41的过孔与所述第一走线CLK1连接，且与所述第二走线CLK1’同层连接。
本示例性实施例中，如图4所示，多条所述第一走线可以沿第一方向X延伸且沿第二方向Y间隔分布，所述第二走线可以沿所述第二方向Y延伸且沿所述第一方向X间隔分布，其中，所述第一方向X和所述第二方向Y不同。由于第一走线与第二走线交叉设置，为避免第二走线与非需要连接的第一走线短路，第二走线和第一走线需要设置于不同的导电层。
本示例性实施例中，所述阵列基板可以包括边沿走线区，所述第一走线和所述第二走线可以位于所述边沿走线区，所述第二走线的第一端连接所述第一走线，所述第二走线的第二端延伸至所述边沿走线区的边沿。
本示例性实施例中，如图4所示，所述时钟走线可以由镂空的金属网格形成。该结构还可以便于显示面板在对盒封装时，通过外部紫外线透过阵列基板对封装胶进行固化。
本示例性实施例还提供一种显示面板，该显示面板包括上述的阵列基板。
本示例性实施例还提供一种显示装置，该显示装置包括上述的阵列基板。该显示装置可以为电视、手机、平板电脑等显示装置。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种阵列基板，其特征在于，包括：
衬底基板；
多条第一走线，设置于第一导电层；
多条第二走线，设置于第二导电层，多条所述第二走线与多条所述第一走线一一对应设置，所述第一导电层和第二导电层位于不同层；
多个连接电极，设置于第三导电层，多个所述连接电极与多条所述第一走线一一对应设置，每个所述连接电极分别和与其对应的第一走线、第二走线连接，以连接相对应的所述第一走线和第二走线；
其中，至少部分所述第二走线具有不同的长度，连接电极在衬底基板的正投影面积不完全相同。
2.根据权利要求1所述的阵列基板，其特征在于，每条所述第二走线和与其连接的所述连接电极与一目标结构层产生的交叠电容之和均相等。
3.根据权利要求1所述的阵列基板，其特征在于，所述第三导电层和所述第一导电层、第二导电层位于不同层，所述连接电极分别通过过孔与所述第一走线、第二走线连接。
4.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括晶体管，所述第一导电层包括用于形成所述晶体管栅极的栅极层，所述第二导电层包括用于形成所述晶体管源漏极的源漏层；
所述阵列基板包括像素电极，所述第三导电层包括用于形成所述像素电极的像素电极层。
5.根据权利要求1所述的阵列基板，其特征在于，
所述阵列基板包括基板，所述第二导电层位于所述第一导电层背离所述基板的一侧；
所述第三导电层与所述第二导电层同层设置，所述连接电极通过过孔与所述第一走线连接，且与所述第二走线同层连接。
6.根据权利要求1所述的阵列基板，其特征在于，多条所述第一走线沿第一方向延伸且沿第二方向间隔分布，所述第二走线沿所述第二方向延伸且沿所述第一方向间隔分布，其中，所述第一方向和所述第二方向不同。
7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板包括边沿走线区，所述第一走线和所述第二走线位于所述边沿走线区，所述第二走线的第一端连接所述第一走线，所述第二走线的第二端延伸至所述边沿走线区的边沿；
所述第一走线为栅极驱动电路中的时钟走线，所述第二走线为栅极驱动电路中的时钟引出线；
所述时钟走线沿所述栅极驱动电路中移位寄存器单元的级联方向延伸，用于向所述移位寄存器单元提供时钟信号；
所述时钟引出线的第一端连接所述时钟走线，所述时钟引出线的第二端延伸至所述边沿走线区的边沿，以连接所述栅极驱动电路中的移位寄存器单元。
8.根据权利要求7所述的阵列基板，其特征在于，所述时钟走线由镂空的金属网格形成，所述连接电极在所述阵列基板的正投影至少和部分所述金属网格在衬底基板的正投影重合。
9.根据权利要求3所述的阵列基板，其特征在于，所述第二走线包括连接部，所述连接部在所述衬底基板的正投影与所述连接电极在所述衬底基板的正投影至少部分重合；
所述连接部包括沿第三方向延伸的主体部、连接于所述主体部的延伸部，所述延伸部沿第四方向延伸，且所述第三方向与所述第四方向不同。
10.一种显示装置，其特征在于，包括权利要求1-9任一项所述的阵列基板。
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