CN111897167B - 阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本申请提供了一种阵列基板、显示面板及显示装置，涉及显示技术领域。该阵列基板具有显示区和非显示区，非显示区包括设置于显示区一侧的多个虚拟像素单元和多条扇区感应走线；扇区感应走线与穿过显示区的感应线电连接，扇区感应走线的部分在阵列基板的衬底基板上的投影与虚拟像素单元在衬底基板上的投影有交叠。利用本申请的技术方案能够降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。

Description

阵列基板、显示面板及显示装置
技术领域
本申请属于显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。
背景技术
随着显示技术的发展，用户对显示面板的屏占比要求越来越高，窄边框设计已经成为了显示面板的一大发展趋势。
显示面板具有显示区和非显示区。非显示区中设置有扇形走线区，扇形走线区中设置有大量走线。这些走线占据的空间较大，即扇形走线区占据的空间较大，从而提高了显示面板实现窄边框设计的难度。
发明内容
本申请实施例提供了一种阵列基板、显示面板及显示装置，能够降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。
第一方面，本申请实施例提供一种阵列基板，阵列基板具有显示区和非显示区，非显示区包括设置于显示区一侧的多个虚拟像素单元和多条扇区感应走线；扇区感应走线与穿过显示区的感应线电连接，扇区感应走线的部分在阵列基板的衬底基板上的投影与虚拟像素单元在衬底基板上的投影有交叠。
第二方面，本申请实施例提供一种显示面板，包括第一方面中的阵列基板。
第三方面，本申请实施例提供一种显示装置，包括第二方面中的显示面板。
本申请实施例提供一种阵列基板、显示面板及显示装置，阵列基板中的扇区感应走线的部分在衬底基板上的投影与虚拟像素单元在衬底基板上的投影有交叠，即扇区感应走线中的部分和虚拟像素单元可共用一部分空间，减小了扇区感应走线和虚拟像素单元总体占用的空间，从而可减小非显示区的面积，降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。
附图说明
从下面结合附图对本申请的具体实施方式的描述中可以更好地理解本申请。其中，相同或相似的附图标记表示相同或相似的特征。
图1为相关技术中阵列基板的一示例的结构示意图；
图2为本申请实施例提供的阵列基板的结构示意图；
图3为图2所示的阵列基板示出的局部的一示例的结构示意图；
图4为图3所示的阵列基板的局部中C1-C1方向的一示例的剖面图；
图5为图3所示的阵列基板的局部中D1-D1方向的一示例的剖面图；
图6为图3所示的阵列基板的局部中C1-C1方向的另一示例的剖面图；
图7为图3所示的阵列基板的局部中D1-D1方向的另一示例的剖面图；
图8为图3所示的阵列基板的局部中C1-C1方向的又一示例的剖面图；
图9为图3所示的阵列基板的局部中D1-D1方向的又一示例的剖面图；
图10为图2所示的阵列基板示出的局部的另一示例的结构示意图；
图11为图10所示的阵列基板的局部中D2-D2方向的一示例的剖面图；
图12为图10所示的阵列基板的局部中D2-D2方向的另一示例的剖面图；
图13为图10所示的阵列基板的局部中D2-D2方向的又一示例的剖面图；
图14为本申请另一实施例提供的阵列基板的结构示意图；
图15为图14所示的阵列基板示出的局部的一示例的结构示意图；
图16为图15所示的阵列基板的局部中D3-D3方向的一示例的剖面图；
图17为图15所示的阵列基板的局部中D3-D3方向的另一示例的剖面图；
图18为图15所示的阵列基板的局部中D3-D3方向的又一示例的剖面图；
图19为本申请又一实施例提供的阵列基板的结构示意图；
图20为本申请一实施例提供的显示面板的结构示意图；
图21为本申请一实施例提供的显示装置的结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。本申请决不限于下面所提出的任何具体配置和算法，而是在不脱离本申请的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本申请造成不必要的模糊。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
阵列基板具有显示区和非显示区。显示区可包括显示像素单元。非显示区可包括虚拟像素(即dummy pixel)单元以及扇区感应走线(即Fanout Sensor line)。图1为相关技术中阵列基板的一示例的结构示意图。如图1所示，在显示区11周围设置有虚拟像素单元121。显示区11一侧还设置有扇区走线区122，扇形走线区122设置于虚拟像素单元121下方。扇形走线区122中设置有大量扇区感应走线123。扇区感应走线一端与穿越虚拟像素单元121的感应线(即Sensor line)13连接，另一端与驱动集成电路(Integrated Circuit，IC)连接。随着显示装置大尺寸、高像素密度(Pixels Per Inch，PPI)的发展趋势，使得感应线数量增多。对应地，扇区感应走线的数量也随之增多，大量的扇区感应走线的斜线高度越来大，导致扇形走线区122占用的空间也越来越大，对显示装置窄边框的设计带来了很大的难度，无法满足显示装置对窄边框的要求。
为了降低显示装置窄边框设计的难度，以易于满足显示装置对窄边框的要求。本申请实施例提供一种阵列基板、显示面板及显示装置，将扇区感应走线的部分设置于与虚拟像素单元对应的区域内，从而减小虚拟像素单元和扇区感应走线占据的空间，降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。
图2为本申请一实施例提供的阵列基板的结构示意图。如图2所示，阵列基板具有显示区21和非显示区22。非显示区22包括设置于显示区21一侧的多个虚拟像素单元221和多条扇区感应走线222。在一些示例中，可在非显示区的周围均设置虚拟像素单元221，以防止阵列基板的显示区21的图形与显示区21的外围图形差异较大，从而避免显示区21中靠近非显示区22的显示像素单元与显示区21中远离非显示区22的显示像素单元在膜层结构或显示效果上的差异，以提高阵列基板的均一性，以及包括该阵列基板的显示装置的均一性。
扇区感应走线222与穿过显示区21的感应线211电连接。感应线211与阵列基板的显示区中的驱动线(未示出)可共同实现感测触控的功能。具体地，感应线211与驱动线之间能够形成互电容，在接收到触控操作的情况下，感应线211与驱动线之间的互电容会发生变化，使得感应线211通过互电容耦合出的信号发生变化，从而利用驱动线和感应线211来感测触控点位置。扇区感应走线222与感应线211电连接，能够接收感应线211传输来的信号。为了便于表示，图2中只示出了穿越显示区的感应线211的部分，并未将整条感应线211示出。其中，扇区感应走线222的部分在阵列基板的衬底基板上的投影与虚拟像素单元221在衬底基板上的投影有交叠。即扇区感应走线222的部分设置在虚拟像素单元221所对应的区域中，可视为扇形走线区所在区域与虚拟像素单元221所在区域具有部分交叠。
图3为图2所示的阵列基板示出的局部的一示例的结构示意图。具体地，图3示出了图2中虚线椭圆标出的局部的示例性结构。如图3所示，显示区包括显示像素单元212。位于显示区21中的交错设置的栅线31和数据线331围成的区域可形成显示像素单元212的区域。位于非显示区22中的交错设置的栅线31和数据线331围成的区域可形成虚拟像素单元221的区域。
扇区感应走线222的一部分位于虚拟像素单元221的区域内，即扇区感应走线222的这一部分在衬底基板上的投影与虚拟像素单元221在衬底基板上的投影有交叠。扇形走线区223和虚拟像素单元221可共用一部分空间。
在本申请实施例中，阵列基板中的扇区感应走线的部分在衬底基板上的投影与虚拟像素单元在衬底基板上的投影有交叠，即扇区感应走线中的部分和虚拟像素单元可共用一部分空间，减小了扇区感应走线和虚拟像素单元总体占用的空间，从而可减小非显示区的面积，降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。
在一些示例中，感应线211与扇区感应走线222可无缝连接为一体结构体。在制作过程中，可将感应线211、扇区感应走线222一同制作，以简化阵列基板的制作过程，提高阵列基板的制作效率。而且，还可避免接触不良的情况，提高阵列基板的安全性和可靠性。
在另一些示例中，如图3所示，感应线211可包括第一连接端213。扇区感应走线可包括第二连接端224。感应线211的第一连接端213与扇区感应走线222的第二连接端224对接连接。第一连接端213与第二连接端224对接连接，避免扇区感应走线222与感应线211连接稳定性差而造成接触不良，从而确保扇区感应走线222和感应线211的有效连接，提高阵列基板的安全性和可靠性。
如图3所示，第二连接端224在衬底基板上的投影与非显示区22相邻的一行显示像素单元212对应的栅线31在衬底基板上的投影之间的距离可设为h。虚拟像素单元221在列方向上的延伸长度为a。其中，a＞h≥0，可保证扇区感应走线222与感应线211连接的一部分位于虚拟像素单元221的区域内，减小扇区感应走线222与虚拟像素单元221共同占用的空间，便于实现显示装置的窄边框要求。
在上述实施例中，扇区感应走线222的线宽与感应线211的线宽可相同，也可不同，在此并不限定。例如，扇区感应走线222的线宽可小于感应线211的线宽。
扇区感应走线222具体可为弯折走线。扇区感应走线可包括沿第一方向延伸的第一部分2221和沿第二方向延伸的第二部分2222。第一方向可为列方向，例如，第一方向具体为显示像素单元和虚拟像素单元列排布的像素单元列的延伸方向，如图3所示出的第一方向。第二方向可为虚拟像素单元指向驱动IC的方向，驱动IC位于扇形走线区223下方。例如，如图3所示出的第二方向。第一方向与第二方向呈一定角度的夹角。例如，图3所示的α即为第一方向与第二方向的夹角，也是第一部分和第二部分的夹角。在一些示例中，扇区感应走线222的弯折点可位于虚拟像素单元221的区域内，即第一部分在衬底基板上的投影与第二部分在衬底基板上的投影的交点落在虚拟像素单元221在衬底基板上的投影内。如图2和图3所示，扇区感应走线222的弯折点A位于虚拟像素单元221的区域内。扇区感应走线222的弯折点A位于虚拟像素单元221的区域内，可进一步减小扇区感应走线222与虚拟像素单元221共同占用的空间，更加便于实现显示装置的窄边框要求。
由于扇区感应走线222的部分在阵列基板的衬底基板上的投影与虚拟像素单元221在衬底基板上的投影有交叠，扇区感应走线222中的信号可能会与虚拟像素单元221内的结构中的信号相互影响。为了避免信号之间的相互影响，可对虚拟像素单元221的结构进行与显示像素单元212的结构的不同设置。
图4为图3所示的阵列基板的局部中C1-C1方向的一示例的剖面图，示出了显示像素单元212的结构。如图3和图4所示，显示像素单元212可包括薄膜晶体管电极33和平坦化层41。显示像素单元212还可以包括半导体层32。薄膜晶体管电极33可包括薄膜晶体管源极331即数据线331和薄膜晶体管漏极332。平坦化层41即PLN层41设置有第一通孔34。第一通孔34可用于连通显示像素电极36和薄膜晶体管漏极332。
在一些示例中，如图4所示，像素电极层可包括显示像素单元212的显示像素电极36。显示像素电极36位于显示像素单元212的区域内。像素电极层在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠，以避免像素电极层中的信号与扇区感应走线222中的信号发生耦合产生不良影响。
图5为图3所示的阵列基板的局部中D1-D1方向的一示例的剖面图，示出了虚拟像素单元221的结构。如图3和图5所示，虚拟像素单元221包括薄膜晶体管电极33和平坦化层41。薄膜晶体管电极33可包括薄膜晶体管源极331即数据线331和薄膜晶体管漏极332。薄膜晶体管电极33被平坦化层41完全覆盖，即平坦化层41上并不设置通孔，以避免扇区感应走线222通过通孔与薄膜晶体管漏极332短接，从而避免扇区感应走线222中的信号与通过薄膜晶体管漏极332的信号之间的相互影响。如图5所示，虚拟像素单元221可不设置虚拟像素电极，即像素电极层可不设置虚拟像素电极，以避免虚拟像素电极的信号与扇区感应走线222中的信号间的耦合影响。虚拟像素单元221还可包括半导体层32。虚拟像素单元221的半导体层32与显示像素单元212中的半导体层32可保持阵列基板设置的图案的一致性。
图6为图3所示的阵列基板的局部中C1-C1方向的另一示例的剖面图，示出了显示像素单元212的结构。如图3和图6所示，显示像素单元212可包括薄膜晶体管电极33和钝化层42即PV层42。钝化层42上设置有第二通孔35。第二通孔35可用于连通显示像素电极36和薄膜晶体管漏极332。显示像素单元212还可包括半导体层32。
在一些示例中，如图6所示，像素电极层可包括显示像素单元212的显示像素电极36。显示像素电极36可位于显示像素单元212的区域内。像素电极层在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠，以避免像素电极层中的信号与扇区感应走线222中的信号发生耦合产生不良影响。
图7为图3所示的阵列基板的局部中D1-D1方向的另一示例的剖面图，示出了虚拟像素单元221的结构。如图3和图7所示，虚拟像素单元221包括薄膜晶体管电极33和钝化层42，且薄膜晶体管电极33被钝化层42完全覆盖，即钝化层42上不设置通孔，以避免扇区感应走线222通过通孔与薄膜晶体管漏极332短接，从而避免扇区感应走线222中的信号与通过薄膜晶体管漏极332的信号之间的相互影响。如图7所示，虚拟像素单元221可不设置虚拟像素电极，即像素电极层可不设置虚拟像素电极，以避免虚拟像素电极的信号与扇区感应走线222中的信号间的耦合影响。虚拟像素单元221还可包括半导体层32。虚拟像素单元221的半导体层32与显示像素单元212中的半导体层32可保持阵列基板设置的图案的一致性。
图8为图3所示的阵列基板的局部中C1-C1方向的又一示例的剖面图，示出了显示像素单元212的结构。如图3和图8所示，显示像素单元212可包括薄膜晶体管电极33、平坦化层41和钝化层42。平坦化层41上设置第一通孔34。钝化层42上设置有第二通孔35。第二通孔35可与第一通孔34连通，即第一通孔34在阵列基板上的投影与第二通孔35在阵列基板上的投影重合。显示像素单元212还可包括半导体层32。
在一些示例中，如图8所示，像素电极层可包括显示像素单元212的显示像素电极36。显示像素电极36可位于显示像素单元212的区域内。像素电极层在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠，以避免像素电极层中的信号与扇区感应走线222中的信号发生耦合产生不良影响。
图9为图3所示的阵列基板的局部中D1-D1方向的又一示例的剖面图，示出了虚拟像素单元221的结构。如图3和图9所示，虚拟像素单元221可包括薄膜晶体管电极33、平坦化层41和钝化层42。薄膜晶体管电极33被平坦化层41和钝化层42完全覆盖。即在虚拟像素单元的平坦化层41和钝化层42上均不设置通孔，以避免扇区感应走线222通过通孔与薄膜晶体管漏极332短接，从而避免扇区感应走线222中的信号与通过薄膜晶体管漏极332的信号之间的相互影响。如图9所示，虚拟像素单元221可不设置虚拟像素电极，即像素电极层可不设置虚拟像素电极，以避免虚拟像素电极的信号与扇区感应走线222中的信号间的耦合影响。虚拟像素单元221还可包括半导体层32。虚拟像素单元221的半导体层32与显示像素单元212中的半导体层32可保持阵列基板设置的图案的一致性。
在一些示例中，阵列基板可包括第一金属层。第一金属层可包括数据线和显示像素单元的薄膜晶体管的漏极。第一金属层中可不设置虚拟像素单元中的薄膜晶体管的漏极。图10为图2所示的阵列基板示出的局部的另一示例的结构示意图。具体地，图10示出了图2中虚线椭圆标出的局部的示例性结构。图10与图3的不同之处在于，虚拟像素单元221中并不设置薄膜晶体管漏极332。即第一金属层可包括数据线331和显示像素单元212的薄膜晶体管漏极332，并不设置虚拟像素单元221的薄膜晶体管漏极，以使第一金属层在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠，避免第一金属层中的信号与扇区感应走线222中的信号发生耦合产生不良影响。
图10所示的阵列基板中显示像素单元的结构可参见图4、图6和图8所示的显示像素单元的结构，在此不再赘述。
图11为图10所示的阵列基板的局部中D2-D2方向的一示例的剖面图，示出了虚拟像素单元221的结构。如图10和图11所示，虚拟像素单元221包括薄膜晶体管电极33和平坦化层41。薄膜晶体管电极33被平坦化层41完全覆盖，即平坦化层41上并不设置通孔。薄膜晶体管电极33包括数据线331，但并不包括薄膜晶体管漏极332。即第一金属层中可不设置虚拟像素单元221的薄膜晶体管漏极，以进一步避免虚拟像素单元221中薄膜晶体管漏极的信号与扇区感应走线222中的信号间的耦合影响。
图12为图10所示的阵列基板的局部中D2-D2方向的另一示例的剖面图，示出了虚拟像素单元221的结构。如图10和图12所示，虚拟像素单元221包括薄膜晶体管电极33和钝化层42。薄膜晶体管电极33被钝化层42完全覆盖，即钝化层42上并不设置通孔。薄膜晶体管电极33包括数据线331，但并不包括薄膜晶体管漏极332。即第一金属层中可不设置虚拟像素单元221的薄膜晶体管漏极，以进一步避免虚拟像素单元221中薄膜晶体管漏极的信号与扇区感应走线222中的信号间的耦合影响。
图13为图10所示的阵列基板的局部中D2-D2方向的又一示例的剖面图，示出了虚拟像素单元221的结构。如图10和图13所示，虚拟像素单元221可包括薄膜晶体管电极33、平坦化层41和钝化层42。薄膜晶体管电极33被平坦化层41和钝化层42完全覆盖。即在虚拟像素单元的平坦化层41和钝化层42上均不设置通孔。薄膜晶体管电极33包括数据线331，但并不包括薄膜晶体管漏极332。即第一金属层中可不设置虚拟像素单元221的薄膜晶体管漏极，以进一步避免虚拟像素单元221中薄膜晶体管漏极的信号与扇区感应走线222中的信号间的耦合影响。
在上述实施例中，在薄膜晶体管漏极和扇区感应走线222不会发生短接的基础上，也可在虚拟像素单元的平坦化层41和钝化层42其中一层设置通孔，在此并不限定。
在另一些示例中，扇区感应走线222的弯折点可位于虚拟像素单元221的区域外，即第一部分在衬底基板上的投影与第二部分在衬底基板上的投影的交点落在虚拟像素单元在衬底基板上的投影外。图14为本申请另一实施例提供的阵列基板的结构示意图。图14与图2的不同之处在于，扇区感应走线222的弯折点位于虚拟像素单元221的区域之外。图15为图14所示的阵列基板示出的局部的一示例的结构示意图。具体地，图15示出了图14中虚线椭圆标出的局部的示例性结构。如图15所示，扇区感应走线222的弯折点B位于虚拟像素单元221的区域外。
图14和图15所示的阵列基板中显示像素单元的结构可参见图4、图6和图8所示的显示像素单元的结构，在此不再赘述。
像素电极层还可包括虚拟像素单元221的虚拟像素电极37。图16为图15所示的阵列基板的局部中D3-D3方向的一示例的剖面图。如图15和图16所示，虚拟像素单元221可包括薄膜晶体管33和平坦化层41。薄膜晶体管电极33可包括数据线331即薄膜晶体管源极和薄膜晶体管漏极332。薄膜晶体管电极33被平坦化层41完全覆盖，即平坦化层41上并不设置通孔，以避免扇区感应走线222通过通孔与薄膜晶体管漏极332短接，从而避免扇区感应走线222中的信号与通过薄膜晶体管漏极332的信号之间的相互影响。虚拟像素单元221还可包括虚拟像素电极37，虚拟像素电极37可位于交错设置的栅线31与数据线331形成的虚拟像素单元221的区域内。虚拟像素电极37在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠。设置虚拟像素电极可在保持阵列基板中显示像素单元212和虚拟像素单元221结构上的一致性的基础上，避免虚拟像素电极37的信号与扇区感应走线22中的信号间的耦合影响。
图17为图15所示的阵列基板的局部中D3-D3方向的另一示例的剖面图。如图15和图17所示，虚拟像素单元221可包括薄膜晶体管33和钝化层42。薄膜晶体管电极33可包括数据线331和薄膜晶体管漏极332。薄膜晶体管电极33被钝化层42完全覆盖，即钝化层42上并不设置通孔，以避免扇区感应走线222通过通孔与薄膜晶体管漏极332短接，从而避免扇区感应走线222中的信号与通过薄膜晶体管漏极332的信号之间的相互影响。虚拟像素单元221还可包括虚拟像素电极37，虚拟像素电极37可位于交错设置的栅线31与数据线331形成的虚拟像素单元221的区域内。虚拟像素电极37在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠。设置虚拟像素电极可在保持阵列基板中显示像素单元212和虚拟像素单元221结构上的一致性的基础上，避免虚拟像素电极37的信号与扇区感应走线22中的信号间的耦合影响。
图18为图15所示的阵列基板的局部中D3-D3方向的又一示例的剖面图。如图15和图18所示，虚拟像素单元221可包括薄膜晶体管电极33、平坦化层41和钝化层42。薄膜晶体管电极33被平坦化层41和钝化层42完全覆盖。即在虚拟像素单元的平坦化层41和钝化层42上均不设置通孔，以避免扇区感应走线222通过通孔与薄膜晶体管漏极332短接，从而避免扇区感应走线222中的信号与通过薄膜晶体管漏极332的信号之间的相互影响。虚拟像素单元221还可包括虚拟像素电极37，虚拟像素电极37可位于交错设置的栅线31与数据线331形成的虚拟像素单元221的区域内。虚拟像素电极37在衬底基板上的投影与扇区感应走线222在衬底基板上的投影无交叠。设置虚拟像素电极可在保持阵列基板中显示像素单元212和虚拟像素单元221结构上的一致性的基础上，避免虚拟像素电极37的信号与扇区感应走线22中的信号间的耦合影响。
在上述实施例中，在薄膜晶体管漏极和扇区感应走线222不会发生短接的基础上，也可在虚拟像素单元的平坦化层41和钝化层42其中一层设置通孔，在此并不限定。
需要说明的是，上述虚拟像素单元的结构特征可相互结合，在此并不限定。
在一些实施例中，上述阵列基板还包括驱动IC。图19为本申请又一实施例提供的阵列基板的结构示意图。如图19所示，驱动IC 51位于非显示区22，与扇区感应走线222电连接。驱动IC 51可接收扇区感应走线22传输的信号，执行与该信号相关的动作。
本申请实施例还提供一种显示面板。该显示面板可包括上述实施例中的阵列基板。下面以显示面板为液晶显示面板为例进行说明。图20为本申请一实施例提供的显示面板的结构示意图。如图20所示，该显示面板包括上述实施例中的阵列基板10、彩膜基板20和设置于阵列基板10与彩膜基板20之间的液晶层30。本申请实施例中的显示面板具体可为手机、计算机、平板电脑、电视、电子纸、车载显示屏等装置中具有显示功能的面板，在此并不限定。由于阵列基板中扇区感应走线中的部分和虚拟像素单元可共用一部分空间，减小了扇区感应走线和虚拟像素单元总体占用的空间，从而可减小非显示区的面积，降低显示面板窄边框的设计难度，易于满足显示面板对窄边框的要求，也降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。
本申请还提供一种显示装置。该显示装置包括上述实施例中的显示面板。下面以显示装置为液晶显示装置为例进行说明。图21为本申请一实施例提供的显示装置的结构示意图。如图21所示，该显示装置包括上述实施例中的显示面板40和背光模组50。本申请实施例提供的显示装置可为手机、计算机、平板电脑、电视、电子纸、车载显示屏等具有显示功能的显示装置，在此并不限定。由于阵列基板中扇区感应走线中的部分和虚拟像素单元可共用一部分空间，减小了扇区感应走线和虚拟像素单元总体占用的空间，从而可减小非显示区的面积，降低显示面板窄边框的设计难度，易于满足显示面板对窄边框的要求，也降低显示装置窄边框的设计难度，易于满足显示装置对窄边框的要求。
需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。对于显示面板实施例和显示装置实施例而言，相关之处可以参见阵列基板实施例的说明部分。本申请并不局限于上文所描述并在图中示出的特定步骤和结构。本领域的技术人员可以在领会本申请的精神之后，作出各种改变、修改和添加。并且，为了简明起见，这里省略对已知技术的详细描述。
本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。在权利要求书中，术语“包括”并不排除其他装置或步骤；数量词“一个”不排除多个；术语“第一”、“第二”用于标示名称而非用于表示任何特定的顺序。权利要求中的任何附图标记均不应被理解为对保护范围的限制。权利要求中出现的多个部分的功能可以由一个单独的硬件或软件模块来实现。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (11)

1.一种阵列基板，其特征在于，所述阵列基板具有显示区和非显示区，所述非显示区包括设置于所述显示区一侧的多个虚拟像素单元和多条扇区感应走线；
所述扇区感应走线与穿过所述显示区的感应线电连接，所述扇区感应走线的部分在所述阵列基板的衬底基板上的投影与所述虚拟像素单元在所述衬底基板上的投影有交叠；
所述感应线包括第一连接端，所述扇区感应走线包括第二连接端，所述感应线的所述第一连接端与所述扇区感应走线的所述第二连接端对接连接，
所述第二连接端在所述衬底基板上的投影与所述非显示区相邻的一行显示像素单元对应的栅线在所述衬底基板上的投影之间的距离h满足a＞h≥0，其中a为所述虚拟像素单元在列方向上的延伸长度。
2.根据权利要求1所述的阵列基板，其特征在于，所述感应线与所述扇区感应走线无缝连接为一体结构体。
3.根据权利要求1所述的阵列基板，其特征在于，所述扇区感应走线包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，所述第一部分在所述衬底基板上的投影与所述第二部分在所述衬底基板上的投影的交点落在所述虚拟像素单元在所述衬底基板上的投影内。
4.根据权利要求1所述的阵列基板，其特征在于，
所述虚拟像素单元包括薄膜晶体管电极和平坦化层，所述薄膜晶体管电极被所述平坦化层完全覆盖。
5.根据权利要求1所述的阵列基板，其特征在于，
所述虚拟像素单元包括薄膜晶体管电极和钝化层，所述薄膜晶体管电极被所述钝化层完全覆盖。
6.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括第一金属层，所述第一金属层包括所述阵列基板中的数据线和所述显示区中显示像素单元的薄膜晶体管漏极，
所述第一金属层在所述衬底基板上的投影与所述扇区感应走线在所述衬底基板上的投影无交叠。
7.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括像素电极层，所述像素电极层包括所述显示区中显示像素单元的显示像素电极，所述像素电极层在所述衬底基板上的投影与所述扇区感应走线在所述衬底基板上的投影无交叠。
8.根据权利要求7所述的阵列基板，其特征在于，所述像素电极层还包括所述虚拟像素单元的虚拟像素电极，所述虚拟像素电极位于交错设置的栅线与数据线形成的虚拟像素单元的区域内。
9.根据权利要求1所述的阵列基板，其特征在于，还包括驱动集成电路，所述驱动集成电路与所述扇区感应走线电连接。
10.一种显示面板，其特征在于，包括如权利要求1至9中任意一项所述的阵列基板。
11.一种显示装置，其特征在于，包括如权利要求10所述的显示面板。
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