JP2003195785A - マトリクスアレイ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 平面表示装置に用いるマトリクスアレイ基
板において、ドライエッチングによりパターン配線を製
造する際に、近接して並列される配線間に、エッチング
残渣に起因する短絡が生じるのを防止することができる
ものを提供する。 【解決手段】配線が近接して並列される個所に、配線間
間隔が所定値以下であって、所定値以上の幅の幅広部１
１ｅが含まれる場合、該幅広部１１ｅに、配線方向に延
びるスリット７を少なくとも一つ設ける。スリット７が
設けられる幅広部１１ｅは、特には、ＣＯＧ方式の平面
表示装置用のマトリクスアレイ基板において、ＦＰＣ−
ＩＣ配線１１が、棚状領域の隅部１０ｅでＬ字状に折れ
曲がる個所である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。特には、周縁部に、駆動ＩＣチップと、
フレキシブル配線基板の端子部とを搭載するための接続
パッド及び接続配線を有するマトリクスアレイ基板に関
する。

【０００２】

【従来の技術】近年、液晶表示装置等の平面表示装置
は、薄型、軽量、低消費電力の特徴を生かして、パーソ
ナル・コンピュータ、ワードプロセッサあるいはＴＶ等
の表示装置として、更に投射型の表示装置として各種分
野で利用されている。

【０００３】中でも、各画素電極にスイッチ素子が電気
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。

【０００４】以下に、光透過型のアクティブマトリクス
型液晶表示装置を例にとり、その構成について簡単に説
明する。

【０００５】一般に、アクティブマトリクス型液晶表示
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。

【０００６】アレイ基板においては、ガラス等の透明絶
縁基板上に、上層の金属配線パターンとして例えば複数
本の信号線と、下層の金属配線パターンとして例えば複
数本の走査線とが絶縁膜を介して格子状に配置され、格
子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxid
e)等の透明導電材料からなる画素電極が配される。そし
て、格子の各交点部分には、各画素電極を制御するスイ
ッチング素子が配されている。スイッチング素子が薄膜
トランジスタ（以下、ＴＦＴと略称する。）である場合
には、ＴＦＴのゲート電極は走査線に、ドレイン電極は
信号線にそれぞれ電気的に接続され、さらにソース電極
は画素電極に電気的に接続されている。

【０００７】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。

【０００８】周縁部では、例えば、その一長辺側及び一
短辺側において、アレイ基板が対向基板から突き出し
て、外部からの駆動信号の入力を行うための棚状領域を
なしている。これら棚状領域には、信号線や走査線に駆
動信号等を入力するための接続パッドが配列される。

【０００９】周縁部に駆動ＩＣチップを配置し上記接続
パッドに入力を行う方式としては、駆動ＩＣチップを搭
載した、テープキャリアパッケージ（ＴＣＰ）と呼ばれ
る矩形状のフレキシブル配線を棚状領域に実装するＯＬ
Ｂ(Outer Lead Bonding)方式、及び、駆動ＩＣチップを
棚状領域に直接実装するＣＯＧ（Chip On Glass)方式が
ある。このような実装にあたり、ＡＣＦ（異方性導電
膜）等の導電接続材を介して、ＴＣＰ先端の端子面、ま
たは駆動ＩＣチップの下面の端子形成面が、棚状領域に
搭載されるとともに、この棚状領域上の接続パッド群と
電気的に接続されるのが一般的である。すなわち、フェ
ースダウン実装が行われる。

【００１０】以下、ＣＯＧ方式を例にとり、平面表示装
置の周縁部の構成について説明する（例えば、特開平６
−７５２４０，特開平１０−２０６８７７）。

【００１１】平面表示装置の一長辺（Ｘ端辺）側の棚状
領域には、信号線に画像信号（データ信号）を入力する
ための複数の信号線駆動用（Ｘ側）の駆動ＩＣチップが
実装され、一短辺（Ｙ端辺）側の棚状領域には、各走査
線にＴＦＴの駆動ゲート電圧等を逐次供給するための複
数または一つの走査線駆動用（Ｙ側）の駆動ＩＣチップ
が実装される。

【００１２】これらＸ側及びＹ側の各駆動ＩＣチップへ
の信号等の入力には、例えば、Ｘ端辺に沿って配される
一つの長尺帯状のフレキシブル配線基板（以降、ＦＰＣ
と略称する。）を用い、棚状領域に予め形成されたＦＰ
Ｃ−ＩＣ間接続用のパターン配線を介して、該ＦＰＣか
ら各駆動ＩＣチップへの入力を行う。

【００１３】

【発明が解決しようとする課題】この長尺帯状のＦＰＣ
からＹ側駆動ＩＣチップへの入力を行うためのＹ側のＦ
ＰＣ−ＩＣ間接続用のパターン配線は、比較的長さが長
いこともあり、なるべく幅広に形成されて並列するのが
好ましい。特には、このように並列されるパターン配線
が全体に屈曲または湾曲する場合や、斜めに配される場
合には、そのような部分での電気抵抗をなるべく低くす
べく、幅広部とするのが好ましい。ＦＰＣ−ＩＣ間接続
用以外のパターン配線についても同様である。

【００１４】このようなパターン配線の作成は、堆積ま
たはコーティングにより金属膜の成膜、及びエッチング
によるパターニングによって行われる。特には、サイド
エッチングや排水処理の問題から、近年ドライエッチン
グを用いるのが主流となっている。

【００１５】ところが、ドライエッチングを用いる金属
膜のパターニングにより互いに近接して並列されるパタ
ーン配線を作成する場合、配線間の領域に金属層の残留
が見られることがあった。特には、幅広の配線や幅広部
の間の領域に、このようなエッチング残渣（さ）が生
じ、この残留金属層に起因して配線間の短絡を生じるこ
とがあった。

【００１６】そこで、このような配線間の短絡を防止す
るために、配線間の間隔を充分に大きくとることが考え
られる。しかし、このような方策であると、配線を並列
して配置するための面積を大きくするか、または配線幅
を小さくする必要があった。配線のための面積を大きく
とると、アレイ基板や平面表示装置の外形寸法が大きく
なってしまうのであり、また、配線幅を小さくとると電
気抵抗が増大し走査線印加電圧の波形がなまる等の弊害
を生じることがある。

【００１７】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置用アレイ基板及びその製造方法に
おいて、ドライエッチング等により形成されるパターン
配線が互いに近接して並列される場合に、配線間の領域
の金属層の残留に起因する配線間短絡を防止することの
できるアレイ基板等を提供するものである。

【００１８】

【課題を解決するための手段】本発明のアレイ基板は、
絶縁基板上に、略平行に配列される複数の走査線と、こ
れら走査線に絶縁膜を介して略直交する複数の信号線
と、これら走査線及び信号線の交差部近傍に配置される
スイッチング素子と、各スイッチング素子にそれぞれ電
気的に接続されてマトリクス状に配列される画素電極
と、これら画素電極の配列領域より外の周縁部にあって
前記走査線または信号線に信号入力や給電を行うための
接続配線とを備えるマトリクスアレイ基板において、複
数の配線が互いに近接して並列する個所に、該配線の他
の部分よりも幅の広い幅広部、または、他のいずれかの
配線より幅の広い幅広配線が含まれ、前記幅広部または
前記幅広配線中に、配線方向に延びるスリットが設けら
れたことを特徴とする。

【００１９】上記構成により、ドライエッチングにより
パターン配線を製造する際に、近接して配される配線間
に、エッチング残渣に起因する短絡が生じるのを防止す
ることができる。

【００２０】

【発明の実施の形態】実施例の平面表示装置及びそのマ
トリクスアレイ基板１０について、図１〜２を用いて説
明する。図１は、平面表示装置の要部（隅部）の構成を
模式的に示す平面図であり、図２は、平面表示装置の全
体を模式的に示す斜視図である。

【００２１】実施例の平面表示装置は、ＣＯＧ方式のア
クティブマトリクス型液晶表示装置であり、画像表示領
域２の対角寸法が７インチである。

【００２２】矩形状のアレイ基板１０と、これより縦横
の寸法の少し小さい対向基板２０とが、対向基板２０の
四周端縁に沿って配されたシール材６により貼り合わさ
れており、この内側の空隙に液晶材料が封止されて表示
パネル本体をなしている。

【００２３】図２に示すように、アレイ基板１０の一長
辺１０ａが対向基板２０の端縁から突き出してなる長辺
側（Ｘ側）の棚状領域１０Ｘでは、アレイ基板１０の一
長辺１０ａに沿って複数のＸ側駆動ＩＣチップ３が、Ａ
ＣＦを介してフェースダウン方式により実装されてい
る。図示の例では３個のＸ側駆動ＩＣチップ３が、アレ
イ基板の長辺１０ａに沿った向きに配されて、略等間隔
に配列されている。

【００２４】また、画像表示領域２の信号線１５から引
き出された信号線引き出し配線１７が、各Ｘ側駆動ＩＣ
チップ３の基板内側の長辺３ｃ及び両短辺３ｂ，３ｄの
個所へと延びている。図には示さないが、信号線引き出
し配線１７の先端の信号線パッドが、Ｘ側駆動ＩＣチッ
プ３の下面の各出力バンプにそれぞれ電気的に接続され
る。

【００２５】Ｘ側の棚状領域１０Ｘでは、Ｘ側駆動ＩＣ
チップ３の配列個所より基板外側に、一つの長尺帯状の
ＦＰＣ（フレキシブル配線基板）４が、ＡＣＦ等により
接続されて搭載されている。ＦＰＣ４におけるＹ側の端
縁４ｂ（図の左端）は、図示の例で、対向基板２０のＹ
側の短辺２０を延ばした線のあたりにある。すなわち、
ＦＰＣ４は、アレイ基板１０における長辺側及び短辺側
の棚状領域１０Ｘ，１０Ｙが合わさる隅部１０ｅの直前
まで延びている。

【００２６】アレイ基板１０上には、ＦＰＣ４の搭載領
域からＸ側駆動ＩＣチップ３の搭載領域へと延びるＸ側
ＦＰＣ−ＩＣ配線１２が金属薄膜からなるパターニング
配線として形成されている。図示の例で、Ｘ側ＦＰＣ−
ＩＣ配線１２は、Ｘ側駆動ＩＣチップ３の基板外側の長
辺３ａへと、これに略垂直に延びている。そして、図に
は示さないが、Ｘ側ＦＰＣ−ＩＣ配線１２の基板内側の
先端にそれぞれ形成された接続パッドが、Ｘ側駆動ＩＣ
チップ３の下面にある各入力バンプにそれぞれＡＣＦを
介して接続されている。なお、同様に、Ｘ側ＦＰＣ−Ｉ
Ｃ配線１２の基板外側の先端にそれぞれ形成された接続
パッドが、ＦＰＣ４のＸ側端子部４２の下面に形成され
た接続端子にＡＣＦを介して接続されている。

【００２７】一方、アレイ基板１０の一短辺１０ｂが対
向基板２０の端縁から突き出してなる短辺側（Ｙ側）の
棚状領域１０Ｙでは、該一短辺１０ｂに沿った向きに、
Ｘ側駆動ＩＣチップ３よりも長さ寸法の大きいＹ側駆動
ＩＣチップ５が搭載されている。

【００２８】各走査線１６から引き出された走査線引き
出し配線１８は、信号線引き出し配線１７とほぼ同様
に、Ｙ側駆動ＩＣチップ５の基板内側長辺５ｄの個所へ
と延びており、この先端の接続パッドは、Ｙ側駆動ＩＣ
チップ５の下面に配列された出力バンプにＡＣＦを介し
て電気的に接続される。

【００２９】ＦＰＣ４のＹ側端４ｂの個所（図における
左端部）にはＹ側ＩＣチップ５に向かっての出力を行う
ためのＹ側端子部４１が形成されている。アレイ基板１
０上にあってＦＰＣ４の搭載領域からＹ側駆動ＩＣチッ
プ５の搭載領域へと延びるＹ側ＦＰＣ−ＩＣ配線１１
は、Ｙ側端子部４１の下方にあるＦＰＣ側の接続パッド
１３から、棚状領域の隅部１０ｅを経て、Ｙ側駆動ＩＣ
チップ５の一短辺５ａの個所にあるＩＣ側の接続パッド
１４へと略Ｌ字状に延びている。

【００３０】図１に示すように、Ｙ側ＦＰＣ−ＩＣ配線
１１は、棚状領域の隅部１０ｅにて、略９０度向きを変
えるように、屈曲ないしは湾曲している。詳しくは、Ｙ
側ＦＰＣ−ＩＣ配線１１が、アレイ基板１０の長辺１０
ａに沿って延びる短い第１の直線部分１１と、これから
約４５度傾いて延びる第２の直線部分１１ｅと、アレイ
基板１０の短辺１０ｂに沿って延びる比較的長い第３の
直線部分１１ｂとからなる。第１の直線部分１０ａにつ
いての配線間隔は比較的大きいが、第２及び第３の直線
部分１０ｅ，１０ｂについての配線間隔は、いずれも小
さく、同程度である。

【００３１】図１中に示すように、第２の直線部分１１
ｅは、他の直線部分１１ａ及び１１ｂよりもかなり幅広
に形成されている。これは、棚状領域１０ｅ及び１０ｂ
中のスペースを有効に利用して、なるべく配線の電気抵
抗を低減するためである。

【００３２】また、図中に示すように、幅広の第２直線
部分１１ｅは、この直線部分１１ｅに沿って延びるスリ
ット７により複数に分割されている。スリット７により
分割されてなる各分割線７１の幅は、第３の直線部分１
１ｅの幅と同程度またはそれ以下に設定される。

【００３３】このようなスリット７を適宜設けることに
より、配線間の領域における金属層のエッチング残渣の
生成をほぼ完全に防止することが可能である。これは、
スリット４の存在により、金属配線を形成するドライエ
ッチング工程においてローディング効果を充分に抑える
ことができたためであると考えられる。ここで、ローデ
ィング効果とは、エッチング速度がエッチングにおける
エッチング対象部分の面積に依存する性質であり、ドラ
イエッチング等のエッチングにおいて問題となってい
た。

【００３４】スリット７を適宜設けるという本発明の方
式であると、配線の幅を大きく保ったままで配線間の間
隔を増大する場合に比べて、限られたスペースにおける
パターン配線の全体の幅（すなわち分割線の合計幅）を
大きくすることができる。そのため、配線間の短絡を防
止しつつ、パターン配線のための領域及び面積を最大限
有効に利用して、配線抵抗を低減することができる。

【００３５】寸法構成についての一具体例において、第
２の直線部分１１ｅ及び第３の直線部分１１ｂについて
の配線間の間隔は４０〜６０μｍであり、スリット７の
幅が１０〜３０μｍであって、各分割線７１の幅は、４
０〜６０μｍである。

【００３６】より一般的には、例えば、互いに近接して
並列される配線間の間隔を４０〜６０μｍの所定値、例
えば５０μｍに設定した場合に、配線の幅が８０〜１２
０μｍの所定値、例えば１００μｍを越えるときには、
この幅広の配線中に、５〜３０μｍの所定値、例えば２
０μｍ幅のスリットを適宜設けることで、分割線７１の
幅が、４０〜６０μｍとなるようにするという設計ルー
ルを採用することができる。ここで、１００μｍの配線
に２０μｍ幅のスリット７を設けるという場合、４０μ
ｍの分割線７１が２つ形成されるような具合に行うこと
をいうものとする。

【００３７】エッチング残渣の生成は、配線幅と配線間
の間隔のみならず、ドライエッチングの条件にも依存す
るので、上記のような範囲を中心として、設計ルールを
適宜設定することができる。しかし、近接して並列され
る配線間の間隔は、エッチング残渣以外の原因による短
絡等を考慮して上記数値範囲を中心として設定されるこ
とが多く、この場合、スリット７を配置するのが適当と
なる配線幅は、上記数値範囲を中心とした値となるのが
一般的である。

【００３８】また、スリット７の幅は、エッチング残渣
防止の充分な効果を得る上で５μｍ以上とするのが好ま
しく、より好ましくは１０μｍ以上、さらに好ましくは
１５μｍ以上である。スリット７の幅を大きくしすぎる
と配線抵抗が大きくなりすぎるので、スリット７の幅
は、３０μｍ以下とするのが好ましく、より好ましくは
２５μｍ以下である。

【００３９】次に、実施例のアレイ基板に係る製造工程
の一例について説明する。

【００４０】(1) 第１のパターニング ガラス基板上に、スパッタ法により、モリブデン−タン
グステン合金膜（ＭｏＷ膜）を２５０ｎｍ堆積させる。
そして、第１のマスクパターンを用いてレジストパター
ンを作成した後、反応性ガス種を用いるケミカルドライ
エッチングを行う。例えば、弗素系ガスを用いる誘導結
合プラズマエッチングを行う。

【００４１】このようなパターニングにより、７５６本
の走査線１６と、アレイ基板１０の短辺１０ｂ側に引き
出された、引き出し線１８及びその先端のパッド部とを
作成する。一方、アレイ基板１０の長辺１０ａ側には、
信号線パッドを形成する。

【００４２】同時に、Ｙ側ＦＰＣ−ＩＣ配線１１及びこ
の両端の接続パッドと、Ｘ側ＦＰＣ−ＩＣ配線１２及び
この両端の接続パッド１３，１４とを作成する。

【００４３】(2) 第２のパターニング プラズマＣＶＤ法により、３５０ｎｍ厚の酸化シリコン
膜及び５０ｎｍ厚の窒化シリコン膜をこの順で堆積させ
てゲート絶縁膜１５を形成し、さらに、ＴＦＴ７の半導
体活性層をなすための、５０ｎｍ厚のアモルファスシリ
コン(a-Si:H)からなる半導体被膜、及び２００ｎｍ厚の
窒化シリコン膜を、連続して堆積させる。

【００４４】この後、窒化シリコン膜をパターニングし
てＴＦＴのチャネル部に対応する個所にチャネル保護膜
を形成する。

【００４５】(3) 第３のパターニング プラズマＣＶＤ法により５０ｎｍ厚のリンドープアモル
ファスシリコン(n⁺a-Si:H)からなる低抵抗半導体被膜を
堆積する。そして、良好なオーミックコンタクトが得ら
れるようにフッ酸で処理した後、スパッタリングによ
り、３５０ｎｍのアルミニウム（Ａｌ）層を堆積させ
る。このようにして得られた金属膜及び半導体層につい
て、第３のマスクパターンを用いて露光、現像して得ら
れるレジストパターンの下で一括してパターニングを行
なう。

【００４６】このようにして、信号線１５と、アレイ基
板１０の長辺１０ａ側に引き出された、引き出し配線１
７及びその先端のパッド部コンタクト用幅広部とが形成
される。また、画素領域では各画素ドットに対応して、
信号線１５の延在部から成るドレイン電極、及びソース
電極を形成して、ＴＦＴ８１を完成させる。

【００４７】(4) 第４のパターニング（図５） ２００ｎｍ厚の窒化シリコンから成る層間絶縁膜を堆積
した後、Ｙ側ＦＰＣ−ＩＣ配線の両端の接続パッド１
３，１４その他のパッド部を露出させるコンタクトホー
ルと、ソース−画素電極間コンタクトホールとを同時に
作成する。また、信号線引き出し配線１７と、信号線パ
ッドとを電気的に接続させるためのコンタクトホールも
同時に形成する。

【００４８】(5) 第５のパターニング（図５） 透明導電層として、４０ｎｍ厚のＩＴＯを堆積した後、
パターニングにより、画素電極８２を作成するととも
に、Ｙ側ＦＰＣ−ＩＣ配線の両端の接続パッド１３，１
４その他のパッド部の個所を覆うパッド部ＩＴＯ膜を作
成する。

【００４９】一方、対向基板２０は以下のように作成さ
れる。ガラス基板上に、まず、金属遮光層が、クロム
（Ｃｒ）等の金属層の堆積後、パターニングにより形成
される。そして、レッド（Ｒ）、ブルー（Ｂ）及びグリ
ーン（Ｇ）の各色の着色層についての成膜及びパターニ
ングを繰り返すことにより、画素ドットごとに所定の色
を割り当てたカラーフィルタを作成する。次いで、ＩＴ
Ｏ等の透明導電材料からなる対向電極層を、シール材６
内側に対応する領域に形成する。

【００５０】これらアレイ基板１０及び対向基板２０か
ら表示パネル本体を組み立てた後、アレイ基板１０の棚
状領域１０Ｘ，１０Ｙの所定個所にＣＯＧ用ＡＣＦテー
プ及びＦＰＣ用ＡＣＦテープを貼り付け、各駆動ＩＣチ
ップ３，５及びＦＰＣ４を位置合わせしてから圧着す
る。

【００５１】図３には、比較例のアレイ基板の要部につ
いて示す。比較例においては、上記実施例と同様の構成
において、Ｙ側ＦＰＣ−ＩＣ配線１１’の幅広部、すな
わち第２直線部１１ｅに、スリットが設けられていな
い。この第２直線部１１ｅの線幅は、例えば１２０〜２
００μｍである。

【００５２】比較例のアレイ基板を作成した場合、ＦＰ
Ｃ−ＩＣ配線等を作成するドライエッチング工程の後
に、幅広の第２直線部１１ｅ同士の間隙にはエッチング
残渣が残ることがあり、配線間短絡のおそれがあると考
えられた。

【００５３】上記実施例においては、Ｙ側ＦＰＣ−ＩＣ
配線の一部に幅広部が設けられ、互いに近接して並列さ
れる幅広部中にスリットが設けられるとして説明した
が、各配線が全長にわたって幅広に形成されて、スリッ
トが全長にわたって設けられるのであっても良い。ま
た、配線幅が一定の幅広配線における配線間の間隔が詰
まった個所にのみ設けるのであっても良い。

【００５４】上記実施例においては、Ｙ側ＦＰＣ−ＩＣ
配線を例にとり説明したが、同様に幅広部または幅広の
配線が並列される個所に、同様のスリットを設けること
ができる。例えば、アレイ基板側の接続パッドから対向
電極の側へと給電を行うための給電配線やアレイ基板上
の補助容量（Ｃｓ）線の束ね配線から引き出された配線
等が並列された個所に配線中のスリットを設けることが
できる。さらには、駆動ＩＣチップ３，５から信号線ま
たは走査線に接続するための引き出し配線について、特
には、いわゆる斜め配線について、幅広に形成する場合
に、スリットを設けることができる。

【００５５】なお、上記実施例においては、幅広部また
は幅広配線の近接並列個所の全長にわたって延びるスリ
ットを設けたが、場合によっては、断続するものであっ
ても良い。例えば、ミシン目状のスリットとすることも
可能である。

【００５６】

【発明の効果】ドライエッチングによりパターン配線を
製造する際に、近接して配される配線間に、エッチング
残渣に起因する短絡が生じるのを防止することができ
る。

【図面の簡単な説明】

【図１】実施例の平面表示装置の要部（隅部）を模式的
に示す平面図である。

【図２】実施例の平面表示装置の全体を模式的に示す斜
視図である。

【図３】比較例の平面表示装置の要部（隅部）を模式的
に示す、図１に対応する平面図である。

【符号の説明】

１０ アレイ基板 １０ｅ 棚状領域の隅部 １０Ｘ Ｘ側（長辺側）棚状領域 １０Ｙ Ｙ側（短辺側）棚状領域 １１ Ｙ側ＦＰＣ−ＩＣ配線 １１ｅ 近接して並列される幅広の第２直線部 １２ Ｘ側ＦＰＣ−ＩＣ配線 １３，１４ 接続パッド １５ 信号線 １６ 走査線 １７，１８ 引き出し配線 ２０ 対向基板 ３ Ｘ側駆動ＩＣチップ ４ ＦＰＣ ４１ Ｙ側端子部 ５ Ｙ側駆動ＩＣチップ ６ シール材 ７ スリット ７１ 分割線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/60 ３１１ Ｈ０１Ｌ 21/60 ３１１Ｓ ５Ｇ４３５ Ｈ０５Ｋ 1/02 Ｈ０５Ｋ 1/02 Ｍ 1/11 1/11 Ｄ Ｆターム(参考） 2H092 GA31 GA32 GA33 GA45 GA46 GA50 GA51 GA60 HA12 HA18 HA24 JA01 JA21 JA24 JB21 JB23 KA15 MA17 MA18 MA19 MA20 NA11 NA13 NA14 NA15 NA16 NA29 NA30 PA01 PA06 5C094 AA42 AA43 BA03 BA43 CA19 EA04 EA07 EB10 FA04 JA08 5E317 AA04 BB01 BB11 CC31 CD34 GG11 5E338 AA13 AA18 BB75 CC01 CD14 CD15 CD19 CD32 EE11 EE32 EE33 5F044 KK06 KK12 LL09 5G435 AA17 BB12 CC09 EE37 EE40 EE45 EE47

Claims (5)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に、略平行に配列される複数の
   走査線と、これら走査線に絶縁膜を介して略直交する複
   数の信号線と、これら走査線及び信号線の交差部近傍に
   配置されるスイッチング素子と、各スイッチング素子に
   それぞれ電気的に接続されてマトリクス状に配列される
   画素電極と、これら画素電極の配列領域より外の周縁部
   にあって前記走査線または信号線に信号入力や給電を行
   うための接続配線とを備えるマトリクスアレイ基板にお
   いて、 複数の配線が互いに近接して並列する個所に、該配線の
   他の部分よりも幅の広い幅広部、または、他のいずれか
   の配線より幅の広い幅広配線が含まれ、 前記幅広部または前記幅広配線中に、配線方向に延びる
   スリットが設けられたことを特徴とするマトリクスアレ
   イ基板。
2. 【請求項２】前記幅広部または前記幅広配線の幅が８０
   μｍ以上であって、この個所での配線間の間隔が６０μ
   ｍ以下であり、前記スリットの幅が５μｍ以上であるこ
   とを特徴とする請求項１記載のマトリクスアレイ基板。
3. 【請求項３】前記周縁部には、 導電接続材を介して駆動ＩＣチップを搭載するためのＩ
   Ｃ搭載領域と、 前記各駆動ＩＣチップに入力を行うフレキシブル配線基
   板の端子部を、導電接続材を介して搭載するためのフレ
   キシブル配線端子接続領域と、 前記駆動ＩＣ及び前記フレキシブル配線基板が搭載され
   た際に、前記フレキシブル配線基板の端子部から、前記
   駆動ＩＣチップへの接続を実現するためのＩＣ入力用配
   線とが備えられ、 前記スリットが、前記ＩＣ入力用配線が並列された個所
   における前記幅広部または幅広配線に設けられることを
   特徴とする請求項１または２記載のマトリクスアレイ基
   板。
4. 【請求項４】互いに近接して並列する配線が湾曲または
   屈曲して延びる個所に、前記幅広部及び前記スリットが
   設けられることを特徴とする請求項２または３記載のマ
   トリクスアレイ基板。
5. 【請求項５】金属膜の堆積、及びこのドライエッチング
   によるパターニングでもって、複数の配線または配線部
   分が互いに近接して並列する個所を含む配線パターンを
   形成する工程を備えるマトリクスアレイ基板の製造方法
   において、 前記近接して並列する個所における、少なくとも一の配
   線または配線部分について、隣り合う配線パターンとの
   間隔が４０〜６０μｍの範囲の所定値以下であって、配
   線幅が８０〜１２０μｍの範囲の所定値以上である場
   合、該配線または配線部分に、配線方向に延びるスリッ
   トを設けることを特徴するアレイ基板の製造方法。