KR101929834B1 - 박막 트랜지스터 기판, 이를 갖는 액정 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판, 이를 갖는 액정 표시 장치, 및 박막 트랜지스터 기판의 제조 방법

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Abstract

표시 장치는 박막 트랜지스터 기판과 이에 대향하는 기판 및 두 기판 사이의 액정층을 포함한다. 상기 박막 트랜지스터 기판은 4회의 포토리소그래피 공정으로 제조할 수 있다. 상기 박막 트랜지스터 기판은 절연 기판, 상기 절연 기판의 일 면 상에 제공된 게이트 전극, 상기 게이트 전극을 커버하는 게이트 절연층, 상기 게이트 절연층 상에 제공된 반도체층, 상기 반도체층 상에 제공된 소스 전극, 및 상기 반도체층 상에 제공되며 상기 소스 전극으로부터 이격된 드레인 전극을 포함한다. 상기 소스 전극과 상기 드레인 전극 중 하나는 평면 상에서 볼 때 상기 게이트 전극으로부터 이격된다. 상기 게이트 전극은 상기 절연 기판의 일 면에 대해 경사진 측면을 가지며, 상기 게이트 전극은 상기 절연 기판의 일 면에 대해 경사진 일 방향에서 볼 때 상기 소스 전극 또는 상기 드레인 전극과 일부 중첩한다.

Description

박막 트랜지스터 기판, 이를 갖는 액정 표시 장치, 및 박막 트랜지스터 기판의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE, LIQUID CRYSTAL DISPLAY HAVING THE SAME, AND FABRICATION METHOD OF THE THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터 기판과, 이를 갖는 액정 표시 장치 및 상기 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 상기 액정 표시 장치는 두 기판과 그 사이에 삽입되어 있는 액정층을 포함하며, 상기 액정층에 전계를 인가하여 상기 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
상기 두 기판 중 적어도 어느 하나는 복수의 화소들을 포함하며, 상기 화소들을 구동하는 박막 트랜지스터들이 제공된다. 상기 화소들을 고속으로 구동하기 위해서는 높은 온-전류(Ion current)를 가지며 짧은 주기 동안 상기 화소들을 원하는 전압으로 충전할 수 있는 박막 트랜지스터가 필요하다. 상기 박막 트랜지스터의 온-전류를 향상시키는 방법 중 하나는 박막 트랜지스터의 채널의 폭과 길이비를 크게 하는 것이다. 그러나, 상기 채널의 폭이 커지면, 상기 박막 트랜지스터의 크기가 증가하여 개구율이 감소한다. 이에 더해, 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 기생 커패시턴스가 증가하여 킥백 전압이 증가한다.
본 발명의 목적은 개구율이 높으면서도 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 기생 커패시턴스와 킥백 전압이 감소된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터 기판을 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 박막 트랜지스터 기판은 절연 기판, 상기 절연 기판의 일 면 상에 제공된 게이트 전극, 상기 게이트 전극을 커버하는 게이트 절연층, 상기 게이트 절연층 상에 제공된 반도체층, 상기 반도체층 상에 제공된 소스 전극, 및 상기 반도체층 상에 제공되며 상기 소스 전극으로부터 이격된 드레인 전극을 포함한다. 상기 소스 전극과 상기 드레인 전극 중 어느 하나는 평면 상에서 볼 때 상기 게이트 전극으로부터 이격된다. 상기 게이트 전극은 상기 절연 기판의 일 면에 대해 경사진 측면을 가지며, 상기 게이트 전극은 상기 절연 기판의 일 면에 대해 경사진 일 방향에서 볼 때 상기 드레인 전극과 일부 중첩한다.
상기한 목적을 달성하기 위한 표시 장치는 제1 기판과, 상기 제1 기판에 대향하는 제2 기판 및 상기 제1 기판과 상기 제2 기판 사이에 제공된 액정층을 포함한다.
상기 제1 기판은 상기 박막 트랜지스터 기판으로서, 복수의 화소 영역들을 가지는 제1 절연 기판, 상기 제1 절연 기판의 각 화소 영역들에 제공된 박막 트랜지스터, 및 상기 박막 트랜지스터에 연결된 화소 전극을 포함한다. 상기 제2 기판은 제2 절연 기판과, 상기 제2 절연 기판 상에 제공된 공통 전극을 포함한다.
상기 박막 트랜지스터 기판은 제1 마스크를 이용하여 절연 기판 상에 게이트 전극을 형성하는 제1 공정과, 상기 게이트 전극을 커버하는 게이트 절연층을 형성하고 제2 마스크를 이용하여 상기 게이트 절연층 상에 활성층, 오믹 콘택층, 및 소스 및 드레인 전극들을 형성하는 제2 공정을 포함한다. 이때, 상기 소스 전극 또는 상기 드레인 전극은 평면 상에서 볼 때 상기 게이트 전극으로부터 이격된 것을 특징으로 한다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판에 있어서, 박막 트랜지스터는 감소된 기생 커패시턴스나 킥백 전압을 갖는다. 이에 따라 상기 박막 트랜지스터 기판을 채용한 표시 장치는 표시 품질이 향상된 영상을 제공한다.
본 발명의 실시예에 따르면 4개의 마스크를 이용하여 용이하게 상기 박막 트랜지스터 기판을 제조할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치를 나타낸 분해 사시도이다.
도 2는 제1 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치에 있어서, 박막 트랜지스터 기판의 일부를 나타낸 평면도이다.
도 3는 도 2에 표시된 I-I'선에 따라 자른 표시 장치의 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 있어서, 박막 트랜지스터의 전기적 물성 중 Id-Vg 곡선을 도시한 그래프이다.
도 5a, 도 6a, 도 7a, 및 도 8a는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 나타낸 평면도이다.
도 5b, 도 6a 내지 도 6e, 도 7b, 및 도 8b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순차적으로 나타낸 단면도로서, 도 5a, 도 6a, 도 7a, 및 도 8a의 II-II'선에 대응하는 단면도들을 순차적으로 나타낸 것들이다.
도 9은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 11은 도 10의 III-III'선에 따른 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 본 출원에서, 소정 막의 높이는 단면상에서 기판면을 기준으로 하여 상기 기판면으로부터 상기 소정막의 상면까지의 거리를 지칭한다. 소정 막의 두께는 단면상에서 소정 막의 하면으로부터 상면까지의 최단 거리를 지칭한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치를 나타낸 분해 사시도이다. 도 2는 제1 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치에 있어서, 박막 트랜지스터 기판의 일부를 나타낸 평면도이다. 도 3는 도 2에 표시된 I-I'선에 따라 자른 표시 장치의 단면도이다.
도 1 내지 도 3를 참조하면, 표시 장치는 복수의 화소를 가지는 제1 기판(SUB1), 상기 제1 기판(SUB1)에 대향하는 제2 기판(SUB2), 및 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 형성된 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 상기 액정층(LC)의 액정 분자들을 구동하기 위한 박막 트랜지스터들이 형성된 박막 트랜지스터 기판일 수 있으며, 상기 제2 기판(SUB2)은 영상의 컬러를 나타내는 컬러 필터들이 형성된 컬러 필터 기판일 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LC)의 상기 액정 분자들은 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 전계가 인가되면 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)를 지나는 광을 투과시키거나 차단한다.
도 2와 도 3을 참조하면, 상기 제1 기판(SUB1)은 복수의 화소 영역들(PA)을 포함하는 제1 절연 기판(IS1), 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 및 복수의 화소들(PXL)을 포함한다. 여기서, 각 화소(PXL)는 동일한 구조로 이루어지므로, 도 2와 도 3에서는 설명의 편의상 상기 화소들(PXL) 중 하나의 화소에 인접한 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)과 함께 하나의 화소(PXL)만 도시되었다.
상기 제1 절연 기판(IS1)은 투명 절연 물질로 이루어진다. 상기 제1 절연 기판(IS1) 상에는 복수의 화소 영역들(PA)이 매트릭스 형상으로 배열된다.
상기 게이트 라인들(GL)은 상기 제1 절연 기판(IS1) 상에 제1 방향으로 연장되어 형성된다. 상기 데이터 라인들(DL)은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 데이터 라인들(DL)은 상기 게이트 라인들(GL) 등이 형성된 제1 절연 기판(IS1) 상에 게이트 절연막(GI)을 사이에 두고 제공된다.
상기 복수의 화소들(PXL)은 상기 화소 영역들(PA)에 대응되어 구비된다. 각 화소(PXL)는 상기 게이트 라인들(GL) 중 대응하는 하나와 상기 데이터 라인들(DL) 중 대응하는 하나에 연결된다. 상기 복수의 화소 영역들(PA)은 다양한 형태로 정의될 수 있으며, 본 발명의 제1 실시예에 있어서, 상기 복수의 화소 영역들은 상기 제1 절연 기판(IS1) 상에는 구비된 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL)에 의해 정의될 수 있다.
상기 각 화소(PXL)는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 돌출되어 제공된다. 상기 게이트 전극(GE)은 상기 제1 절연 기판(IS1)의 상면(이하, 기판면)에 대해 평행한 상면과 상기 기판면에 대해 경사진 측면을 갖는다. 즉, 상기 측면은 상기 기판면에 대해 소정 각도로 경사진다.
상기 반도체층(SM)은 게이트 절연막(GI)을 사이에 두고 상기 게이트 전극(GE) 상에 제공된다. 상기 게이트 절연막(GI)은 상기 게이트 라인(GL)과 상기 게이트 전극(GE)이 형성된 상기 제1 절연 기판(IS1)의 전면에 제공되어 상기 게이트 라인(GL)과 상기 게이트 전극(GE)을 커버한다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)의 상면 및 측면 상에 소정 두께로 적층되어 형성된다. 따라서, 상기 게이트 절연막(GI)도 상기 기판면에 평행한 상면 및 상기 기판면에 경사진 측면을 갖는다.
상기 반도체층(SM)은 상기 게이트 절연막(GI) 상에 제공된 활성층(ACT)과 상기 활성층(ACT) 상에 제공된 오믹 콘택층(OHM)을 포함한다. 상기 활성층(ACT)은 상기 상기 게이트 절연막(GI) 상에 제공되는 바, 후술할 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 영역 및 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 영역에 대응하는 영역에 제공된다. 상기 오믹 콘택층(OHM)은 상기 활성층(ACT)과 상기 소스 전극(SE) 사이 및 상기 활성층(ACT)과 상기 드레인 전극(DE) 사이에 제공된다. 상기 활성층(ACT)은 상기 게이트 절연막(GI) 상에 소정 두께로 적층되어 형성되므로, 상기 활성층(ACT) 또한 상기 기판면에 평행한 상면 및 상기 기판면에 경사진 측면을 갖는다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 게이트 절연막(GI)을 상에 구비된다. 상기 소스 전극(SE)은 상기 데이터 라인(DL)에서 분지되어 형성된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)로부터 이격되어 형성된다. 여기서, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 중 어느 하나는 평면 상에서 볼 때 상기 게이트 전극(GE)과 적어도 일부가 중첩하며, 나머지 하나는 상기 게이트 전극(GE)으로부터 이격된다. 이하의 실시예들에 있어서, 평면 상에서 볼 때 상기 드레인 전극(DE)이 상기 게이트 전극(GE)으로부터 이격된 것을 일 예로서 설명한다.
상기 소스 전극(SE)에 있어서, 상기 드레인 전극(DE)에 대향하는 상기 소스 전극(SE)의 단부는 상기 활성층(ACT)의 상면에 제공된다.
상기 드레인 전극(DE)은 평면 상에서 볼 때, 상기 소스 전극(SE) 및 상기 게이트 전극(GE) 각각으로부터 이격된다. 상기 드레인 전극(DE)은 상기 활성층(ACT)의 상기 측면에 바로 인접하여 상기 활성층(ACT) 상에 구비되는바, 상기 드레인 전극(DE)은 상기 활성층(ACT)의 측면을 사이에 두고 위치한다. 상기 드레인 전극(DE)은 상기 기판면에 대해 평행한 평면 상에서 볼 때는 중첩하지 않지만, 상기 기판면에 대해 경사진 일 방향에서 볼 때 상기 드레인 전극(DE)과 일부 중첩한다. 여기서, 상기 게이트 전극(GE)과 상기 드레인 전극(DE)이 중첩하는 영역의 폭(D)은 1마이크로미터 이하의 폭을 갖는다.
상기 화소 전극(PE)은 보호층(PRT)을 사이에 두고 상기 드레인 전극(DE)에 연결된다. 상기 보호층(PRT)은 상기 드레인 전극(DE)의 일부를 노출하는 콘택홀(CH)을 가지며, 상기 화소 전극(PE)은 상기 콘택홀(CH)을 통해 상기 드레인 전극(DE)의 일부와 접촉한다.
상기 제2 기판(SUB2)은 상기 제1 절연 기판(IS1)에 대향하는 제2 절연 기판(미도시)과, 상기 제2 절연 기판 상에 제공된 공통 전극(미도시)을 포함한다. 상기 공통 전극(미도시)은 상기 화소 전극(PE)과 함께 상기 액정층(LC)에 전압을 인가하여 상기 액정층(LC)을 구동한다.
상기한 구조를 갖는 표시 장치에 있어서, 상기 게이트 라인(GL)을 통해 구동 신호가 제공되고 상기 데이터 라인(DL)을 통해 상기 소스 전극(SE)에 영상 신호가 제공되면 상기 활성층(ACT)의 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이, 즉 상기 활성층(ACT)의 측면에 전도 채널(conductive channel, CHN; 이하 채널)이 형성된다. 상기 활성층(ACT)의 측면의 길이는 상기 게이트 전극(GE)의 측면의 형상에 따라 조절될 수 있다. 즉, 상기 게이트 전극(GE)의 두께가 조절됨으로써 상기 채널(CHN)의 길이 또한 조절할 수 있다. 상기 채널(CHN)의 길이는 일반적인 박막 트랜지스터(TFT)의 수평 채널의 길이보다 짧을 수 있다.
여기서, 상기 게이트 전극(GE)과 상기 드레인 전극(DE)은 상기 기판면에 경사진 일 방향으로 일부 중첩하므로, 상기 게이트 전극(GE)에 상기 구동 신호가 인가됨에 따라 상기 게이트 전극(GE)과 상기 드레인 전극(DE)의 중첩 부분에 대응하는 상기 활성층(ACT)의 영역에 전류 경로(current path)가 형성된다. 이에 따라, 상기 박막 트랜지스터가 턴온되어 상기 영상 신호가 상기 화소 전극(PE)에 제공되며, 상기 화소 전극(PE)과 공통 전압이 인가된 상기 공통 전극에 사이에는 전계가 형성된다. 상기 전계에 따라 액정이 구동되며 그 결과 상기 액정층(LC)을 투과하는 광량에 따라 화상이 표시된다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 있어서, 상기 박막 트랜지스터의 전기적 물성 중 Id-Vg 곡선을 도시한 그래프이다. 여기서, 도 4a는 선형 스케일(linear scale)로, 도 4b는 로그 스케일(log scale)로 나타낸 Id-Vg 곡선이다. 도 4a 및 도 4b에 사용된 박막 트랜지스터에 있어서, 상기 게이트 전극(GE)은 상기 기판면으로부터 각각 약 3000Å, 약 5000 Å, 및 약 7000 Å의 두께를 가지도록 증착되었다. 상기 세 두께에 해당하는 상기 게이트 전극들에서의 Id-Vg 곡선은 도 4a 및 EH 4b에서 각각 P선, Q선, 및 R선으로 도시되었다. 이때, 상기 게이트 전극(GE)에 인가된 전압은 -20V 내지 20V였으며, 상기 게이트 절연막(GI)은 4500 Å, 상기 활성층(ACT)은 1800 Å, 및 상기 오믹 콘택층(OHM)은 300 Å으로 형성되었다.
여기서, 상기 게이트 전극(GE)의 두께가 약 7000 Å일 때에는 상기 게이트 전극(GE)과 상기 데이터 전극이 상기 경사진 일 방향으로 일부 중첩하는 영역의 폭이 약 0.9μm에 해당하였으며, 상기 게이트 전극(GE)의 두께가 약 3000 Å일 때에는 상기 게이트 전극(GE)과 상기 데이터 전극이 상기 경사진 일 방향으로 일부 중첩하는 영역의 폭이 약 0.1μm에 해당하였다.
도 4a 및 도 4b를 참조하면, 상기 게이트 전극(GE)이 약 3000Å, 약 5000 Å, 및 약 7000 Å 중 어느 두께로 형성되어도 박막 트랜지스터로서 구동이 가능하였다. 하기한 표 1은 상기 게이트 전극(GE)의 두께에 따른 Ion의 최대값을 나타낸 것이다.
게이트 전극 두께(Å) 3000 5000 7000
Ion 최대값 59.8 69.5 67.6
상기 표 1에서 확인할 수 있는 바와 같이, 상기 게이트 전극(GE)이 약 3000Å 두께로 형성되었을 때에는 상기 게이트 전극(GE)이 7000Å일 때의 Ion 전압에 비해 Ion 전압이 12% 정도 감소하는 데 그쳤다. 따라서, 상기 게이트 전극(GE)을 약 3000 Å의 두께로 형성하는 경우에도 상기 액정층(LC)을 구동할 수 있는 박막 트랜지스터의 구현이 가능하다.
또한, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 있어서, Ion을 높이면서도 상기 게이트 전극(GE)과 상기 드레인 전극(DE)이 중첩하는 면적을 작게 유지할 수 있기 때문에 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이의 기생 커패시턴스 및 킥백 전압이 감소하거나 발생하지 않는다. 이에 더해, 일반적인 박막 트랜지스터와 같이, 박막 트랜지스터 채널의 폭 대 길이(W/L)를 크게 하기 위해 박막 트랜지스터 자체의 크기를 키울 필요가 없다. 그 결과, 본 발명의 제1 실시예에 따르면 상기 박막 트랜지스터(TFT)의 크기를 작게 형성할 수 있어 개구율이 높으면서도 상기한 기생 커패시턴스나 킥백 전압이 감소되어 표시 품질이 향상된 표시 장치를 제공할 수 있다.
본 발명의 제1 실시예에서는 박막 트랜지스터 기판이 표시 장치에 사용된 경우를 일 예로서 설명하였으나 이에 한정되는 것은 아니다. 예컨대, 제1 실시예에서는 박막 트랜지스터 기판은 박막 트랜지스터가 사용될 수 있는 다양한 장치에 사용될 수 있다. 이 경우 상기 보호층(PRT)이나 상기 화소 전극(PE)을 제외한 구조가 사용될 수 있다. 또한, 표시 장치에 사용된 경우에 있어서도, 일 예로서 액정 표시 장치를 일 예로서 도시하였으나, 이에 한정되는 것은 아니다. 예컨대, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 유기 발광 표시 장치, 무기 발광 표시 장치, 전기 영동 표시 장치, 일렉트로웨팅(electrowetting) 표시 장치, 플라즈마 디스플레이 패널, 및 MEMS 표시 장치(microelectromechanical system display) 등의 액티브 매트릭스 표시 장치에 사용될 수 있다.
이와 같이 구성된 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 제1 마스크 및 제4 마스크를 이용하는 포토리소그래피 공정으로 제조할 수 있다.
도 5a, 도 6a, 도 7a, 및 도 8a는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 나타낸 평면도이다. 도 5b, 도 6a 내지 도 6e, 도 7b, 및 도 8b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 나타낸 단면도로서, 도 5a, 도 6a, 도 7a, 및 도 8a의 II-II'선에 대응하는 단면도들을 순차적으로 나타낸 것들이다.
도 5a와 도 5b에 도시된 바와 같이, 투명한 절연 물질로 이루어진 제1 절연 기판(IS1)에 제1 도전 물질로 게이트 라인 패턴을 형성한다. 상기 게이트 라인 패턴은 게이트 전극(GE) 및 게이트 라인(GL)을 포함한다. 상기 게이트 라인 패턴은 제1 도전 물질을 상기 제1 절연 기판(IS1)의 전면에 증착하여 제1 도전막(미도시)을 형성한 후, 제1 마스크(미도시)를 이용하는 포토리소그래피 공정(제1 공정)을 통해 패터닝하여 형성한다.
여기서, 상기 제1 도전 물질로는 구리(copper; Cu), 몰리브덴(molybdenum; Mo), 알루미늄(aluminium; Al), 텅스텐(tungsten; W), 크롬(chromium; Cr) 등과 같은 금속 등이 사용될 수 있으며, 상기 제1 도전 물질을 이용한 단일막, 다중막 또는 합금막으로 형성될 있다. 예를 들어, 몰리브덴-알루미늄-몰리브덴(Mo-Al-Mo)의 삼중막이나 몰리브덴-알루미늄 합금막 등이 사용될 수 있다.
다음으로, 회절 노광을 이용한 한번의 포토리소그래피 공정(제2 공정)으로 반도체 패턴(SM), 소스 전극(SE) 및 드레인 전극(DE)을 동시에 형성하게 되는데, 이하 도 6b 내지 도 6e를 참조하여 상기 제2 공정을 상세히 설명한다.
도 6b에 도시된 바와 같이, 상기 게이트 전극(GE)과 게이트 라인(GL)이 형성된 제1 절연 기판(IS1) 전면에 차례대로 게이트 절연막(GI), 비정질 실리콘 박막(SM1), n+ 비정질 실리콘 박막(SM2) 및 제2 도전막(MT)을 증착한다.
상기 제2 도전막(MT)은 제2 도전 물질로 형성하며, 상기 제2 도전 물질로는 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 등과 같은 금속 등을 사용될 수 있다. 또한, 상기 제2 도전막(MT)은 상기 제2 도전 물질을 이용한 단일막, 다중막 또는 합금막으로 형성할 있다.
다음, 상기 제1 절연 기판(IS1) 전면에 감광성 물질로 이루어진 제1 감광막(PR)을 형성한 후 제2 마스크(MSK)를 통해 상기 제1 감광막(PR)에 광을 조사한다.
상기 제2 마스크(MSK)는 슬릿 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1)과 슬릿 패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2) 및 조사된 모든 광을 투과시키는 제3 영역(R3)이 마련되어 있으며, 상기 제2 마스크(MSK)를 투과한 빛만이 제1 감광막(PR)에 조사된다. 여기서, 상기 제1 절연 기판(IS1)의 상면은 상기 제1 영역(R1), 상기 제2 영역(R2) 및 상기 제3 영역(R3)의 하부에 위치하며 상기 각 영역들에 대응되는 영역들로 나누어지는 바, 이하 상기 제1 기판(SUB1)의 각 대응 영역도 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)으로 칭한다.
이어서, 상기 제2 마스크(MSK)를 통해 노광된 제1 감광막(PR)을 현상하고 나면, 도 6b에 도시된 바와 같이, 상기 제1 영역(R1)과 상기 제2 영역(R2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제1 감광막 패턴(PR1)과 제2 감광막 패턴(PR2)이 남아있게 되고, 광이 전부 투과된 제3 영역(R3)에는 제1 감광막(PR)이 완전히 제거되어 상기 제2 도전막(MT) 표면이 노출된다.
이때, 상기 슬릿 영역은 차단 영역보다 노광량이 많기 때문에 제2 감광막 패턴(PR2)은 상기 제1 감광막 패턴(PR1)보다 작은 두께를 갖는다.
다만, 본 발명의 일 실시예에서는 상기한 바와 같이 노광된 부분의 제1 감광막(PR)이 제거되도록 포지티브 포토레지스트를 사용하였으나, 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 노광되지 않은 부분의 제1 감광막(PR)이 제거되도록 하는 네거티브 포토레지스트를 사용할 수도 있다.
다음으로, 도 6c에 도시된 바와 같이, 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막(SM1)과 n+ 비정질 실리콘 박막(SM2) 및 제2 도전막(MT)을 선택적으로 제거한다. 이에 따라, 상기 n번째 게이트 라인(GL) 상부의 소정 영역에 상기 비정질 실리콘 박막으로 이루어진 활성층(ACT), 상기 활성층의 상부에 상기 n+ 비정질 실리콘 박막 패턴(SMP), 상기 제2 도전 물질로 이루어진 제2 도전막 패턴(MTP)이 형성된다.
그 다음, 상기 제1 감광막 패턴(PR1)의 일부와 상기 제2 감광막 패턴(PR2)을 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 제거하게 되면, 도 6d에 도시된 바와 같이, 상기 활성층(ACT)의 소정 영역 상부, 즉 회절 노광이 적용된 제2 영역(R2)의 제2 감광막 패턴(PR2)이 완전히 제거되어 상기 제2 도전막 패턴(MTP) 표면의 일부가 노출된다.
이때, 상기 제1 감광막 패턴(PR1)은 상기 제2 감광막 패턴(PR2)의 두께만큼 제거된 제3 감광막 패턴(PR3)을 형성하며, 그 결과 상기 제3 감광막 패턴(PR3)은 상기 제3 영역(R3)에만 남아있게 된다.
이후, 도 6e에 도시된 바와 같이, 상기 남아있는 제3 감광막 패턴(PR3)을 마스크로 하여 상기 활성층(ACT) 상부의 상기 제2 도전막 패턴(MTP)과 n+ 비정질 실리콘 박막 패턴(SMP)의 일부를 제거한 후, 남아 있는 제3 감광막 패턴(PR3)을 제거한다. 그 결과, 상기 게이트 전극(GE) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어진 오믹 콘택층(OHM)이 형성되는 동시에 상기 상기 오믹 콘택층(OHM)을 통해 전기적으로 접속하는 소스 전극(SE)과 드레인 전극(DE)이 형성됨과 동시에 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에 채널(CHN)이 형성된다. 이때, 상기 오믹 콘택층(OHM)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 형상을 갖도록 패터닝된다.
이후, 도 7a 및 도 7b에 도시된 바와 같이, 상기 소스 전극(SE) 및 드레인 전극(DE) 등이 형성된 제1 절연 기판(IS1) 상에 유기 또는 무기 절연 물질로 보호층(PRT)을 형성한다. 상기 보호층(PRT)은 상기 드레인 전극(DE)의 일부를 노출하는 콘택홀(CH)을 가진다. 상기 보호층(PRT)은 상기 유기 또는 무기 절연 물질을 상기 제1 절연 기판(IS1)의 전면에 증착한 후, 제3 마스크(미도시)를 이용하는 포토 리소그래피 공정(제3 공정)을 통해 패터닝하여 형성한다.
다음으로, 도 8a 및 도 8b에 도시된 바와 같이, 상기 보호층(PRT)이 형성된 제1 절연 기판(IS1) 상에 투명 도전 물질로 제3 도전막을 형성한 후, 제4 마스크(미도시)를 이용하는 포토 리소그래피 공정(제4 공정)을 통해 화소 전극(PE)을 형성한다.
상기한 제1 내지 제4 공정을 이용하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 제조할 수 있다. 상기 박막 트랜지스터 기판은 표시 장치를 완성하기 위해 컬러필터 기판(미도시)과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 적색, 녹색, 및 청색 등의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
도 9은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 있어서, 상기 일부 구성 요소를 제외한 구조는 상기 제1 실시예의 구조와 실질적으로 동일하므로, 실질적으로 동일한 부분의 생략하고 상기 제1 실시예와 다른 구성요소를 중심으로 설명한다. 그리고, 그리고, 설명의 편의를 위하여 상술한 실시예와 동일한 구성요소에 대하여는 동일한 도면 번호를 부여하여 설명하도록 한다.
도 2, 도 3, 및 도 9를 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 제1 절연 기판(IS1), 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 화소들(PXL), 및 차광층(BM)을 포함한다. 각 화소들(PXL)은 박막 트랜지스터(TFT)와 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다.
상기 차광층(BM)은 상기 제1 절연 기판(IS1)과 상기 게이트 전극(GE) 사이에 제공되어, 상기 제1 기판(SUB1)을 투과하는 광 중 특히 상기 제1 절연 기판(IS1)의 하부로부터 상부 방향으로 진행하는 광을 차단한다.
상기 차광층(BM)은 평면 상에서 볼 때, 상기 박막 트랜지스터(TFT)의 채널(CHN), 즉 상기 박막 트랜지스터의 소스 전극(SE)과 드레인 전극(DE) 사이의 영역을 모두 커버하도록 제공된다. 또한, 상기 차광층(BM)은 상기 채널(CHN)이 형성되는 영역뿐만 아니라, 상기 활성층(ACT)이 형성된 영역을 모두 커버하도록 제공될 수 있다. 상기 차광층(BM)은 상기 박막 트랜지스터 기판이 표시 장치의 일부로서 사용될 때, 상기 외부 광으로부터 기인한 포토 커런트(photo current)를 방지하기 위한 것이다.
이에 더해, 상기 차광층(BM)은 평면상에서 볼 때 상기 게이트 라인(GL)과 상기 데이터 라인(DL) 및 상기 박막 트랜지스터(TFT)가 형성된 영역에 대응하는 영역을 모두 커버하도록 제공될 수도 있다. 이 경우에는 컬러 필터 기판에 별도의 차광층(BM)을 형성할 필요가 없다.
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이며, 도 11은 도 10의 III-III'선에 따른 단면도이다.
본 발명의 제3 실시예에서는 상술한 본 발명의 제1 실시예를 참조하여 상기 제1 실시예와 다른 부분을 중심으로 설명하기로 한다. 그리고, 설명의 편의를 위하여 상술한 실시예와 동일하거나 유사한 구성요소에 대하여는 각각 동일하거나 유사한 도면 번호를 부여하여 설명하도록 한다.
도 10 및 도 11를 참조하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 제1 절연 기판(IS1), 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 및 복수의 화소들(PXL)을 포함한다.
각 화소(PXL)는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 돌출되어 제공된다. 상기 게이트 전극(GE)은 평면상에서 볼 때 상기 돌출된 영역에서 상기 게이트 전극(GE)의 일부가 제거된 오목부를 갖는다. 상기 게이트 전극(GE)은 상기 오목부의 형상에 따라 일 방향이 개방된 U자 형상을 가질 수 있다. 상기 게이트 전극(GE)은 상기 제1 절연 기판(IS1)의 기판면에 대해 평행한 상면과 상기 기판면에 대해 경사진 측면을 갖는다. 즉, 상기 측면은 상기 기판면에 대해 경사진다.
상기 반도체층(SM)은 게이트 절연막(GI)을 사이에 두고 상기 게이트 전극(GE) 상에 제공된다. 상기 게이트 절연막(GI)은 상기 게이트 라인(GL)과 상기 게이트 전극(GE)이 형성된 상기 제1 절연 기판(IS1)의 전면에 제공되어 상기 게이트 라인(GL)과 상기 게이트 전극(GE)을 커버한다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)의 상면 및 측면 상에 소정 두께로 적층되어 형성된다. 따라서, 상기 게이트 절연막(GI)은 또한 상기 기판면에 평행한 상면 및 상기 기판면에 경사진 측면을 갖는다.
상기 반도체층(SM)은 상기 게이트 절연막(GI) 상에 제공된 활성층(ACT)과 상기 활성층(ACT) 상에 제공된 오믹 콘택층(OHM)을 포함한다. 상기 오믹 콘택층(OHM)은 평면상에서 볼 때 상기 게이트 전극(GE)의 오목부에 대응하는 영역에, 상기 오믹 콘택층(OHM)의 일부가 제거된 오목부를 갖는다. 여기서, 상기 활성층(ACT)은 상기 게이트 절연막(GI) 상에 소정 두께로 적층되어 형성되므로, 상기 활성층(ACT) 또한 상기 기판면에 평행한 상면 및 상기 기판면에 경사진 측면을 갖는다.
상기 소스 전극(SE)은 상기 데이터 라인(DL)에서 분지되어 형성되며, 평면상에서 볼 때 상기 게이트 전극(GE)의 상면과 적어도 일부가 중첩한다. 또한, 상기 소스 전극(SE)은 상기 게이트 전극(GE)와 상기 오믹 콘택층(OHM)의 오목부에 대응하는 영역에, 상기 소스 전극(SE)의 일부가 제거된 오목부를 갖는다. 상기 소스 전극(SE)에 있어서, 상기 드레인 전극(DE)에 대향하는 단부는 상기 활성층(ACT)의 상면에 제공된다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)으로부터 이격되며, 평면 상에서 볼 때 상기 게이트 전극(GE)으로부터 이격된다. 상기 드레인 전극(DE)은 상기 제1 내지 제3 오목부들 내에 상기 활성층(ACT)의 측면에 바로 인접하여 제공된다. 상기 드레인 전극(DE)은 상기 절연 기판의 기판면에 대해 평행한 평면 상에서 볼 때는 중첩하지 않지만, 상기 기판면에 대해 경사진 일 방향에서 볼 때 상기 드레인 전극(DE)과 일부 중첩한다. 여기서, 상기 게이트 전극(GE)과 상기 드레인 전극(DE)이 중첩하는 영역의 폭은 1마이크로미터 이하의 폭을 갖는다.
상기 화소 전극(PE)은 보호층(PRT)을 사이에 두고 상기 드레인 전극(DE)에 연결된다. 상기 보호층(PRT)은 상기 드레인 전극(DE)의 일부를 노출하는 콘택홀(CH)을 가지며, 상기 화소 전극(PE)은 상기 콘택홀(CH)을 통해 상기 드레인 전극(DE)의 일부와 접촉한다.
상기한 구조를 갖는 박막 트랜지스터 기판에 있어서, 상기 박막 트랜지스터의 채널의 폭을 좁히고 길이를 늘일 수 있다.
도 12는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도로서, 상기 제4 실시예에 따른 박막 트랜지스터 기판이 멀티 도메인 액정 표시 장치에 사용된 경우를 도시한 것이다.
본 발명의 제4 실시예에서는 상술한 본 발명의 제1 실시예를 참조하여 상기 제1 실시예와 다른 부분을 중심으로 설명하기로 한다. 그리고, 설명의 편의를 위하여 상술한 실시예와 동일하거나 유사한 구성요소에 대하여는 각각 동일하거나 유사한 도면 번호를 부여하여 설명하도록 한다.
도 2, 도 3, 및 도 12를 참조하면, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 제1 절연 기판, 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 및 복수의 화소들(PXL)을 포함한다.
상기 제1 절연 기판(IS1)은 복수의 화소 영역들(PA)을 포함한다. 상기 각 화소 영역(PA)에는 화소(PXL)가 구비되며, 각 화소(PXL)는 상기 게이트 라인들(GL) 중 대응하는 하나, 상기 제1 데이터 라인들(DL) 중 대응하는 하나, 상기 제2 데이터 라인들(DL) 중 대응하는 하나와 연결된다. 상기 각 화소(PXL)는 동일한 구조로 이루어지므로, 도 12에서는 설명의 편의상 하나의 화소만이 도시되었다.
상기 게이트 라인(GL)은 상기 제1 절연 기판(IS1) 상에 제1 방향으로 연장되어 형성된다. 상기 제1 데이터 라인(DL1)은 상기 게이트 라인(GL)과 교차하는 제2 방향으로 연장된다. 상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 교번하여 상기 제2 방향으로 연장된다. 상기 제1 및 제2 데이터 라인들(DL1, DL2)은 상기 게이트라인(GL) 등이 형성된 제1 절연 기판(IS1) 상에 게이트 절연막을 사이에 두고 제공된다.
각 화소는 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 상기 제1 박막 트랜지스터(TFT1)에 연결된 제1 화소 전극(PE2), 및 상기 제2 박막 트랜지스터(TFT2)에 연결된 제2 화소 전극(PE2)을 포함한다.
상기 제1 박막 트랜지스터(TFT1)는 제1 게이트 전극(GE1), 제1 반도체층(SM1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)으로부터 돌출되어 제공되며, 상기 제1 소스 전극(SE1)은 상기 제1 데이터 라인(DL1)으로부터 분지되어 형성된다. 상기 제1 드레인 전극(DE1)은 평면 상에서 상기 제1 게이트 전극(GE1) 및 상기 제1 소스 전극(SE1)으로부터 이격된다.
상기 제1 화소 전극(PE1)은 보호층을 사이에 두고 상기 제1 드레인 전극(DE1)에 연결된다. 상기 보호층은 상기 제1 드레인 전극(DE1)의 일부를 노출하는 제1 콘택홀(CH1)을 가지며, 상기 제1 화소 전극(PE1)은 상기 제1 콘택홀(CH1)을 통해 상기 제1 드레인 전극(DE1)의 일부와 접촉한다.
상기 제2 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 반도체층(SM2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 돌출되어 제공되며, 상기 제2 소스 전극(SE2)은 상기 제2 데이터 라인(DL2)으로부터 분지되어 형성된다. 상기 제2 드레인 전극(DE2)은 평면 상에서 상기 제2 게이트 전극(GE2) 및 상기 제2 소스 전극(SE2)으로부터 이격된다.
상기 제2 화소 전극(PE2)은 상기 보호층을 사이에 두고 상기 제2 드레인 전극(DE2)에 연결된다. 상기 보호층은 상기 제2 드레인 전극(DE2)의 일부를 노출하는 제2 콘택홀(CH2)을 가지며, 상기 제2 화소 전극(PE)은 상기 제2 콘택홀(CH2)을 통해 상기 제2 드레인 전극(DE2)의 일부와 접촉한다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 기판에 있어서, 상기 제1 박막 트랜지스터(TFT1)는 상기 게이트 라인(GL)과 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제2 박막 트랜지스터(TFT2)는 상기 게이트 라인(GL)과 상기 제2 데이터 라인(DL2)에 연결된다는 면, 및 상기 제1 및 제2 박막 트랜지스터들(TFT1, TFT2)에 연결된 각각의 화소 전극들(PE1, PE2)의 형상에서 차이점은 있으나, 실질적으로는 제1 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터와 유사한 구조를 갖는다.
상기한 구조를 갖는 박막 트랜지스터 기판을 채용한 표시 장치의 경우, 제1 및 제2 화소 전극(PE1, PE2)들 각각에 서로 다른 영상 신호를 제공할 수 있어 시야각을 감소시키는 효과를 얻을 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 본 발명의 실시예들에서는 평면 상에서 볼 때 드레인 전극이 상기 게이트 전극으로부터 이격된 것을 일 예로서 설명하였으나, 이에 한정되는 것은 아니며, 소스 전극이 상기 게이트 전극으로부터 이격될 수 있다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ACT : 활성층 CH : 콘택홀
CHN : 전도 채널 DE : 드레인 전극
DL : 데이터 라인 GE : 게이트 전극
GI : 게이트 절연막 GL : 게이트 라인
IS1 : 제1 절연 기판 LC : 액정층
OHM : 오믹 콘택층 PE : 화소 전극
PRT : 보호층 SE : 소스 전극
SUB1 : 제1 기판 SUB2 : 제2 기판
TFT : 박막 트랜지스터

Claims (20)

  1. 절연 기판;
    상기 절연 기판의 일 면 상에 제공된 게이트 전극;
    상기 게이트 전극을 커버하는 게이트 절연층;
    상기 게이트 절연층 상에 제공된 반도체층;
    상기 반도체층 상에 제공된 소스 전극; 및
    상기 반도체층 상에 제공되며 상기 소스 전극으로부터 이격된 드레인 전극을 포함하고,
    상기 소스 전극과 상기 드레인 전극 중 어느 하나는 평면 상에서 볼 때 상기 게이트 전극과 이격되고,
    상기 게이트 전극은 상기 절연 기판의 일 면에 대해 경사진 일 방향에서 볼 때 상기 소스 전극 또는 상기 드레인 전극과 일부 중첩하고, 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극이 중첩하는 영역은 1마이크로미터 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 절연 기판의 일 면에 대해 경사진 측면을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 전극은 평면상에서 볼 때 상기 게이트 전극의 일부가 제거된 제1 오목부를 가지며, 상기 반도체층은 평면상에서 볼 때 상기 반도체층의 일부가 제거되며 상기 제1 오목부에 대응하는 영역에 위치한 제2 오목부를 가지며, 상기 드레인 전극은 상기 제1 및 제2 오목부들 내에 제공되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 복수의 화소 영역들을 가지는 제1 절연 기판, 상기 제1 절연 기판의 각 화소 영역들에 제공된 제1 박막 트랜지스터, 및 상기 제1 박막 트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 기판;
    상기 제1 기판에 대향하며 제2 절연 기판과, 상기 제2 절연 기판 상에 제공된 공통 전극을 포함하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 제공된 액정층을 포함하고,
    상기 제1 박막 트랜지스터는
    각 화소 영역에 제공된 제1 게이트 전극;
    상기 제1 게이트 전극을 커버하는 게이트 절연층;
    상기 게이트 절연층 상에 제공된 제1 반도체층;
    상기 제1 반도체층 상에 제공된 제1 소스 전극; 및
    상기 제1 반도체층 상에 제공되며 상기 제1 소스 전극과 이격되는 제1 드레인 전극을 포함하고,
    상기 제1 화소 전극은 상기 제1 드레인 전극에 연결되며, 상기 공통 전극과 함께 전계를 형성하고,
    상기 제1 소스 전극과 상기 제1 드레인 전극 중 하나는 평면 상에서 볼 때 상기 제1 게이트 전극으로부터 이격되고,
    상기 제1 게이트 전극은 상기 제1 절연 기판의 일 면에 대해 경사진 일 방향에서 볼 때 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 일부 중첩하고, 상기 제1 게이트 전극과 상기 제1 소스 전극 또는 상기 제1 드레인 전극이 중첩하는 영역은 1마이크로미터 이하의 폭을 갖는 것을 특징으로 하는 액정 표시 장치.
  7. 제6항에 있어서,
    상기 제1 게이트 전극은 상기 제1 절연 기판의 일 면에 대해 경사진 측면을 갖는 것을 특징으로 하는 액정 표시 장치.
  8. 삭제
  9. 삭제
  10. 제6항에 있어서,
    단면 상에서 볼 때 상기 제1 절연 기판과 상기 제1 게이트 전극 사이에 제공되며, 평면 상에서 볼 때 상기 제1 소스 전극과 상기 제1 드레인 전극의 사이를 커버하는 차광층을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  11. 제6항에 있어서,
    상기 제1 게이트 전극은 평면상에서 볼 때 상기 제1 게이트 전극의 일부가 제거된 제1 오목부를 가지며, 상기 제1 반도체층은 평면상에서 볼 때 상기 제1 반도체층의 일부가 제거되며 상기 제1 오목부에 대응하는 영역에 위치한 제2 오목부를 가지며, 상기 제1 드레인 전극은 상기 제1 및 제2 오목부들 내에 제공되는 것을 특징으로 하는 액정 표시 장치.
  12. 제6항에 있어서,
    상기 제1 기판은 제1 방향으로 연장된 복수의 게이트 라인들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 게이트 라인들과 상기 화소 영역을 정의하는 복수의 제1 데이터 라인들을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  13. 제12항에 있어서,
    상기 제1 박막 트랜지스터는 상기 게이트 라인들 중 대응하는 게이트 라인과, 상기 제1 데이터 라인들 중 대응하는 제1 데이터 라인에 연결되는 것을 특징으로 하는 액정 표시 장치.
  14. 제13항에 있어서,
    상기 제1 데이터 라인들과 교번하여 제공되며 상기 제2 방향으로 연장된 복수의 제2 데이터 라인들, 각 화소 영역에 제공되며 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 제2 데이터 라인들 중 대응하는 제2 데이터 라인에 연결된 제2 박막 트랜지스터, 및 상기 제2 박막 트랜지스터에 연결된 제2 화소 전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
  15. 제14항에 있어서,
    상기 제2 박막 트랜지스터는
    각 화소 영역에 제공된 제2 게이트 전극;
    상기 제2 게이트 전극을 커버하는 게이트 절연층;
    상기 게이트 절연층 상에 제공된 제2 반도체층;
    상기 제2 반도체층 상에 제공된 제2 소스 전극;
    상기 제2 반도체층 상에 제공되며 상기 제2 소스 전극과 이격되는 제2 드레인 전극; 및
    상기 제2 드레인 전극에 연결되며 상기 공통 전극과 함께 전계를 형성하는 제2 화소 전극을 포함하며,
    상기 제2 소스 전극과 상기 제2 드레인 전극 중 하나는 평면 상에서 볼 때 상기 제2 게이트 전극으로부터 이격되는 것을 특징으로 하는 액정 표시 장치.
  16. 제1 마스크를 이용하여 절연 기판 상에 게이트 전극을 형성하는 제1 공정; 및
    상기 게이트 전극을 커버하는 게이트 절연층을 형성하고 제2 마스크를 이용하여 상기 게이트 절연층 상에 활성층, 오믹 콘택층, 및 소스 및 드레인 전극들을 형성하는 제2 공정을 포함하며,
    상기 소스 전극과 상기 드레인 전극 중 하나는 평면 상에서 볼 때 상기 게이트 전극으로부터 이격된 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  17. 제16항에 있어서,
    상기 제2 공정은 상기 제2 마스크로서 슬릿 마스크 또는 회절 마스크를 이용하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  18. 제17항에 있어서,
    상기 제2 공정은
    상기 게이트 절연층 상에 실리콘층, 불순물이 도핑된 실리콘층, 및 도전층을 순차적으로 적층하는 단계;
    상기 도전층 상에 포토 레지스트를 도포하는 단계;
    상기 제1 마스크를 이용하여 상기 포토 레지스트를 노광 및 현상하여 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 마스크로 하여 상기 도전층, 상기 불순물이 도핑된 실리콘층, 및 상기 실리콘층을 순차적으로 식각하여 전극 패턴, 오믹 콘택층 패턴, 및 상기 활성층을 형성하는 단계;
    상기 포토 레지스트 패턴의 일부가 제거되도록 상기 제1 포토 레지스트 패턴을 애싱하여 제2 포토 레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토 레지스트 패턴을 마스크로 하여 상기 전극 패턴과 상기 오믹 콘택층 패턴을 식각하여 상기 소스 전극, 상기 드레인 전극, 및 상기 오믹 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  19. 제16항에 있어서,
    상기 게이트 전극은 평면상에서 볼 때 상기 게이트 전극의 일부가 제거된 제1 오목부를 가지도록 형성되며, 상기 오믹 콘택층은 평면상에서 볼 때 상기 오믹 콘택층의 일부가 제거되며 상기 제1 오목부에 대응하는 영역에 위치한 제2 오목부를 가지도록 형성되며, 상기 드레인 전극은 상기 제1 및 제2 오목부들 내에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  20. 제16항에 있어서,
    상기 제1 공정 이전에, 상기 소스 전극과 상기 드레인 전극의 사이에 대응하는 영역에 광을 차단하는 차광층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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