KR100775130B1 - 반도체장치 - Google Patents

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KR100775130B1
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토루 다카야마
토시지 하마타니
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 액티브 매트릭스형 표시장치의 화면의 대면적화를 가능하게 하는 게이트 전극 및 게이트 배선을 제공하는 것을 목적으로 하고, 이 목적을 달성하기 위해, 본 발명의 구성은, 표시 영역에 설치된 화소 TFT와, 그 표시 영역 주변에 설치된 구동회로 TFT를 동일 기판상에 가지는 반도체장치에 있어서, 화소 TFT 및 구동회로 TFT의 게이트 전극들이 제1 도전층으로 형성되고, 이들 게이트 전극은 제2 도전층으로 형성된 게이트 배선과 접속부를 통해 전기적으로 접촉되고, 그 접속부는 화소 TFT 및 구동회로 TFT의 채널 형성 영역 외측으로 설치된다.

Description

반도체장치{Semiconductor device}
도 1(A)∼도 1(D)는 화소 TFT, 보유 용량 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 2(A)∼도 2(D)는 화소 TFT, 보유 용량 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 3(A)∼도 3(D)는 화소 TFT, 보유 용량 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 4(A)∼도 4(C)는 화소 TFT, 보유 용량 및 구동회로 TFT의 제작공정을 나타내는 단면도;
도 5는 화소 TFT, 보유 용량 및 구동회로 TFT의 단면도.
도 6(A)∼도 6(C)는 화소 TFT, 보유 용량 및 구동회로 TFT의 제작공정을 나타내는 상면도.
도 7(A)∼도 7(C)는 화소 TFT, 보유 용량 및 구동회로 TFT의 제작공정을 나타내는 상면도.
도 8(A)∼도 8(C)는 구동회로 TFT의 제작공정을 나타내는 상면도.
도 9(A)∼도 9(C)는 화소 TFT의 제작공정을 나타내는 상면도.
도 10은 액정 표시장치의 I/O 단자 및 배선 회로 배치를 나타내는 상면도.
도 11은 액정 표시장치의 구성을 나타내는 단면도.
도 12는 액정 표시장치의 구성을 나타내는 사시도.
도 13은 표시 영역의 화소를 나타내는 상면도.
도 14는 액정 표시장치의 회로 블록도.
도 15(A)∼도 15(C)는 게이트 전극과 LDD 영역의 위치 관계를 나타내는 도면.
도 16(A)∼도 16(C)는 게이트 전극과 게이트 배선의 접속을 나타내는 도면.
도 17(A)∼도 17(E)는 반도체장치의 예를 나타내는 도면.
도 18(A) 및 도 18(B)는 EL 표시장치의 상면도 및 단면도.
도 19(A) 및 도 19(B)는 EL 표시장치의 화소부의 단면도.
도 20(A) 및 도 20(B)는 EL 표시장치의 상면도 및 회로도.
도 21(A)∼도 21(C)는 EL 표시장치의 화소부의 회로도.
도 22는 투과형 전자 현미경으로 촬영한 게이트 전극과 게이트 배선의 콘택트부의 단면 사진.
도 23은 투과형 전자 현미경으로 촬영한 게이트 전극(Ta)과 게이트 배선(Al-Nd)의 계면의 단면 사진.
도 24(A) 및 도 24(B)는 TFT의 바이어스-열 응력 테스트에 의한 VG-ID 특성 및 결과도.
도 25(A) 및 도 25(B)는 신호 입력부와 단자부 사이의 파형차를 나타내는 도 면으로, 도 25(A)는 파형의 상승을 나타내고, 도 25(B)는 파형의 하강을 나타낸다.
도 26(A) 및 도 26(B)는 게이트 전극과 게이트 배선의 접촉 저항의 계산상 시뮬레이션을 나타내는 도면.
본 발명은 절연 표면을 가진 기판 상에 박막트랜지스터(이하, "TFT"라 칭함)를 포함하는 능동 회로를 구비한 반도체장치에 관한 것이다. 본 발명은 동일 기판상에 화상 표시 영역과 그의 구동회로를 가지는 액정 표시장치로 대표되는 전기광학 장치, 및 전기광학 장치를 탑재한 전자 기기에 특히 유용하게 사용될 수 있다. 본 명세서 전체에서 "반도체장치"는 반도체 특성을 이용하여 기능하는 장치 전체를 가리키고, 상기 전기광학 장치 및 전기광학 장치를 탑재한 전자 기기를 그의 범주 내에 포함한다.
결정성 규소막으로 형성된 반도체층을 갖는 TFT(이하, "결정성 규소 TFT"라 칭함)는 높은 전계효과 이동도를 가지므로, 각종 기능을 가지는 회로를 형성할 수 있다. 결정성 규소 TFT를 이용한 액티브 매트릭스형 액정 표시장치는 동일 기판 상에 형성된 화상 표시 영역과 구동회로를 가지고 있다. 화상 표시 영역에는, n채널형 TFT로 형성된 화소 TFT와 보유 용량이 제공되어 있고, 구동회로는 CMOS 회로를 기초로 하여 형성된 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 샘플링 회로 등으로 구성되어 있다.
그러나, 화소 TFT와 구동회로 TFT에서는 동작 조건이 동일하지 않기 때문에, 그 TFT들에는 상이한 특성이 요구되는 일이 있다. 예를 들어, 화소 TFT는 스위치 소자로서 기능하고, 액정에의 전압 인가에 의해 구동된다. 액정은 교류에 의해 구동되기 때문에, 프레임 반전 구동이라 불리는 방식이 많이 채용되고 있다. 이 방식에서는, 전력 소비를 최소화 하기 위해 화소 TFT에 요구되는 특성은 오프(off) 전류값(TFT가 오프로 된 때 흐르는 드레인 전류)을 충분히 낮게 하는 것이다. 한편, 구동회로의 버퍼 회로에는 높은 구동 전압이 인가되기 때문에, 높은 전압 인가에 따른 파괴를 방지하기 위해 내압(voltage resistance)을 증가시킬 필요가 있다. 또한, 전류 구동 능력을 높이기 위해 온 전류값(TFT가 온(on)으로 된 때 흐르는 드레인 전류)을 충분히 확보할 필요가 있다.
감소된 오프 전류값을 나타내는 TFT의 구조로서 저농도 드레인(LDD) 구조가 알려져 있다. 이 구조는 채널 형성 영역과 고농도로 불순물 원소를 첨가하여 형성된 소스 또는 드레인 영역과의 사이에 저농도로 불순물 원소를 첨가한 영역을 형성한 것이고, 이 영역은 "LDD 영역"이라 불린다. 핫 캐리어로 인한 온 전류값의 열화(劣化)를 방지하기 위한 한가지 수단으로서, 게이트 절연막을 사이에 두고 게이트 전극 위에 LDD 영역을 배치한 GOLD(Gate-drain Overlapped LDD) 구조가 알려져 있다. 이러한 구조는 드레인 부근의 높은 전압이 완화되어 핫 캐리어 주입을 방지하여 열화 현상을 방지하는데 효과적인 것으로 알려져 있다.
동시에, 액티브 매트릭스형 액정 표시장치의 상품으로서의 가치를 높이기 위해, 화면의 대형화 및 고정세화(高精細化)에 대한 요구가 증가하고 있다. 그러나, 화면의 대형화 및 고정세화에 의해 주사선(게이트 배선)의 수와 길이가 증가하여, 게이트 배선의 저저항화가 더욱 필요하게 된다. 즉, 주사선의 수가 증가함에 따라 액정에의 충전 시간이 짧아져, 고속 응답을 위해 게이트 배선의 시정수(저항 × 용량)를 작게 할 필요가 있다. 예를 들어, 게이트 배선을 형성하는 재료의 비저항이 100 μΩcm 인 경우에는, 화면 크기의 한계는 6 인치이고, 3 μΩcm인 경우에는 27 인치에 상당하는 표시가 가능하다.
또한, 화소 매트릭스 회로의 화소 TFT와, 시프트 레지스터 회로나 버퍼 회로 등의 구동회로의 TFT에 요구되는 특성은 항상 동일하지 않다. 예를 들어, 화소 TFT에서는, 게이트에 큰 역 바이어스(n채널형 TFT의 경우, 부(負)의 전압)가 인가되지만, 구동회로 TFT는 기본적으로 역 바이어스 상태에서 동작하지 않는다. 또한, 화소 TFT의 동작 속도는 구동회로 TFT의 1/100 이하로 충분하다.
또한, GOLD 구조는 온 전류값의 열화를 방지하는데에는 큰 효과를 제공하지만, 통상의 LDD 구조에 비하여 오프 전류값이 크다는 문제가 있었다. 따라서, 화소 TFT에 적용하는데에는 바람직한 구조가 아니었다. 반대로, 통상의 LDD 구조는 오프 전류값을 최소화하는데에는 큰 효과가 있으나, 드레인 부근의 전계의 완화에 의해 핫 캐리어 주입으로 인한 열화를 방지하는 효과는 낮았다. 따라서, 액티브 매트릭스형 액정 표시장치와 같은, 동작 조건이 상이한 다수의 집적회로를 포함하는 반도체장치에서 모든 TFT를 동일한 구조로 형성하는 것은 항상 바람직한 것은 아니었다. 이들 문제는, 특히 결정성 규소 TFT에서 그의 특성이 높고 액티브 매트릭스형 액정 표시장치에 요구되는 성능이 높을 수록 두드러졌다.
대화면의 액티브 매트릭스형 액정 표시장치를 실현하기 위해, 배선 재료로서 알루미늄(Al)과 구리(Cu)를 사용하는 것도 고려되었으나, 내부식성 및 내열성 등이 불량하다는 단점이 있었다. 따라서, 이들 재료로 TFT의 게이트 전극을 형성하는 것은 반드시 바람직한 것은 아니고, 그러한 재료를 TFT 제작공정에 도입하는 것이 용이하지 않았다. 물론, 배선을 다른 도전성 재료로 형성할 수도 있으나, 알루미늄(Al) 및 구리(Cu)와 같은 저저항 재료는 아니고, 대화면의 표시장치를 제작할 수 없었다.
상기 문제점을 해결하기 위해, 본 발명의 구성은, 표시 영역에 설치된 화소 TFT와 상기 표시 영역 주변에 설치된 구동회로 TFT를 동일 기판 상에 가지는 반도체장치에 있어서, 상기 화소 TFT 및 상기 구동회로 TFT가 제1 도전층으로 형성된 게이트 전극을 가지고 있고, 그 게이트 전극들은 제2 도전층으로 형성된 게이트 배선과 접속부에서 전기적으로 접촉하여 있고, 그 접속부는 상기 화소 TFT와 상기 구동회로 TFT의 채널 형성 영역 외측에 제공되어 있는 것을 특징으로 한다.
본 발명의 다른 구성은, 표시 영역에 설치된 화소 TFT와 상기 표시 영역 주변에 설치된 구동회로 TFT를 동일 기판 상에 가지는 반도체장치에 있어서, 상기 화소 TFT 및 상기 구동회로 TFT가 제1 도전층으로 형성된 게이트 전극을 가지고 있고, 그 게이트 전극들은 상기 화소 TFT 및 상기 구동회로 TFT의 채널 형성 영역 외측에 제공된 접속부에서 제2 도전층으로 형성된 게이트 배선과 전기적으로 접촉하여 있고, 상기 화소 TFT의 LDD 영역이 그 화소 TFT의 게이트 전극과 겹치지 않도록 배치되고, 구동회로의 제1 n채널형 TFT의 LDD 영역은 그 제1 n채널형 TFT의 게이트 전극과 겹치도록 배치되고, 상기 구동회로의 제2 n채널형 TFT의 LDD 영역은 그 제2 n채널형 TFT의 게이트 전극과 적어도 일부가 겹치도록 배치되어 있는 것을 특징으로 한다.
본 발명의 이 구성에서, 상기 제1 도전층은 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나와 질소를 함유하는 도전층(A)와, 그 도전층(A)상에 형성되고, 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나를 주성분으로 하는 도전층(B), 및 그 도전층(B)가 상기 도전층(A)와 접촉하지 않는 영역에 형성되고, 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나와 질소를 함유하는 도전층(C)를 가지고 있고, 상기 제2 도전층은 알루미늄 또는 구리를 주성분으로 하는 도전층(D)와, 탄탈, 텅스텐, 티탄, 몰리브덴에서 선택된 적어도 하나를 주성분으로 하는 도전층(E)를 가지며, 상기 도전층(C)와 도전층(D)는 접속부에서 접촉하여 있다. 상기 도전층(B)는 첨가 원소로서 아르곤을 함유하고, 상기 도전층(B) 내의 산소 농도는 30 ppm 이하이다.
상기 문제를 해결하기 위해, 본 발명에 따른 반도체장치 제작방법은, 표시 영역에 설치된 화소 TFT와 상기 표시 영역 주변에 설치된 구동회로 TFT를 동일 기판 상에 가지는 반도체장치를 제작하는 방법으로서, 상기 화소 TFT 및 상기 구동회로 TFT의 게이트 전극을 제1 도전층으로 형성하는 공정과, 상기 게이트 전극에 접속된 게이트 배선을 제2 도전층으로 형성하는 공정을 포함하고, 상기 게이트 전극과 상기 게이트 배선은 상기 화소 TFT 및 상기 구동회로 TFT의 채널 형성 영역 외 측에 제공된 접속부를 통해 접속되어 있는 것을 특징으로 하는 반도체장치 제작방법이다.
또한, 본 발명에 따른 반도체장치 제작방법은, 표시 영역에 설치된 화소 TFT와 상기 표시 영역 주변에 설치된 구동회로 TFT를 동일 기판 상에 가지는 반도체장치를 제작하는 방법으로서, 구동회로를 형성하는 제1 및 제2 n채널형 TFT의 반도체층에 2 ×1016∼5 ×1019 원자/cm3의 농도 범위로 n형 불순물 원소를 선택적으로 첨가하는 제1 공정, 상기 화소 TFT 및 상기 구동회로 TFT의 게이트 전극을 제1 도전층으로 형성하는 제2 공정, 상기 구동회로를 형성하는 p채널형 TFT의 반도체층에 3 ×1020∼3 ×1021 원자/cm3의 농도 범위로 p형 불순물 원소를 선택적으로 첨가하는 제3 공정, 상기 구동회로를 형성하는 제1 및 제2 n채널형 TFT의 반도체층과 상기 화소 TFT의 반도체층에 1 ×1020∼1 ×1021 원자/cm3의 농도 범위로 n형 불순물 원소를 선택적으로 첨가하는 제4 공정, 적어도 상기 n채널형 TFT의 게이트 전극을 마스크로 사용하여 상기 화소 TFT의 반도체층에 1 ×1016∼5 ×1018 원자/cm3의 농도 범위로 n형 불순물 원소를 선택적으로 첨가하는 제5 공정, 및 상기 화소 TFT 및 상기 구동회로 TFT의 게이트 배선을 제2 도전층으로 형성하는 제6 공정을 포함하고, 상기 게이트 전극과 상기 게이트 배선은 상기 화소 TFT 및 상기 구동회로 TFT의 채널 형성 영역 외측에 제공된 접속부를 통해 접속되어 있는 것을 특징으로 하는 반도체장치 제작방법이다.
본 발명에 따른 반도체장치 제작 방법에서, 상기 제1 도전층은, 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나와 질소를 함유하는 도전층(A)를 형성하는 공정, 그 도전층(A)상에 형성되고, 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나를 주성분으로 하는 도전층(B)를 형성하는 공정, 및 그 도전층(B)가 상기 도전층(A)와 접촉하지 않는 영역에 형성되고, 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나와 질소를 함유하는 도전층(C)를 형성하는 공정에 의해 형성되고, 상기 제2 도전층은 적어도, 알루미늄 또는 구리를 주성분으로 하는 도전층(D)를 형성하는 공정과, 탄탈, 텅스텐, 티탄, 몰리브덴에서 선택된 적어도 하나를 주성분으로 하는 도전층(E)를 형성하는 공정에 의해 형성되며, 상기 도전층(C)와 도전층(D)는 접속부에서 접촉하여 있다. 상기 도전층(A)는 아르곤과 질소 또는 암모니아의 혼합 분위기에서, 탄탈, 텅스텐, 티탄 및 몰리브덴에서 선택된 적어도 하나를 주성분으로 하는 타겟을 사용한 스퍼터링법에 의해 형성될 수 있고, 상기 도전층(C)는 1 ppm 이하의 산소 농도를 갖는 질소 분위기에서 상기 도전층(B)를 열처리함으로써 형성되는 것이 바람직하다. 상기 도전층(C)는 1 ppm 이하의 산소 농도를 갖는 질소 플라즈마 분위기에서 상기 도전층(B)를 열처리함으로써 형성될 수도 있다.
[실시형태 1]
본 발명의 실시형태를 도 1∼도 5를 참조하여 설명한다. 여기서는, 표시 영역의 화소 TFT와 표시 영역 주변에 설치되는 구동회로 TFT를 동일 기판 상에 제작 하는 방법을 공정에 따라 상세히 설명한다. 그러나, 설명을 간단하게 하기 위해, 구동회로에서는, 시프트 레지스터 회로, 버퍼 회로와 같은 기본 회로로서의 CMOS 회로, 및 샘플링 회로를 형성하는 n채널형 TFT를 나타내는 것으로 한다.
도 1(A)에서, 기판(101)으로서 저알칼리 유리 기판 또는 석영 기판이 사용될 수 있다. 본 실시형태에서는, 저알칼리 유리 기판을 사용하였다. 이 경우, 유리 변형 온도보다 10∼20℃ 정도 낮은 온도에서 미리 열처리될 수도 있다. TFT가 형성되는 기판(101)의 표면에는, 기판(101)으로부터의 불순물의 확산을 방지하기 위해, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 하지막(102)이 형성된다. 예를 들어, 플라즈마 CVD법을 사용하여, SiH4, NH3 및 N2O로 된 두께 100 nm의 산화질화규소막과 SiH4 및 N2O로 된 두께 200 nm의 산화질화규소막의 적층을 형성한다.
그 다음, 20∼150 nm(바람직하게는 30∼80 nm)의 두께를 갖는 비정질 구조의 반도체막(103a)을 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법으로 형성한다. 본 실시형태에서는, 플라즈마 CVD법에 의해 비정질 규소막을 55 nm의 두께로 형성하였다. 비정질 구조를 갖는 반도체막으로서는, 비정질 반도체막과 미(微)결정 반도체막이 있고, 비정질 규소-게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막도 사용될 수 있다. 하지막(102)과 비정질 규소막(103a)은 동일한 성막 방법으로 형성될 수 있기 때문에, 이들은 연속적으로 형성될 수 있다. 하지막을 형성한 후, 일단 대기 분위기로부터 오염물을 제거함으로써 표면 오염을 방지할 수 있고, 따라서, 제작된 TFT의 특성 편차 및 스레시홀드 전압의 변동을 감소시킬 수 있다.(도 1(A))
그 다음, 공지의 결정화 방법을 사용하여 비정질 규소막(103a)으로부터 결정성 규소막(103b)을 형성한다. 예를 들어, 레이저 결정화법 또는 열 결정화법(고상 성장법)이 사용될 수 있고, 여기서는 일본 공개특허공고 평7-130652호 공보에 개시된 기술에 따라, 촉매원소를 사용하는 결정화 방법으로 결정성 규소막(103b)을 형성하였다. 결정화 공정 전에, 비정질 규소막의 수분 함량에 좌우되지만, 400∼500℃에서 1시간 정도의 열처리를 행하여, 수분 함량을 5 원자% 이하로 감소시킨 후에 결정화하는 것이 바람직하다. 비정질 규소막의 결정화에 의해 보다 조밀한 형태로 원자의 재배열이 일어나, 제조된 결정성 규소막의 두께가 원래의 비정질 규소막의 두께(본 실시형태에서는 55 nm)보다 1∼15% 정도 감소된다.(도 1(B))
그 다음, 결정성 규소막(103b)을 분할하여 섬 형상의 반도체층(104∼107)을 형성한다. 그후, 플라즈마 CVD법 또는 스퍼터링법에 의해 두께 50∼100nm의 산화규소막으로 마스크층(108)을 형성한다.(도 1(C))
그 다음, 레지스트 마스크(109)를 제공하고, n채널형 TFT를 형성하는 섬 형상 반도체층(105∼107)의 전면(全面)에 스레시홀드 전압을 제어할 목적으로 약 1 ×1016∼5 ×1017 원자/cm3의 농도로 p형 불순물 원소로서 붕소(B)를 첨가하였다. 붕소(B)의 첨가는 이온 도핑법으로 달성될 수 있고, 또는 비정질 규소막의 형성과 동시에 첨가될 수도 있다. 붕소(B)의 첨가는 반드시 필요한 것은 아니지만, n채널형 TFT의 스레시홀드 전압을 소정의 범위 내로 유지하기 위해, 붕소(B)를 첨가하여 반도체층(110∼112)을 형성하는 것이 바람직하다.(도 1(D))
구동회로의 n채널형 TFT의 LDD 영역을 형성하기 위해, n형 불순물 원소를 섬 형상 반도체층(110, 111)에 선택적으로 첨가한다. 이 목적을 위해, 레지스트 마스크(113∼116)를 미리 형성한다. n형 불순물 원소로서는 인(P) 또는 비소(As)가 사용될 수 있고, 여기서는 인(P)의 첨가를 위해 포스핀(PH3)을 사용한 인 도핑법이 이용되었다. 형성된 불순물 영역(117, 118)의 인(P) 농도는 2 ×1016∼5 ×1019 원자/cm3의 범위 내일 수 있다. 본 명세서 전반에 걸쳐, 여기서 형성된 불순물 영역(117∼119)내의 n형 불순물 원소의 농도를 n-로 표시한다. 불순물 영역(119)은 화소 매트릭스 회로의 보유 용량을 형성하기 위한 반도체층이고, 이 영역에도 동일한 농도로 인(P)이 첨가되었다.(도 2(A))
이어서, 불화수소산 등에 의해 마스크층(108)을 제거하고, 도 1(D) 및 도 2(A)에서 첨가된 불순물 원소를 활성화시키는 공정을 행한다. 이 활성화는 질소 분위기에서의 500∼600℃, 1∼4시간의 열처리에 의해 또는 레이저 활성화법에 의해 행해질 수 있고, 이들을 병용하여 행하여도 좋다. 본 실시형태에서는, KrF 엑시머 레이저광(파장: 248 nm)을 사용하고 선형 빔을 형성하여 5∼50 Hz의 발진 주파수 및 100∼500 mJ/cm2의 에너지 밀도로 하고 80∼98%의 선형 빔 오버랩 비율로 주사하여, 섬 형상 반도체층이 형성된 기판 전면을 처리하도록 레이저 활성화법이 사용되었다. 레이저광 조사 조건에는 어떤 특별한 한정 사항은 없고, 실시자가 적절히 설정할 수 있다.
그 다음, 플라즈마 CVD법 또는 스퍼터링법을 사용하여 규소 함유 절연막으로 게이트 절연막(120)을 10∼150 nm의 두께로 형성한다. 예를 들어, 산화질화규소막을 120 nm의 두께로 형성한다. 이 게이트 절연막은 다른 규소 함유 절연막의 단층 또는 다층 구조일 수도 있다.(도 2(B))
그 다음, 게이트 전극을 형성하기 위해 제1 도전층을 성막한다. 이 제1 도전층은 단층으로 형성될 수 있으나, 필요에 따라 2층 또는 3층의 적층 구조로 할 수도 있다. 본 실시형태에서는, 도전성 금속 질화물 막으로 된 도전층(A)(121)와 금속막으로 된 도전층(B)(122)를 적층하였다. 도전층(B)(122)는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 원소 또는 이들 원소 중 하나를 주성분으로 하는 합금 또는 이들 원소를 조합시킨 합금막(대표적으로는 Mo-W 합금막 또는 Mo-Ta 합금막)으로 형성될 수 있고, 도전층(A)(121)는 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티탄(TiN) 또는 질화 몰리브덴(MoN)으로 형성될 수 있다. 또한, 도전층(A)(121)의 대체 재료로서, 텅스텐 실리사이드, 티탄 실리사이드 또는 몰리브덴 실리사이드가 사용될 수도 있다. 도전층(B)는 저저항화를 위해 불순물 농도를 저감시킬 수 있고, 특히 산소 농도에 대해서는 30 ppm 이하로 하는 것이 바람직하다. 예를 들어, 텅스텐(W)은 산소 농도를 30 ppm 이하로 함으로써 20 μΩ㎝ 이하의 비저항 값을 실현할 수 있었다.
도전층(A)(121)는 두께가 10∼50 nm(바람직하게는 20∼30 nm)일 수 있고, 도전층(B)(122)는 200∼400 nm(바람직하게는 250∼350 nm)일 수 있다. 본 실시형태 에서는, 도전층(A)(121)에 두께 30 nm의 질화 탄탈막을 사용하고, 도전층(B)(122)에 두께 350 nm의 Ta막을 사용하였으며, 이들 모두 스퍼터링법에 의해 형성하였다. 스퍼터링법에 의한 성막에서는, 스퍼터링 가스인 Ar에 적정 양의 Xe 또는 Kr을 첨가하면, 형성되는 막의 내부 응력을 완화시켜 막의 박리를 방지할 수 있다. 도시되지 않았지만, 도전층(A)(121) 아래에, 인(P)이 도핑된 규소막을 2∼20 nm 정도의 두께로 형성하는 것이 효과적이다. 이것은, 그 위에 형성되는 도전막의 밀착성 향상과 산화 방지를 도모하는 동시에, 도전층(A) 또는 도전층(B)에 미량 함유된 알칼리 금속원소가 게이트 절연막(120)으로 확산하는 것을 방지할 수 있다.(도 2(C))
그 다음, 레지스트 마스크(123∼127)를 형성하고, 도전층(A)(121)와 도전층(B)(122)를 함께 에칭하여, 게이트 전극(128∼131) 및 용량 배선(132)을 형성한다. 게이트 전극(128∼131) 및 용량 배선(132)에는, 도전층(A)로 이루어진 부분(128a∼132a)과 도전층(B)로 이루어진 부분(128b∼132b)이 일체로 형성되어 있다. 여기서, 구동회로에 형성되는 게이트 전극(129, 130)은 게이트 절연층(120)을 사이에 두고 불순물 영역(117, 118)의 일부와 겹치되도록 형성된다.(도 2(D))
그 다음, 구동회로의 p채널형 TFT의 소스 영역 및 드레인 영역을 형성하기 위해 p형 불순물 원소를 첨가하는 공정을 행한다. 여기서는, 게이트 전극(128)을 마스크로 사용하여 불순물 영역을 자기정합으로 형성한다. 이때, n채널형 TFT가 형성되는 영역은 레지스트 마스크(133)로 덮인다. 그리고, 불순물 영역(134)은 디보란(B2H6)을 사용한 이온 도핑법에 의해 형성된다. 이 영역의 붕소(B) 농도는 3 ×1020∼3 ×1021 원자/cm3이다. 본 명세서 전체에서는, 여기서 형성된 불순물 영역(134)내의 p형 불순물 원소의 농도를 p+로 나타낸다.(도 3(A))
그 다음, n채널형 TFT에서 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성하였다. 레지스트 마스크(135∼137)를 형성하고, n형 불순물 원소를 첨가하여 불순물 영역(138∼142)을 형성하였다. 이것은 포스핀(PH3)을 사용한 인 도핑법에 의해 행해졌고, 이 영역 내의 인(P) 농도는 1 ×1020∼1 ×1021 원자/cm3이었다. 본 명세서 전체에서는, 여기서 형성된 불순물 영역(138∼142)내의 n형 불순물 원소의 농도를 n+로 나타낸다.(도 3(B))
불순물 영역(138∼142)은 이전 공정에서 첨가된 인(P) 또는 붕소(B)를 이미 함유하고 있으나, 그것에 비하여 충분히 높은 농도로 인(P)이 첨가되기 때문에, 이전 공정에서 첨가된 인(P) 또는 붕소(B)의 영향은 무시될 수 있다. 불순물 영역(138)에 첨가된 인(P)의 농도는 도 3(A)에서 첨가된 붕소(B)의 농도의 1/2 내지 1/3이기 때문에, p형 도전성이 확보되어, TFT의 특성에 어떤 영향을 주는 일은 없다.
그 다음, 화소 매트릭스 회로의 n채널형 TFT의 LDD 영역을 형성하기 위해 n형 불순물을 첨가하는 공정을 행한다. 여기서는, 게이트 전극(131)을 마스크로 사용하여 이온 도핑법에 의해 n형 불순물 원소를 자기정합적으로 첨가하였다. 첨가 된 인(P)의 농도는 1 ×1016∼5 ×1018 원자/cm3이고, 도 2(A), 도 3(A) 및 도 3(B)에 첨가된 불순물 원소의 농도보다 낮은 농도로 첨가함으로써, 실질적으로는 불순물 영역(143, 144)만이 형성된다. 본 명세서 전체에서는, 이들 불순물 영역(143, 144)내의 n형 불순물 원소의 농도를 n- -로 나타낸다.(도 3(C))
그 다음, 각자의 농도로 첨가된 n형 또는 p형 불순물 원소를 활성화하기 위해 열처리 공정을 행한다. 이 공정은 노 어닐법, 레이저 어닐법 또는 급속 열 어닐법(RTA법)에 의해 행해질 수 있다. 여기서는, 활성화 공정이 노 어닐법에 의해 행해졌다. 이 열처리는 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 산소 농도를 갖는 질소 분위기에서 400∼800℃, 대표적으로는 500∼600℃로 행해지고, 본 실시형태에서는 열처리가 550℃에서 4시간 행해졌다. 기판(101)에 석영 기판과 같은 내열성 재료가 사용된 경우에는, 열처리가 800℃에서 1시간 행해질 수 있고, 이것은 불순물 원소의 활성화와, 불순물 원소가 첨가된 불순물 영역과 채널 형성 영역 사이의 만족스런 접합의 형성을 가능하게 한다.
이 열처리에서, 도전층(C)(128c∼132c)가 게이트 전극(128∼131) 및 용량 배선(132)을 형성하는 금속막(128b∼132b)의 표면으로부터 5∼80 nm의 두께로 형성된다. 예를 들어, 도전층(B)(128b∼132b)가 텅스텐(W)으로 형성된 경우에는, 질화 텅스텐(WN)이 형성되고, 탄탈(Ta)이 사용된 경우에는, 질화 탄탈(TaN)이 형성될 수 있다. 도전층(C)(128c∼132c)는 질소 또는 암모니아를 사용하여 질소 함유 플라즈마 분위기에 게이트 전극(128∼131)을 노출시켜도 동일한 방식으로 형성될 수 있 다. 또한, 3∼100%의 수소를 함유하는 분위기에서 300∼450℃, 1∼12시간의 열처리를 행하여 섬 형상 반도체층을 수소화하는 공정을 행하였다. 이 공정은 열적으로 여기(勵起)된 수소에 의해 반도체층의 댕글링(dangling) 결합을 종단시키는 공정이다. 수소화를 위한 다른 수단으로서 플라즈마 수소화(플라즈마 여기 수소를 사용한)가 사용될 수도 있다.
섬 형상 반도체층이 촉매원소를 사용한 비정질 규소막의 결정화 방법에 의해 형성된 경우에는, 촉매원소가 섬 형상 반도체층에 미량 잔존한다. 물론, 이 상태로도 TFT가 완성될 수 있지만, 잔류 촉매원소를 적어도 채널 형성 영역으로부터 제거하는 것이 바람직하다. 촉매원소를 제거하는데 사용되는 한가지 수단은 인(P)에 의한 게터링 작용을 이용하는 것이다. 게터링에 필요한 인(P)의 농도는 도 3(B)에서 형성된 불순물 영역(n+)과 동일한 정도이고, 여기서 행해지는 활성화 공정을 위한 열처리에 의해 n채널형 TFT 및 p채널형 TFT의 채널 형성 영역으로부터 촉매원소를 게터링하는 것이 가능하였다.(도 3(D))
도 6(A) 및 도 7(A)는 여기까지의 공정에 있어서의 TFT의 상면도이고, A-A' 단면 및 C-C' 단면은 도 3(D)의 A-A' 및 C-C'에 대응한다. 또한, B-B' 단면 및 D-D' 단면은 도 8(A) 및 도 9(A)의 단면도에 대응한다. 도 6(A)∼도 6(C) 및 도 7(A)∼도 7(C)의 상면도는 게이트 절연막을 생략하고 있으나, 여기까지의 공정에서 섬 형상 반도체층(104∼107)상에 적어도 게이트 전극(128∼131) 및 용량 배선(132)이 도시된 바와 같이 형성되어 있다.
활성화 및 수소화 공정의 종료 후, 게이트 배선으로 기능하는 제2 도전층을 형성한다. 이 제2 도전층은, 저저항 재료인 알루미늄(Al) 또는 구리(Cu)를 주성분으로 하는 도전층(D)와, 티탄(Ti), 탄탈(Ta), 텅스텐(W) 또는 몰리브덴(Mo)으로 된 도전층(E)로 형성될 수 있다. 본 실시형태에서는, 도전층(D)(145)는 0.1∼2 wt%의 티탄(Ti)을 함유하는 알루미늄(Al)막이었고, 도전층(E)(146)는 티탄(Ti)막이었다. 도전층(D)(145)는 200∼400 nm(바람직하게는 250∼350 nm)의 두께로 형성되고, 도전층(E)(146)는 50∼200 nm(바람직하게는 100∼150 nm)로 형성될 수 있다.(도 4(A))
그리고, 도전층(E)(146) 및 도전층(D)(145)를 에칭 처리하여, 게이트 전극들을 접속하는 게이트 배선을 형성함으로써, 게이트 배선(147, 148) 및 용량 배선(149)을 형성하였다. 이 에칭 처리는 먼저 SiCl4, Cl2 및 BCl3의 혼합 가스를 사용한 건식 에칭법에 의해 도전층(E)의 표면으로부터 도전층(D)의 도중까지 제거한 다음, 인산계 에칭 용액으로 습식 에칭을 행하여 도전층(D)를 제거함으로써, 하지층과의 선택 가공성을 유지하면서 게이트 배선을 형성한다.
도 6(B) 및 도 7(B)는 이 상태의 상면도를 나타내고, A-A' 단면 및 C-C' 단면이 도 4(B)의 A-A' 및 C-C'에 대응한다. 또한, B-B' 단면 및 D-D' 단면은 도 8(B) 및 도 9(B)의 B-B' 및 D-D'에 대응한다. 도 6(B) 및 도 7(B)에서, 게이트 배선(147, 148)의 일부가 게이트 전극(128, 129, 131)의 일부와 겹치고 전기적으로 접촉하여 있다. 이 상태는 B-B' 단면 및 D-D' 단면에 대응하는 도 8(B) 및 도 9(B)의 단면 구조도로부터도 명확하고, 제1 도전층을 형성하는 도전층(C)와 제2 도전층을 형성하는 도전층(D)가 전기적으로 접촉하여 있다.
제1 층간절연막(150)이 산화규소막 또는 산화질화규소막으로 500∼1500 nm의 두께로 형성된 후, 각각의 섬 형상 반도체층에 형성된 소스 영역 또는 드레인 영역에 이르도록 콘택트 홀을 형성하여, 소스 배선(151∼154) 및 드레인 배선(155∼158)을 형성한다. 여기서는 도시되지 않았지만, 본 실시형태에서는 이 전극이 스퍼터링법에 의해 두께 100 nm의 Ti 막, 두께 300 nm의 Ti 함유 알루미늄막, 및 두께 150 nm의 Ti 막을 연속하여 형성한 3층 적층 구조를 가진다.
그 다음, 패시베이션 막(159)으로서, 질화규소막, 산화규소막 또는 산화질화규소막을 50∼500 nm(바람직하게는 100∼300 nm)의 두께로 형성한다. 이 상태에서의 수소화 처리는 TFT 특성의 향상에 대하여 바람직한 결과를 제공하였다. 예를 들어, 3∼100%의 수소를 함유한 분위기에서 300∼450℃로 1∼12시간 열처리를 행할 수 있고, 또는 플라즈마 수소화법을 사용하여도 유사한 효과가 달성될 수 있다. 여기서, 후에 화소 전극과 드레인 배선의 접속을 위한 콘택트 홀을 형성할 위치에서 패시베이션 막(159)에 개구부가 형성될 수도 있다.(도 4(C))
도 6(C) 및 도 7(C)는 이 상태의 상면도를 나타내고, A-A' 단면 및 C-C' 단면이 도 4(C)의 A-A' 및 C-C'에 대응한다. 또한, B-B' 단면 및 D-D' 단면은 도 8(C) 및 도 9(C)의 B-B' 및 D-D'에 대응한다. 도 6(C) 및 도 7(C)는 제1 층간절연막을 나타내지 않지만, 섬 형상 반도체층(104, 105, 107)의 소스 및 드레인 영역(도시되지 않음)에 소스 배선(151, 152, 154) 및 드레인 배선(155, 156, 158)이 제 1 층간절연막에 형성된 콘택트 홀을 통해 접속되어 있다.
그 다음, 유기 수지로 된 제2 층간절연막(160)을 1.0∼1.5 ㎛의 두께로 형성한다. 사용되는 유기 수지는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, BCB(benzocyclobutene) 등일 수 있다. 여기서는, 기판상에 도포한 후, 열 중합형 폴리이미드를 사용하고 300℃에서 소성(燒成)하여 형성하였다. 그 다음 드레인(158)에 이르는 콘택트 홀을 제2 층간절연막(160)에 형성하고, 화소 전극(161, 162)을 형성한다. 사용되는 화소 전극은 투과형 액정 표시장치의 경우에는 투명 도전막으로 형성되고, 반사형 액정 표시장치의 경우에는 금속막으로 형성될 수 있다. 본 실시형태에서는, 투과형 액정 표시장치가 사용되었고, 스퍼터링법에 의해 인듐-주석 산화물(ITO)막을 100 nm의 두께로 형성하였다.(도 5)
이렇게 하여, 동일 기판상에 구동회로 TFT와 표시 영역 화소 TFT를 가지는 기판이 완성되었다. 구동회로에는 p채널형 TFT(201), 제1 n채널형 TFT(202) 및 제2 n채널형 TFT(203)가 형성되고, 표시 영역에는 화소 TFT(204) 및 보유 용량(205)이 형성되었다. 본 명세서 전체에서, 이 기판을 편의상 액티브 매트릭스 기판이라 칭한다.
구동회로의 p채널형 TFT(201)는 섬 형상 반도체층(104)에 채널 형성 영역(206), 소스 영역(207a, 207b) 및 드레인 영역(208a, 208b)을 가진다. 제1 n채널형 TFT(202)는 섬 형상 반도체층(105)에 채널 형성 영역(209), 게이트 전극(129)과 겹치는 LDD 영역(210)(이하, 이러한 LDD 영역을 Lov라 칭한다), 소스 영역(211) 및 드레인 영역(212)을 가진다. 채널 길이 방향으로의 Lov 영역의 길이는 0.5∼ 3.0 ㎛이고, 바람직하게는 1.0∼1.5 ㎛이었다. 제2 n채널형 TFT(203)는 섬 형상 반도체층(106)에 채널 형성 영역(213), LDD 영역(214, 215), 소스 영역(216) 및 드레인 영역(217)을 가진다. 이들 LDD 영역은 Lov 영역과, 게이트 전극(130)과 겹치지 않는 LDD 영역(이하, 이러한 LDD 영역을 Loff라 칭한다)으로 형성되고, 채널 길이 방향으로의 Loff 영역의 길이는 0.3∼2.0 ㎛, 바람직하게는 0.5∼1.5 ㎛이다. 화소 TFT(204)는 섬 형상 반도체층(107)에 채널 형성 영역(218, 219), Loff 영역(220∼223) 및 소스 또는 드레인 영역(224∼226)을 가진다. 채널 길이 방향으로의 Loff 영역의 길이는 0.5∼3.0 ㎛, 바람직하게는 1.5∼2.5 ㎛이다. 용량 배선(132, 149), 및 게이트 절연막과 동일한 재료로 된 절연막이 화소 TFT(204)의 드레인 영역(226)에 접속되고, 보유 용량(205)이 n형 불순물 원소가 첨가된 반도체층(227)으로부터 형성된다. 도 5에서, 화소 TFT(204)는 이중 게이트 구조를 가지지만, 단일 게이트 구조를 가질 수도 있고, 멀티게이트 전극을 구비한 멀티게이트 구조로 하여도 문제는 없다.
따라서, 본 발명은 화소 TFT 및 구동회로에 요구되는 사양(仕樣)에 따라 각 회로의 TFT의 구조를 최적화하여, 반도체장치의 동작 성능 및 신뢰성을 향상시킬 수 있다. 또한, 내열성 도전 재료로 게이트 전극을 형성함으로써, LDD 영역과 소스 및 드레인 영역의 활성화를 용이하게 하고, 저저항 재료로 게이트 배선을 형성함으로써 배선 저항을 적절히 감소시킬 수 있다. 이것은 4 인치급 이상의 표시 영역(화면 크기)을 갖는 표시장치에 적용할 수 있다.
[실시형태 2]
도 16(A)∼도 16(C)는 게이트 전극 및 게이트 배선의 다른 실시형태를 나타낸다. 도 16의 게이트 전극 및 게이트 배선은 실시형태 1에서 설명한 공정들과 동일한 방법으로 형성되고, 섬 형상 반도체층(901)과 게이트 절연막(902) 위에 형성된다.
도 16(A)에서, 게이트 전극으로서의 제1 도전층에는, 도전층(A)(903)이 질화 탄탈(TaN), 질화 텅스텐(WN), 질화 티탄(TiN) 또는 질화 몰리브덴(MoN)으로 형성된다. 도전층(B)(904)는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 원소, 또는 이 원소를 주성분으로 하는 합금 또는 이들 원소를 조합한 합금막으로 형성되고, 그의 표면에 도전층(C)(905)가 실시형태 1과 마찬가지로 형성된다. 도전층(A)(903)의 두께는 10∼50 nm(바람직하게는 20∼30 nm)일 수 있고, 도전층(B)(904)는 200∼400 nm(바람직하게는 250∼350 nm)일 수 있다. 게이트 배선으로서의 제2 도전층은 저저항 재료인 알루미늄(Al) 또는 구리(Cu)를 주성분으로 하는 도전층(D)(906)와, 그 위에 티탄(Ti) 또는 탄탈(Ta)로 형성된 도전층(E)(907)를 적층하여 형성된다. 알루미늄(Al)과 구리(Cu)는 스트레스 이동(stress migration) 또는 전기 이동(electro-migration)에 의해 쉽게 확산하기 때문에, 제2 도전층을 덮도록 질화규소막(908)을 50∼150 nm의 두께로 형성할 필요가 있다.
도 16(B)는 실시형태 1과 동일한 방식으로 형성된 게이트 전극 및 게이트 배선을 나타내고, 인(P)이 도핑된 규소막(909)이 게이트 전극 아래에 형성되어 있다. 인(P)이 도핑된 규소막(909)은 게이트 전극 내의 미량의 알카리 금속원소가 게이트 절연막으로 확산하는 것을 방지하는 효과를 가지고, TFT의 신뢰성을 확보하는데 유 용하다.
도 16(C)는 게이트 전극을 형성하는 제1 도전층상에 인(P)이 도핑된 규소막(910)을 형성한 예이다. 인(P)이 도핑된 규소막은 다른 도전성 금속재료보다 고저항 재료이지만, 게이트 배선을 이루는 제2 도전층을 알루미늄(Al) 또는 구리(Cu)로 형성함으로써, 대화면의 액정 표시장치에도 적용될 수 있다. 여기서는, 게이트 배선이 두께 100 nm의 Ti 막(911), 두께 300 nm의 Ti 함유 알루미늄(Al) 막(912), 및 두께 150 nm의 Ti 막(913)으로 형성한 3층 구조로 될 수 있고, 알루미늄(Al) 막과 인(P)이 도핑된 규소막 사이에 직접 접촉을 방지하여 내열성을 제공한다.
[실시형태 3]
도 15(A)∼도 15(C)는 본 발명에 따른 TFT의 구조를 설명하기 위한 도면으로서, 반도체층의 채널 형성 영역, LDD 영역, 반도체층상의 게이트 절연막 및 게이트 절연막상의 게이트 전극을 가지는 TFT에서 게이트 전극과 LDD 영역 사이의 위치 관계를 나타낸다.
도 15(A)는 채널 형성 영역(209), LDD 영역(210), 및 드레인 영역(212)을 가지는 반도체층과, 그 위의 게이트 절연막(120)과 게이트 전극(129)을 구비한 구성을 나타낸다. LDD 영역(210)은 게이트 절연막(120)을 사이에 두고 게이트 전극(129)과 겹치도록 제공된 Lov이다. 이 Lov는 드레인 부근에 발생하는 고전계를 완화하는 동시에 핫 캐리어에 의한 열화를 방지하는 기능을 가지며, 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로 등을 포함하는 구동회로의 n채널형 TFT에 적절하게 사용될 수 있다.
도 15(B)는 채널 형성 영역(213), LDD 영역(215a,215b) 및 드레인 영역(217)을 가지는 반도체층과, 그 위의 게이트 절연막(120) 및 게이트 전극(130)을 구비한 구성을 나타낸다. LDD 영역(215a)은 게이트 절연막(120)을 사이에 두고 게이트 전극(130)과 겹치도록 제공되어 있다. 또한, LDD 영역(215b)은 게이트 전극(130)과 겹치지 않도록 제공된 Loff이다. 이 Loff는 오프 전류값을 감소시키는 기능을 가지고, Lov 및 Loff가 제공된 구성은 핫 캐리어에 의한 열화를 방지하는 동시에 오프 전류값을 감소시킬 수 있어, 구동회로의 샘플링 회로의 n채널형 TFT에 적절하게 사용될 수 있다.
도 15(C)는 채널 형성 영역(219), LDD 영역(223) 및 드레인 영역(226)을 구비한 반도체층을 나타낸다. LDD 영역(223)은 게이트 절연막(120)을 사이에 두고 게이트 전극(131)과 겹치지 않도록 제공된 Loff이고, 오프 전류값을 효과적으로 감소시킬 수 있어 화소 TFT에 사용하는데 적합하다. 화소 TFT의 LDD 영역(223)내의 n형 불순물 원소의 농도는 구동회로의 LDD 영역(210, 215)내의 농도의 1/2 내지 1/10인 것이 바람직하다.
[실시형태 4]
본 실시형태에서는, 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정 표시장치를 제작하는 공정을 설명한다. 도 11에 도시된 바와 같이, 실시형태 1에서 제작된 도 5의 상태의 액티브 매트릭스 기판 상에 배향막(601)을 형성한다. 통상, 액정 표시소자의 배향막으로서는 폴리이미드 수지가 많이 사용된다. 반대측의 대향 기판(602)에는, 차광막(603), 투명 도전막(604) 및 배향막(605)이 형성되어 있다. 배향막을 형성한 후, 러빙(rubbing) 처리를 행하여 액정 분자가 일정한 프리틸트(pretilt) 각으로 배향되게 한다. 그리고, 화소 매트릭스 회로와 CMOS 회로가 형성된 액티브 매트릭스 기판과 대향 기판을 공지의 셀 접합 공정에 의해 시일(seal)재 또는 스페이서(둘다 도시되지 않음)를 사이에 두고 함께 부착한다. 그 다음, 양 기판 사이에 액정 재료(606)를 주입하고, 봉지제(封止劑)(도시되지 않음)로 완전 봉지한다. 액정 재료는 어떠한 공지의 액정 재료라도 사용 가능하다. 이것에 의해, 도 11에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다.
다음에, 이 액티브 매트릭스형 표시장치의 구성을 도 12의 사시도 및 도 13의 상면도를 참조하여 설명한다. 도 12 및 도 13는 도 1∼도 5 및 도 11의 단면 구조도와 대응시키기 위해 동일 부호를 사용하고 있다. 또한, 도 13의 E-E'선에 따른 단면 구조는 도 5에 도시된 화소 매트릭스 회로의 단면도에 대응한다.
도 12에서, 액티브 매트릭스 기판은 유리 기판(101)상에 형성된 표시 영역(306), 주사 신호 구동회로(304) 및 화상 신호 구동회로(305)로 구성되어 있다. 표시 영역에는 화소 TFT(204)가 제공되어 있고, 그 주변에 제공된 구동회로는 CMOS 회로를 기초로 하여 구성되어 있다. 주사 신호 구동회로(304) 및 화상 신호 구동회로(305)는 각각 게이트 배선(148)과 소스 배선(154)으로 화소 TFT(204)에 접속되어 있다. 또한, FPC(731)가 외부 I/O 단자(734)에 접속되고, 입력 배선(302, 303)으로 각각의 구동회로에 접속되어 있다.
도 13은 표시 영역(306)의 대략 1 화소분을 나타내는 상면도이다. 게이트 배선(148)이 게이트 절연막(도시되지 않음)을 사이에 두고 그 아래의 반도체 층(107)과 교차한다. 또한, 도시되지 않았지만, 반도체층에는 소스 영역, 드레인 영역 및 n- 영역으로서의 Loff 영역이 형성되어 있다. 소스 배선(154)과 소스 영역(224) 사이에 코넥터(163)가 있고, 드레인 배선(158)과 드레인 영역(226) 사이에 코넥터(164)가 있고, 드레인 배선(158)과 화소 전극(161) 사이에 코넥터(165)가 있다. 화소 TFT(204)의 드레인 영역(226)으로부터 연장하는 반도체층(227)이 게이트 절연막을 사이에 두고 용량 배선(132, 149)과 겹치는 영역에 보유 용량(205)이 형성되어 있다.
본 실시형태의 액티브 매트릭스형 액정 표시장치를 실시형태 1의 구조로 설명하였지만, 실시형태 2의 구성과 자유롭게 조합하여 액티브 매트릭스형 액정 표시장치를 제작할 수도 있다.
[실시형태 5]
도 10은 액정 표시장치의 I/O 단자, 표시 영역 및 구동회로의 배치의 일 예를 나타내는 도면이다. 표시 영역(306)은 매트릭스 형상으로 교차하는 m개의 게이트 배선과 n개의 소스 배선을 가지고 있다. 예를 들어, 화소 밀도가 VGA(Video Graphics Array)인 경우, 480개의 게이트 배선과 640개의 소스 배선이 형성되고, XGA(eXtended Graphics Array)인 경우에는, 768개의 게이트 배선과 1024개의 소스 배선이 형성된다. 표시 영역의 화면 크기는 13 인치급 표시의 경우에는 340 mm의 대각선 길이를 가지고, 18인치급 표시의 경우에는 460 mm의 대각선 길이를 가진다. 이러한 액정 표시장치를 실현하기 위해서는, 게이트 배선을 실시형태 1과 실시형태 2에 설명된 저 저항 재료로 형성할 필여가 있다.
표시영역(306) 주변에는 주사 신호 구동회로(304) 및 화상 신호 구동회로(305)가 제공되어 있다. 이들 구동회로 게이트 배선의 길이도 표시 영역의 화면 크기의 대형화와 함께 필연적으로 길게 되기 때문에, 대화면을 실현하기 위해서는, 실시형태 1과 실시형태 2에서 설명된 저저항 재료로 형성하는 것이 바람직하다.
본 발명에 의하면, 입력 단자(301)로부터 각각의 구동회로까지를 접속하는 입력 배선(302, 303)은 게이트 배선과 동일한 재료로 형성될 수 있고, 배선 저항의 저저항화에 기여할 수 있다.
[실시형태 6]
도 14는 직시(直視)형 표시장치의 회로 구성을 위한 실시형태 1 및 실시형태 2에 나타낸 액티브 매트릭스 기판의 구성의 일 예를 나타내는 도면이다. 본 실시형태의 액티브 매트릭스 기판은 화상 신호 구동회로(1001), 주사 신호 구동회로(A)(1007), 주사 신호 구동회로(B)(1011), 프리차지(precharge) 회로(1012) 및 표시 영역(1006)을 가지고 있다. 본 명세서 전체에서, "구동회로"란 화상 신호 구동회로(1001) 및 주사 신호 구동회로(A)(1007)를 포함한 총칭이다.
화상 신호 구동회로(1001)는 시프트 레지스터 회로(1002), 레벨 시프터 회로(1003), 버퍼 회로(1004) 및 샘플링 회로(1005)를 구비하고 있다. 주사 신호 구동회로(A)(1007)는 시프트 레지스터 회로(1008), 레벨 시프터 회로(1009) 및 버퍼 회로(1010)를 구비하고 있고, 주사 신호 구동회로(B)(1011)도 동일한 구성을 가진다.
시프트 레지스터 회로(1002, 1008)는 5∼16 V(대표적으로는 10 V)의 구동 전압을 가지고, 이 회로를 형성하는 CMOS 회로의 n채널형 TFT는 도 5에서 부호 202로 나타낸 구조를 가지는 것이 적절하다. 레벨 시프터 회로(1003, 1009) 및 버퍼 회로(1004, 1010)는 14∼16 V로 높은 구동 전압을 가지고, 시프트 레지스터 회로와 마찬가지로, 도 5의 n채널형 TFT(202)를 포함하는 CMOS 회로가 적합하다. 이들 회로에서, 게이트를 멀티게이트 구조로 형성하면, 내압을 높이고 회로 신뢰성을 향상시키는데 효과적이다.
샘플링 회로(1005)는 14∼16 V의 구동 전압을 가지지만, 극성이 교대로 반전하여 구동되는 동안 오프 전류값을 감소시킬 필요가 있기 때문에, 도 5의 n채널형 TFT(203)를 가진 CMOS 회로가 적절하다. 도 5는 n채널형 TFT만을 나타내지만, 실제의 샘플링 회로에서는 p채널형 TFT와 조합되어 형성된다. 이때, p채널형 TFT는 동일 도면에서 부호 201로 나타낸 구조를 가지는 것이 적합하다.
화소 TFT(204)는 14∼16 V의 구동 전압을 가지고, 저소비전력화의 관점에서, 샘플링 회로보다도 더 오프 전류값을 감소시키는 것이 요구되므로, 화소 TFT(204)와 마찬가지로 게이트 전극과 겹치지 않도록 제공된 LDD(Loff) 영역을 가지는 구조로 하는 것이 바람직하다.
본 실시형태의 구성은 실시형태 1에서 설명된 공정에 따라 TFT를 제작함으로써 쉽게 실현될 수 있다. 본 실시형태에서는, 표시 영역과 구동회로에 대한 구성만을 나타냈으나, 실시형태 1의 공정에 따르면, 그 외에도, 신호 분할 회로, 분주파(sub-harmonic) 회로, D/A 컨버터, γ보정 회로, 연산 증폭기 회로, 메모리 회로 또는 연산 처리 회로와 같은 신호 처리 회로, 또는 논리 회로를 동일 기판 상에 형성하는 것이 가능하다. 따라서, 본 발명은 동일 기판 상에 화소 매트릭스 회로와 그의 구동회로를 포함하는 반도체장치, 예를 들어, 신호 구동회로와 화소 매트릭스 회로를 구비한 반도체장치를 실현할 수 있다.
[실시형태 7]
본 발명에 따라 제작된 액티브 매트릭스 기판 및 액정 표시장치는 각종 전기광학 장치에 사용될 수 있다. 또한, 본 발명은 그러한 전기광학 장치를 표시 매체로서 구비한 전자 기기 모두에 적용될 수 있다. 전자 기기로서는, 퍼스널 컴퓨터, 디지털 카메라, 비디오 카메라, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등), 내비게이션 시스템 등을 들 수 있다. 이들의 예를 도 17(A)∼도 17(E)에 나타냈다.
도 17(A)는 마이크로프로세서, 메모리 등을 구비한 본체(2001), 화상 입력부(2002), 표시장치(2003) 및 키보드(2004)로 구성된 퍼스널 컴퓨터이다. 본 발명에 따라 표시장치(2003) 또는 다른 신호 처리 장치가 형성될 수 있다.
도 17(B)는 본체(2101), 표시장치(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105) 및 수상(受像)부(2106)로 구성된 비디오 카메라이다. 본 발명은 표시장치(2102) 또는 다른 신호 구동회로에 적용될 수 있다.
도 17(C)는 본체(2201), 화상 입력부(2202), 수상부(2203), 조작 스위치(2204) 및 표시장치(2205)로 구성된 휴대형 정보 단말기이다. 본 발명은 표시장치(2205) 또는 다른 신호 구동회로에 적용될 수 있다.
도 17(D)는 프로그램을 기록한 기록 매체(이하, 기록 매체라 칭함)를 사용하는 플레이어로서, 이 플레이어는 본체(2401), 표시장치(2402), 스피커(2403), 기록 매체(2404), 및 조작 스위치(2405)로 구성된다. 또한, 사용되는 기록 매체에는 DVD(Digital Versatile Disc), 컴팩트 디스크(CD) 등이 사용되고, 이것은 음악 프로그램 재생 및 영상 표시 뿐만 아니라 비디오 게임(또는 TV 게임)이나 인터넷을 통한 정보 표시 등을 가능하게 한다. 본 발명은 표시장치(2402) 또는 다른 신호 구동회로에 만족스럽게 사용될 수 있다.
도 17(E)는 본체(2501), 표시장치(2502), 접안부(2503), 조작 스위치(2504) 및 수상부(도시되지 않음)로 구성된 디지털 카메라이다. 본 발명은 표시장치(2502) 또는 다른 신호 구동회로에 적용될 수 있다.
이와 같이, 본 발명의 적용범위는 매우 넓고, 다양한 분야의 전자 기기에 적용될 수 있다. 또한, 이들 전자 기기는 실시형태 1∼6의 어떠한 조합으로 이루어진 구성을 사용하여서도 실현될 수 있다.
[실시형태 8]
본 실시형태에서는, 실시형태 1과 마찬가지로 액티브 매트릭스 기판으로부터 전계 발광(EL) 재료를 사용하는 자발(自發) 발광형 표시 패널(이하, EL 표시장치라 함)을 제작하는 예를 설명한다. 도 18(A)는 EL 표시 패널의 상면도를 나타낸다. 도 18(A)에서, 부호 10은 기판, 11은 화소부, 12는 소스측 구동회로, 13은 게이트측 구동회로이고, 각 구동회로는 배선(14∼16)을 통해 FPC(170에 이르러 외부 장치에 접속된다.
도 18(B)는 도 18(A)의 A-A'선에 따른 단면도를 나타낸다. 여기서, 대향 기판(80)이 적어도 화소부 위, 바람직하게는 구동회로 및 화소부 위에 배치되어 있다. 대향 기판(80)은 TFT와 EL 재료를 사용한 자발 발광층이 형성된 액티브 매트릭스 기판에 시일(seal)재(19)에 의해 부착된다. 충전재(filler)(도시되지 않음)가 시일재(19)에 혼입되고, 이 충전재에 의해 2개의 기판이 대략 균일한 간격을 두고 함께 부착된다. 또한, 이 장치는 시일재(19)의 외측, 상부 및 FPC(17) 주변이 봉지제(81)로 봉지된 구조를 가진다. 봉지제(81)는 실리콘 수지, 에폭시 수지, 페놀 수지, 또는 부틸 고무 등과 같은 재료를 사용한다.
액티브 매트릭스 기판(10)과 대향 기판(80)이 시일재(19)에 의해 함께 부착된 때 안쪽에 공간이 형성된다. 이 공간에 충전재(83)가 채워진다. 이 충전재(83)는 대향 기판(80)을 접착하는 효과도 가진다. 충전재(83)로서 PVC(Polyvinyl chloride), 에폭시 수지, 실리콘 수지, PVB(Polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)가 사용될 수 있다. 자발 발광층은 수분에 약하고 열화되기 쉽기 때문에, 수분 흡수 효과가 유지될 수 있도록 산화 바륨과 같은 건조제를 충전재(83) 안쪽에 형성하는 것이 바람직하다. 또한, 이 장치는 충전재(83)에 포함된 알칼리 원소 등에 의한 부식을 방지하도록 산화규소막 또는 질화산화규소막 등으로 패시베이션 막(82)을 자발 발광층 위에 형성하도록 구성된다.
대향 기판(80)으로는, 유리판, 알루미늄판, 스테인리스 강판, FRP(섬유유리 보강 플라스틱판, PVF(polyvinyl fluoride)막, Myler막(I.E. du Pont de Nemours사의 상표), 폴리에스터막, 아크릴막 또는 아크릴 판이 사용될 수 있다. 또한, 수십 ㎛의 알루미늄 포일(foil)을 PVF 막 또는 MylerTM 막 사이에 끼운 구조를 가지는 시트(sheet)를 사용함으로써 내습성을 증가시킬 수 있다. 이렇게 하여, EL 소자가 밀폐되고, 외부 대기로부터 차폐된다.
도 18(B)에서, 구동회로 TFT(22)(도면에는, n채널형 TFT와 p채널형 TFT를 조합한 CMOS 회로가 도시되어 있다)와 화소부 TFT(23)(도면에는, EL 소자에 공급되는 전류를 제어하는 TFT가 도시되어 있다)가 기판(10) 및 하지막(21) 위에 형성되어 있다. 구체적으로는, 이들 TFT 중 n채널형 TFT는, 핫 캐리어 효과에 기인한 온 전류의 감소를 방지하고 Vth 이동 또는 바이어스 스트레스에 기인한 특성 열화를 방지하기 위해 본 실시형태에 도시된 구조를 갖는 LDD 영역을 구비하고 있다.
예를 들어, 도 5에 도시된 p채널형 TFT(201) 및 n채널형 TFT(202)가 구동회로 TFT(22)에 사용될 수 있다. 비록 구동 전압에 좌우되지만, 구동 전압이 10 V 이상이면, 도 5의 제1 n채널형 TFT(204) 또는 유사한 구성을 가지는 p채널형 TFT가 화소부 TFT(23)에 사용될 수 있다. 제1 n채널형 TFT(202)는 드레인측에 게이트 전극과 겹치는 LDD 영역을 배치하는 구성으로 되어 있지만, 핫 캐리어 효과에 기인한 TFT의 열화가 거의 무시될 수 있기 때문에 구동 전압이 10 V보다 작을 때는 LDD 영역을 반드시 배치하지 않아도 된다.
도 1(A)∼도 1(D)의 상태의 액티브 매트릭스 기판으로부터 EL 표시장치를 제작하기 위해, 수지 재료로 된 층간절연막(평탄화 막)(26)을 소스 배선 및 드레인 배선 위에 형성하고, 그 위에, 화소부 TFT(23)의 드레인에 전기적으로 접속된 투명 도전막으로 된 화소 전극(27)을 형성한다. 그 투명 도전막에는, 산화 인듐-산화 주석 화합물(ITO) 또는 산화 인듐-산화 아연 화합물이 사용될 수 있다. 화소 전극(27)을 형성한 후, 절연막(28)을 형성하고, 화소 전극(27) 위에 개구부를 형성한다.
그 다음, 자발 발광층(29)을 형성한다. 이 자발 발광층(29)은 공지의 EL 재료(정공 주입층, 정공 수송층, 발광층, 전자 수송층 또는 전자 주입층)가 자유롭게 조합될 수 있는 적층 구조 또는 단층 구조일 수 있다. 구성 방법에 관해서는 퍼블릭 도메인(public domain) 기술이 이용될 수 있다. 또한, EL 재료로는, 저분자 재료와 고분자 재료가 있다. 저분자 재료를 사용하는 경우에는 증착법이 사용되고, 고분자 재료를 사용하는 경우에는 스핀 코팅법, 인쇄법 또는 잉크 제트법 등과 같은 간단한 방법이 사용될 수 있다.
자발 발광층은 새도우(shadow) 마스크를 사용한 증착법, 또는 잉크 제트법 또는 디스펜서(dispenser)법에 의해 형성될 수 있다. 어느 방법에서도, 화소당 상이한 파장의 광을 방출할 수 있는 발광층(적색 발광층, 녹색 발광층 및 청색 발광층)을 형성함으로써 컬러 표시가 가능하다. 색변환층(CCM)과 컬러 필터의 조합, 및 백색 발광층과 컬러 필터의 조합과 같은 다른 형태가 사용될 수도 있다. 물론, 단색 발광 EL 표시장치도 가능하다.
자발 발광층(29)을 형성한 후, 상부에 음극(30)을 형성한다. 음극(30)과 자발 발광층(29) 사이의 계면에 존재하는 수분 및 산소를 가능한 한 많이 제거하는 것이 바람직하다. 따라서, 연속 성막에 의해 진공 내에서 자발 발광층(29)과 음 극(30)을 형성하거나, 또는 불활성 분위기에서 자발 발광층(29)을 형성한 다음, 대기에의 노출 없이 음극(30)을 형성하는 것과 같은 조처를 취하는 것이 필요하다. 본 실시형태에서는 상기한 성막을 멀티체임버 방식(클러스터 툴 방식) 증착장치를 사용하여 행할 수 있다.
본 실시형태에서는 음극(30)에 LiF(lithium fluoride)막과 Al(알루미늄)막의 적층 구조가 사용된다. 구체적으로는, 두께 1 nm의 LiF막을 증착법에 의해 자발 발광층(29)상에 형성하고, 그 위에 두께 300 nm의 알루미늄막을 형성한다. 물론, MgAg 전극, 공지의 음극 재료가 사용될 수도 있다. 음극(30)은 부호 31로 표시된 영역에서 배선(16)에 접속되어 있다. 이 배선(16)은 음극(30)에 소정의 전압을 공급하기 위한 전원이고, 이방성 도전성 페이스트(paste) 재료(32)를 통해 FPC(17)에 접속되어 있다. 또한, FPC(17)상에 수지층(80)이 형성되고, 이 부분에서의 접착 강도가 증가된다.
부호 31로 표시된 영역에서 음극(30)과 배선(16)을 전기적으로 접속하기 위해, 층간절연막(26)과 절연막(28)에 콘택트 홀을 형성하는 것이 필요하다. 이 콘택트 홀은 층간절연막(26)의 에칭 중에(화소 전극 콘택트 홀을 형성할 때) 그리고 절연막(28)의 에칭 중에(자발 발광층을 형성하기 전에 개구부를 형성할 때) 형성될 수 있다. 또한, 에칭은 절연막(28)을 에칭할 때 한번의 샷(shot)으로 층간절연막(26)까지 진행할 수 있다. 이 경우, 콘택트 홀은 층간절연막(26)과 절연막(28)이 동일 수지 재료인 경우 양호한 형상을 가질 수 있다.
배선(16)은 시일재(19)와 기판(10) 사이 공간을 통과하여(봉지제(81)에 의해 덮여 있는 경우) FPC(17)에 전기적으로 접속된다. 여기서는 배선(16)에 관하여 설명했지만, 다른 배선(14, 15)들도 마찬가지로 시일재 아래를 통과하여 FPC(17)에 전기적으로 접속된다.
화소부의 더 상세한 단면 구조가 도 19(A) 및 도 19(B)에 도시되어 있고, 도 20(A)에 상면도가 도시되고, 도 20(B)에는 회로도가 도시되어 있다. 도 19(A)에서, 기판(2401)상에 제공된 스위칭용 TFT(2402)는 실시형태 1의 도 5의 화소 TFT(204)와 동일한 구조로 형성되어 있다. 이중 게이트 구조를 채택함으로써 2개 TFT가 직렬로 접속된 구조가 되고, 게이트 전극과 겹치지 않도록 배치된 오프셋 영역에 LDD 영역을 형성함으로써 오프 전류값이 감소될 수 있다. 본 실시형태는 이중 게이트 구조를 사용하지만, 3중 게이트 구조 또는 게이트 수가 더 많은 멀티게이트 구조일 수도 있다.
또한, 도 5에 도시된 제1 n채널형 TFT(202)를 사용하여 전류 제어용 TFT(2403)를 형성한다. 이 TFT의 구조는 게이트 전극과 겹치는 LDD 영역이 드레인 측면에만 배치되어 있는 구조이고, 기생 용량 및 게이트와 드레인 사이의 직렬 저항을 감소시킴으로써 전류 구동 능력을 증가시킨다. 또한, 다른 관점으로부터도, 이러한 구조의 적용은 매우 중요한 의미를 갖는다. 전류 제어용 TFT는 EL 소자에서 흐르는 전류량을 제어하는 소자이기 때문에, 많은 전류의 흐름에 의해, 열에 의한 열화 및 핫 캐리어에 의한 열화의 위험이 높은 소자이다. 게이트 전극과 부분적으로 겹치는 LDD 영역을 제공함으로써, 전류 제어용 TFT의 열화가 방지될 수 있고, 동작 안정성이 증가될 수 있다. 이 경우, 스위칭용 TFT(2402)의 드레인 배 선(35)이 배선(36)을 통해 전류 제어용 TFT의 게이트 전극(37)에 전기적으로 접속되어 있다. 부호 38로 표시된 배선은 스위칭용 TFT(2402)의 게이트 전극(39a, 39b)을 전기적으로 접속하는 게이트 배선이다.
또한, 본 실시형태는 전류 제어용 TFT(2403)에 대해 단일 게이트 구조를 나타내지만, 다수의 TFT를 직렬로 접속하는 멀티게이트 구조일 수도 있다. 또한, 사실상 채널 형성 영역을 분할하여 다수의 TFT를 병렬로 접속하고, 높은 효율로 열 방출이 가능한 구조일 수도 있다. 이러한 구조는 열로 인한 열화에 대한 대응책으로서 효과적이다.
도 20(A)에 도시된 바와 같이, 전류 제어용 TFT(2403)의 게이트 전극(37)이 되는 배선은 부호 2404로 표시된 영역에 절연막을 개재시킴으로써 전류 제어용 TFT(2403)의 드레인 배선(40)과 겹쳐 있다. 여기서는, 부호 2404로 표시된 영역에 용량이 형성되어 있다. 이 용량(2404)은 전류 제어용 TFT(2403)의 게이트에 인가된 전압을 보유하는 용량으로서 기능한다. 드레인 배선(40)은 전류 공급선(전원 공급선)(2501)에 접속되어 있고, 일정한 전압이 그 배선에 항상 인가된다.
스위칭용 TFT(2402)와 전류 제어용 TFT(2403) 위에 제1 패시베이션막(41)이 형성되고, 그 위에 수지 절연막으로 된 평탄화 막(42)이 형성되어 있다. 이 평탄화 막(42)을 사용하여 TFT에 의한 레벨 차를 평탄화하는 것이 매우 중요하다. 나중에 형성되는 자발 발광층은 얇아, 레벨 차의 존재가 발광시에 때때로 문제를 발생할 수 있다. 따라서, 가능한 한 평탄한 표면상에 자발 발광층을 형성하기 위해 화소 전극을 형성하기 전에 평탄화를 행하는 것이 바람직하다.
부호 43으로 표시된 것은 반사율이 높은 도전성 막으로 된 화소 전극(EL 소자의 음극)이고, 이것은 전류 제어용 TFT(2403)의 드레인에 전기적으로 접속되어 있다. 화소 전극(43)에 바람직한 재료는 알루미늄 합금막, 구리 합금막 및 은 합금막과 같은 저저항 도전막이거나, 또는 이들 막의 적층막이 있다. 물론, 이들 막을 사용하여 다른 도전막들과의 적층 구조를 형성할 수도 있다.
절연막(바람직하게는 수지)으로 된 뱅크(bank)(44a, 44b)가 그들 사이에 홈을 형성하고, 그 홈 내에 발광층(45)을 형성한다. 여기서는, 1개 화소만을 나타냈지만, 각각 R(적색), G(녹색) 및 B(청색)에 해당하는 발광층이 형성될 수 있다. 발광층을 형성하기 위한 유기 EL 재료로서는, π공액 폴리머 재료가 사용된다. 대표적인 폴리머 재료로는, 폴리파라페닐렌 비닐(PPV)계, 폴리비닐 카르바조올(PVK)계 및 폴리플루오렌계 재료 등을 들 수 있다. 다양한 형태의 PPV계 유기 EL 재료중, 사용가능한 재료는, 예를 들어, H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, 및 H.Spreitzer의 "Polymers for Light Emitting Diodes", Euro Display, Proceedings, 1999, pp.33-37, 또는 일본 공개특허공고 평10-92576호에 개시된 것이다.
구체적으로는, 적색 발광을 위한 발광층에는 시아노폴리페닐렌 비닐렌이 사용되고, 녹색 발광을 위한 발광층에는 폴리페닐렌 비닐렌이 사용되고, 청색 발광을 위한 발광층에는 폴리페닐렌 비닐렌 또는 폴리알킬페닐렌이 사용된다. 그의 적절한 막 두께는 30∼150 nm(바람직하게는 40∼100 nm)이다. 그러나, 상기 설명은 발광층으로서 사용가능한 유기 EL 재료의 예이고, 본 발명이 이것에 한정되는 것은 아니다. 자발 발광층(광을 방출하기 위해 캐리어를 이동시키고 광을 방출하는 층)은 발광층, 전하 수송층 및 전하 주입층을 자유롭게 조합하여 형성될 수 있다. 본 실시형태에 나타낸 예에서 발광층으로서 사용되는 폴리머 재료 대신에, 예를 들어, 저분자 유기 EL 재료가 사용될 수도 있다. 또한, 전하 수송층 및 전하 주입층에 실리콘 카바이드와 같은 무기 재료를 사용하는 것도 가능하다. 이들 유기 EL 재료 및 무기 재료에 공지의 재료가 사용될 수 있다.
본 실시형태에서 발광층은 PEDOT(polytiophene) 또는 PAni(polyaniline)을 포함하는 정공 주입층(46)이 발광층(45)상에 적층된 적층 구조를 가진다. 본 실시형태의 경우에는, 발광층(45)에서 생성된 광은 상면 쪽으로(TFT를 너머로 상방으로) 방출되고, 이것은 양극이 광 투과율을 가지는 것을 필요로 한다. 투명 도전막은 산화인듐-산화주석 화합물 또는 산화인듐-산화아연 화합물로 형성될 수 있고, 바람직한 재료는 내열성이 낮은 발광층과 정공 주입층을 형성한 후 투명 도전층이 형성되기 때문에 가능한 한 낮은 온도에서 막을 형성할 수 있는 재료이다.
그리고, 양극(47)을 형성한 때 자발 발광 소자(2405)가 완성된다. 여기서, 자발 발광 소자(2405)는 화소 전극(음극)(43), 발광층(45), 정공 주입층(46) 및 양극(47)으로 이루어진 용량(커패시터)으로 불린다. 도 20(A)에 도시된 바와 같이, 화소 전극(43)은 화소 면적 거의 전체에서 연장하여, 전체 화소가 자발 발광 소자로서 기능하게 된다. 따라서, 발광 효율이 매우 높아, 밝은 화상 표시를 나타낸다.
본 실시형태에서는, 양극(47)상에 제2 패시베이션막(48)이 추가로 형성된다. 바람직한 제2 패시베이션막(48)은 질화규소막 또는 산화질화규소막이다. 이 제2 패시베이션막의 목적은 산화에 의한 유기 EL 재료의 열화를 방지할 뿐만 아니라 유기 EL 재료로부터 탈가스를 억제할 의도로 외부로부터 자발 발광 소자를 차단하는 것이다. 이것은 EL 표시장치의 신뢰성을 증가시킨다.
상기한 바와 같이, 본 실시형태의 EL 표시 패널은 도 20(A)에 도시된 바와 같은 구성을 가지는 화소들을 포함하는 화소부, 오프 전류값이 충분히 낮은 스위칭용 TFT, 및 핫 캐리어 주입에 대하여 강한 전류 제어용 TFT를 포함한다. 따라서 높은 신뢰성을 가지고 뛰어난 화상 표시가 가능한 EL 표시 패널이 얻어진다.
도 19(B)는 자발 발광층의 구조를 반전한 예를 나타낸다. 전류 제어용 TFT(2601)가 도 5의 n채널형 TFT(201)와 동일한 구조로 형성되어 있다. 제작 방법에 관해서는 실시형태 1을 참조할 수 있다. 본 실시형태에서 화소 전극(양극)(50)으로서 투명 도전막이 사용된다. 구체적으로는, 산화인듐-산화아연 화합물로 된 도전막이 사용된다. 물론, 산화인듐-산화주석 화합물로 된 도전막도 사용될 수 있다.
절연막으로 된 뱅크(51a, 51b)를 형성한 후, 폴리비닐 카르바조올로 이루어진 발광층(52)이 용액 도포법에 의해 형성되고, 그 위에, 아세틸아세토네이트 칼륨(acacK로 표시)을 포함하는 전자 주입층(53) 및 알루미늄 합금으로 된 음극(54)이 형성된다. 이 경우, 음극(54)은 패시베이션막으로도 기능한다. 그리하여, EL 소자(2602)가 형성된다. 본 실시형태에서는, 발광층(52)에서 생성된 광이 도면에 화살표로 표시된 바와 같이, TFT가 형성된 기판 쪽으로 방출된다. 이 예의 구조를 적용하는 경우에 전류 제어용 TFT(2601)를 p채널형 TFT로 형성하는 것이 바람직하다.
본 실시형태에서 나타낸 EL 표시장치는 실시형태 7의 전자 기기의 표시부로서 이용될 수 있다.
[실시형태 9]
본 실시형태에서는, 화소가 도 20(B)의 회로도에 도시된 것과 상이한 구조를 가지는 예를 도 21(A)∼도 21(C)에 나타낸다. 본 실시형태에서는, 부호 2701이 스위칭용 TFT(2702)의 소스 배선을 나타내고, 2703은 스위칭용 TFT(2702)의 게이트 배선을 나타내고, 2704는 전류 제어용 TFT를 나타내고, 2705는 용량, 2706 및 2708은 전류 공급선, 2707은 EL 소자를 나타낸다.
도 21(A)는 전류 공급선(2706)을 2개의 화소가 공유하는 예를 나타낸다. 즉, 이 예는 2개의 화소가 전류 공급선(2706)을 중심으로 선대칭이도록 형성되어 있는 것을 특징으로 한다. 이 경우, 전류 공급선의 수가 감소될 수 있어, 화소부의 선명도를 더욱 높일 수 있다.
도 21(B)는 전류 공급선(2708)이 게이트 배선(2703)과 평행하게 배치된 예를 나타낸다. 도 21(B)에서는 전류 공급선이 게이트 배선(2703)과 겹치지 않도록 배치되었지만, 이들이 상이한 층에 형성되는 경우 절연막을 사이에 두고 서로 겹칠 수도 있다. 이 경우, 전류 공급선(2708)과 게이트 배선(2703)은 이들의 점유 면적을 공유할 수 있어, 화소부의 선명도를 더욱 높일 수 있다.
도 21(C)에 도시된 예는, 도 21(B)의 구조와 마찬가지로 전류 공급선(2708) 이 게이트 배선(2703)과 평행하게 배치되고, 또한 2개의 화소가 전류 공급선(2708)을 중심으로 선대칭이도록 형성되어 있는 것을 특징으로 한다. 전류 공급선(2708)을 게이트 배선(2703)들 중 하나와 겹치도록 배치하는 것도 효과적이다. 이 경우, 전류 공급선의 수가 감소될 수 있어, 화소부의 선명도를 더욱 높일 수 있다. 도 21(A) 및 도 21(B)의 전류 제어용 TFT(2704)의 게이트에 인가된 전압을 보유하기 위해 용량(2705)이 제공되어 있지만, 용량(2705)을 생략할 수도 있다.
도 19(A)에 도시된 바와 같은 본 발명의 n채널형 TFT가 전류 제어용 TFT(2704)로서 사용되기 때문에, 게이트 절연막을 개재시켜 게이트 전극과 겹치도록 제공된 LDD 영역을 가진다. 일반적으로 게이트 용량이라 불리는 기생 용량이 이 중첩 영역에 형성되고, 본 실시형태는 용량(2705) 대신에 기생 용량을 사용하는 것을 특징으로 한다. 이 기생 용량의 커패시턴스는 게이트 전극과 LDD 영역의 중첩 영역에 의해 변화되기 때문에, 중첩 영역에 포함된 LDD 영역의 길이에 따라 결정된다. 또한, 마찬가지로, 도 21(A)∼도 21(C)의 구조에서 용량(2705)을 생략할 수 있다.
본 실시형태에 나타낸 EL 표시장치의 회로 구조는 실시형태 1에 나타낸 TFT들의 구조로부터 선택되어, 도 21(A)∼도 21(C)에 도시된 회로를 형성할 수 있다. 실시형태 7의 전자 기기의 표시부로서 본 실시형태의 EL 표시 패널을 사용하는 것이 가능하다.
[실시예]
[실시예 1]
실시형태 1에 나타낸 바와 같이, TFT의 게이트 전극과 게이트 배선은 콘택트 홀을 개재시키지 않고 섬 형상 반도체층의 외측에서 접촉한다. 이러한 구조에서의 게이트 전극과 게이트 배선의 저항을 평가한 결과를 표 1 및 표 2에 나타낸다. 표 1은 게이트 전극과 게이트 배선을 형성하는 재료의 시트(sheet) 저항을 나타낸다.
표 1: 게이트 및 게이트 버스 라인용 금속의 각종 시트 저항
금속 재료 막 두께(Å) 시트저항(Ω/?)
TaN＼Ta 500＼3500 1.58
W 4000 0.36
Al-Nd 2500 0.19
TaN＼Ta＼Al-Nd 500＼3500＼2500 0.16
W＼Al-Nd 4000＼2500 0.12
표 2는 게이트 전극과 게이트 배선의 접촉 저항을 평가하기 위해 제작된 콘택트 체인(콘택트 수: 100∼200)으로부터 측정된 값으로부터 콘택트부 당 접촉 저항을 계산한 결과를 나타낸다. 각 콘택트부의 면적은 4 ㎛ ×10 ㎛ 또는 6 ㎛ ×10 ㎛로 설정된다.
표 2: 게이트 금속과 게이트 버스 라인 사이의 콘택트 체인당 접촉 저항
마스크 설계값 (폭×길이×콘택트 수) TaN＼Ta 게이트 전극 W 게이트 전극
저항(Ω) 저항(Ω) 저항(Ω) 저항(Ω)
4 ㎛ ×10 ㎛ ×100 162.7 158.5 0.09 0.08
4 ㎛ ×10 ㎛ ×200 162.2 156.4 0.06 0.06
6 ㎛ ×10 ㎛ ×100 183.7 175.1 0.05 0.05
6 ㎛ ×10 ㎛ ×200 172.0 168.3 0.04 0.04
게이트 전극에 대해, 2종류의 막, 즉, TaN막과 Ta막의 적층막, 및 W막이 제작되었다. 게이트 배선은 Al으로 형성되었다. Nd가 Al에 중량당 1% 첨가되었다(이하, Al-Nd막이라 표시한다). 게이트 전극과 게이트 배선의 중첩 영역이 40 μ㎡이라 가정할 때, 콘택트 저항은 TaN막과 Ta막의 적층막에 대해서는 대략 200 Ω, W막에 대해서는 대략 0.1 Ω이었다.
도 22는 TaN막과 Ta막의 적층으로 형성된 게이트 전극과 Al-Nd막의 중첩 영역을 투과형 전자 현미경(TEM)으로 관찰한 결과를 나타낸다. 도 23은 Ta막과 Al-Nd막 사이의 계면을 확대한 것으로, 성분들은 도면에서 *1∼*4로 표시된 지점들에서 에너지 소산 X선 분광기(EDX)에 의해 검출되었다. 그 결과, Al이 *1에서, Ta이 *4에서 검출되었으나, *2에서는 Al 및 산소가, *3에서는 Ta 및 산소가 검출되었기 때문에, 산소를 포함하는 층이 형성된 것이 발견되었다. 그 원인은, 게이트 전극으로서 Ta막을 형성한 후 행해진 불순물 원소 활성화를 위한 열처리 공정에서 Ta막 표면이 산화되는 것으로 추정된다. Al-Nd막이 추가로 형성되는 경우, Ta막의 표면의 산소가 Al-Nd막을 산화한 것으로 추측된다. 접촉 저항의 그러한 증가는 Ta을 사용한 때 현저하게 나타난 결과이었다.
그러나, 콘택트 저항이 신호 파형에 부여한 영향을 시뮬레이션으로 테스트함으로써, 200 Ω 정도의 콘택트 저항에서는 크게 영향을 미치지 않는 것이 확인되었다. 도 26(A) 및 도 26(B)는 파형의 상승(rise)과 파형의 하강(fall)에서의 저항에 기인한 차이를 나타낸다. 계산을 위해 사용된 등가 회로가 이들 도면에 삽입되어 도시되어 있다. 여기서는, 시뮬레이션이 1 Ω으로부터 1 MΩ까지의 콘택트 저항에 대응하는 R2를 변화시킴으로써 이루어졌고, 콘택트 저항에 의한 영향이 대략 10 kΩ까지에서는 거의 없는 것으로 확인되었다.
또한, 콘택트부의 신뢰성 테스트로서 전도 테스트를 행하였고, 콘택트 저항의 차이를 시험하였다. 콘택트부 면적 40 μ㎡과 큰택트 수 200개의 테스트 샘플들을 제작하였고, 1 mA 전류를 180℃의 대기에서 1시간 전도시켰다. 상기 2종류의 게이트 전극 재료에 대해 콘택트 저항의 차이를 테스트하였지만, 그 차이가 거의 관찰되지 않았다.
[실시예 2]
제작된 TFT의 신뢰성을 바이어스(bias)-열 응력(thermal stress) 테스트(이하. BT 테스트라 함)에 의해 조사하였다. TFT의 치수는 채널 길이 8 ㎛, 채널 폭 8 ㎛이었다. 테스트 조건은 +20 V의 게이트 전압과 0 V의 게이트 전압을 n채널형 TFT에 인가하고 150℃로 1시간 유지하는 것이었다. 도 24(A) 및 도 24(B)는 각각 n채널형 TFT 및 p채널형 TFT에 대한 결과를 나타내지만, 바이어스 스트레스에 기인한 열화는 어느 경우에도 거의 관찰되지 않았다.
[실시예 3]
게이트 배선 재료의 차이에 기인한 신호 지연의 영향을 평가하였다. 도 25(A) 및 도 25(B)는 신호 입력부와 단자부 사이에서의 파형의 차이를 나타내는 것으로, 도 25(A)는 파형의 상승을 나타내고, 도 25(B)는 파형의 하강을 나타낸다. 입력부와 단자부 사이의 거리는 83 mm이었다. 도 25(A) 및 도 25(B)에서, J2로 표시된 특성은 TaN막과 Ta막의 적층막으로 형성된 게이트 배선에 대한 것이고, J4로 표시된 샘플은 Al-Nd막의 게이트 배선이 형성된 샘플이다. 게이트 배선의 폭은 10 ㎛이었다. 전자(前者)의 샘플은 상승 시와 하강 시에 입력부와 단자부 사이에 큰 차이를 가졌으나, 후자의 샘플은 매우 작은 차이를 가진다. J2 샘플의 지연 시간은 J4 샘플의 대략 10배이었고, 표 1에 나타낸 시트 저항으로부터 명백한 바와 같이, 배선 재료의 저항이 지연 시간에 영향을 미친다는 것이 추정될 수 있다.
표 3 단위: nsec
상승 하강
J4 구조 J2 구조 J4 구조 J2 구조
입력부 115 26 51 27
단자부 170 506 74 292
지연차 55 480 23 265
상기 결과로부터, 게이트 전극에 접속된 게이트 배선을, 화면 크기가 4인치 이상인 경우 본 발명에서와 같은 저저항 재료로 형성하는 것이 필요하다는 것을 나타내었다.
본 발명을 사용함으로써, 동일 기판 상에 형성된 다수의 기능 회로를 가진 반도체장치(여기서는 구체적으로는 전기광학 장치)에서 그의 기능 회로에 요구되는 사양에 적합한 성능을 가지는 TFT를 배치할 수 있어, 그의 동작 특성 및 신뢰성을 크게 개선시킬 수 있다. 특히, 화소 매트릭스 회로의 n채널형 TFT의 LDD 영역을 n- _ 농도로 그리고 Loff 만으로 형성함으로써, 오프 전류값을 크게 감소시킬 수 있어, 화소 매트릭스 회로의 저소비전력화에 기여할 수 있다. 또한, 구동회로의 n채널형 TFT의 LDD 영역을 n- 농도로 그리고 Lov만으로 형성함으로써, 전류 구동 능력을 증가시키고 핫 캐리어에 의한 열화를 방지하여, 온 전류값의 열화를 감소시킬 수 있다. 또한, 그러한 전기광학 장치를 표시 매체로서 가지는 반도체장치(여기서는 구체적으로는 전자 기기)의 동작 성능 및 신뢰성을 향상시킬 수 있다.
또한, 화소 TFT 및 구동회로 TFT의 게이트 전극을 내열성이 높은 도전성 재료로 형성하고, 게이트 전극에 접속하는 게이트 배선을 알루미늄(Al)과 같은 저저 항 재료로 형성함으로써, 상기와 같은 만족한 TFT 특성을 실현하고, 그러한 TFT를 사용하여 4인치급 이상의 대화면 표시장치를 실현할 수 있다.

Claims (25)

  1. 반도체;
    상기 반도체 위에 형성된 게이트 절연막;
    상기 게이트 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 텅스텐층을 포함하는 게이트 전극; 및
    상기 게이트 전극 위에 형성된 층간절연막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 반도체;
    상기 반도체 위에 형성된 절연막; 및
    상기 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 텅스텐층을 포함하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체장치.
  3. 반도체;
    상기 반도체 위에 형성된 게이트 절연막;
    상기 게이트 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 텅스텐층을 포함하는 게이트 전극; 및
    상기 게이트 전극 위에 형성된 층간절연막을 포함하고;
    상기 질화탄탈층이 10∼50 nm의 두께를 가지는 것을 특징으로 하는 반도체장 치.
  4. 반도체;
    상기 반도체 위에 형성된 절연막; 및
    상기 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 텅스텐층을 포함하는 게이트 전극을 포함하고;
    상기 질화탄탈층이 10∼50 nm의 두께를 가지는 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체;
    상기 반도체 위에 형성된 게이트 절연막;
    상기 게이트 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 금속층을 포함하는 게이트 전극; 및
    상기 게이트 전극 위에 형성된 층간절연막을 포함하는 것을 특징으로 하는 반도체장치.
  10. 반도체;
    상기 반도체 위에 형성된 절연막; 및
    상기 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 금속층을 포함하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체장치.
  11. 반도체;
    상기 반도체 위에 형성된 게이트 절연막;
    상기 게이트 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 금속층을 포함하는 게이트 전극; 및
    상기 게이트 전극 위에 형성된 층간절연막을 포함하고;
    상기 질화탄탈층이 10∼50 nm의 두께를 가지는 것을 특징으로 하는 반도체장치.
  12. 반도체;
    상기 반도체 위에 형성된 절연막; 및
    상기 절연막과 직접 접하여 있는 질화탄탈층과, 그 질화탄탈층 위의 금속층을 포함하는 게이트 전극을 포함하고;
    상기 질화탄탈층이 10∼50 nm의 두께를 가지는 것을 특징으로 하는 반도체장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 1 항 내지 제 4 항, 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 반도체장치가 박막트랜지스터인 것을 특징으로 하는 반도체장치.
  18. 제 1 항, 제 3 항, 제 9 항, 제 11 항 중 어느 한 항에 있어서, 상기 게이트 절연막이 규소를 함유하는 것을 특징으로 하는 반도체장치.
  19. 제 2 항, 제 4 항, 제 10 항, 제 12 항 중 어느 한 항에 있어서, 상기 절연막이 규소를 함유하는 것을 특징으로 하는 반도체장치.
  20. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 텅스텐층이 상기 질화탄탈층과 접하여 있는 것을 특징으로 하는 반도체장치.
  21. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 금속층이 상기 질화탄탈층과 접하여 있는 것을 특징으로 하는 반도체장치.
  22. 제 1 항 내지 제 4 항, 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 반도체가 절연 표면 상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  23. 제 1 항 내지 제 4 항, 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 게이트 전극과 접하여 있고, 알루미늄과 구리로 이루어진 군에서 선택된 재료로 된 제3 도전층을 더 포함하는 것을 특징으로 하는 반도체장치.
  24. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 금속층이 200∼400 nm의 두께를 가지는 것을 특징으로 하는 반도체장치.
  25. 제 1 항 내지 제 4 항, 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 디지털 카메라, 전자책, 및 휴대형 정보 단말기로 이루어진 군에서 선택된 적어도 하나에 설치되는 것을 특징으로 하는 반도체장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0426825A (ja) * 1990-05-22 1992-01-30 Alps Electric Co Ltd 薄膜トランジスタアレイおよびその製造方法
EP0582486A2 (en) * 1992-08-07 1994-02-09 Sharp Kabushiki Kaisha A thin film transistor pair and a process for fabricating the same
JPH10319431A (ja) * 1997-05-15 1998-12-04 Advanced Display:Kk 薄膜トランジスタアレイ基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0426825A (ja) * 1990-05-22 1992-01-30 Alps Electric Co Ltd 薄膜トランジスタアレイおよびその製造方法
EP0582486A2 (en) * 1992-08-07 1994-02-09 Sharp Kabushiki Kaisha A thin film transistor pair and a process for fabricating the same
JPH10319431A (ja) * 1997-05-15 1998-12-04 Advanced Display:Kk 薄膜トランジスタアレイ基板

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