CN115332318B - 一种碳化硅vdmos器件及其制备方法 - Google Patents

一种碳化硅vdmos器件及其制备方法 Download PDF

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Abstract

公开了一种碳化硅VDMOS器件及其制备方法，包括：衬底，具有第一掺杂类型；外延层，具有第一掺杂类型，位于所述衬底上；体区，具有第二掺杂类型，位于所述外延层中，所述第一掺杂类型和所述第二掺杂类型相反；源区，具有第一掺杂类型，位于所述体区内；体接触区，具有第二掺杂类型，位于所述体区内且与所述源区邻接；栅介质层，位于所述外延层上；以及栅极导体，位于所述栅介质层上；其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层。本发明的VDMOS器件在保证碳化硅VDMOS器件高耐压的前提下，降低其正向导通电阻。

Description

一种碳化硅VDMOS器件及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种碳化硅VDMOS器件及其制备方法。
背景技术
碳化硅（SiC）半导体器件基于宽带隙的碳化硅（SiC），其采用至少具有3eV带隙的碳化硅半导体材料，并且与基于硅的半导体器件相比，碳化硅半导体器件能够实现在高温下的运行、更低的开关损耗和/或更低的漏电流。
碳化硅（SiC）VDMOS（Vertical Double-diffused Metal Oxide SemiconductorField Effect Transistor，垂直双扩散金属氧化物半导体场效应晶体管）器件可大致分成平面型（Planar）VDMOS器件和沟槽型（Trench）VDMOS器件两大类。
沟槽型VDMOS器件能够有效降低器件的正向导通电阻，并且具有较大电流处理能力，但碳化硅（SiC）沟槽型VDMOS器件的制造过程较为复杂，具有较大的加工难度；平面型VDMOS器件由于受外延层电阻率的影响，高压平面型VDMOS器件的击穿电压与正向导通电阻的关系呈负相关，正向导通电阻以及击穿电压通常难以兼顾，现有技术通过增大芯片面积来获得正向导通电阻相对较小的平面型VDMOS器件。
发明内容
鉴于上述问题，本发明的目的在于提供一种碳化硅VDMOS器件及其制备方法，在保证碳化硅VDMOS器件高耐压的前提下，降低其正向导通电阻。
本发明第一方面提供一种碳化硅VDMOS器件，包括：
衬底，具有第一掺杂类型；
外延层，具有第一掺杂类型，位于所述衬底上；
体区，具有第二掺杂类型，位于所述外延层中，所述第一掺杂类型和所述第二掺杂类型相反；
源区，具有第一掺杂类型，位于所述体区内；
体接触区，具有第二掺杂类型，位于所述体区内且与所述源区邻接；
栅介质层，位于所述外延层上；以及
栅极导体，位于所述栅介质层上；
其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层。
优选地，所述第四外延层的掺杂浓度大于所述第二外延层的掺杂浓度，所述第三外延层的掺杂浓度大于所述第四外延层的掺杂浓度。
优选地，所述体区从所述第四外延层的表面向所述第三外延层的方向延伸，所述体区的底部位于所述第三外延层内部。
优选地，所述第二外延层的掺杂浓度为2E15cm-3~2E16cm-3。
优选地，所述第三外延层的掺杂浓度为2E16cm-3~2E17cm-3。
优选地，所述第四外延层的掺杂浓度为1E16cm-3~4E16cm-3。
优选地，在所述第一外延层、所述第二外延层、所述第三外延层以及所述第四外延层中，所述第二外延层的厚度最大。
优选地，所述第二外延层的厚度为所述外延层总厚度的70%~80%。
优选地，所述第三外延层的厚度为所述外延层总厚度的5%~15%。
优选地，所述第四外延层的厚度为所述外延层总厚度的10%~20%。
优选地，所述第一外延层的厚度为所述外延层总厚度的5%~20%。
优选地，所述第一外延层的厚度为0.5um~3um，所述第二外延层的厚度为6um~12um，所述第三外延层的厚度为0.5um~1um，所述第四外延层的厚度为1um~3um。
优选地，所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度。
优选地，所述第一外延层的掺杂浓度为7E17cm-3~1.3E18cm-3。
优选地，还包括：
介质层，覆盖所述栅介质层以及所述栅极导体的表面；
栅极电极，与所述栅极导体电连接；
源极电极，与所述源区电连接；以及
漏极电极，位于所述衬底远离所述外延层的表面，且与所述衬底电连接。
本发明第二方面提供一种碳化硅VDMOS器件的制备方法，包括：
提供第一掺杂类型的衬底；
在所述衬底上形成第一掺杂类型的外延层；
在所述外延层中形成第二掺杂类型的体区，所述第一掺杂类型和所述第二掺杂类型相反；
在所述体区中形成邻接的第一掺杂类型的源区和第二掺杂类型的体接触区；
在所述外延层上形成栅介质层；以及
在所述栅介质层上形成栅极导体；
其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层。
优选地，所述第四外延层的掺杂浓度大于所述第二外延层的掺杂浓度，所述第三外延层的掺杂浓度大于所述第四外延层的掺杂浓度。
优选地，所述体区从所述第四外延层的表面向所述第三外延层的方向延伸，所述体区的底部位于所述第三外延层内部。
优选地，所述第二外延层的掺杂浓度为2E15cm-3~2E16cm-3。
优选地，所述第三外延层的掺杂浓度为2E16cm-3~2E17cm-3。
优选地，所述第四外延层的掺杂浓度为1E16cm-3~4E16cm-3。
优选地，在所述第一外延层、所述第二外延层、所述第三外延层以及所述第四外延层中，所述第二外延层的厚度最大。
优选地，所述第二外延层的厚度为所述外延层总厚度的70%~80%。
优选地，所述第三外延层的厚度为所述外延层总厚度的5%~15%。
优选地，所述第四外延层的厚度为所述外延层总厚度的10%~20%。
优选地，所述第一外延层的厚度为所述外延层总厚度的5%~20%。
优选地，所述第一外延层的厚度为0.5um~3um，所述第二外延层的厚度为6um~12um，所述第三外延层的厚度为0.5um~1um，所述第四外延层的厚度为1um~3um。
优选地，所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度。
优选地，所述第一外延层的掺杂浓度为7E17cm-3~1.3E18cm-3。
优选地，还包括：
形成介质层，所述介质层覆盖所述栅介质层以及所述栅极导体的表面；
形成栅极电极，所述栅极电极与所述栅极导体电连接；
形成源极电极，所述源极电极与所述源区电连接；以及
在所述衬底远离所述外延层的表面形成漏极电极，所述漏极电极与所述衬底电连接。
本发明提供的碳化硅VDMOS器件及其制备方法，采用组合外延层结构，外延层由下至上依次包括第一外延层、第二外延层、第三外延层以及第四外延层，通过设置不同外延层的掺杂浓度和厚度，使得外延层总厚度保持不变的情况下，既保证了VDMOS器件具有较小的正向导通电阻，又保证了VDMOS器件具有较高的击穿电压。
进一步地，第二外延层的掺杂浓度最淡，使得第二外延层具有较高的击穿电压，保证了VDMOS器件的击穿电压。
进一步地，第二外延层的厚度最大，使得第二外延层成为VDMOS器件主要的耐压层。
进一步地，第四外延层的掺杂浓度和第三外延层的掺杂浓度大于第二外延层的掺杂浓度，体区从第四外延层的表面向着第三外延层延伸，停止于第三外延层内部。第三外延层和第四外延层具有较大的掺杂浓度，降低整个外延层的导通电阻。同时，体区位于第四外延层和第三外延层中，第四外延层和第三外延层较高的掺杂浓度能够抑制体区的横向扩散，保证了JEFT区的电流通道面积，进一步改善VDMOS器件的导通电阻。
进一步地，体区的顶部位于第四外延层中，底部位于第三外延层中，且第三外延层的掺杂浓度大于第四外延层的掺杂浓度，第三外延层较大的掺杂浓度能够进一步抑制体区底部的横向扩散。
进一步地，第一外延层位于衬底与第二外延层之间，第一外延层的掺杂浓度大于第二外延层的掺杂浓度，第一外延层具有较大的掺杂浓度，作为衬底与第二外延层之间的缓冲层，同时降低整个外延层的导通电阻。
进一步地，VDMOS器件的外延层的整体掺杂浓度提高，改善了正向导通电阻的温度系数，更加有利于VDMOS器件在高温环境下的可靠性和参数性能。
进一步地，本发明提供的VDMOS器件采用了多层外延组合结构，VDMOS器件的制备过程和工艺条件不需要变更，便于批量化生产。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了本发明实施例的碳化硅VDMOS器件的截面结构示意图；
图2a～图2f分别示出了本发明实施例的碳化硅VDMOS器件制备过程中各个阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本公开的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
除非另有定义，本公开所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本公开所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如砷化镓（GaAs）、氮化镓（GaN）等，IV-IV族半导体，如碳化硅（SiC）等，II-VI族化合物半导体，如硫化镉（CdS）、碲化镉（CdTe）等，以及IV族半导体，如硅（Si）、锗（Ge）等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。栅介质层可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
在本公开中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向扩散”是指沿着大致垂直于衬底和外延层表面的方向延伸。
下面结合附图和实施例，对本公开的具体实施方式作进一步详细描述。
图1示出本发明实施例提供的碳化硅VDMOS器件的截面结构示意图，如图1所示，VDMOS器件100包括第一掺杂类型的衬底101、位于衬底101上的第一掺杂类型的外延层110；位于外延层110内的第二掺杂类型的体区（body）130，相邻的体区130之间的外延层110形成JEFT区180；位于体区130中的第一掺杂类型的源区150和与之相邻的第二掺杂类型的体接触区140，与体区130相比，体接触区140的掺杂类型相同但掺杂浓度较高；位于外延层110远离衬底101的表面的栅氧化层160；以及位于栅介质层160上的栅极导体170。第一掺杂类型为N掺杂类型和P掺杂类型中的一种，第二掺杂类型为N掺杂类型和P掺杂类型中的另一种。本实施例中，第一掺杂类型例如为N掺杂类型，第二掺杂类型例如为P掺杂类型，即衬底101、外延层110以及源区150为N掺杂类型，体区130以及体接触区140为P掺杂类型。
VDMOS器件100还包括介质层、栅极电极、源极电极、漏极电极以及钝化层。其中，介质层覆盖栅介质层160和栅极导体170的表面，栅极电极与栅极导体170电连接，源极电极与源区以及体接触区电连接，钝化层覆盖部分的栅极电极以及源极电极，对栅极电极以及源极电极进行保护。衬底101作为VDMOS器件100的漏区，漏极电极位于衬底101远离外延层110的表面，并且与衬底101电连接。在其他实施例中，VDMOS器件100还可以包括第二掺杂类型的分压环（图中未示出），分压环位于器件元胞外围的外延层110中。
当栅极导体170施加正电压，并且施加的电压达到其开启电压时，VDMOS器件100的源区150和衬底101（漏区）之间施加正电压，VDMOS器件100导通，电流在横向通过沟道流到外延层110上，纵向向下流过外延层110到达衬底101（漏区）。
VDMOS器件100的正向导通电阻除源、漏两端的金属接触电阻之外，还至少包含三部分的导通电阻：沟道区导通电阻、外延区（外延层）导通电阻、衬底区（衬底）导通电阻。其中，外延层110厚度较厚，对导通电阻的贡献率较大，提高外延层110的掺杂浓度能够显著降低正向导通电阻。但外延层110的掺杂浓度提高时，当VDMOS器件100处于阻断状态时，外延层110（第一掺杂类型）与体区130（第二掺杂类型）组成的PN结形成反偏，随着反向电压的增大耗尽区也逐渐展宽，电压由外延层110承担，外延层110掺杂浓度越高，击穿电压将越低，造成器件失效。
本实施例中，外延层110由下至上依次包括第一外延层111、第二外延层112、第三外延层113以及第四外延层114。其中，在第一外延层111、第二外延层112、第三外延层113以及第四外延层114中，第二外延层112的掺杂浓度最小，且厚度最厚。第二外延层112具有较小的掺杂浓度以及较大的厚度，使得第二外延层112具有较高的击穿电压，进一步成为VDMOS器件100主要的耐压层。
第一外延层111位于衬底101上，第二外延层112位于第一外延层111上，第一外延层111的掺杂浓度大于第二外延层112的掺杂浓度。相对于第二外延层112，第一外延层111具有较大的掺杂浓度，作为衬底101与第二外延层112之间的缓冲层，同时降低整个外延层110的导通电阻。
第三外延层113位于第二外延层112上，第四外延层114位于第三外延层113上，第四外延层114的掺杂浓度和第三外延层113的掺杂浓度大于第二外延层112的掺杂浓度，且第三外延层113的掺杂浓度大于第四外延层114的掺杂浓度。体区130从第四外延层114的表面向着第三外延层113延伸，停止于第三外延层113内部，即体区130的顶部位于第四外延层114中，底部位于第三外延层113中。
第三外延层113和第四外延层114具有较大的掺杂浓度，降低整个外延层110的导通电阻。同时，形成体区130的过程包括离子注入以及退火过程，其中，在退火过程中，体区130在纵向扩散的同时向横向扩散，使得体区130的横向面积增大，相邻的体区130之间的JEFT区180的面积减小，进而使得JEFT区180的电流通道面积减小。本实施例中，体区130位于第四外延层114和第三外延层113中，第四外延层114的掺杂浓度和第三外延层113的掺杂浓度大于第二外延层112的掺杂浓度，第四外延层114和第三外延层113较高的掺杂浓度能够抑制体区130的横向扩散，保证了JEFT区180的电流通道面积，改善了器件的导通电阻。
进一步地，在离子注入形成体区130的过程中，体区130底部的掺杂浓度大于体区130顶部的掺杂浓度，在对体区130进行退火的过程中，体区130底部的横向扩散大于体区130顶部的横向扩散，使得体区130的截面呈梯形。本实施例中，体区130的顶部位于第四外延层114中，体区130的底部位于第三外延层113中，且第三外延层113的掺杂浓度大于第四外延层114的掺杂浓度，第三外延层113较大的掺杂浓度能够进一步抑制体区130底部的横向扩散。
具体地，第一外延层111的掺杂浓度为7E17cm-3~1.3E18cm-3，厚度为外延层110总厚度的5%~20%；第二外延层112的掺杂浓度为2E15cm-3~2E16cm-3，厚度为外延层110总厚度的70%~80%；第三外延层113的掺杂浓度为2E16cm-3~2E17cm-3，厚度为外延层110总厚度的5%~15%；第四外延层114的掺杂浓度为1E16cm-3~4E16cm-3，厚度为外延层110总厚度的10%~20%。根据VDMOS器件的耐压需求设置外延层110的总厚度，在一个具体地实施例中，VDMOS器件例如为1200V高压器件，其外延层110的总厚度例如为10um~12um。
综上，本发明实施例的VDMOS器件增加第三外延层和第四外延层的掺杂浓度，减少体区的横向扩散；进一步地，将体区掺杂浓度更大的底部设置于第三外延层中，相较于第四外延层，第三外延层具有更大的掺杂浓度，进一步减少体区底部的横向扩散，改善器件的导通电阻；同时通过掺杂浓度较低以及厚度较厚的第二外延层保证器件的击穿电压，既保证了VDMOS器件具有较小的正向导通电阻，又保证了VDMOS器件具有较高的击穿电压；同时VDMOS器件的外延层的整体掺杂浓度提高，改善了正向导通电阻的温度系数，更加有利于VDMOS器件在高温环境下的可靠性和参数性能。
图2a～图2f分别示出本发明实施例的碳化硅VDMOS器件制备过程中各个阶段的截面示意图。
如图2a所示，在衬底101上形成外延层110。
本实施例中，衬底101采用碳化硅半导体材料，具有第一掺杂类型，例如N型掺杂。在一个具体的实施例中，衬底101例如为N型重掺杂（N++）的4H-N型碳化硅（SiC）衬底，具有（0001）晶面，厚度例如为325um~375um，电阻率例如为0.015Ω·㎝~0.25Ω·㎝。
外延层110具有第一掺杂类型（例如为N型掺杂）。外延层110由下至上依次包括第一外延层111、第二外延层112、第三外延层113以及第四外延层114。其中，第一外延层111为缓冲层，掺杂浓度为7E17cm-3~1.3E18cm-3，厚度为外延层110总厚度的5%~20%；第二外延层112为器件的耐压层，掺杂浓度为2E15cm-3~2E16cm-3，厚度为外延层110总厚度的70%~80%；第三外延层113为导通电阻的优化层，掺杂浓度为2E16cm-3~2E17cm-3，厚度为外延层110总厚度的5%~15%；第四外延层114为导通电阻的优化层，掺杂浓度为1E16cm-3~4E16cm-3，厚度为外延层110总厚度的10%~20%。
在一个具体地实施例中，器件例如为1200V的VDMOS器件，外延层110的掺杂剂例如为氮（N），第一外延层111的载流子浓度例如为1E18 cm-3，厚度例如为0.5um~3um；第二外延层112的载流子浓度例如为5E15 cm-3~1E16 cm-3，厚度例如为6um~12um；第三外延层113的载流子浓度例如为2E16 cm-3~2E17cm-3，厚度例如为0.5um~1um；第四外延层114的载流子浓度例如为1E16cm-3~4E16cm-3，厚度例如为1um~3um。
如图2b所示，在外延层110远离衬底101的表面形成具有第一开口S11的第一掩膜S10。
该步骤中，在外延层110的表面形成第一掩膜层，接着采用光刻以及刻蚀工艺在第一掩膜层内形成第一开口S11，形成具有第一开口S11的第一掩膜S10。第一掩膜层例如为半导体氧化层或多晶硅层，厚度例如为1um~3um。第一开口S11形状例如为条形，但不限于此，本领域技术人员可以根据需要对第一开口S11的形状做出具体地选择。
如图2c所示，形成第二掺杂类型的体区130。
该步骤中，例如采用高温箱式注入工艺经由第一掩膜S10的第一开口S11对外延层110进行离子注入，在外延层110内形成第二掺杂类型的体区130（P-body）。体区130从第四外延层114的表面向着第三外延层113延伸，停止于第三外延层113内部，即体区130的顶部位于第四外延层114中，底部位于第三外延层113中。形成体区130之后，去除第一掩膜S10。
通过控制离子注入的能量以及温度等参数控制离子注入的浓度。在一个具体的实施例中，VDMOS器件100例如为1200V的VDMOS器件，采用高温箱式注入工艺向外延层110内注入铝离子，离子注入的温度例如为350℃~650℃，第一次离子注入的能量为450KeV~600KeV，离子注入的浓度为1E13cm-3~4E13cm-3；第二次离子注入的能量为300KeV~450 KeV，离子注入的浓度为3E13cm-3~5E14cm-3；第三次离子注入的能量为150KeV~300 KeV，离子注入的浓度为1E11cm-3~2E12cm-3；第四次离子注入的能量为50KeV~120 KeV，离子注入的浓度为1E11cm-3~7E11cm-3。
当VDMOS器件100包括分压环时，可以在形成体区130时同时形成分压环。具体地，在第一掩膜S10上同时形成第一开口S11和第二开口（未示出），经由第一掩膜S10的第一开口S11和第二开口对外延层110进行离子注入（例如铝离子注入），同时在外延层110中形成相互分离的体区130以及分压环。形成体区130以及分压环之后，去除第一掩膜S10。
在其他实施例中，也可以在形成体区130之后，去除第一掩膜S10，接着在外延层110的表面形成具有第二开口（未示出）的第二掩膜（例如为氧化层、多晶硅层等），经由第二掩膜对外延层110进行离子注入（例如铝离子注入），形成分压环。形成分压环之后，去除第二掩膜。
如图2d所示，在体区130中形成源区150以及体接触区140。
该步骤中，在外延层110的表面形成第三掩膜层，采用光刻以及刻蚀工艺在第三掩膜层上形成源区的图案，以及经由第三掩膜层对体区130进行N型注入（例如氮离子注入），在体区130中形成N型的源区150；形成源区150之后，去除第三掩膜层。
进一步地，在外延层110的表面形成第四掩膜层，采用光刻以及刻蚀工艺在第四掩膜层上形成体接触区的图案，以及经由第四掩膜层对体区130进行P型注入（例如铝离子注入），在体区130中形成P型的体接触区140；形成体接触区140之后，去除第四掩膜层。其中，源区150和体接触区140邻接。形成源区150和体接触区140的顺序也可以互换。
如图2e所示，对外延层110进行高温激活。
该步骤中，例如采用溅射工艺在外延层110的表面形成碳膜（C膜），然后采用退火工艺对外延层110进行高温激活，激活温度在1650℃~1750℃，时间为10min~40min。其中，体区130位于第四外延层114和第三外延层113中，第四外延层114的掺杂浓度和第三外延层113的掺杂浓度大于第二外延层112的掺杂浓度，第四外延层114和第三外延层113较高的掺杂浓度能够抑制体区130的横向扩散，保证了JEFT区180的电流通道面积。
进一步地，在离子注入形成体区130的过程中，体区130底部的掺杂浓度大于体区130顶部的掺杂浓度，在对体区130进行退火的过程中，体区130底部的横向扩散大于体区130顶部的横向扩散，使得体区130的截面呈梯形。本实施例中，由于第三外延层113的掺杂浓度大于第四外延层114的掺杂浓度，第三外延层113较大的掺杂浓度能够进一步抑制体区130底部的横向扩散。
对外延层110进行高温激活之后，去除碳膜。例如采用等离子方法去除碳膜，再生长牺牲氧化层，用氢氟酸（HF）液体去除。
如图2f所示，形成栅氧化层160以及栅极导体170。
该步骤中，在外延层110的表面生长栅氧化层160，栅氧化层160覆盖外延层110（第四外延层114）、体区130、体接触区140、源区150的表面；然后在栅氧化层160上，淀积掺杂的多晶硅，接着采用光刻、刻蚀工艺刻蚀多晶硅，形成栅极导体170，栅极导体170位于JEFT区180以及部分源区150上方。
进一步地，例如采用淀积工艺形成覆盖栅氧化层160和栅极导体170的介质层（图中未示出），介质层例如为氧化层、掺硼和磷的BPSG氧化层等，然后采用光刻以及刻蚀工艺在介质层中形成源极导电通道以及栅极导电通道。
进一步地，在介质层表面形成相互分离的栅极电极以及源极电极，栅极电极经由栅极导电通道与栅极导体电连接，源极电极通过源极导电通道与源区150电连接。接着，在栅极电极以及源极电极的部分表面形成钝化层，对栅极电极以及源极电极进行保护。
进一步地，对衬底101进行减薄，并且在减薄的衬底101上形成漏极电极。
本发明实施例的碳化硅VDMOS器件及其制备方法采用组合外延层结构，外延层由下至上依次包括第一外延层、第二外延层、第三外延层以及第四外延层，通过设置不同外延层的掺杂浓度和厚度，使得外延层总厚度保持不变的情况下，既保证了VDMOS器件具有较小的正向导通电阻，又保证了VDMOS器件具有较高的击穿电压。
进一步地，第二外延层的掺杂浓度最淡，使得第二外延层具有较高的击穿电压，保证了VDMOS器件的击穿电压。
进一步地，第二外延层的厚度最大，使得第二外延层成为VDMOS器件主要的耐压层。
进一步地，第四外延层的掺杂浓度和第三外延层的掺杂浓度大于第二外延层的掺杂浓度，体区从第四外延层的表面向着第三外延层延伸，停止于第三外延层内部。第三外延层和第四外延层具有较大的掺杂浓度，降低整个外延层的导通电阻。同时，体区位于第四外延层和第三外延层中，第四外延层和第三外延层较高的掺杂浓度能够抑制体区的横向扩散，保证了JEFT区的电流通道面积，进一步改善VDMOS器件的导通电阻。
进一步地，体区的顶部位于第四外延层中，底部位于第三外延层中，且第三外延层的掺杂浓度大于第四外延层的掺杂浓度，第三外延层较大的掺杂浓度能够进一步抑制体区底部的横向扩散。
进一步地，第一外延层位于衬底与第二外延层之间，第一外延层的掺杂浓度大于第二外延层的掺杂浓度，第一外延层具有较大的掺杂浓度，作为衬底与第二外延层之间的缓冲层，同时降低整个外延层的导通电阻。
进一步地，VDMOS器件的外延层的整体掺杂浓度提高，改善了正向导通电阻的温度系数，更加有利于VDMOS器件在高温环境下的可靠性和参数性能。
进一步地，本发明提供的VDMOS器件采用了多层外延组合结构，VDMOS器件的制备过程和工艺条件不需要变更，便于批量化生产。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (18)

1.一种碳化硅VDMOS器件，包括：
衬底，具有第一掺杂类型；
外延层，具有第一掺杂类型，位于所述衬底上；
体区，具有第二掺杂类型，位于所述外延层中，所述第一掺杂类型和所述第二掺杂类型相反，相邻的体区之间的外延层形成JFET区；
源区，具有第一掺杂类型，位于所述体区内；
体接触区，具有第二掺杂类型，位于所述体区内且与所述源区邻接；
栅介质层，位于所述外延层上；以及
栅极导体，位于所述栅介质层上；
其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层；
所述第三外延层的掺杂浓度大于所述第四外延层的掺杂浓度；
所述体区从所述第四外延层的表面向所述第三外延层的方向延伸，所述体区的顶部位于第四外延层中，所述体区的底部位于所述第三外延层内部；
在所述第一外延层、所述第二外延层、所述第三外延层以及所述第四外延层中，所述第二外延层的掺杂浓度最小，厚度最大；
所述第三外延层的掺杂浓度为2E16cm-3~2E17cm-3；所述第三外延层的厚度为所述外延层总厚度的5%~15%。
2.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第二外延层的掺杂浓度为2E15cm-3~2E16cm-3。
3.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第四外延层的掺杂浓度为1E16cm-3~4E16cm-3。
4.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第二外延层的厚度为所述外延层总厚度的70%~80%。
5.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第四外延层的厚度为所述外延层总厚度的10%~20%。
6.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第一外延层的厚度为所述外延层总厚度的5%~20%。
7.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第一外延层的厚度为0.5um~3um，所述第二外延层的厚度为6um~12um，所述第三外延层的厚度为0.5um~1um，所述第四外延层的厚度为1um~3um。
8.根据权利要求1所述的碳化硅VDMOS器件，其中，所述第一外延层的掺杂浓度为7E17cm-3~1.3E18cm-3。
9.根据权利要求1所述的碳化硅VDMOS器件，其中，还包括：
介质层，覆盖所述栅介质层以及所述栅极导体的表面；
栅极电极，与所述栅极导体电连接；
源极电极，与所述源区电连接；以及
漏极电极，位于所述衬底远离所述外延层的表面，且与所述衬底电连接。
10.一种碳化硅VDMOS器件的制备方法，包括：
提供第一掺杂类型的衬底；
在所述衬底上形成第一掺杂类型的外延层；
在所述外延层中形成第二掺杂类型的体区，所述第一掺杂类型和所述第二掺杂类型相反，相邻的体区之间的外延层形成JFET区；
在所述体区中形成邻接的第一掺杂类型的源区和第二掺杂类型的体接触区；
在所述外延层上形成栅介质层；以及
在所述栅介质层上形成栅极导体；
其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层；
所述第三外延层的掺杂浓度大于所述第四外延层的掺杂浓度；
所述体区从所述第四外延层的表面向所述第三外延层的方向延伸，所述体区的顶部位于第四外延层中，所述体区的底部位于所述第三外延层内部；
在所述第一外延层、所述第二外延层、所述第三外延层以及所述第四外延层中，所述第二外延层的掺杂浓度最小，厚度最大；
所述第三外延层的掺杂浓度为2E16cm-3~2E17cm-3；所述第三外延层的厚度为所述外延层总厚度的5%~15%。
11.根据权利要求10所述的制备方法，其中，所述第二外延层的掺杂浓度为2E15cm-3~2E16cm-3。
12.根据权利要求10所述的制备方法，其中，所述第四外延层的掺杂浓度为1E16cm-3~4E16cm-3。
13.根据权利要求10所述的制备方法，其中，所述第二外延层的厚度为所述外延层总厚度的70%~80%。
14.根据权利要求10所述的制备方法，其中，所述第四外延层的厚度为所述外延层总厚度的10%~20%。
15.根据权利要求10所述的制备方法，其中，所述第一外延层的厚度为所述外延层总厚度的5%~20%。
16.根据权利要求10所述的制备方法，其中，所述第一外延层的厚度为0.5um~3um，所述第二外延层的厚度为6um~12um，所述第三外延层的厚度为0.5um~1um，所述第四外延层的厚度为1um~3um。
17.根据权利要求10所述的制备方法，其中，所述第一外延层的掺杂浓度为7E17cm-3~1.3E18cm-3。
18.根据权利要求10所述的制备方法，其中，还包括：
形成介质层，所述介质层覆盖所述栅介质层以及所述栅极导体的表面；
形成栅极电极，所述栅极电极与所述栅极导体电连接；
形成源极电极，所述源极电极与所述源区电连接；以及
在所述衬底远离所述外延层的表面形成漏极电极，所述漏极电极与所述衬底电连接。
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