SE1150867A1 - Halvledaranordning med JFET och tillverkningsmetod av densamma - Google Patents

Halvledaranordning med JFET och tillverkningsmetod av densamma Download PDF

Info

Publication number
SE1150867A1
SE1150867A1 SE1150867A SE1150867A SE1150867A1 SE 1150867 A1 SE1150867 A1 SE 1150867A1 SE 1150867 A SE1150867 A SE 1150867A SE 1150867 A SE1150867 A SE 1150867A SE 1150867 A1 SE1150867 A1 SE 1150867A1
Authority
SE
Sweden
Prior art keywords
layer
trench
type
conductivity type
semiconductor
Prior art date
Application number
SE1150867A
Other languages
English (en)
Other versions
SE535772C2 (sv
Inventor
Rajesh Kumar Malhan
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of SE1150867A1 publication Critical patent/SE1150867A1/sv
Publication of SE535772C2 publication Critical patent/SE535772C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

15 20 25 30 35 kopplad till en bakre yta av SiC-basdelen J1 av nïtyp, så att en ström flyter mellan en drain och en source när kanalregionen är formad i kanalskiktet J8.
Enligt den ovan beskrivna konfigurationen är dock en elektrisk koppling mellan det inbäddade gate-skiktet J10 och gate-tråden J12 gjord via diket J13, som genomträng- er source-skiktet J5 av nïtyp och buffertskiktet J4 och sträcker sig in i SiC-skiktet J3 av p*-typ. I denna typ av struktur blir bredden av diket J13 stor, därför att den mellanskikts- isolerande filmen J11 och gate-tråden J12 är arrangerad i diket 13, och därmed kan inte tillräcklig nerskalning uppnås. Av denna orsak är det önskvärt att tillhandahålla en struktur som kan skala ner en kontaktstruktur mellan det inbäddade gate-skiktet J10 och gate- tråden J12. Även om ovan beskrivningen avser en halvledaranordningen som använder SiC som halvledarmaterial, är den även tillämpbar på en halvledare som använder andra halv- ledande material.
Mot bakgrund av föregående, är det ett ändamål med föreliggande uppfinning att tillhandahålla en halvledaranordning med en JF ET som kan skala ner en kontaktstruktur mellan ett inbäddat gate-skikt och en gate-tråd.
Enligt en första aspekt innefattar föreliggande uppfinning en halvledaranordning med en JFET (junction field-effect transistor). JFET-enheten innefattar en basdel, ett drift- skikt, ett halvledarskikt, ett source-skikt, ett första dike, ett kanalskikt, ett övre gate-skikt, en första gate-tråd, en andra gate-tråd, och en drain-elektrod. Basdelen har en huvudsak- lig yta är gjord av ett halvledarmaterial, och har en första konduktivitetstyp. Drift-skiktet är arrangerat ovanför basdelen, är konfigurerat som ett epitaxiellt skikt, och har den första konduktivitetstypen. Halvledarskiktet är arrangerat ovanför drift-skiktet och har en andra konduktivitetstyp. Source-skiktet är arrangerat ovanför halvledarskiktet, som har den för- sta konduktivitetstypen, och har en orenhetskoncentration större än drift-skiktet. Det första diket genomtränger source-skiktet och halvledarskiktet och sträcker sig in i drift-skiktet.
Kanalskiktet är arrangerat i det första diket, och har en den första konduktivitetstypen. Det övre gate-skiktet är arrangerat på en yta av kanalskiktet i det första diket, och har den andra orenhetstypen. Den första gate-tråden är elektriskt kopplad till det övre gate-skiktet.
Den andra gate-tråden är elektriskt kopplad till ett inbäddat gate-skikt, som är den del av halvledarskiktet angränsande till kanalskiktet. Source-elektroden är elektriskt kopplad till source-skiktet. Drain-elektroden är elektriskt kopplad till en bakre yta av substratet. Halv- 10 15 20 25 30 35 ledaranordningen innefattar vidare ett andra dike och ett kontaktinbäddat skikt. Det andra diket genomtränger source-skiktet och sträcker sig in i det inbäddade gate-skiktet. Det kontaktinbäddade skiktet fyller fullständigt det andra diket, och har den andra konduktivi- tetstypen. Den andra gate-tråden är kopplad till det kontaktinbäddade skiktet, så att den andra gate-tråden är kopplad till det inbäddade gate-skiktet via det kontaktinbäddade skik- tet.
Enligt den ovan aspekt halvledaranordning görs en elektrisk koppling mellan det inbäddade gate-skiktet och den andra gate-tråden med det kontaktinbäddade skiktet ar- rangerat i det andra diket. Därigenom kan bredden av det andra diket, i vilket bara det kontaktinbäddade skiktet är arrangerat, minskas ner, jämfört med bredden av ett dike hos en traditionell halvledaranordning där en mellanskiktsisolerande film och en gate-tråd, etc, är arrangerade i diket. Därför kan en halvledaranordning med JFET-enheten skala ner kontaktstrukturen mellan det inbäddade gate-skiktet och den andra gate-tråden.
Enligt en andra aspekt innefattar föreliggande uppfinning en tillverkningsmetod av en halvledaranordning med en JFET innefattande beredning av ett halvledarsubstrat.
Halvledarsubstratet innefattar: en basdel som har en huvudsaklig yta, är gjord av halvle- darmaterial, och har en första konduktivitetstyp; ett drift-skikt som är format ovanför bas- delen genom epitaxial tillväxt, och har den första konduktivitetstypen; ett halvledarskikt som är format ovanför drift-skiktet och har en andra konduktivitetstyp; och ett source-skikt som är format ovanför halvledarskiktet, har en orenhetskoncentration större än drift- skiktet, och har den första konduktivitetstypen. Tillverkningsmetoden innefattar vidare: formning av ett första dike som genomtränger source-skiktet och halvledarskiktet och sträcker sig in i drift-skiktet; formning av ett kanalskikt med den första konduktivitetstypen på en yta av halvledarsubstratet innefattande en insida av det första diket; formning av ett andra dike ätskilt från det första diket, så att det andra diket genomtränger kanalskiktet och source-skiktet och sträcker sig in i halvledarskiktet; formning av ett skikt av en andra konduktivitetstyp i det första diket och i det andra diket, så att skiktet med den andra kon- duktivitetstypen är format på en yta av kanalskiktet i det första diket; och avlägsning av skiktet med den andra konduktivitetstypen och kanalskiktet ovanför source-skiktet genom avplaning av en yta av halvledarsubstratet efter formning av skiktet med den andra kon- duktivitetstypen, så att ett övre gate-skikt formas i det första diket och att ett kontaktinbäd- dat skikt formas i det andra diket. I ovanstående är övre gate-skiktet format från kanalskik- tet och skiktet med den andra konduktivitetstypen i det första diket, och det kontaktinbäd- dade skiktet format av skiktet av den andra konduktivitetstypen i det andra diket. Tillverk- 10 15 20 25 30 35 ningsmetoden innefattar vidare: formning av en mellanskiktsisolerande film på en yta av halvledarsubstratet och formning av kontakthål för exponering av source-skiktet, det övre gate-skiktet resp det kontaktinbäddade skiktet i den mellanskiktsisolerande filmen; form- ning av en source-elektrod som är elektriskt kopplad till source-skiktet genom ett första av kontakthålen, en första gate-tråd elektriskt kopplad till det övre gate-skiktet genom ett andra av kontakthålen, och en andra gate-tråd elektriskt kopplad till det kontaktinbäddade skiktet genom ett tredje av kontakthålen; och formning av en drain-elektrod som är elekt- riskt kopplad till basdelen av en bakre yta av halvledarsubstratet.
Enligt den ovan beskrivna tillverkningsmetoden är det möjligt att tillverka en halv- ledaranordning med en JFET som kan skala ner en kontaktstruktur mellan ett inbäddat gate-skikt och en gate-tråd.
Enligt ovan nämnda och andra ändamål, särdrag och fördelar hos föreliggande uppfinning kommer att framgå tydligare av den följande detaljerade beskrivning med hän- visning till medföljande ritningar. På ritningarna: Fig. 1 är en tvärsnittsvy som visar en SiC-halvledaranordning med en JFET av ett första utförande; Fig. 2 är en tvärsnittsvy som visar en tillverkningsprocess av en SiC- halvledaranordning visad i Fig. 1; Fig. 3 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 2; Fig. 4 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 3; Fig. 5 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 4; Fig. 6 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 5; Fig. 7 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 6; Fig. 8 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 7; Fig. 9 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 8; 10 15 20 25 30 35 Fig. 10 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 9; Fig. 11 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 10; Fig. 12 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 11; Fig. 13 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 12; Fig. 14 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 13; Fig. 15 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 14; Fig. 16 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 15; Fig. 17 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 16; Fig. 18 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 17; Fig. 19 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 18; Fig. 20 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 19; Fig. 21 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 20; Fig. 22 är en tvärsnittsvy som visar en tillverkningsprocess av SiC- halvledaranordningen följande av Fig. 21; Fig. 23A är en tvärsnittsvy som visar en region av p-typ av en skyddsringsstruktur i en yttre motståndskraftig del av det första utförandet; och Fig. 23B är en tvärsnittsvy som visar en skyddsringsstruktur i vilken en region av p-typ är konfigurerad endast genom ett SiC-skikt av pïtyp; Fig. 24 är en tvärsnittsvy som visar en SiC-halvledaranordning med en JFET en- ligt ett andra utförande; Fig. 25 är en tvärsnittsvy som visar en tillverkningsprocess av en SiC- halvledaranordning visad i Fig. 24; Fig. 26 är en tvärsnittsvy som visar en SiC-halvledaranordning med en JFET en- ligt ett tredje utförande; och 10 20 25 30 35 Fig. 27 är en figur som visar en JFET av en SiC-halvledaranordning enligt känd teknik.
Utföringsformer beskrivs utifrån de medföljande ritningarna. Genomgående an- vänds samma referenser för att hänvisa till lika eller motsvarande delar.
(Första Utföringsform) En första utföringsform kommer att beskrivas. Fig. 1 är en tvärsnittsvy av en SiC- halvledaranordning med en JFET enligt föreliggande utföringsform. I det följande med hänvisning denna ritning, beskrivs en struktur av SiC-halvledaranordning med JFET.
SiC-halvledaranordningen visad i Fig. 1 är formad genom en SiC-basdel 1 av n*- typ, vilken använder en (0001) Si-yta som sin huvudsakliga yta. Till exempel har SiC- basdelen 1 av n1-typ som används iföreliggande utföringsform en specifik elektrisk resi- stans av från mo” o-cm tm 1x1o2° Q-cm, och en tjocklek av från 250 um im 400 um (ex- empelvis 350 um). Ett drift-skikt 2 av n'-typ är format som en film på den huvudsakliga ytan av SiC-basdelen 1 av n1-typ. Detta drift-skikt 2 av n'-typ har exempelvis en orenhets- koncentration av n-typ av från 1x1015 cm” till 1x101° cm* (exempelvis 5,0x1015 cm'1), och en tjocklek av från 5,0 um till 15,0 um (exempelvis 13,0 um).
Ett SiC-skikt 3 av p1-typ, ett buffertskikt 4 av SiC av n'-typ eller p'-typ, och ett source-skikt 5 av n'-typ är formade i ordning på en yta hos drift-skiktet 2 av n'-typ. SiC- skiktet 3 av p1-typ har exempelvis en orenhetskoncentration av p-typ av från 1x101° cm'1 till 1x102° cm'3 (exempelvis 5,0x1018 cm'1), och en tjocklek av från 1,0 um till 2,0 um (ex- empelvis 1,4 um). Buffertskiktet 4 har, exempelvis en orenhetskoncentration av n-typ eller p-typ av från 1x1014 om” till 1x1016 cm'3 (exempelvis 1x1015 cm'3), och en tjocklek av från 0,1 um till 0,5 um (t.ex. 0,3 um). Source-skiktet 5 av n*-typ har en större orenhetskoncent- ration än drift-skiktet 2 av n'-typ. Exempelvis har source-skiktet 5 av n-typ en orenhets- koncentration av från 5x1018 cm'3 till 1x102° cm'3 (exempelvis 2,0x1019 cm'3), och en tjock- lek av från 0,5 um till 1,5 um (t.ex. 1,0 um). Som framgår av ovanstående beskrivning är SiC-halvledaranordningen enligt föreliggande utförande formad genom användning av ett halvledarsubstrat 6, på vilket skikten 2 till 5 är formade i ordning på SiC-basdelen 1 av n*- typ.
Specifikt innefattar SiC-halvledaranordningen enligt föreliggande utförande en JFET-formationsdel (celldel) R1 en yttre motståndskraftig del (yttre perifer genombrotts- 10 15 20 25 30 35 motstàndskraftig del (Eng: outer peripheral breakdown proof portion)) R2 och en JFET- separerande del (element separation portion) R3. I JFET-formationsdelen R1, är JFETar bildade av ett flertal celler. Den yttre motstàndskraftiga delen R2 är formad så att den kringgärdar en yttre periferi av JFET- formationsdelen R1. Den JFET-separerande delen (element separation portion) R3 är arrangerad vid ett gränsomrâde mellan JFET- formationsdelen R1 och den yttre motstàndskraftiga delen R2.
JFET-formationsdelen R1 är konfigurerad enligt följande. Ett dike 7 är format i JFET-formationsdelen R1 hos halvledarsubstratet 6. Ett kanalskikt 8 gjort av SiC av n'-typ och ett övre gate-skikt 9 gjort av SiC av pïtyp är inbäddade i diket 7. Diket 7 har ett så- dant djup så att diket 7 genomtränger SiC-skiktet 3 av pïtyp, buffertskiktet 4 och source- skiktet 5 av nïtyp och sträcker sig in i drift-skiktet 2. Diket 7 är format för att ha sin längs- gående riktning exempelvis riktningen vinkelrät mot ritningens yta. Kanalskiktet 8 har ex- empelvis en orenhetskoncentration av n-typ med en koncentration av från 1x1016 cm* till 5x10” cm'3 (exempelvis 1,0x10” cm'3), och en tjocklek av från 0,1 pm till 1,0 pm (exem- pelvis 0,3 pm). Det övre gate-skiktet 9 har exempelvis en orenhetskoncentration av p-typ av frán 1x10'8 cm'3 till 1x102° cm'3 (exempelvis 1,0x1019 cmß), och en tjocklek av från 2,0 pm till 5,0 pm (exempelvis 3,0 pm). Ytor av kanalskikten 8, övre gate-skiktet 9 och source- skiktet 5 av nïtyp är i samma plan.
Med anledning av den ovan beskrivna konfigurationen, används en del av SiC- skiktet som angränsar till kanalskiktet 8, som ett inbäddat gate-skikt 10. En utökad mängd utarmningsskikt som sträcker sig in i kanalskiktet 8 mellanskiktat mellan det övre gate- skiktet 9 och det inbäddande gate-skiktet 10, kan styras genom spänningspàläggning till det övre gate-skiktet 9 och det inbäddade gate-skiktet 10.
En mellanliggande isolationsfilm 11, som kan innefatta en LTO-film, etc, är for- mad på ytorna av kanalskiktet 8, övre gate-skiktet 9 och source-skiktet 5 av nïtyp. Gate- tråden 12 är elektriskt kopplad till det övre gate-skiktet 9 via ett kontakthàl 11a format i den mellanliggande isolationsfilmen 11. Denna struktur möjliggör styrning av spännings- pàläggning till det övre gate-skiktet via gate-tråden 12.
Ett dike 13 är format i halvledarsubstratet 6. Ett kontaktinbäddat skikt 14 av pïtyp är format så att det fullständigt fyller diket 13. Diket 13 genomtränger source-skiktet 5 av nïtyp och buffertskiktet 4 och sträcker sig in i det inbäddade skiktet 10. Det kontaktinbäd- dade skiktet 14 av pïtyp i diket 13 är i kontakt med det inbäddade gate-skiktet 10. Det kontaktinbäddade skiktet 14 av pïtyp har exempelvis en orenhetskoncentration av p-typ 10 15 20 25 30 35 med en koncentration om 1x10” cm'3 till 1x102° om” (exempelvis 1,0x1 01 9 cm'3), och en tjocklek av 1,0 um till 3,0 um (exempelvis 1,5 um). Gate-tråden 12 är elektriskt kopplad till det kontaktinbäddade skiktet 14 via ett kontakthål 11 b format i den mellanliggande isola- tionsfilmen 11. Denna struktur möjliggör styrning av spänningspäläggning till det inbädda- de gate-skiktet 10, som är kopplat till det kontaktinbäddade skiktet 14 av p*-typ via gate- tråden 12.
När en bottenyta av diket 13 är en Si-sida och en sidoyta av diket 13 är en a-sida, är det möjligt att tillhandahålla det kontaktinbäddade skiktet 14 av pïtyp med en sådan orenhetskoncentration att: en del av det kontaktinbäddade skiktet 14 av pïtyp format på bottenytan av diket 13 har en högre orenhetskoncentration än annan del av det kontaktin- bäddade skiktet 14 av pïtyp format på sidoytan av diket 13. Detta kommer sig av ett plan- riktningsberoende av koncentration av uppvuxna kristaller, och koncentrationen av upp- vuxna kristaller på Si-sidan är större än på a-sidan. För att uppnå det ovan angivna kon- centrationsförhållande kan en planriktning för den huvudsakliga ytan av SiC-basdelen 1 av nïtyp sättas till exempelvis (0001) Si-sida.
Enligt den ovan beskrivna konfiguration, kan en PN-övergång av en kontaktdel mellan det kontaktinbäddade skiktet 14 av pïtyp och source-skiktet 5 av nïtyp ha en hög genombrottsspänning (high breakdown voltage (breakdown resistance)). Vidare är det möjligt att reducera skivresistansen vid kontaktdelen mellan det kontaktinbäddade skiktet 14 av pïtyp och det inbäddade gate-skiktet 10 utifrån att orenhetskoncentrationen av det inbäddade skiktet 14 av p*-typ kan hållas högt vid kontaktdelen mellan det kontaktinbäd- dade skiktet 14 av pïtyp och det inbäddade gate-skiktet 10.
Orenhetskoncentrationen kan vara densamma över en hel tillväxtriktning (tjock- leksriktning) hos ett kontaktinbäddat skikt 14 av pïtyp. För att förbättra nerbrytningsspän- ningen vid kontaktdelen av det kontaktinbäddade skiktet 14 av p*-typ och source-skiktet 5 av nïtyp, kan alternativt det kontaktinbäddade skiktet 14 av pïtyp ha en sådan koncent- ration att orenhetskoncentrationen gradvis ökar med ökande avstånd från kontaktdelen mellan det kontaktinbäddade skiktet 14 av pïtyp och source-skiktet 5 av n*-typ. I detta fall är det möjligt att tillhandahålla en hög genombrottsspänning (high breakdown voltage (breakdown resistance)) till en PN-övergång genom kontaktdelen mellan kontaktdelen hos kontaktinbäddade skiktet 14 av pïtyp och source-skiktet 5 av nïtyp. Formning av den ovan nämnda strukturen kan vara svår om det kontaktinbäddade skiktet 14 av pïtyp är format genom jonimplantation, på grund av att en konduktivitetstyp hos source-skiktet 5 10 15 20 25 30 35 av n"-typ behöver inverteras. Emellertid kan formningen av den ovan beskrivna strukturen lätt utföras om det kontaktinbäddade skiktet 14 av pïtyp formas genom epitaxial tillväxt.
Vidare kan skivresistansen ökas vid en gränsdel mellan det kontaktinbäddade skiktet 14 av pïtyp och det inbäddade gate-skiktet 10, genom en minskning i orenhetskoncentratio- nen hos det kontaktinbäddade skiktet 14 av pïtyp, enligt den ovan beskrivna konfigura- tionen. Av denna anledning kan det vara bättre att sätta orenhetskoncentrationen hos det kontaktinbäddade skiktet 14 av pïtyp med hänsyn till både förbättring av nerbrytnings- spänningen och ökning av skivresistansen vid PN-övergången. Exempelvis kan ungefär 10" cm'3 vara önskvärd.
Ett silicidskikt 12a är tillhandahållet som en del av gate-tråden 12 kontaktande det övre gate-skiktet 9 eller det inbäddade gate-skiktet 10. Silicidskiktet 12a är format ge- nom en reaktion av metall av åtminstone en del av gate-tråden 12 med Si i det övre gate- skiktet 9 eller det inbäddade gate-skiktet 10. Detta silicidskikt 12a gör att kontaktresistan- sen reduceras.
Genom kontakthålet 11c format i den mellanliggande isolationsfilmen 11, kontak- tar en source-elektrod 15 source-skiktet 5 av nïtyp. Ett silicidskikt 15a är tillhandahållet som en del av source-elektroden 15 kontaktande source-skiktet 5 av nïtyp. Silicidskiktet 15a är format genom reaktion av metall hos åtminstone en del av source-elektroden 15 med Si i source-skiktet 5 av nïtyp. Detta silicidskikt 15a gör att kontaktresistansen redu- ceras. Den mellanliggande isolationsfilmen 16 är formad så att den täcker source- elektroden 15 och gate-tråden 12. En source-tråd 17 är formad ovanför den mellanliggan- de isolationsfilmen 16. Ett kontakthål 16a är format i den mellanliggande isolationsfilmen 16. Source-tråden 17 är elektriskt kopplad till source-elektroden 15 genom detta kontakt- hål 16a.
En drain-elektrod 18 förbinder den bakre ytan av SiC-basdelen 1 av nïtyp för att bilda JFET-enheten. Drain-elektroden 18 innefattar en Ti-film, en Ni-film och en Au-film, vilka i sin tur är laminerade. Ett silicidskikt 18a är tillhandahållet som en del av drain- elektroden 18 i kontakt med SiC-basdelen 1 av nïtyp. Silicidskiktet 18a är format genom reaktion hos metall av minst en del av drain-elektroden 18 med Si i SiC-basdelen 1 av n*- typ. Detta silicidskikt 18a gör att kontaktresistansen reduceras. För att skydda den ovanför konfigurerade JFET-enheten, är en yta av JFET-enhetens formationsdel R1 täckt med en skyddsfilm 19.
Den yttre motståndskraftiga delen R2 är konfigurerad enligt följande. l den yttre motståndskraftiga delen R2, är source-skiktet 5 av nïtyp och buffertskiktet 4 avlägsnande 10 15 20 25 30 35 10 från halvledarsubstratet 6. Ett skikt 20 av p*-typ är format på en yta av SiC-skiktet 3 av p*- typ från vilka skikten 4, 5 är avlägsnade. Detta skikt 20 av pïtyp har exempelvis en oren- hetskoncentration av p-typ med en koncentration av från 1x1018 om* till 1x102° cm” (ex- empelvis 1,0x1019 cmß), och en tjocklek av från 2,0 pm till 5,0 pm (exempelvis 3,0 pm).
Flertal ramformade diken 21 är formade med jämna mellanrum, som genom- tränger skiktet 20 av pïtyp och SiC-skiktet 3 av pïtyp och sträcker sig in i drift-skiktet 2 av nltyp och kringgärdar JFET-formationsdelen R1. Bredderna d1 till dn av dikena 21 (där n är antalet diken 21) ökar gradvis med ökande avstånd från JFET-formationsdelen R1.
Varje dike 21 är fyllt med den mellanliggande isolationsfilmen 11 eller den mel- lanliggande isolationsfilmen 16. På detta sätt formas en skyddsringsstruktur genom att en region av p-typ är uppdelad i ett flertal regioner av diken 21 och isolationsfilmerna 11, 16 i dikena 21. En fördjupning 22 är belägen utanför skyddsringsstrukturen. Fördjupningen 22 är formad på halvledarsubstratet 6 genom avlägsning av source-skiktet 5 av nïtyp och buffertskiktet 4, så att fördjupningen 22 kringgärdar skyddsringsstrukturen. En tråddel 23 är arrangerad i denna fördjupning genom den mellanliggande isolationsfilmen 11, 16. På detta sätt formas en EQR (Equi-Potential Ring)-struktur. En yta av den ovan konfigurera- de yttre motståndskraftiga delen R2 är täckt med skyddsfilmen 19.
JFET-separationsdelen R3 är konfigurerad för att överföra en genombrottsström in i source-tråden 17 när ett genombrott sker vid den yttre motstàndskraftiga delen R2 vid händelser av omvänd förspänning (reverse-bias); därigenom förhindrar den JFET- separerande delen R3 genombrottsström från att strömma genom JFET-formationsdelen R1.
Specifikt är den JFET-separerande delen R3 konfigurerad enligt följande. l den JFET-separerande delen R3 är också source-skiktet 5 av nïtyp och buffertskiktet 4 av- lägsnande från halvledarsubstratet 6. Ett skikt 20 av pïtyp är format på en yta av SiC- skiktet 3 av pïtyp från vilken de ovanför skikten 4, 5 är avlägsnade. Vidare genomtränger ett flertal ramformade diken 31 skiktet 20 av p*-typ och SiC-skikt 3 av pïtyp och sträcker sig in i drift-skiktet 2 av n'-typ och kringgärdar JFET-formationsdelen R1 vid regelbundna intervaller. Varje dike 31 är fyllt med den mellanliggande isolationsfilmen 11 eller den mel- lanliggande isolationsfilmen 16. Vidare är en extraktionselektrod 32 elektriskt kopplad till skiktet 20 av pïtyp format vid ett område utanför diket 31. Denna extraktionselektrod 32 är arrangerad ovanför den mellanliggande isolationsfilmen 11, så att extraktionselektroden 32 som är elektriskt kopplad till skiktet 20 av pïtyp genom ett kontakthål 11d formad av 10 15 20 25 30 35 ll den mellanliggande isolationsfilmen 11. Vidare är denna extraktionselektrod 32 elektriskt kopplad till source-tråden 17 genom ett kontakthål 16b format i den mellanliggande isola- tionsfilmen 16. Denna konfiguration medger, när ett genombrott sker vid den yttre mot- stàndskraftiga delen R2 vid tillfällen av omvänd förspänning, att det är möjligt att överföra genombrottsströmmen in i source-tråden 17 via extraktionselektroden 32.
Ett silicidskikt 32a är tillhandahållet som en del av extraktionselektroden 32 kon- taktande skiktet 20 av pïtyp.
Silicidskiktet 32a är format genom reaktion av metall av åtminstone en del av ex- traktionselektroden 32 med Si i skiktet 20 av pïtyp. Silicidskiktet 32a ger reducerad kon- taktresistans.
Halvledaranordningen med JFET-enheten är konfigurerad för att ha den ovan beskrivna strukturen.
I den ovan konfigurerade SiC-halvledaranordningen med JFET-enheten, är ka- nalskiktet 8 avklämt genom att ett utarmningsskikt sträcker sig från det övre gate-skiktet 9 och det inbäddade gate-skiktet 10 till kanalskiktet 8, när en gate-spänning inte är pålagd till det övre gate-skiktet 9 och det inbäddade gate-skiktet 10 via gate-tråden 12. Från detta läge, är utarmningsområdet som sträcker sig frän det övre gate-skiktet 9 och det inbädda- de gate-skiktet 10 reducerat, när gate-spänningen är pålagd till det övre gate-skiktet 9 och det inbäddade gate-skiktet 10 via gate-tråden 12. Följaktligen är en kanalregion formad i kanalskiktet 8, och en ström flödar mellan source-elektroden 15 och drain-elektroden 18 genom kanalregionen. På detta sätt kan JFET-enheten enligt föreliggande utföringsform fungera som ett normalt av (normally-off) element. l den ovan konfigurerade SiC-halvledaranordningen uppnås en elektrisk koppling mellan det inbäddade gate-skiktet 10 och gate-tråden 12 av det kontaktinbäddade skiktet 14 av pïtyp. Följaktligen kan bredden av diket 13 minskas, i vilket endast det kontaktin- bäddade skiktet 14 av pïtyp är arrangerat, ijämförelse med diket J13 i den traditionella SiC-halvledaranordningen som visad i Fig.27 där mellanliggande isolationsfilm J11 och gate-tråden J12 är arrangerade i diket J13.
I det följande beskrivs en tillverkningsmetod för den ovan beskrivna konfiguratio- nen av halvledaranordning med JFET av föreliggande utföringsform. Fig. 2 till 22 är tvärs- nittsvyer som visar tillverkningsprocesser av SiC-halvledaranordningen med JFET enligt föreliggande utföringsform. I Fig. 2 till 22 visas var och en av JFET-formationsdelen R1, 10 15 20 25 30 35 12 den yttre motståndskraftiga delen R2 och JFET- separationsdelen R3 under tillverknings- processen, och vidare visas en justeringsnyckelsdel R4 förjustering vid dikesformning el- ler mönstring. Dikesformningen, mönstringen eller likande utförs med hänvisning till en fördjupning formad justeringsnyckelsdelen R4 även om en specifik beskrivning om juster- ingsnyckelsdelen R4 inte ges i följande beskrivning.
Fig. 2 visar först beredning av halvledarsubstratet 6 i vilket drift-skiktet 2 av n'-typ, SiC-skiktet 3 av p"-typ, buffertskiktet 4, och source-skiktet 5 av nïtyp är formade, vilka i sin tur är formade på SiC-basdelen 1 av nïtyp. Här har drift-skiktet 2 av n'-typ en oren- hetskoncentration av n-typ av 50x10" cm'3, och tjockleken 13,0 pm. SiC-skiktet 3 av p*- typ har orenhetskoncentration av p-typ om 5x1018 cmß, och tjockleken 1,4 pm. Buffertskik- tet 4 har orenhetskoncentration av n-typ eller p-typ av 1,0x1015 cm'3, och tjockleken 0,3 pm. Source-skiktet 5 av n*-typ har orenhetskoncentration av n-typen av 20x10” cm"°, och tjockleken 1,4 pm. Tjockleken av drift-skiktet 2 av n'-typ, SiC-skiktet 3 av pïtyp och buf- fertskiktet 4 är desamma som vid slutförande av halvledaranordningen visad i Fig. 1; dock är source-skiktet 5 av n*-typ tjockare än vid slutförande av SiC-halvledaranordningen som visas i Fig. 1.
Som visas i Fig. 3 formas sedan en maskeringsfilm 40 med en tjocklek av exem- pelvis 2 pm på en yta av halvledarsubstratet 6, dvs. på en yta av source-skiktet 5 av n*- typ. Maskeringsfilmen kan exempelvis vara en TEOS-film. Sedan mönstras maskerings- filmen 40 genom en fotoprocess, och öppningar formas vid ett område där diket 7 ska formas i halvledarsubstratet 6, och vid ett område därjusteringsnyckelsdelen R4 formas.
Som visas i Fig. 4 utförs sedan torretsning med hjälp av maskeringsfilmen 40 som maske- ring, så att diket 7 och justeringsnyckeln 41 formas med sådant djup att de genomtränger SiC-skiktet 3 av pïtyp, buffertskiktet 4 och source-skiktet 5 av n'-typ och sträcker sig in i drift-skiktet 2 av n'-typ. Sedan avlägsnas maskeringsfilmen 40.
Vidare såsom visas i Fig. 5 bildas ett skikt 42 av n'-typ för formning av kanalskik- tet 8 genom epitaxial tillväxt. I denna epitaxiala tillväxt bildas skiktet 42 av n'-typ med ex- empelvis orenhetskoncentrationen av n-typ om 1x1016 cm” till 5x10" cm'3 (exempelvis 1,0x10” cm'3), och en tjocklek av 0,1 pm till 1,0 pm (exempelvis 0,3 pm) på en fullständig yta av halvledarsubstratet 6 inkluderat en insida av diket 7 och en insida avjusterings- nyckeln 41. Vidare som visas i fig. 6 efter att en maskeringsfilm 43 som en TEOS-film eller liknande har formats pà en yta av skiktet 42 av nltyp, mönstras maskeringsfilmen 43 så att öppningar formas vid ett omrâde där den yttre motståndskraftiga delen R2 ska formas 10 15 20 25 30 35 13 och vid en area där den JFET-separerande delen R3 ska formas, i tillägg till en area där diket 13 ska formas.
Sedan som visas i Fig. 7 formas diket 13 som genomtränger skiktet 42 av n'-typ, source-skiktet 5 av nïtyp och buffertskiktet 4 och sträcker sig in i SiC-skiktet 3 av pïtyp, genom att vid torretsning använda maskeringsfilmen 43 som en maskering, och SiC- skiktet 3 exponeras genom avlägsnande av source-skiktet 5 av pïtyp och buffertskiktet 4 i den yttre motståndskraftig delen R2 och den JFET-separerande delen R3. För att ovan- stående exponera SiC-skiktet 3 av pïtyp, inställs torretsningstjockleken i det ovanstående större än tjockleken av source-skiktet 5 av pïtyp och den av buffertskiktet 4. Sedan av- lägsnas maskeringsfilmen 43.
Sedan, som visas i Fig.8, växer skiktet 44 av p*-typ epitaxiellt med exempelvis en orenhetskoncentration av p-typ av från 1x10'8 cm” till 1x1O2° cm” (exempelvis 1,0x1019 cmß), och en tjocklek av från 2,0 pm till 5,0 pm (exempelvis 3,0 pm) på en fullständig yta av halvledarsubstratet 6 inkluderat en yta av skiktet 42 av n'-typ, och en insida av diket 13, den yttre motståndskraftig delen R2 och den JFET-separerande delen R3. Följaktligen formas skiktet 44 av pïtyp även på ytan av skiktet 42 av n'-typ i diket 7, och diket 7 fylls med skiktet 42 av n'-typ och skiktet 44 av pïtyp. Ytan av skiktet 44 av pïtyp anordnas i tillägg ovanför ytan av buffertskiktet 4.
Sedan, som visas i Fig. 9, avplanas skiktet 44 av pïtyp, skiktet 42 av n'-typ och source-skiktet 5 av pïtyp genom mekanisk polering för avplaning. Om ytan av halvledar- substratet 6 i JFET-formationsdelen R1, enligt föregående beskrivning, avplanas till djupet av ytan av skiktet 44 av p"-typ i den yttre motståndskraftiga delen R2 och den JFET sepa- rerande delen R3, är det möjligt att förhindra skiktet 44 av pïtyp och skiktet 42 av n'-typ från att finnas kvar på ytan av source-skiktet 5 av pïtyp medan det är möjligt att tillåta source-skiktet 5 av pïtyp finnas kvar. Sedan avlägsnas på behovsbasis en önskad tjock- lek av en ytdel genom RIE (Reactive lon Etching), och avlägsningstjockleken justeras ge- nom ytavplaning. Sedan genomförs ytpolering genom CMP (Chemical Mechanical Poli- shing). På detta sätt formas kanalskiktet 8, det övre gate-skiktet 9 och det kontaktinbäd- dade skiktet 14 av pïtyp ur skiktet 44 av p*-typ och skiktet 42 av n'-typ finns kvar i dikena 7 och 13.
Som visas i Fig. 10 formas därefter en maskeringsfilm 45, exempelvis en TEOS- film, för att ha en tjocklek av exempelvis 2 pm på en yta av halvledarsubstratet 6. Sedan 10 15 20 25 30 35 14 mönstras maskeringsfilmen 45 genom en fotoprocess, så att öppningarna formas ovanför övre gate-skiktet 9, det kontaktinbäddade skiktet 14 av pïtyp, och en yta av skiktet 20 av pïtyp i den JFET separerande delen R3. Sedan ökas orenhetskoncentrationerna i det övre gate-skiktet 9, det kontaktinbäddade skiktet 14 av pïtyp, och en yta av skiktet 20 av p*-typ i den JFET separerande delen R3, genom jonimplanterad av Al-joner. Enligt ovan beskrivning har en jonimplementerad region exempelvis en orenhetskoncentration av p- typ av från 1x102° om* till 5x102° om” (exempelvis 4,0x1019 cmß), och en tjocklek av från 0,1 pm till 0,5 pm (exempelvis 0,3 pm). Sedan avlägsnas maskeringsfilmen 45, och en annan maskeringsfilm 46, exempelvis en TEOS-film, formas för att exempelvis ha en tjocklek av 2 pm på en yta av halvledarsubstratet 6, enlig Fig. 11. Sedan mönstras maske- ringsfilmen 46 genom en fotoprocess, så att öppningar formas vid områden där diket 21 och fördjupningen 22 i den yttre motståndskraftiga delen R2 ska formas och vid ett områ- de där diket 31 i den JFET-separerande delen R3 ska formas. Som visas i Fig. 12 utförs sedan torretsning med hjälp av maskeringsfilmen 46 för att forma diket 21, fördjupningen 22 och diket 31, vilka genomtränger skiktet 20 av pïtyp och SiC-skiktet 3 av pïtyp och sträcker sig in i driftskiktet 2 av n'-typ. Sedan avlägsnas maskeringsfilmen 46.
Som visas i Fig. 13 formas sedan den mellanliggande isolationsfilmen 11 innefat- tande en LTO-film, och sedan slipas halvledarsubstratet 6 på en baksida, dvs en yta av SiC-basdelen 1 av nïtyp motstäende till en yta till där drift-skiktet 2 av n'-typ formas sli- pas. Sedan mönstras den mellanliggande isolationsfilm 11 genom en maskering (ej visad) och kontakthålen 11a till 11d formas enligt Fig. 14. Vidare, enligt Fig. 15, formas en me- tallfilm 47 gjort av metalliskt material som orsakar en silicidreaktion, såsom Ni och liknan- de, på en yta av den mellanliggande isolationsfilmen 11 innefattande insidor av kontakthå- len 11a till 11d. Sedan mönstras metallfilmen 47, så att metallfilmen 47 förblir på insidorna av kontakthålen 11a till 11d och deras omgivningar. Vidare enligt Fig. 16, formas en me- tallfilm 48 gjort av metalliskt material som orsakar en silicidreaktion såsom Ni och liknande formas på den bakre ytan av halvledarsubstratet 6. Genom en silicideringsprocess genom värmebehandling, fås de metalliska materialen i metallfilmen 47 och metallfilmen 48 att reagera med Si i SiC genom silicidering. Exempelvis utförs värmebehandling vid 1000 grader C under 10 min. Därigenom, enligt Fig. 17, formas slicidskikten 12a, 15a, 32a på en framsida av halvledarsubstratet 6 och silicidskiktet 18a formas på baksidan av halvle- darsubstratet 6. Sedan avlägsnas oreagerade delar av metallfilmerna 47, 48.
Som framgår av Fig. 18, formas en metallfilm gjord av metalliskt material som Ti och likande på en yta av den mellanliggande isolationsfilmen 11 innefattande insidor av 10 15 20 25 30 35 15 kontakthålen 11a till 11d. Sedan mönstras denna metallfilm, så att gate-tråden 12, source- elektroden 15 och extraktionselektroden 32 formas. Sedan, enligt Fig. 19, formas och mönstras den mellanliggande isolationsfilm 16 innefattande exempelvis en LTO-film, så att ett kontakthål 16a formas för att exponera extraktionselektroden 32.
Vidare, enligt Fig. 20, formas och mönstras en film för tràdmaterial exempelvis av Al, så att source-tråden 17 och tràddelen 23 formas. Sedan, enligt Fig. 21, formas skydds- filmen 19 innefattande exempelvis en polyimidharsfilm (polyimide resin film (PIQ fi|m)), så att skyddsfilmen 19 täcker source-tråden 17 och tràddelen 23. Sedan, enligt Fig. 22, for- mas i tur och ordning drain-elektroden innefattande en Ti-film, en Ni-film och en Au-film staplade på bakre ytan av halvledarsubstratet 6. Klippning (dicing) utförs i delar av chip.
Följaktligen är SiC-halvledaranordningen med JFET visad i Fig. 1 fullständig.
I den ovan beskrivna SiC-halvledaranordningen med JFET-enheten enligt före- liggande utförande, bildas den elektriska kopplingen mellan det inbäddade gate-skiktet 10 och gate-tråden 12 av det kontaktinbäddade skiktet 14 av pïtyp. Detta gör att bredden av diket 13, i vilket endast det konktaktinbäddade skiktet 14 av pïtyp är arrangerat, kan minskas ner, ijämförelse med bredden av diket J13 i SiC-halvledaranordningen av känd teknik enligt Fig. 27 i vilken den mellanliggande isolationsfilmen J11 och gate-tråden J12, etc är arrangerade i diket J13. Därför kan SiC-halvledaranordningen med JFET förminska kontaktstrukturen mellan det inbäddade gate-skiktet 10 och gate-tråden 12. l anslutning till den yttre motståndskraftiga delen R2 så kan en ytterligare fördel uppnås. Detta kommer att beskrivas med hänvisning till Fig. 23.
Fig. 23A är en tvärsnittsvy av den yttre motståndskraftiga delen R2 i vilken regio- nen av p-typ av skyddsringstrukturen är formad genom SiC-skiktet 3 av p*-typ och skiktet 20 av pïtyp. Fig. 23B är en tvärsnittsvy av den yttre motståndskraftiga delen R2 i vilken regionen av p-typ av skyddsringstrukturen är formad endast genom SiC-skiktet 3 av p*- typ. Som visas i Figurerna 23A och 23B kan regionen av p-typ av skyddsringstrukturen formas genom att använda SiC-skiktet 3 av pïtyp och skiktet 20 av pf-typ eller endast genom SiC-skiktet 3 av pïtyp. Som visas Fig. 23B när regionen av p-typ endast formas genom SiC-skiktet 3 av p"-typ, är det emellertid tänkbart att SiC-skiktet 3 av pïtyp görs för tunt vid processen visad i Fig. 7. I motsats till detta när inte bara SiC-skiktet 3 av pïtyp, utan även skiktet 20 av p*-typ är arrangerade som regionen av p-typ, är det möjligt att sä- kerställa tillräckligt tjocklek av regionen av p-typ för att utgöra skyddsringsstrukturen. Om 10 15 20 25 30 35 16 dessutom regionen av p-typ som utgör skyddsringsstrukturen formas endast av SiC- skiktet 3 av pïtyp, kan inte höjden av JFET-formationsdelens R1 ytas läge hos halvledar- substratet 6 sammanfalla med skyddsringens ytas läge hos den yttre motståndskraftig de- len R2. Om regionen av p-typ i motsats som utgör skyddsringsstrukturen formas genom användning av SiC-skiktet 3 av pïtyp och skiktet 20 av p*-typ, kan höjden av JFET- formationsdelens R1 ytas läge hos halvledarsubstratet 6 sammanfalla med skyddsringens ytas läge hos den yttre motståndskraftiga delen R2. Därmed blir det möjligt att främja av- planing av ytan hos halvledarsubstratet 6.
(Andra utföringsform) En andra utföringsform kommer att beskrivas. Föreliggande utföringsform kan vara en modifikation av det första utförandet i konfiguration av JFET-separationsdelen R3.
För andra punkter kan föreliggande utföringsform vara desamma som för den första utfö- ringsformen, och således kan endast delar som skiljes från den första utföringsformen be- skrivas.
Fig. 24 är en tvärsnittsvy av en SiC-halvledaranordning med en JFET enligt före- liggande utföringsform. Som framgår av Fig. 24, förblir source-skiktet 5 av nïtyp och buf- fertskiktet 4 i JFET-separationsdelen R3. Ett dike 50 formas vid en del av halvledarsub- stratet 6 som förbinder extraktionselektroden 32. Ett kontaktskikt 51 av p*-typ är format i diket 50. Kontaktskiktet 51 av pïtyp format i diket 50 är beläget djupare än source-skiktet 5 av nïtyp och buffertskiktet 4. Kontaktskiktet 51 av pïtyp har ett sådant djup att kontakt- skiktet 51 av p"-typ kontaktar SiC-skiktet 3 av pïtyp. Denna struktur gör att vid ett tillfälle av genombrott, kan en genombrottsström överföras från SiC-skiktet 3 av pïtyp och kon- taktskiktet 51 av pïtyp till source-tråden 17 via extraktionselektroden 32.
Pâ detta sätt är JFET-separationsdelen R3 också konfigurerad så att source- skiktet 5 av nïtyp och buffertskiktet 4 förbliri JFET-separationsdelen R3. En väg för att överföra genombrottsströmmen kan formas av kontaktskiktet 51 av pïtyp.
En tillverkningsmetod för en SiC-halvledaranordning med JFET utformad enligt ovan kan i huvudsak vara densamma som den i den första utföringsformen. Det kan vara tillräckligt att ersätta processen i Fig. 6 i den första utföringsformen med en process som beskriven i Fig. 25. I synnerhet, som visas i Fig. 25, när maskeringsfilmen 43 mönstras, formas öppningar vid ett område av den yttre motstándskraftiga delen R2 hos halvledar- 10 15 20 25 30 35 17 substratet 6, ett område där diket 13 ska formas och ett område där diket 50 ska formas.
Sedan när diket 13 och den yttre motstàndskraftiga delen etsas genom användning av denna maskeringsfilm 43, formas diket 50. Sedan utförs tillverkningsprocessen visad i rit- ningar som följer efter Fig. 7. På detta sätt är det möjligt att tillverka en halvledaranordning med JFET enligt föreliggande utföringsform.
(Tredje Utföringsform) En tredje utföringsform kommer att beskrivas. En halvledaranordning enligt före- liggande utföringsform innefattar en Schottky-diod i stället för skyddsringsstrukturen i den första utföringsformen i den yttre motstàndskraftiga delen R2. För andra punkter är före- liggande utföringsform är i huvudsak desamma; följaktligen är endast delar särskiljande från den första utföringsformen beskrivna.
Fig. 26 är en tvärsnittsvy av en SiC- halvledaranordning med en JFET enligt före- liggande utföringsform. Enligt Fig. 26 är flertal diken 60 formade med jämna mellanrum i den yttre motstàndskraftiga delen R2. Dikena 60 genomtränger SiC-skiktet 3 av p*-typ och skiktet 20 av pïtyp och sträcker sig in i driftskiktet 2 av n'-typ, och har en ramform kring- gärdande JFET-formationsdelen R1. Djupet av varje dike 60 är mindre än djupet av övre gate-skiktet 9. En Schottky-elektrod 61 är arrangerad i diket 60. Schottky-elektroden 61 är gjord av ett Schottky-material som exempelvis Ti, och Schottky-elektroden 61 som kontak- tar driftskiktet 2 av n'-typ har en Schotty-kontakt. Som visas enligt ovan beskrivning, är Schottky-dioden konstruerad av Schottky-elektroden 61, driftskiktet 2 av n'-typ och SiC- basdelen 1 av nïtyp.
På detta sätt kan SiC-halvledaranordningen innefatta Schottky-dioden. Tillverk- ningsprocesser för SiC-halvledaranordningen enligt föreliggande utföringsform kan gene- rellt vara desamma som för den första utföringsformen. Exempelvis före processen visad i Fig. 18, mönstras den mellanliggande isolationsfilmen 11 och den mellanliggande isola- tionsfilmen 11 i den yttre motståndskraftig delen R2 avlägsnas. Vid formning av gate- tråden 12 och extraktionselektroden 32 med exempelvis Ti-film, enligt Fig. 18, kan också Schottky-elektroden 61 formas.
Det ska noteras att även om Schottky-dioden används i skyddsringsstrukturens ställe enligt det ovan beskrivna exempelet, kan både skyddsringsstrukturen och Schottky- dioden arrangeras tillsammans. I ett sådant fall kan skyddsringsstrukturen arrangeras så 15 20 25 30 35 18 att den kringgärdar Schottky-dioden. Även om flertalet diken 60 är arrangerade med jäm- na mellanrum, behöver i tillägg flertalet diken 60 inte vara arrangerade med jämna mellan- rum. Vidare kan ett dike 60 vara arrangerat istället för flertalet diken 60.
(Andra Utföringsformer) Enligt de ovan beskrivna utföringsformer är en JFET av n-kanalstyp beskriven som exempel. Likväl kan utföringsformerna tillämpas pà en JF ET av p-kanalstyp, som kan erhållas genom omvändning av n-typ och p-typ i ovan beskrivna utföringsformer.
Vidare är det övre gate-skiktet 9 och det inbäddade gate-skiktet 10 kopplade till samma gate-tråd 12, enligt ovan beskrivna utföringsformer. Alternativt kan det övre gate- skiktet 9 och det inbäddade gate-skiktet 10 vara kopplade till olika första och andra gate- trådar, så att olika elektriska potentialer är applicerbara till det övre gate-skiktet 9 respek- tive det inbäddade gate-skiktet 10.
Vidare är source-skiktet 5 av n*-typ arrangerat ovanför SiC-skiktet 3 av pïtyp genom buffertskiktet 4, i ovan beskrivna utföringsformer. Eftersom buffertskiktet 4 kan ar- rangeras på behovsbasis, kan alternativt source-skiktet 5 av nïtyp formas direkt på SiC- skiktet 3 av pïtyp.
Vidare är SiC-halvledaren i ovan beskrivna utföringsformer visad som ett exem- pel av en halvledaranordning. Alternativt kan utföringsformer tillämpas på en Si- halvledaranordning, och andra bredband-gap (wideband-gap) halvledaranordningar. Ex- empelvis är utföringsformerna tillämpbara på en halvledaranordning gjord av exempelvis GaN, diamant, AIN.
Enligt ett exempel pà utföringsformer kan en halvledaranordning med JFET kon- figureras enligt följande. JFET-enheten innefattar en basdel (1), ett driftskikt (2) ett halvle- darskikt (3), ett source-skikt (5), ett första dike (7) ett kanalskikt (8), ett övre gate-skikt (9), en första gate-tråd (12), en andra gate-tråd (12), och en drain-elektrod (18). Basdelen (1) har en huvudsaklig, är yta gjord av ett halvledarmaterial, och har en första konduktivitets- typ. Drift-skiktet (2) är arrangerat ovanför basdelen (1), konfigurerat som ett epitaxialt skikt, och har den första konduktivitetstypen. Halvledarskiktet (3) är arrangerat ovanför driftskiktet (2) och har en andra konduktivitetstyp. Source-skiktet (5) är arrangerat ovanför halvledarskiktet (3), och har den första konduktivitetstypen, och har en orenhetskoncent- 10 15 20 25 30 35 19 ration större än drift-skiktet (2). Det första diket (7) genomtränger source-skiktet (5) och halvledarskiktet (3) och sträcker sig in i drift-skiktet (2). Kanalskiktet (8) är arrangerat i det första diket (7), och har den första konduktivitetstypen. Övre gate-skiktet (9) är arrangerat på en yta av kanalskiktet (8) i det första diket (7), och har den andra konduktivitetstypen.
Den första gate-tråden (12) är elektriskt kopplad till det övre gate-skiktet (9). Den andra gate-tråden )12) är elektriskt kopplad till ett inbäddat gate-skikt (10), vilket är en del av halvledarskiktet (3) som angränsar till kanalskiktet (8). Source-elektroden (15) är elektriskt kopplad till source-skiktet (5). Drain-elektroden (18) är elektriskt kopplad till en bakre yta hos substratet (1). Halvledaranordningen innefattar vidare ett andra dike (13) och ett kon- taktinbäddat skikt (14). Det andra diket (13) genomtränger source-skiktet (14) in i inbäd- dade gate-skiktet (10). Det inbäddade gate-skiktet (14) fyller fullständigt det andra diket, och har den andra konduktivitetstypen. Den andra gate-tråden (12) är kopplad till det kon- taktinbäddade skiktet (14), så att den andra gate-tråden (12) är kopplad till det inbäddan- de gate-skiktet (10) via det kontaktinbäddade skiktet (14).
Enligt halvledaranordningen ovan, görs en elektrisk koppling mellan det inbädda- de gate-skiktet (10) och den andra gate-tråden (12) av det kontaktinbäddade skiktet (14) arrangerat i det andra diket (13). Därmed kan bredden av det a andra diket (13) minskas ner, därför att endast det kontaktinbäddade skiktet (14) är arrangerat där, jämfört med bredden av ett dike av en traditionell halvledaranordning där en mellanliggande isolations- film och en gate-tråd, etc, är arrangerade i diket. Således kan halvledaranordningen med JFET skala ner en kontaktstruktur mellan det inbäddade gate-skiktet (10) och den andra gate-tråden (12).
Halvledaranordningen enligt den ovan beskrivningen kan konfigureras enligt föl- jande. En bottenyta och en sidoyta hos det handra diket (13) är respektive Si-yta och a- yta. Orenhetskoncentrationen av en del av det kontaktinbäddade skiktet (14) arrangerat på bottenytan av det andra diket (13) är större än den är på en annan del av det kontakt- inbäddade skiktet (14) arrangerat på sidoytan av det andra diket (13).
I konfigurationen ovan är det möjligt att reducera skivresistansen vid en kontakt- del mellan det kontaktinbäddade skiktet (14) och det inbäddade gate-skiktet (10), samti- digt som hög genombrottsresistans tillhandahålls av en PN-övergàng mellan det kontakt- inbäddade skiktet (14) och source-skiktet (5). 10 15 20 25 30 35 20 Alternativt kan det kontaktinbäddade skiktet (14) konfigureras för att ha en kon- centrationsfördelning så att orenhetskoncentrationen ökar med ökande distans från en kontaktdel med source-skiktet (5). l denna konfiguration är det också möjligt att tillhanda- hålla en hög genombrottsresistans vid en PN-övergång mellan det kontaktinbäddade skik- tet (14) och source-skiktet (5). Formering av denna struktur kan vara svårt om det kontakt- inbäddade skiktet (14) är format genom jonimplementering, därför att konduktitivitetstypen hos source-skiktet (5) behöver vändas; likväl kan formering av denna struktur lätt utföras och det kontaktinbäddade skiktet (14) är epitaxiellt tillväxt.
Halvledaranordningen ovan kan konfigureras enligt följande. Halvledaranord- ningen med JFET innefattar vidare: en celldel (R1) i vilken JFET-enheten formas; och en yttre motståndskraftig del (yttre perifer genombrottsmotståndskraftig del (Eng: outer pe- ripheral breakdown proof portion)) (R2) som kringgärdar celldelen (R1). I den yttre mot- ståndskraftiga delen R2, är source-skiktet (5) avlägsnat, och avlägsnande av source- skiktet (5) exponerar en yta av halvledarskiktet (3), och ett skikt (20) av en andra konduk- tivitetstyp arrangeras på den exponerade ytan hos halvledarskiktet (3). Den yttre mot- ståndskraftiga delen R2 innefattar en ramformad skyddsringsstruktur som kringgärdar celldelen (R1). Skyddsringsstrukturen innefattar: ett flertal tredje diken (21) som genom- tränger skiktet (20) av den andra konduktivitetstypen och halvledarskiktet (3), och är ar- rangerade med jämna mellanrum; och en isolationsfilm (11, 16) som är arrangerad i de tredje dikena (21).
Som framgår av ovan beskrivning av den yttre motståndskraftiga delen (R2), är skiktet (20) av den andra konduktivitetstypen arrangerat på den exponerade ytan av halv- ledarskiktet (3), efter att source-skiktet (5) är avlägsnat. Om halvledarskiktet (3), enligt ovan, blir för tunt vid avlägsnande av source-skiktet (5), kan arrangemanget av skiktet (20) av den andra konduktivitetstypen säkerställa tillräcklig tjocklek av en region av andra konduktivitetstypen för bildande av skyddsringsstrukturen.
Halvledaranordningen ovan kan i detta fall konfigureras så att en yta hos skiktet (20) av den andra konduktivitetstypen i den yttre motståndskraftiga delen (R2), och re- spektive ytor hos source-skiktet (5), kanalskiktet (8) och det övre gate-skikt (9) i celldelen (1) är på samma plan. l denna konfiguration är det möjligt att enkelt utföra avplaning av ytorna hos source-skiktet (5), kanalskiktet (8) och det övre gate-skikt (9) i celldelen (1). 10 15 20 25 30 35 21 Halvledaranordningen ovan kan konfigureras enligt följande. Halvledaranord- ningen innefattar vidare: en celldel (R1) i vilken en JFET är formad; en yttre motstånds- kraftig del (R2) som kringgärdar basdelen (R1); och en elementseparerande del (R3) som är arrangerad vid ett gränsläge mellan celldelen (R1) och den yttre motstàndskraftiga de- len (R2). I den yttre motstàndskraftiga delen (R2), är source-skiktet (5) avlägsnat, och av- lägsnande av source-skiktet (5) exponerar en yta av halvledarskiktet (3), och ett skikt (20) av en andra konduktivitetstyp är arrangerat på den exponerade ytan av halvledarskiktet (3). I den elementseparerande delen (R3) är en extraktionselektrod (32) elektriskt kopplad till halvledarskiktet (3) via skiktet (20) av den andra konduktivitetstypen.
På detta sätt kan source-skiktet (5) i den elementseparerande delen (R3) avlägs- nas, och en väg för att överföra en genombrottsström kan formas genom skiktet (20) av den andra konduktivitetstypen.
Halvledaranordningen ovan kan konfigureras enligt följande. Halvledaranord- ningen innefattar vidare: en celldel (R1) i vilken JFET-enheten är formad; en yttre mot- ståndskraftig del (R2) som kringgärdar basdelen (R1); en elementseparerande del (R3) som är arrangerad vid ett gränsläge mellan celldelen (R1) och den yttre motstàndskraftiga delen (R2). Den elementseparerande delen (R3) innefattar: en extraktionselektrod (32) som är elektriskt kopplad till halvledarskiktet (3) beläget i den elementseparerande delen (R3); ett fjärde dike (50) som genomtränger source-skiktet (5) beläget i den elementsepa- rerande delen (R3), och sträcker sig in i halvledarskiktet (3) beläget i den elementsepare- rande delen (R3); och ett kontaktskikt (51) inbäddat i det fjärde diket (50). Extraktionselek- troden (32) är elektriskt kopplad till halvledarskiktet (3) via kontaktskiktet (51).
På detta sätt kan source-skiktet (5) finnas kvar i den elementseparerande delen (R3), och en väg för överföring av en genombrottsström kan formas av kontaktskiktet (51).
Halvledaranordningen ovan kan konfigureras enligt följande. Halvledaranord- ningen innefattar vidare: en celldel (R1) i vilken JFET-enheten är formad; en yttre mot- ståndskraftig del (R2) som kringgärdar basdelen (R1); en Schottky-diod. I den yttre mot- ståndskraftiga delen (R2), är source-skiktet (5) avlägsnat, och avlägsnande av source- skiktet (5) exponerar en yta av halvledarskiktet (3), och ett skikt (20) av en andra konduk- tivitetstyp är arrangerat på den exponerade ytan av halvledarskiktet (3). Schottky-dioden innefattar: ett ramformat femte dike (60) som kringgärdar celldelen (R1), och genom- tränger skiktet (20) av en andra konduktivitetstyp och halvledarskiktet (3) och sträcker sig 10 15 20 25 30 35 22 in i driftskiktet (2); och en Schottky-elektrod (61) som är arrangerad i det femte diket (60) och är elektriskt kopplat till driftskiktet (2).
Enligt ett andra exempel på utföringsformer kan en tillverkningsmetod tillhanda- hållas. Exempelvis innefattar tiliverkningsmetoden beredning av ett halvledarsubstrat (6).
Halvledarsubstratet (6) innefattar: en basdel (1) som har en huvudsaklig yta, är gjord av ett halviedande material, och har en första konduktivitetstyp; ett drift-skikt (2) som är for- mat ovanför basdelen (1) genom epitaxial tillväxt, och har den första konduktivitetstypen; ett halvledarskikt (3) som är format ovanför drift-skiktet (2) och har en andra konduktivi- tetstyp; och ett source-skikt (5) som är format ovanför halvledarskiktet (3), som har en orenhetskoncentration större än drift-skiktet (2), och har den första konduktivitetstypen.
Tillverkningsmetoden innefattar vidare: formning av ett första dike (7) som genomtränger source-skiktet (5) och halvledarskiktet (3) och sträcker sig in i drift-skiktet (2); formning av ett kanalskikt (8) med den första konduktivitetstypen på en yta hos halvledarsubstratet (6) innefattande en insida hos det första diket (7); formning av ett andra dike (13) åtskilt från det första diket (7), så att det andra diket (13) genomtränger kanalskiktet (8) och source- skiktet (5) och sträcker sig in i halvledarskiktet (3); formning av ett skikt (44) av en andra konduktivitetstyp i det första diket (7) och det andra diket (13), så att skiktet (44) av den andra konduktivitetstypen är format på en yta hos kanalskiktet (8) i det första diket (7); och avlägsnande av skiktet (44) av den andra konduktivitetstypen och kanalskiktet (8) ovanför source-skiktet (5) genom avplaning av en yta hos halvledarsubstratet (6) efter formning av skiktet (44) av den andra konduktivitetstypen, så att ett övre gate-skikt 9 är format i det första diket (7) och ett kontaktinbäddat skikt (14) är format i det andra diket (13). I ovan- stående är det övre gate-skiktet (9) format från kanalskiktet (8) och skiktet (44) av den andra konduktivitetstypen i det första diket (7), och det kontaktinbäddade skiktet (14) är format från skiktet (44) av den andra konduktivitetstypen i det andra diket (13). Tillverk- ningsmetoden innefattar vidare: formning av en mellanliggande isolationsfilm (11) på en yta av halvledarsubstratet (6) och formning av kontakthål (11a till 11c) för exponering av source-skiktet (5), det övre gate-skiktet (9) och det kontaktinbäddade skiktet (14) i den mellanliggande isolationsfilmen (11), respektive; formning av en source-elektrod (15) elektriskt kopplad till source-skiktet (5) genom ett första av kontakthålen (11a till 11c), en första gate-tråd (12) elektriskt kopplad till det övre gate-skiktet (9) genom ett andra av kontakthålen (11a till 11c), och en andra gate-tråd (12) elektriskt kopplad till det kontaktin- bäddade skiktet (14) genom ett tredje av kontakthålen (11a till 11c); och formning av en drain-elektrod (18) elektriskt kopplad till basdelen (1) på en bakre yta av halvledarsubstra- tet (6). 10 15 20 25 30 35 23 Enligt den ovan beskrivna tillverkningsmetoden är det möjligt att tillverka en halv- ledaranordning med JFET som kan skala ner en kontaktstruktur mellan ett inbäddat gate- skikt och en gate-tråd.
I tillverkningsmetoden ovan av halvledaranordningen, kan en yttre motståndskraf- tig del (yttre perifer genombrottsmotståndskraftig del (Eng: outer peripheral breakdown proof portion)) (R2) formas, så att en celldel (R1) kringgärdas, i vilken JFET-enheten ska formas. I formningen av det andra diket (13) kan source-skiktet (5) i den yttre motstånds- kraftiga delen (R2) avlägsnas för att exponera en yta av halvledarskiktet (3). I formningen av skiktet (44) av den andra konduktivitetstypen, kan skiktet (44) av den andra konduktivi- tetstypen vidare formas på den exponerade ytan genom avlägsnande av source-skikt (5), av halvledarskiktet (3). Vid avplaning av ytan av halvledarsubstratet (6), kan avplaningen utföras mot en yta av skiktet (44) av den andra konduktivitetstypen format i den yttre mot- ståndskraftiga delen (R2).
Enligt beskrivningen ovan, när avplaning av ytan av halvledarsubstratet (6) utförs på ytan av skiktet (44) av den andra konduktivitetstypen formad i den yttre motståndskraf- tiga delen (R2), blir det möjligt att enkelt utföra avplaning av ytan av halvledarsubstratet (6)- l tillverkningsmetoden av halvledaranordningen, kan en elementseparerande del (R3) formas vid ett gränsläge mellan celldelen (R1) och den yttre motståndskraftiga delen (R2). Vid formning av det andra diket (13), kan source-skiktet (5) i den elementsepareran- de delen (R3) avlägsnas för att exponera en yta av halvledarskiktet (3). Vid formning av skiktet (44) av den andra konduktivitetstypen, kan skiktet (44) av den andra konduktivitets- typen formas vidare på den exponerade ytan, som är exponerad genom avlägsning av source-skiktet (5), hos halvledarskiktet (3). Vid formning av den mellanliggande isolations- filmen (11) och formning av kontakthålen (11a till 11c), kan ett ytterligare kontakthàl (11d) formas i den mellanliggande isolationsfilmen (11), för exponering av skiktet (44) av den andra konduktivitetstypen i den elementseparerande delen (R3). Vid formningen av sour- lce-elektroden (15) och den andra gate-tråden (12), kan en extraktionselektrod (32) for- mas. Extraktionselektroden (32) är elektriskt kopplad till skiktet (44) av den andra konduk- tivitetstypen genom det ytterligare kontakthålet (11d) format i den mellanliggande isola- tionsfilmen (11) i den elementseparerande delen (R3). Genom användning av denna till- verkningsmetod, är det möjligt att tillverka halvledaranordningen i vilken source-skiktet (5), 10 15 20 25 30 24 i den elementseparerande delen (R3), kan avlägsnas och en väg för överföring av ge- nombrottsström kan formas av extraktionselektroden(32). l tillverkningsmetoden av halvledaranordningen, kan en elementseparerande del (R3) formas vid ett gränsläge mellan celldelen (R1) och den yttre motståndskraftiga delen (R2). Vid formningen av det andra diket (13), kan ett tredje dike (50) formas som genom- tränger source-skiktet (5) och sträcker sig in i halvledarskiktet (3), det tredje diket (50) kan formas i den elementseparerande delen (R3). Vid formning av skiktet (44) av den andra konduktivitetstypen, kan skiktet (44) av den andra konduktivitetstypen vidare formas i det tredje diket (50) i den elementseparerande delen (R3). Vid avplaningen av ytan av halvle- darsubstratet (6), kan avplaningen utföras så att skiktet (44) av den andra konduktivitets- typen endast förblir i det tredje diket (50) därigenom formande ett kontaktskikt (51). Vid formning av den mellanliggande isolationsfilmen (11) och formning av kontakthålen (11a till 11c), kan ett ytterligare kontakthål (11d) formas i den mellanliggande isolationsfilmen (11) för exponering av kontaktskiktet (51) i den elementseparerande delen (R3). Vid form- ningen av source-elektroden (15) och den andra gate-tråden (12), kan en extraktionselek- trod (32) vidare formas. Extraktionselektroden (32) är elektriskt kopplad till kontaktskiktet (51) genom det ytterligare kontakthålet (11d) format i den mellanliggande isolationsfilmen (11) i den elementseparerande delen (R3). Genom användning av denna tillverkningsme- tod, är det möjligt att tillverka halvledaranordningen i vilken source-skiktet (5) kan förbli i den elementseparerande delen (R3), och en väg för överföring av en genombrottsström kan formas av kontaktskiktet (51).
Fastän uppfinningen enligt ovan har beskrivits med hänvisning till olika utförings- former därav, det skall förstås att uppfinningen inte är begränsad till de ovan beskrivna ut- föringsformer och konstruktioner. Uppfinningen är avsedd att täcka olika modifikationer och ekvivalenta arrangemang.

Claims (11)

25 KRAV
1. Halvledaranordning med en JFET (junction field-effect transistor), innefattande: en JFET innefattande: en basdel (1) som har en huvudsaklig yta, är gjord av ett halvledarmateri- al, och har en första konduktivitetstyp; ett drift-skikt (2) som är arrangerat ovanför basde|en(1), är konfigurerat som ett epitaxiellt skikt, och har den första konduktivitetstypen; ett halvledarskikt (3) som är arrangerat ovanför drift-skiktet (2) och har en andra konduktivitetstyp; ett source-skikt (5) som är arrangerat ovanför halvledarskiktet (3), som har den första konduktivitetstypen, och har en större orenhetskoncentration än drift-skiktet (2); ett första dike (7) som genomtränger source-skiktet (5) och halvledarskik- tet (3) och sträcker sig in i drift-skiktet (2); ett kanalskikt (8) som är arrangerat i det första diket (7) och har den första konduktivitetstypen; ett övre gate-skikt (9) som är arrangerat på en yta av kanalskiktet (8) i det första diket (7), och har den andra konduktivitetstypen; en första gate-tråd (12) som är elektriskt kopplad till det övre gate-skiktet (9): en andra gate-tràd (12) som är elektriskt kopplad till ett inbäddat gate-skikt (10), varvid det inbäddade gate-skiktet (10) är en del av halvledarskiktet (3) angrän- sande till kanalskiktet (8); en source-elektrod (15) som är elektriskt kopplad till source-skiktet (5); och en drain-elektrod (18) som är elektriskt kopplad till en bakre yta av substra- tet (1), ett andra dike (13) som genomtränger source-skiktet (5) och sträcker sig in i det inbäddade gate-skiktet (10); och ett kontaktinbäddat skikt (14) som fullständigt fyller det andra diket (13), och har den andra konduktivitetstypen, varvid den andra gate-träden (12) är kopplad till det kontaktinbäddade skiktet (14), så att den andra gate-tråden (12) är kopplad till det inbäddade gate-skiktet (10) via det kon- taktinbäddade skiktet (14). 10 15 20 25 30 35 26
2. Halvledaranordningen med JFET-enheten enligt krav 1, varvid: en bottenyta och en sidoyta i det andra diket (13) är Si-sida respektive a-sida; och orenhetskoncentrationen av en del av det kontaktinbäddade skiktet (14) arrange- rat på bottenytan av det andra diket (13) är större än den vid en annan del av det kontakt- inbäddade skiktet (14) arrangerat på sidoytan av det andra diket (13).
3. Halvledaranordningen med JFET-enheten enligt krav 1 eller 2, innefattande: en celldel (R1) i vilken JFET-enheten är formad en yttre motståndskraftig del (yttre perifer genombrottsmotståndskraftig del (Eng: outer peripheral breakdown proof portion)) (R2) som kringgärdar celldelen (R1), varvid i den yttre motståndskraftiga delen (R2), är source-skiktet (5) avlägsnat, och av- lägsnande av source-skiktet (5) exponerar en yta av halvledarskiktet (3), och ett skikt (20) av en andra konduktivitetstyp är arrangerat på den exponerade ytan av halvledarskiktet (3); och den yttre motståndskraftiga delen (R2) innefattar en skyddsringsstruktur som har en ramform kringgärdande celldelen (R1), skyddsringsstrukturen innefattande: ett flertal tredje diken (21) som genomtränger skiktet (20) av den andra konduktivitetstypen och halvledarskiktet (3), och är arrangerade med jämna mel- lanrum; och en isolationsfilm (11, 16) som är arrangerad i de tredje dikena (21).
4. Halvledaranordningen med JFET-enheten enligt krav 3, varvid: en yta av skiktet (20) av den andra konduktivitetstypen i den yttre motståndskraf- tig delen (R2), och respektive ytor av source-skiktet (5), kanalskiktet (8) och det övre gate- skiktet (9) i celldelen (R1) äri samma plan.
5. Halvledaranordningen med JFET-enheten enligt något av föregående krav 1 till 4, innefattande: en celldel (R1) i vilken JFET-enheten är formad; en yttre motståndskraftig del (yttre perifer genombrottsmotståndskraftig del (Eng: outer peripheral breakdown proof portion» (R2) som kringgärdar celldelen (R1); och en elementseparerande del (R3) som är arrangerad vid ett gränsläge mellan cell- delen (R1) och den yttre motståndskraftig delen (R2), varvid 10 15 20 25 30 35 27 i den yttre motståndskraftig delen (R2), är source-skiktet (5) avlägsnat, och av- lägsning av source-skiktet (5) exponerar en yta av halvledarskiktet (3), och ett skikt (20) av en andra konduktivitetstyp är arrangerat på den exponerade ytan av halvledarskiktet (3); och i den elementseparerande delen (R3) är en extraktionselektrod (32) elektriskt kopplad till halvledarskiktet (3) via skiktet (20) av den andra konduktivitetstypen.
6. Halvledaranordningen med JFET-enheten enligt något av föregående krav 1 till 4, innefattande: en celldel (R1) i vilken JFET-enheten är formad; en yttre motståndskraftig del (R2) som kringgärdar celldelen (R1); och en elementseparerande del (R3) som är arrangerad vid ett gränsläge mellan cell- delen (R1) och den yttre motståndskraftiga delen (R2), den elementseparerande delen (R3) innefattande: en extraktionselektrod (32) som är elektriskt kopplad till halvledarskiktet (3) beläget i den elementseparerande delen (R3); ett fjärde dike (50) som genomtränger source-skiktet (5) beläget i den elementseparerande delen (R3), och sträcker sig in i halvledarskiktet (3) beläget i den elementseparerande delen (R3); och ett kontaktskikt (51) inbäddat i det fjärde diket (50), varvid extraktionselek- troden (32) är elektriskt kopplad till halvledarskiktet (3) via kontaktskiktet (51).
7. Halvledaranordningen med JFET-enheten enligt något av föregående krav 1 till 6, innefattande: en celldel (R1) i vilken JFET-enheten är formad; en yttre motståndskraftig del (R2) som kringgärdar celldelen (R1), varvid i den ytt- re motståndskraftiga delen (R2), är source-skiktet (5) avlägsnat, och avlägsnande av source-skiktet (5) exponerar en yta av halvledarskiktet (3), och ett skikt (20) av den andra konduktivitetstypen är arrangerat på den exponerade ytan av halvledarskiktet (3); och en Schottky-diod som innefattar ett femte dike (60) som har en ramform kringgärdande celldelen (R1), och genomtränger skiktet (20) av den andra konduktivitetstypen och halvledarskiktet (3) och sträcker sig in i drift-skiktet (2), och en Schottky-elektrod (61) som är arrangerad i det femte diket (60) och är elektriskt kopplad till drift-skiktet (2). 10 15 20 25 30 35 28
8. Tillverkningsmetod för en halvledaranordning med en JFET (junction field- effect transistor), tillverkningsmetoden innefattande: beredning av ett halvledarsubstrat (6) som innefattar: en basdel (1) som har en huvudsaklig yta gjord av ett halvledarmaterial, och har en första konduktivitetstyp; ett drift-skikt (2) som är format ovanför basdelen (1) genom epitaxial till- växt, och har den första konduktivitetstypen; ett halvledarskikt (3) som är format ovanför drift-skiktet (2) och har en andra konduktivitetstyp; ett source-skikt (5) som är format ovanför halvledarskiktet (3), som har en orenhetskoncentration större än drift-skiktet (2), och har den första konduktivitets- typen; formning av ett första dike (7) som genomtränger source-skiktet (5) och halvle- darskiktet (3) och sträcker sig in i drift-skiktet (2); formning av ett kanalskikt (8) med den första konduktivitetstypen på en yta av halvledarsubstratet (6), ytan innefattande en insida av det första diket (7); formning av ett andra dike (13) åtskilt från det första diket (7), så att det andra di- ket ( 13) genomtränger kanalskiktet (8) och source-skiktet (5) och sträcker sig in i halvle- darskiktet (3); formning av ett skikt (44) av den andra konduktivitetstypen i det första diket (7) och i det andra diket (13) , varvid skiktet (44) av andra konduktivitetstypen formas pà en yta av kanalskiktet (8) i det första diket (7); avlägsning av skiktet (44) av den andra konduktivitetstypen och kanalskiktet (8) ovanför source-skiktet (5) genom avplaning av en yta av halvledarsubstratet (6) efter formning av skiktet (44) av den andra konduktivitetstypen, så att ett övre gate-skikt (9) formas i det första diket (7) och ett kontaktinbáddat skikt (14) formas i det andra diket (13), varvid det övre gate-skiktet (9) formas från kanalskiktet (8) och skiktet (44) av andra kon- duktivitetstypen i det första diket (7), varvid det kontaktinbäddade skiktet (14) formas från skiktet (44) av andra konduktivitetstypen i det andra diket (13); formning av en mellanliggande isolationsfilm (11) på en yta av halvledarsubstra- tet (6) och formning av ett flertal kontakthål (11a till 11c) för exponering av source-skiktet (5), det övre gate-skiktet (9) respektive det kontaktinbäddade skiktet (14) i den mellanlig- gande isolationsfilmen (11); formning av en source-elektrod (15) elektriskt kopplad till source-skiktet (5) ge- nom ett första av kontakthàlen (11 a till 11c), en första gate-tråd (12) elektriskt kopplad till det övre gate-skiktet (9) genom ett andra av kontakthålen (11a till 11c), och en andra 10 15 20 25 30 29 gate-tråd (12) elektriskt kopplad till det kontaktinbäddade skiktet (14) genom ett tredje av kontakthålen (11a till 11c); och formning av en drain-elektrod (18) elektriskt kopplad till basdelen (1) på en baksi- da av halvledarsubstratet (6).
9. Tillverkningsmetoden av halvledaranordningen med JFET-enheten enligt krav 8, varvid: en yttre motståndskraftig del (yttre perifer genombrottsmotståndskraftig del (Eng: outer peripheral breakdown proof portion)) (R2) formas så att den kringgärdar en celldel (R1) i vilken JFET-enheten ska formas; vid formning av det andra diket (13), source-skiktet (5) i den yttre motståndskraftig delen (R2) avlägsnas för att exponera en yta av halvledarskiktet (3); vid formning av skiktet (44) av andra konduktivitetstypen skiktet (44) av andra konduktivitetstypen formas på den exponerade ytan, av halvledarskiktet (3), som är exponerad genom avlägsning av source-skiktet (5); och genom avplaning av ytan av halvledarsubstratet (6), avplaningen utförs på en yta av skiktet (44) av andra konduktivitetstypen format i den yttre motståndskraftig delen (R2).
10. Tillverkningsmetoden av halvledaranordningen med JFET-enheten enligt krav 9, varvid: en elementseparerande del (R3) formas vid ett gränsläge mellan celldelen (R1) och den yttre motståndskraftiga delen (R2); vid formning av det andra diket (13), source-skiktet (5) i den elementseparerande delen (R3) avlägsnas för att exponera en yta av halvledarskiktet (3); vid formning av skiktet (44) av andra konduktivitetstypen, skiktet (44) av andra konduktivitetstypen formas på den exponerade ytan, vilken är exponerad genom avlägsning av source-skiktet (5), från halvledarskiktet (3); vid formning av den mellanliggande isolationsfilmen (11) och formning av flertalet av kontakthål (11a till 11c), 10 15 20 25 30 35 30 ett ytterligare kontakthål (11d) formas i den mellanliggande isolationsfil- men (11), för exponering av skiktet (44) av andra konduktivitetstypen i den ele- mentseparerande delen (R3); och vid formning av source-elektroden (15) and den andra gate-tråden (12), en extraktionselektrod (32) formas, varvid extraktionselektroden (32) är elektriskt kopplad till det skiktet (44) av andra konduktivitetstypen genom det ytter- ligare kontakthålet (11d) format i den mellanliggande isolationsfilmen (11) i den elementseparerande delen (R3).
11. Tillverkningsmetoden av halvledaranordningen med JFET-enheten enligt krav 9, varvid: en elementseparerande del (R3) formas vid ett gränsläge mellan celldelen (R1) och den yttre motstàndskraftiga delen (R2); vid formning av det andra diket (13), ett tredje dike (50) formas i den elementseparerande delen (R3) genom- tränger source-skiktet (5) och sträcker sig in i halvledarskiktet (3); vid formning av skiktet (44) av andra konduktivitetstypen, skiktet (44) av andra konduktivitetstypen formas in i det tredje diket (50) i den elementseparerande delen (R3); vid avplaningen av ytan av halvledarsubstratet (6), utförs avplaningen så att skik- tet (44) av andra konduktivitetstypen endast förblir i det tredje diket (50) och formas in i ett kontakt-skikt (51 ); vid formning av den mellanliggande isolationsfilmen (11) och formning av flertalet av kontakthålen (11a till 11c), ett ytterligare kontakthàl (11d) formas i den mellanliggande isolationsfil- men (11), för exponering av kontaktskiktet (51) i den elementseparerande delen (R3); och vid formning av source-elektroden (15) och den andra gate-tråden (12), en extraktionselektrod (32) formas, varvid extraktionselektroden (32) är elektriskt kopplad till kontaktskiktet (51) genom det ytterligare kontakthålet (11d) format i den mellanliggande isolationsfilmen (11) i den elementseparerande delen (R3).
SE1150867A 2010-09-30 2011-09-23 Halvledaranordning med JFET och tillverkningsmetod av densamma SE535772C2 (sv)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010221449A JP5310687B2 (ja) 2010-09-30 2010-09-30 接合型電界効果トランジスタを備えた半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
SE1150867A1 true SE1150867A1 (sv) 2012-03-31
SE535772C2 SE535772C2 (sv) 2012-12-11

Family

ID=45832697

Family Applications (1)

Application Number Title Priority Date Filing Date
SE1150867A SE535772C2 (sv) 2010-09-30 2011-09-23 Halvledaranordning med JFET och tillverkningsmetod av densamma

Country Status (4)

Country Link
US (1) US8519452B2 (sv)
JP (1) JP5310687B2 (sv)
DE (1) DE102011083441A1 (sv)
SE (1) SE535772C2 (sv)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5724945B2 (ja) * 2012-05-18 2015-05-27 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2014087601A1 (ja) * 2012-12-03 2014-06-12 パナソニック株式会社 半導体装置およびその製造方法
TWI559534B (zh) * 2014-11-03 2016-11-21 Hestia Power Inc Silicon carbide field effect transistor
KR101807122B1 (ko) 2015-09-02 2018-01-10 현대자동차 주식회사 반도체 소자의 제조 방법
JP6696329B2 (ja) * 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2019046977A (ja) * 2017-09-01 2019-03-22 トヨタ自動車株式会社 半導体装置
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
JP7180402B2 (ja) * 2019-01-21 2022-11-30 株式会社デンソー 半導体装置
US11228174B1 (en) 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
US10892362B1 (en) 2019-11-06 2021-01-12 Silicet, LLC Devices for LDMOS and other MOS transistors with hybrid contact
US11522053B2 (en) 2020-12-04 2022-12-06 Amplexia, Llc LDMOS with self-aligned body and hybrid source
JP2022093077A (ja) 2020-12-11 2022-06-23 株式会社デンソー 半導体装置とその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63124762A (ja) 1986-11-13 1988-05-28 Tokyo Electric Co Ltd ステツピングモ−タ
JPS63124762U (sv) * 1987-02-04 1988-08-15
JP2002270841A (ja) * 2001-03-13 2002-09-20 Denso Corp 半導体装置及びその製造方法
JP2004134547A (ja) * 2002-10-10 2004-04-30 Hitachi Ltd 半導体装置
US6878993B2 (en) * 2002-12-20 2005-04-12 Hamza Yilmaz Self-aligned trench MOS junction field-effect transistor for high-frequency applications
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4857527B2 (ja) 2004-05-24 2012-01-18 株式会社デンソー 炭化珪素半導体装置の製造方法
DE102005023891B4 (de) 2004-05-24 2009-08-27 DENSO CORPORATION, Kariya-shi Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
JP4696471B2 (ja) 2004-05-24 2011-06-08 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7417266B1 (en) * 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5499449B2 (ja) * 2008-07-29 2014-05-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5326405B2 (ja) * 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
US8373208B2 (en) * 2009-11-30 2013-02-12 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
JP2011254387A (ja) * 2010-06-03 2011-12-15 Rohm Co Ltd 交流スイッチ

Also Published As

Publication number Publication date
SE535772C2 (sv) 2012-12-11
JP5310687B2 (ja) 2013-10-09
US20120080728A1 (en) 2012-04-05
JP2012079795A (ja) 2012-04-19
DE102011083441A1 (de) 2012-04-05
US8519452B2 (en) 2013-08-27

Similar Documents

Publication Publication Date Title
SE1150867A1 (sv) Halvledaranordning med JFET och tillverkningsmetod av densamma
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8946726B2 (en) Grid-UMOSFET with electric field shielding of gate oxide
US9318619B2 (en) Vertical gallium nitride JFET with gate and source electrodes on regrown gate
US8921903B2 (en) Lateral junction field-effect transistor
US9406743B2 (en) Semiconductor device with counter doped layer
CN108550618B (zh) 半导体装置
US20120043606A1 (en) Semiconductor device and method for manufacturing same
EP2378558A1 (en) Semiconductor device
JP4051971B2 (ja) 炭化珪素半導体装置およびその製造方法
TWI608617B (zh) 半導體裝置及其製造方法
JP2011171421A (ja) 半導体装置およびその製造方法
CN111295763B (zh) 宽带隙半导体装置
WO2007034547A1 (ja) トレンチゲートパワーｍｏｓｆｅｔ及びその製造方法
JP4089185B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7113386B2 (ja) 半導体装置
JP2010199424A (ja) 半導体装置および半導体装置の製造方法
US20180114836A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP6206058B2 (ja) 半導体装置
JP2021040042A (ja) 超接合半導体装置および超接合半導体装置の製造方法

Legal Events

Date Code Title Description
NUG Patent has lapsed