JP2002217384A - 半導体装置およびその製造方法ならびにキャパシタ構造 - Google Patents
半導体装置およびその製造方法ならびにキャパシタ構造Info
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Abstract
(57)【要約】
【課題】 信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置は、シリコン基板１と、チタ
ンナイトライド膜１５および１６と、層間絶縁膜２０と
を備える。チタンナイトライド膜１５には、開口１５ｈ
が形成されている。チタンナイトライド膜１６には、開
口１５ｈと異なる開口径を有する開口１６ｈが形成され
ている。層間絶縁膜２０にはコンタクトホール２０ｈが
形成されている。開口１５ｈおよび１６ｈを介してチタ
ンナイトライド膜１５および１６に電気的に接続される
ようにチタン膜２１、チタンナイトライド膜２２、プラ
グ層２３および配線層２４が形成されている。
ンナイトライド膜１５および１６と、層間絶縁膜２０と
を備える。チタンナイトライド膜１５には、開口１５ｈ
が形成されている。チタンナイトライド膜１６には、開
口１５ｈと異なる開口径を有する開口１６ｈが形成され
ている。層間絶縁膜２０にはコンタクトホール２０ｈが
形成されている。開口１５ｈおよび１６ｈを介してチタ
ンナイトライド膜１５および１６に電気的に接続される
ようにチタン膜２１、チタンナイトライド膜２２、プラ
グ層２３および配線層２４が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法ならびにキャパシタ構造に関し、特に、
キャパシタを有する半導体装置およびその製造方法に関
するものである。
びその製造方法ならびにキャパシタ構造に関し、特に、
キャパシタを有する半導体装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】半導体装置のうち、記憶情報がランダム
な入出力が可能なものとして、ダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ：Dynamic Random Access Me
mory）が知られている。図１６は、従来のＤＲＡＭの断
面図である。図１６を参照して、従来のＤＲＡＭは、電
界効果トランジスタ９と、電界効果トランジスタ９に接
続されたキャパシタ２５とにより構成される。
な入出力が可能なものとして、ダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ：Dynamic Random Access Me
mory）が知られている。図１６は、従来のＤＲＡＭの断
面図である。図１６を参照して、従来のＤＲＡＭは、電
界効果トランジスタ９と、電界効果トランジスタ９に接
続されたキャパシタ２５とにより構成される。
【０００３】電界効果トランジスタ９は、シリコン基板
１上にゲート酸化膜４を介在させて形成されたゲート電
極５と、ゲート電極５の両側でシリコン基板１に形成さ
れたソースおよびドレイン領域３とにより構成される。
電界効果トランジスタ９の近傍には、トレンチ１ａが形
成され、トレンチ１ａを埋込むように分離絶縁膜として
のシリコン酸化膜２が形成されている。
１上にゲート酸化膜４を介在させて形成されたゲート電
極５と、ゲート電極５の両側でシリコン基板１に形成さ
れたソースおよびドレイン領域３とにより構成される。
電界効果トランジスタ９の近傍には、トレンチ１ａが形
成され、トレンチ１ａを埋込むように分離絶縁膜として
のシリコン酸化膜２が形成されている。
【０００４】シリコン基板１の表面にシリコン酸化膜か
らなる層間絶縁膜１０が形成されている。層間絶縁膜１
０にはソースおよびドレイン領域３に達するコンタクト
ホール１１が形成されており、コンタクトホール１１に
はプラグ層１２が充填される。
らなる層間絶縁膜１０が形成されている。層間絶縁膜１
０にはソースおよびドレイン領域３に達するコンタクト
ホール１１が形成されており、コンタクトホール１１に
はプラグ層１２が充填される。
【０００５】プラグ層１２を介して電界効果トランジス
タ９に電気的に接続されるようにキャパシタ２５が形成
されている。キャパシタ２５はストレージノード１３
と、ストレージノード１３上に設けられた誘電体膜１４
と、誘電体膜１４上に設けられたセルプレート１７とに
より構成される。セルプレート１７および誘電体膜１４
を覆うように層間絶縁膜１０上に層間絶縁膜２０が設け
られている。
タ９に電気的に接続されるようにキャパシタ２５が形成
されている。キャパシタ２５はストレージノード１３
と、ストレージノード１３上に設けられた誘電体膜１４
と、誘電体膜１４上に設けられたセルプレート１７とに
より構成される。セルプレート１７および誘電体膜１４
を覆うように層間絶縁膜１０上に層間絶縁膜２０が設け
られている。
【０００６】層間絶縁膜２０には、コンタクトホール２
０ｈが形成されており、コンタクトホール２０ｈと、セ
ルプレート１７に形成された開口１７ｈとが連なってい
る。コンタクトホール２０ｈおよび開口１７ｈの側壁に
接するように、チタン膜２１およびチタンナイトライド
膜２２が形成されており、チタンナイトライド膜２２に
接するようにタングステンからなるプラグ層２３が設け
られている。プラグ層２３に接するように配線層２４が
設けられている。配線層２４は、開口１７ｈ内に形成さ
れたプラグ層２３、チタンナイトライド膜２２およびチ
タン膜２１を介してセルプレート１７と電気的に接続さ
れている。
０ｈが形成されており、コンタクトホール２０ｈと、セ
ルプレート１７に形成された開口１７ｈとが連なってい
る。コンタクトホール２０ｈおよび開口１７ｈの側壁に
接するように、チタン膜２１およびチタンナイトライド
膜２２が形成されており、チタンナイトライド膜２２に
接するようにタングステンからなるプラグ層２３が設け
られている。プラグ層２３に接するように配線層２４が
設けられている。配線層２４は、開口１７ｈ内に形成さ
れたプラグ層２３、チタンナイトライド膜２２およびチ
タン膜２１を介してセルプレート１７と電気的に接続さ
れている。
【０００７】
【発明が解決しようとする課題】以下、従来の半導体装
置で生じる問題について説明する。
置で生じる問題について説明する。
【０００８】近年、ＤＲＡＭの微細化が進み、たとえ
ば、ゲート電極５のゲート長は０．１５μｍ以下、コン
タクトホール２０ｈの径は０．２４μｍ以下となってい
る。このようにコンタクトホール２０ｈの径が小さくな
ると、開口１７ｈの径も小さくなる。そのためセルプレ
ート１７とチタン膜２１との接触面積が小さくなり、接
触部分での電気抵抗が増加するという問題があった。Ｄ
ＲＡＭのセルプレート１７とチタン膜２１との接触部分
での電気抵抗が大きくなると、セルプレート１７の電位
を所定の電位に保つことが困難となり、半導体装置の信
頼性が低下するという問題があった。
ば、ゲート電極５のゲート長は０．１５μｍ以下、コン
タクトホール２０ｈの径は０．２４μｍ以下となってい
る。このようにコンタクトホール２０ｈの径が小さくな
ると、開口１７ｈの径も小さくなる。そのためセルプレ
ート１７とチタン膜２１との接触面積が小さくなり、接
触部分での電気抵抗が増加するという問題があった。Ｄ
ＲＡＭのセルプレート１７とチタン膜２１との接触部分
での電気抵抗が大きくなると、セルプレート１７の電位
を所定の電位に保つことが困難となり、半導体装置の信
頼性が低下するという問題があった。
【０００９】そこで、この発明は上述のような問題点を
解決するためになされたものであり、信頼性が高い半導
体装置およびキャパシタ構造を提供することを目的とす
るものである。
解決するためになされたものであり、信頼性が高い半導
体装置およびキャパシタ構造を提供することを目的とす
るものである。
【００１０】
【課題を解決するための手段】この発明に従った半導体
装置は、半導体基板と、半導体基板の上に形成された第
１の導電層と、第１の導電層上に接する第２の導電層
と、第２の導電層を覆う絶縁層とを備える。第１の導電
層には第１の開口が形成されている。第２の導電層に
は、第１の開口に連なり、第１の開口と異なる開口径を
有する第２の開口が形成されている。絶縁層には第２の
開口に連なる接続孔が形成されている。半導体装置は、
第１および第２の開口を介して第１および第２の導電層
に電気的に接続されるように絶縁層の上に形成される第
３の導電層をさらに備える。
装置は、半導体基板と、半導体基板の上に形成された第
１の導電層と、第１の導電層上に接する第２の導電層
と、第２の導電層を覆う絶縁層とを備える。第１の導電
層には第１の開口が形成されている。第２の導電層に
は、第１の開口に連なり、第１の開口と異なる開口径を
有する第２の開口が形成されている。絶縁層には第２の
開口に連なる接続孔が形成されている。半導体装置は、
第１および第２の開口を介して第１および第２の導電層
に電気的に接続されるように絶縁層の上に形成される第
３の導電層をさらに備える。
【００１１】このように構成された半導体装置では、第
１の開口の開口径と、第２の開口の開口径は異なるため
第１の開口と第２の開口との間の部分で段差が生じる。
またはその部分がテーパ形状となる。この第１および第
２の開口を介して第３の導電層が第１および第２の導電
層に電気的に接続されるため、第３の導電層と、第１お
よび第２の導電層との接触面積が大きくなる。その結
果、接触抵抗が低減し、半導体装置の信頼性を高めるこ
とができる。
１の開口の開口径と、第２の開口の開口径は異なるため
第１の開口と第２の開口との間の部分で段差が生じる。
またはその部分がテーパ形状となる。この第１および第
２の開口を介して第３の導電層が第１および第２の導電
層に電気的に接続されるため、第３の導電層と、第１お
よび第２の導電層との接触面積が大きくなる。その結
果、接触抵抗が低減し、半導体装置の信頼性を高めるこ
とができる。
【００１２】また好ましくは、第２の開口の径は第１の
開口の径よりも大きい。この場合、第１および第２の開
口が順テーパ形状となり、第１および第２の開口を第３
の導電層で充填しやすくなる。
開口の径よりも大きい。この場合、第１および第２の開
口が順テーパ形状となり、第１および第２の開口を第３
の導電層で充填しやすくなる。
【００１３】また好ましくは、第１の開口は底面を有す
る。この場合、底面でも第１の導電層と第３の導電層と
が接触するため、さらに接触面積が大きくなる。その結
果、さらに接触抵抗を低下させることができる。
る。この場合、底面でも第１の導電層と第３の導電層と
が接触するため、さらに接触面積が大きくなる。その結
果、さらに接触抵抗を低下させることができる。
【００１４】また好ましくは、第３の導電層は、接続孔
を充填し、第１および第２の導電層に電気的に接続され
るプラグ層を含む。
を充填し、第１および第２の導電層に電気的に接続され
るプラグ層を含む。
【００１５】また好ましくは、第１の導電層と第２の導
電層とは異なる材質により構成される。
電層とは異なる材質により構成される。
【００１６】また好ましくは、第１の導電層と第２の導
電層とは異なる方法により成膜される。
電層とは異なる方法により成膜される。
【００１７】また好ましくは、第１の導電層は化学気相
成長法で成膜されるチタンナイトライド膜であり、第２
の導電層はスパッタで成膜されるチタンナイトライド膜
である。
成長法で成膜されるチタンナイトライド膜であり、第２
の導電層はスパッタで成膜されるチタンナイトライド膜
である。
【００１８】また好ましくは、第１の導電層と第２の導
電層とは第１の元素と第２の元素とを含み、第１の導電
層中の第１の元素と第２の元素との比率は、第２の導電
層中の第１の元素と第２の元素の比率と異なる。
電層とは第１の元素と第２の元素とを含み、第１の導電
層中の第１の元素と第２の元素との比率は、第２の導電
層中の第１の元素と第２の元素の比率と異なる。
【００１９】また好ましくは、第１の導電層は、ダイナ
ミック型ランダムアクセスメモリのキャパシタのセルプ
レートを構成する。
ミック型ランダムアクセスメモリのキャパシタのセルプ
レートを構成する。
【００２０】この発明に従ったキャパシタ構造は、第１
のキャパシタ電極と、第１のキャパシタ電極の上に形成
された誘電体膜と、誘電体膜の上に形成された第２のキ
ャパシタ電極とを備える。第２のキャパシタ電極は、第
１の導電層と、第１の導電層上に接する第２の導電層と
を含む。キャパシタ構造は、さらに、第２の導電層を覆
う絶縁層を備える。第１の導電層には、第１の開口が形
成されている。第２の導電層には、第１の開口に連な
り、第１の開口と異なる開口径を有する第２の開口が形
成されている。絶縁層には第２の開口に連なる接続孔が
形成されている。さらに、キャパシタ構造は、第１およ
び第２の開口を介して第１および第２の導電層に電気的
に接続されるように絶縁層の上に形成される第３の導電
層を備える。
のキャパシタ電極と、第１のキャパシタ電極の上に形成
された誘電体膜と、誘電体膜の上に形成された第２のキ
ャパシタ電極とを備える。第２のキャパシタ電極は、第
１の導電層と、第１の導電層上に接する第２の導電層と
を含む。キャパシタ構造は、さらに、第２の導電層を覆
う絶縁層を備える。第１の導電層には、第１の開口が形
成されている。第２の導電層には、第１の開口に連な
り、第１の開口と異なる開口径を有する第２の開口が形
成されている。絶縁層には第２の開口に連なる接続孔が
形成されている。さらに、キャパシタ構造は、第１およ
び第２の開口を介して第１および第２の導電層に電気的
に接続されるように絶縁層の上に形成される第３の導電
層を備える。
【００２１】このように構成されたキャパシタ構造で
は、第１の開口の開口径と第２の開口の開口径とが異な
る。そのため、第１の開口と第２の開口との間で段差が
生じる。または、その部分がテーパ形状となる。したが
って、第１および第２の開口と、第３の導電層との接触
面積が大きくなり、第１および第２の導電層と、第３の
導電層との接触面積が大きくなる。その結果、接触抵抗
を低減させることができ、信頼性の高いキャパシタ構造
を提供することができる。
は、第１の開口の開口径と第２の開口の開口径とが異な
る。そのため、第１の開口と第２の開口との間で段差が
生じる。または、その部分がテーパ形状となる。したが
って、第１および第２の開口と、第３の導電層との接触
面積が大きくなり、第１および第２の導電層と、第３の
導電層との接触面積が大きくなる。その結果、接触抵抗
を低減させることができ、信頼性の高いキャパシタ構造
を提供することができる。
【００２２】この発明に従った半導体装置の製造方法
は、以下の工程を備える。（１） 半導体基板上に第１
の導電層を形成する工程。
は、以下の工程を備える。（１） 半導体基板上に第１
の導電層を形成する工程。
【００２３】（２） 第１の導電層上に接するように第
２の導電層を形成する工程。 （３） 第２の導電層上に絶縁層を形成する工程。
２の導電層を形成する工程。 （３） 第２の導電層上に絶縁層を形成する工程。
【００２４】（４） 絶縁層の上に孔を有するマスク層
を形成する工程。 （５） マスク層をマスクとして絶縁層と、第２の導電
層と、第１の導電層とをエッチングすることにより、絶
縁層に接続孔を形成し、相対的に大きい開口径で接続孔
に連なる第２の開口を第２の導電層に形成し、かつ相対
的に小さい開口径で第２の開口に連なる第１の開口を第
１の導電層に形成するエッチング工程。
を形成する工程。 （５） マスク層をマスクとして絶縁層と、第２の導電
層と、第１の導電層とをエッチングすることにより、絶
縁層に接続孔を形成し、相対的に大きい開口径で接続孔
に連なる第２の開口を第２の導電層に形成し、かつ相対
的に小さい開口径で第２の開口に連なる第１の開口を第
１の導電層に形成するエッチング工程。
【００２５】（６） 第１および第２の開口を介して第
１および第２の導電層に電気的に接続されるように第３
の導電層を形成する工程。
１および第２の導電層に電気的に接続されるように第３
の導電層を形成する工程。
【００２６】このような工程を備えた半導体装置の製造
方法に従えば、相対的に大きい開口径の第２の開口と相
対的に小さい開口径の第１の開口とを形成するため、第
１の開口と第２の開口との間で段差が生じる。または、
その部分がテーパ形状となる。第１の開口および第２の
開口を介して第１および第２の導電層に電気的に接続さ
れるように第３の導電層が形成される。そのため、第１
および第２の導電層と、第３の導電層との接触面積が大
きくなり、接触抵抗を低下させることができる。その結
果、信頼性の高い半導体装置を提供することができる。
方法に従えば、相対的に大きい開口径の第２の開口と相
対的に小さい開口径の第１の開口とを形成するため、第
１の開口と第２の開口との間で段差が生じる。または、
その部分がテーパ形状となる。第１の開口および第２の
開口を介して第１および第２の導電層に電気的に接続さ
れるように第３の導電層が形成される。そのため、第１
および第２の導電層と、第３の導電層との接触面積が大
きくなり、接触抵抗を低下させることができる。その結
果、信頼性の高い半導体装置を提供することができる。
【００２７】また好ましくは、エッチング工程は、第１
の導電層のエッチング速度が第２の導電層のエッチング
速度よりも小さい条件で第１の導電層と第２の導電層と
をエッチングすることを含む。
の導電層のエッチング速度が第２の導電層のエッチング
速度よりも小さい条件で第１の導電層と第２の導電層と
をエッチングすることを含む。
【００２８】また好ましくは、第１の導電層を形成する
工程は、第１の成膜方法で第１の導電層を形成すること
を含み、第２の導電層を形成する工程は、第１の成膜方
法と異なる第２の成膜方法で第２の導電層を形成するこ
とを含む。
工程は、第１の成膜方法で第１の導電層を形成すること
を含み、第２の導電層を形成する工程は、第１の成膜方
法と異なる第２の成膜方法で第２の導電層を形成するこ
とを含む。
【００２９】また好ましくは、第１の成膜方法は化学気
相成長法であり、第２の成膜方法はスパッタである。
相成長法であり、第２の成膜方法はスパッタである。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００３１】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置と
してのＤＲＡＭは、半導体基板としてのシリコン基板１
と、シリコン基板１の上に形成された第１の導電層とし
てのチタンナイトライド膜１５と、チタンナイトライド
膜１５上に接する第２の導電層としてのチタンナイトラ
イド膜１６と、チタンナイトライド膜１６を覆う絶縁層
としての層間絶縁膜２０とを備える。チタンナイトライ
ド膜１５には、第１の開口１５ｈが形成されている。チ
タンナイトライド膜１６には、開口１５ｈに連なり、開
口１５ｈと異なる開口径を有する第２の開口としての開
口１６ｈが形成されている。層間絶縁膜２０には、開口
１６ｈに連なる接続孔としてのコンタクトホール２０ｈ
が形成されている。また、半導体装置は、開口１５ｈお
よび１６ｈを介してチタンナイトライド膜１５および１
６に電気的に接続されるように層間絶縁膜１０の上に形
成される第３の導電層としてのチタン膜２１、チタンナ
イトライド膜２２、プラグ層２３および配線層２４を備
える。
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置と
してのＤＲＡＭは、半導体基板としてのシリコン基板１
と、シリコン基板１の上に形成された第１の導電層とし
てのチタンナイトライド膜１５と、チタンナイトライド
膜１５上に接する第２の導電層としてのチタンナイトラ
イド膜１６と、チタンナイトライド膜１６を覆う絶縁層
としての層間絶縁膜２０とを備える。チタンナイトライ
ド膜１５には、第１の開口１５ｈが形成されている。チ
タンナイトライド膜１６には、開口１５ｈに連なり、開
口１５ｈと異なる開口径を有する第２の開口としての開
口１６ｈが形成されている。層間絶縁膜２０には、開口
１６ｈに連なる接続孔としてのコンタクトホール２０ｈ
が形成されている。また、半導体装置は、開口１５ｈお
よび１６ｈを介してチタンナイトライド膜１５および１
６に電気的に接続されるように層間絶縁膜１０の上に形
成される第３の導電層としてのチタン膜２１、チタンナ
イトライド膜２２、プラグ層２３および配線層２４を備
える。
【００３２】ＤＲＡＭは、電界効果トランジスタ９と、
電界効果トランジスタ９と接続されるキャパシタ２５と
により構成される。
電界効果トランジスタ９と接続されるキャパシタ２５と
により構成される。
【００３３】電界効果トランジスタ９は、シリコン基板
１上にゲート酸化膜４を介在させて形成されたゲート電
極５と、ゲート電極５の両側のシリコン基板１に互いに
距離を隔てて形成された１対のソースおよびドレイン領
域３とにより構成される。ゲート電極５のゲート長は
０．１５μｍ以下である。電界効果トランジスタ９の両
側にはトレンチ１ａが形成されており、トレンチ１ａを
埋込むように分離絶縁膜としてのシリコン酸化膜２が形
成されている。
１上にゲート酸化膜４を介在させて形成されたゲート電
極５と、ゲート電極５の両側のシリコン基板１に互いに
距離を隔てて形成された１対のソースおよびドレイン領
域３とにより構成される。ゲート電極５のゲート長は
０．１５μｍ以下である。電界効果トランジスタ９の両
側にはトレンチ１ａが形成されており、トレンチ１ａを
埋込むように分離絶縁膜としてのシリコン酸化膜２が形
成されている。
【００３４】シリコン基板１の表面には、シリコン酸化
膜からなる層間絶縁膜１０が形成されている。層間絶縁
膜１０は、ボロンとリンが添加されたＴＥＯＳ（Tetra
Ethyl Ortho Silicate）を原料としたシリコン酸化膜
と、ＴＥＯＳを原料としたシリコン酸化膜とを積層して
形成される。層間絶縁膜１０には、ソースおよびドレイ
ン領域３に達するコンタクトホール１１が形成されてい
る。コンタクトホール１１を埋込むようにドープトポリ
シリコンからなるプラグ層１２が形成されている。
膜からなる層間絶縁膜１０が形成されている。層間絶縁
膜１０は、ボロンとリンが添加されたＴＥＯＳ（Tetra
Ethyl Ortho Silicate）を原料としたシリコン酸化膜
と、ＴＥＯＳを原料としたシリコン酸化膜とを積層して
形成される。層間絶縁膜１０には、ソースおよびドレイ
ン領域３に達するコンタクトホール１１が形成されてい
る。コンタクトホール１１を埋込むようにドープトポリ
シリコンからなるプラグ層１２が形成されている。
【００３５】層間絶縁膜１０上にキャパシタ２５が形成
されている。キャパシタ２５は、プラグ層１２に電気的
に接続された第１のキャパシタ電極としてのストレージ
ノード１３と、ストレージノード１３上に形成された、
タンタルオキサイド膜からなる誘電体膜１４と、誘電体
膜１４上に形成された第２のキャパシタ電極としてのセ
ルプレート１７とを含む。
されている。キャパシタ２５は、プラグ層１２に電気的
に接続された第１のキャパシタ電極としてのストレージ
ノード１３と、ストレージノード１３上に形成された、
タンタルオキサイド膜からなる誘電体膜１４と、誘電体
膜１４上に形成された第２のキャパシタ電極としてのセ
ルプレート１７とを含む。
【００３６】セルプレート１７は、化学気相成長法（Ｃ
ＶＤ：Chemical Vapor Deposition）で形成されたチタ
ンナイトライド膜１５と、スパッタで形成されたチタン
ナイトライド膜１６とにより構成される。チタンナイト
ライド膜１５は開口１５ｈを有し、チタンナイトライド
膜１６は、開口１６ｈを有する。開口１５ｈの径Ｄ1は
約０．１８μｍであり、開口１６ｈの径Ｄ2は約０．２
４μｍである。開口１６ｈの径とコンタクトホール２０
ｈの径とはほぼ等しい。コンタクトホール２０ｈの径が
０．２４μｍ以下のときにこの発明が特に効果的であ
る。
ＶＤ：Chemical Vapor Deposition）で形成されたチタ
ンナイトライド膜１５と、スパッタで形成されたチタン
ナイトライド膜１６とにより構成される。チタンナイト
ライド膜１５は開口１５ｈを有し、チタンナイトライド
膜１６は、開口１６ｈを有する。開口１５ｈの径Ｄ1は
約０．１８μｍであり、開口１６ｈの径Ｄ2は約０．２
４μｍである。開口１６ｈの径とコンタクトホール２０
ｈの径とはほぼ等しい。コンタクトホール２０ｈの径が
０．２４μｍ以下のときにこの発明が特に効果的であ
る。
【００３７】キャパシタ２５のセルプレート１７を覆う
ようにシリコン酸化膜からなる層間絶縁膜２０が形成さ
れている。層間絶縁膜２０にはコンタクトホール２０ｈ
が形成されている。コンタクトホール２０ｈと、開口１
６ｈおよび１５ｈを埋込むようにバリア層としてのチタ
ン膜２１およびチタンナイトライド膜２２が形成されて
いる。さらに、チタンナイトライド膜２２に接触しかつ
コンタクトホール２０ｈを充填するようにタングステン
からなるプラグ層２３が形成されている。プラグ層２３
に接触するように層間絶縁膜２０上にアルミニウムから
なる配線層２４が形成されている。
ようにシリコン酸化膜からなる層間絶縁膜２０が形成さ
れている。層間絶縁膜２０にはコンタクトホール２０ｈ
が形成されている。コンタクトホール２０ｈと、開口１
６ｈおよび１５ｈを埋込むようにバリア層としてのチタ
ン膜２１およびチタンナイトライド膜２２が形成されて
いる。さらに、チタンナイトライド膜２２に接触しかつ
コンタクトホール２０ｈを充填するようにタングステン
からなるプラグ層２３が形成されている。プラグ層２３
に接触するように層間絶縁膜２０上にアルミニウムから
なる配線層２４が形成されている。
【００３８】開口１６ｈの径は開口１５ｈの径よりも大
きいため、開口１５ｈと開口１６ｈの間で段差が生じ
る。この段差に沿うようにチタン膜２１およびチタンナ
イトライド膜２２が設けられている。
きいため、開口１５ｈと開口１６ｈの間で段差が生じ
る。この段差に沿うようにチタン膜２１およびチタンナ
イトライド膜２２が設けられている。
【００３９】次に、図１で示す半導体装置の製造方法に
ついて説明する。図２〜図５は、図１で示す半導体装置
の製造工程を示す図である。まず、図２を参照して、シ
リコン基板１表面にレジストパターンを塗布し、このパ
ターンに従ってシリコン基板１をエッチングする。これ
によりトレンチ１ａを形成する。トレンチ１ａを埋込む
ようにシリコン酸化膜２を形成する。シリコン基板１の
表面にシリコン酸化膜およびポリシリコン膜を形成す
る。シリコン酸化膜およびポリシリコン膜上にレジスト
パターンを形成し、このレジストパターンに従ってシリ
コン酸化膜およびポリシリコン膜をエッチングする。こ
れによりゲート酸化膜４およびゲート電極５を形成す
る。ゲート電極５をマスクとして矢印３０で示す方向か
らリンまたは砒素などの不純物をシリコン基板１に注入
する。これにより、ゲート電極５の両側にソースおよび
ドレイン領域３を形成する。
ついて説明する。図２〜図５は、図１で示す半導体装置
の製造工程を示す図である。まず、図２を参照して、シ
リコン基板１表面にレジストパターンを塗布し、このパ
ターンに従ってシリコン基板１をエッチングする。これ
によりトレンチ１ａを形成する。トレンチ１ａを埋込む
ようにシリコン酸化膜２を形成する。シリコン基板１の
表面にシリコン酸化膜およびポリシリコン膜を形成す
る。シリコン酸化膜およびポリシリコン膜上にレジスト
パターンを形成し、このレジストパターンに従ってシリ
コン酸化膜およびポリシリコン膜をエッチングする。こ
れによりゲート酸化膜４およびゲート電極５を形成す
る。ゲート電極５をマスクとして矢印３０で示す方向か
らリンまたは砒素などの不純物をシリコン基板１に注入
する。これにより、ゲート電極５の両側にソースおよび
ドレイン領域３を形成する。
【００４０】図３を参照して、シリコン基板１を覆うよ
うに層間絶縁膜１０を形成する。層間絶縁膜１０の厚み
は１８００ｎｍ以上である。層間絶縁膜１０上にレジス
トパターンを形成し、このレジストパターンに従って層
間絶縁膜１０をエッチングする。これにより、ソースお
よびドレイン領域３に達するコンタクトホール１１を形
成する。コンタクトホール１１を充填するようにポリシ
リコンからなるプラグ層１２を形成する。プラグ層１２
に接するように層間絶縁膜１０上にＣＶＤによりチタン
ナイトライド膜を堆積する。このチタンナイトライド膜
上に所定のパターンを有するレジストパターンを形成
し、レジストパターンに従ってチタンナイトライド膜を
エッチングする。これにより、ストレージノード１３を
形成する。層間絶縁膜１０上にタンタルオキサイド膜を
形成する。タンタルオキサイド膜上に厚みが２０〜５０
０ｎｍのチタンナイトライド膜１５をＣＶＤにより形成
する。チタンナイトライド膜１５上にスパッタにより厚
さが２０〜８０ｎｍのチタンナイトライド膜を形成す
る。チタンナイトライド膜上に所定のパターンを有する
レジストパターン３３を形成する。レジストパターン３
３をマスクとして、スパッタにより形成したチタンナイ
トライド膜、ＣＶＤにより形成したチタンナイトライド
膜、およびタンタルオキサイド膜をエッチングする。こ
れにより、誘電体膜１４と、チタンナイトライド膜１５
および１６とを形成する。チタンナイトライド膜１５お
よび１６がセルプレート１７を構成する。
うに層間絶縁膜１０を形成する。層間絶縁膜１０の厚み
は１８００ｎｍ以上である。層間絶縁膜１０上にレジス
トパターンを形成し、このレジストパターンに従って層
間絶縁膜１０をエッチングする。これにより、ソースお
よびドレイン領域３に達するコンタクトホール１１を形
成する。コンタクトホール１１を充填するようにポリシ
リコンからなるプラグ層１２を形成する。プラグ層１２
に接するように層間絶縁膜１０上にＣＶＤによりチタン
ナイトライド膜を堆積する。このチタンナイトライド膜
上に所定のパターンを有するレジストパターンを形成
し、レジストパターンに従ってチタンナイトライド膜を
エッチングする。これにより、ストレージノード１３を
形成する。層間絶縁膜１０上にタンタルオキサイド膜を
形成する。タンタルオキサイド膜上に厚みが２０〜５０
０ｎｍのチタンナイトライド膜１５をＣＶＤにより形成
する。チタンナイトライド膜１５上にスパッタにより厚
さが２０〜８０ｎｍのチタンナイトライド膜を形成す
る。チタンナイトライド膜上に所定のパターンを有する
レジストパターン３３を形成する。レジストパターン３
３をマスクとして、スパッタにより形成したチタンナイ
トライド膜、ＣＶＤにより形成したチタンナイトライド
膜、およびタンタルオキサイド膜をエッチングする。こ
れにより、誘電体膜１４と、チタンナイトライド膜１５
および１６とを形成する。チタンナイトライド膜１５お
よび１６がセルプレート１７を構成する。
【００４１】図４を参照して、セルプレート１７を覆う
ように層間絶縁膜２０を形成する。層間絶縁膜２０上に
孔１３４ａを有するマスク層としてのレジストパターン
１３４を形成する。
ように層間絶縁膜２０を形成する。層間絶縁膜２０上に
孔１３４ａを有するマスク層としてのレジストパターン
１３４を形成する。
【００４２】図５を参照して、マスク層としてのレジス
トパターン１３４をマスクとして層間絶縁膜２０、チタ
ンナイトライド膜１６および１５、誘電体膜１４ならび
に層間絶縁膜１０をエッチングする。このとき、エッチ
ャントとしては、Ｃ5Ｆ8ガスと、Ｏ2ガスと、Ａｒガス
との混合ガスを用いる。この混合ガスを用いれば、第１
の導電層としてのチタンナイトライド膜１５のエッチン
グ速度は第２の導電層としてのチタンナイトライド膜１
６のエッチング速度よりも小さくなる。これにより、コ
ンタクトホール２０ｈと、開口１６ｈおよび１５ｈとを
形成する。
トパターン１３４をマスクとして層間絶縁膜２０、チタ
ンナイトライド膜１６および１５、誘電体膜１４ならび
に層間絶縁膜１０をエッチングする。このとき、エッチ
ャントとしては、Ｃ5Ｆ8ガスと、Ｏ2ガスと、Ａｒガス
との混合ガスを用いる。この混合ガスを用いれば、第１
の導電層としてのチタンナイトライド膜１５のエッチン
グ速度は第２の導電層としてのチタンナイトライド膜１
６のエッチング速度よりも小さくなる。これにより、コ
ンタクトホール２０ｈと、開口１６ｈおよび１５ｈとを
形成する。
【００４３】図１を参照して、コンタクトホール２０
ｈ、開口１６ｈおよび１５ｈの側壁を覆うようにＣＶＤ
によりチタン膜を形成する。チタン膜上にチタンナイト
ライド膜を形成する。チタンナイトライド膜上にタング
ステン膜を形成する。これらについて、コンタクトホー
ル２０ｈからはみ出した部分を全面エッチバックする。
これにより、コンタクトホール２０ｈと開口１６ｈおよ
び１５ｈの側壁に接触するチタン膜２１と、チタン膜２
１に接触するチタンナイトライド膜２２と、チタンナイ
トライド膜２２に接触するプラグ層２３とを形成する。
プラグ層２３に接触するように層間絶縁膜２０上にアル
ミニウム膜を形成する。アルミニウム膜上にレジストパ
ターンを形成し、レジストパターンに従ってアルミニウ
ム膜をエッチングする。これにより配線層２４を形成し
て、図１で示す半導体装置が完成する。
ｈ、開口１６ｈおよび１５ｈの側壁を覆うようにＣＶＤ
によりチタン膜を形成する。チタン膜上にチタンナイト
ライド膜を形成する。チタンナイトライド膜上にタング
ステン膜を形成する。これらについて、コンタクトホー
ル２０ｈからはみ出した部分を全面エッチバックする。
これにより、コンタクトホール２０ｈと開口１６ｈおよ
び１５ｈの側壁に接触するチタン膜２１と、チタン膜２
１に接触するチタンナイトライド膜２２と、チタンナイ
トライド膜２２に接触するプラグ層２３とを形成する。
プラグ層２３に接触するように層間絶縁膜２０上にアル
ミニウム膜を形成する。アルミニウム膜上にレジストパ
ターンを形成し、レジストパターンに従ってアルミニウ
ム膜をエッチングする。これにより配線層２４を形成し
て、図１で示す半導体装置が完成する。
【００４４】このような半導体装置およびキャパシタ構
造では、図１で示したように、開口１６ｈと開口１５ｈ
との間には段差が生じる。この段差に沿うようにチタン
膜２１が形成されるため、チタン膜２１と、第１および
第２の導電層としてのチタンナイトライド膜１５および
１６との接触面積が大きくなる。その結果、チタンナイ
トライド膜１５および１６と、チタン膜２１との接触抵
抗を低減させることができ、セルプレート１７の電位を
所定値に保つことが容易となる。その結果、信頼性の高
い半導体装置およびキャパシタ構造を提供することがで
きる。
造では、図１で示したように、開口１６ｈと開口１５ｈ
との間には段差が生じる。この段差に沿うようにチタン
膜２１が形成されるため、チタン膜２１と、第１および
第２の導電層としてのチタンナイトライド膜１５および
１６との接触面積が大きくなる。その結果、チタンナイ
トライド膜１５および１６と、チタン膜２１との接触抵
抗を低減させることができ、セルプレート１７の電位を
所定値に保つことが容易となる。その結果、信頼性の高
い半導体装置およびキャパシタ構造を提供することがで
きる。
【００４５】（実施の形態２）図６は、この発明の実施
の形態２に従った半導体装置の断面図である。図６を参
照して、実施の形態２では、第１の導電層としてのチタ
ンナイトライド膜１５が底面１５ｓを有する点で実施の
形態１に従った半導体装置と異なる。すなわち、実施の
形態２では、チタンナイトライド膜１５に開口１５ｈが
形成されているが、開口１５ｈはチタンナイトライド膜
１５を貫通していない。底面１５ｓに接触するようにチ
タン膜２１が形成されている。そのため、実施の形態２
では、チタン膜２１とチタンナイトライド膜１５との接
触面積が実施の形態１に比べて大きい。
の形態２に従った半導体装置の断面図である。図６を参
照して、実施の形態２では、第１の導電層としてのチタ
ンナイトライド膜１５が底面１５ｓを有する点で実施の
形態１に従った半導体装置と異なる。すなわち、実施の
形態２では、チタンナイトライド膜１５に開口１５ｈが
形成されているが、開口１５ｈはチタンナイトライド膜
１５を貫通していない。底面１５ｓに接触するようにチ
タン膜２１が形成されている。そのため、実施の形態２
では、チタン膜２１とチタンナイトライド膜１５との接
触面積が実施の形態１に比べて大きい。
【００４６】このように構成された半導体装置およびキ
ャパシタ構造では、まず、実施の形態１に従った半導体
装置およびキャパシタ構造と同様の効果がある。さら
に、チタンナイトライド膜１５とチタン膜２１とが底面
１５ｓでも接触するのでチタンナイトライド膜１５とチ
タン膜２１との接触面積をさらに増加させることができ
る。その結果、接触抵抗をより低減させることができる
という効果がある。
ャパシタ構造では、まず、実施の形態１に従った半導体
装置およびキャパシタ構造と同様の効果がある。さら
に、チタンナイトライド膜１５とチタン膜２１とが底面
１５ｓでも接触するのでチタンナイトライド膜１５とチ
タン膜２１との接触面積をさらに増加させることができ
る。その結果、接触抵抗をより低減させることができる
という効果がある。
【００４７】なお、図６で示す半導体装置の製造方法と
しては、エッチングされにくいＣＶＤで製造したチタン
ナイトライド膜１５の厚みを実施の形態１よりも厚く方
法がある。さらに、コンタクトホール２０ｈならびに開
口１６ｈおよび１５ｈを製造する工程において、チタン
ナイトライド膜１５のエッチング速度がチタンナイトラ
イド膜１６のエッチング速度よりもより遅い条件でエッ
チングをする方法がある。
しては、エッチングされにくいＣＶＤで製造したチタン
ナイトライド膜１５の厚みを実施の形態１よりも厚く方
法がある。さらに、コンタクトホール２０ｈならびに開
口１６ｈおよび１５ｈを製造する工程において、チタン
ナイトライド膜１５のエッチング速度がチタンナイトラ
イド膜１６のエッチング速度よりもより遅い条件でエッ
チングをする方法がある。
【００４８】（実施の形態３）図７は、この発明の実施
の形態３に従った半導体装置の断面図である。図７を参
照して、この発明の実施の形態３に従った半導体装置で
は、セルプレート３７の構造が実施の形態１と異なる。
すなわち、実施の形態１では、セルプレート１７は平板
状であったのに対し、実施の形態３では、セルプレート
３７は平板状の部分と、孔３２ｈを埋込む部分とを有す
る点で実施の形態１のセルプレート１７と異なる。すな
わち、実施の形態３では、実施の形態１と同様にシリコ
ン基板１に電界効果トランジスタ９が形成されている。
電界効果トランジスタ９を覆うように層間絶縁膜１０が
形成されている。層間絶縁膜１０上にはエッチングスト
ッパとしてのシリコン窒化膜３１が形成されている。シ
リコン窒化膜３１には、層間絶縁膜１０の一部分および
プラグ層１２を露出させるように開口３１ｈが形成され
ている。
の形態３に従った半導体装置の断面図である。図７を参
照して、この発明の実施の形態３に従った半導体装置で
は、セルプレート３７の構造が実施の形態１と異なる。
すなわち、実施の形態１では、セルプレート１７は平板
状であったのに対し、実施の形態３では、セルプレート
３７は平板状の部分と、孔３２ｈを埋込む部分とを有す
る点で実施の形態１のセルプレート１７と異なる。すな
わち、実施の形態３では、実施の形態１と同様にシリコ
ン基板１に電界効果トランジスタ９が形成されている。
電界効果トランジスタ９を覆うように層間絶縁膜１０が
形成されている。層間絶縁膜１０上にはエッチングスト
ッパとしてのシリコン窒化膜３１が形成されている。シ
リコン窒化膜３１には、層間絶縁膜１０の一部分および
プラグ層１２を露出させるように開口３１ｈが形成され
ている。
【００４９】シリコン窒化膜３１を覆うようにシリコン
酸化膜からなる層間絶縁膜３２が形成されている。層間
絶縁膜３２には、開口３１ｈに連なる孔３２ｈが形成さ
れている。孔３２ｈの底面および側面に第１のキャパシ
タ電極としてのストレージノード３８が形成されてい
る。ストレージノード３８は、孔３２ｈおよび開口３１
ｈの側壁と、層間絶縁膜１０の表面とプラグ層１２とに
接触するように形成されている。ストレージノード３８
の表面には凹凸が形成されており、ストレージノード３
８の表面積が大きくされている。
酸化膜からなる層間絶縁膜３２が形成されている。層間
絶縁膜３２には、開口３１ｈに連なる孔３２ｈが形成さ
れている。孔３２ｈの底面および側面に第１のキャパシ
タ電極としてのストレージノード３８が形成されてい
る。ストレージノード３８は、孔３２ｈおよび開口３１
ｈの側壁と、層間絶縁膜１０の表面とプラグ層１２とに
接触するように形成されている。ストレージノード３８
の表面には凹凸が形成されており、ストレージノード３
８の表面積が大きくされている。
【００５０】層間絶縁膜３２およびストレージノード３
８に接触するように誘電体膜１４が形成されている。誘
電体膜１４は、ストレージノード３８の表面の凹凸形状
に沿って形成されている。誘電体膜１４上に第２のキャ
パシタ電極としてのセルプレート３７が形成されてい
る。セルプレート３７は、誘電体膜１４に接触するチタ
ンナイトライド膜３５と、チタンナイトライド膜３５に
接するチタンナイトライド膜３６により構成される。チ
タンナイトライド膜３５は、ＣＶＤにより形成され、チ
タンナイトライド膜３６はスパッタにより形成される。
チタンナイトライド膜３５および３６には、それぞれ開
口３５ｈおよび３６ｈが形成されている。
８に接触するように誘電体膜１４が形成されている。誘
電体膜１４は、ストレージノード３８の表面の凹凸形状
に沿って形成されている。誘電体膜１４上に第２のキャ
パシタ電極としてのセルプレート３７が形成されてい
る。セルプレート３７は、誘電体膜１４に接触するチタ
ンナイトライド膜３５と、チタンナイトライド膜３５に
接するチタンナイトライド膜３６により構成される。チ
タンナイトライド膜３５は、ＣＶＤにより形成され、チ
タンナイトライド膜３６はスパッタにより形成される。
チタンナイトライド膜３５および３６には、それぞれ開
口３５ｈおよび３６ｈが形成されている。
【００５１】セルプレート３７を覆うようにシリコン酸
化膜よりなる層間絶縁膜３４が形成されている。層間絶
縁膜３４はＴＥＯＳを原料として製造される。層間絶縁
膜３４には、コンタクトホール３４ｈが形成されてい
る。コンタクトホール３４ｈは開口３６ｈに連なる。す
なわち、第１の導電層としてのチタンナイトライド膜３
５には、第１の開口としての開口３５ｈが形成されてい
る。第２の導電層としてのチタンナイトライド膜３６に
は、開口３５ｈに連なり、開口３５ｈと異なる開口径を
有する第２の開口としての開口３６ｈが形成されてい
る。絶縁層としての層間絶縁膜３４には、開口３６ｈに
連なる接続孔としてのコンタクトホール３４ｈが形成さ
れている。開口３５ｈおよび３６ｈを介してチタンナイ
トライド膜３５および３６に電気的に接続されるように
層間絶縁膜３４上に第３の導電層としてのチタン膜２
１、チタンナイトライド膜２２、プラグ層２３および配
線層２４が形成される。
化膜よりなる層間絶縁膜３４が形成されている。層間絶
縁膜３４はＴＥＯＳを原料として製造される。層間絶縁
膜３４には、コンタクトホール３４ｈが形成されてい
る。コンタクトホール３４ｈは開口３６ｈに連なる。す
なわち、第１の導電層としてのチタンナイトライド膜３
５には、第１の開口としての開口３５ｈが形成されてい
る。第２の導電層としてのチタンナイトライド膜３６に
は、開口３５ｈに連なり、開口３５ｈと異なる開口径を
有する第２の開口としての開口３６ｈが形成されてい
る。絶縁層としての層間絶縁膜３４には、開口３６ｈに
連なる接続孔としてのコンタクトホール３４ｈが形成さ
れている。開口３５ｈおよび３６ｈを介してチタンナイ
トライド膜３５および３６に電気的に接続されるように
層間絶縁膜３４上に第３の導電層としてのチタン膜２
１、チタンナイトライド膜２２、プラグ層２３および配
線層２４が形成される。
【００５２】図８〜図１４は、図７で示す半導体装置の
製造工程を示す図である。図８を参照して、実施の形態
１と同様に、シリコン基板１の表面にトレンチ１ａを形
成し、トレンチ１ａをシリコン酸化膜２で充填する。シ
リコン基板１の表面にゲート酸化膜４およびゲート電極
５を形成する。ゲート電極５をマスクとしてシリコン基
板１に不純物イオンを注入することによりソースおよび
ドレイン領域３を形成する。シリコン基板１を覆うよう
に層間絶縁膜１０を形成する。層間絶縁膜１０にコンタ
クトホール１１を形成し、コンタクトホール１１を埋込
むようにプラグ層１２を形成する。層間絶縁膜１０の表
面を覆うようにＣＶＤによりシリコン窒化膜３１を形成
する。
製造工程を示す図である。図８を参照して、実施の形態
１と同様に、シリコン基板１の表面にトレンチ１ａを形
成し、トレンチ１ａをシリコン酸化膜２で充填する。シ
リコン基板１の表面にゲート酸化膜４およびゲート電極
５を形成する。ゲート電極５をマスクとしてシリコン基
板１に不純物イオンを注入することによりソースおよび
ドレイン領域３を形成する。シリコン基板１を覆うよう
に層間絶縁膜１０を形成する。層間絶縁膜１０にコンタ
クトホール１１を形成し、コンタクトホール１１を埋込
むようにプラグ層１２を形成する。層間絶縁膜１０の表
面を覆うようにＣＶＤによりシリコン窒化膜３１を形成
する。
【００５３】図９を参照して、シリコン窒化膜３１上に
シリコン酸化膜からなる層間絶縁膜３２を形成する。層
間絶縁膜３２上にレジストパターン３９を形成し、レジ
ストパターン３９に従って層間絶縁膜３２をエッチング
する。これにより孔３２ｈを形成する。次に、エッチャ
ントを変更してシリコン窒化膜をエッチングしやすいエ
ッチャントを用いてシリコン窒化膜３１をエッチングす
る。これにより開口３１ｈを形成する。このエッチング
により、層間絶縁膜１０およびプラグ層１２の表面が露
出する。
シリコン酸化膜からなる層間絶縁膜３２を形成する。層
間絶縁膜３２上にレジストパターン３９を形成し、レジ
ストパターン３９に従って層間絶縁膜３２をエッチング
する。これにより孔３２ｈを形成する。次に、エッチャ
ントを変更してシリコン窒化膜をエッチングしやすいエ
ッチャントを用いてシリコン窒化膜３１をエッチングす
る。これにより開口３１ｈを形成する。このエッチング
により、層間絶縁膜１０およびプラグ層１２の表面が露
出する。
【００５４】図１０を参照して、層間絶縁膜３２の表
面、孔３２ｈの表面、開口３１ｈの表面、層間絶縁膜１
０の表面およびプラグ層１２の表面に接触するようにＣ
ＶＤによりアモルファスシリコン膜４１を形成する。
面、孔３２ｈの表面、開口３１ｈの表面、層間絶縁膜１
０の表面およびプラグ層１２の表面に接触するようにＣ
ＶＤによりアモルファスシリコン膜４１を形成する。
【００５５】図１１を参照して、アモルファスシリコン
膜を結晶化して多結晶シリコン膜４２を形成する。この
とき、多結晶シリコン膜の表面が粗面化される。
膜を結晶化して多結晶シリコン膜４２を形成する。この
とき、多結晶シリコン膜の表面が粗面化される。
【００５６】図１２を参照して、孔３２ｈを埋込むよう
にレジストパターン４４を形成する。レジストパターン
４４をマスクとして、孔３２ｈに埋込まれていない多結
晶シリコン膜４２を除去する。これにより孔３２ｈ内に
ストレージノード３８を形成する。
にレジストパターン４４を形成する。レジストパターン
４４をマスクとして、孔３２ｈに埋込まれていない多結
晶シリコン膜４２を除去する。これにより孔３２ｈ内に
ストレージノード３８を形成する。
【００５７】図１３を参照して、層間絶縁膜３２とスト
レージノード３８に接するようにタンタルオキサイド膜
を形成する。タンタルオキサイド膜上にＣＶＤによりチ
タンナイトライド膜を形成する。チタンナイトライド膜
上にスパッタリングによりチタンナイトライド膜を形成
する。チタンナイトライド膜上にレジストパターン４５
を形成する。レジストパターン４５をマスクとしてチタ
ンナイトライド膜およびタンタルオキサイド膜をエッチ
ングすることによりセルプレート３７と誘電体膜１４を
形成する。セルプレート３７は、第１の成膜手段として
のＣＶＤにより成膜されたチタンナイトライド膜３５
と、第１の成膜手段と異なる第２の成膜手段としてのス
パッタにより成膜されたチタンナイトライド膜３６によ
り構成される。
レージノード３８に接するようにタンタルオキサイド膜
を形成する。タンタルオキサイド膜上にＣＶＤによりチ
タンナイトライド膜を形成する。チタンナイトライド膜
上にスパッタリングによりチタンナイトライド膜を形成
する。チタンナイトライド膜上にレジストパターン４５
を形成する。レジストパターン４５をマスクとしてチタ
ンナイトライド膜およびタンタルオキサイド膜をエッチ
ングすることによりセルプレート３７と誘電体膜１４を
形成する。セルプレート３７は、第１の成膜手段として
のＣＶＤにより成膜されたチタンナイトライド膜３５
と、第１の成膜手段と異なる第２の成膜手段としてのス
パッタにより成膜されたチタンナイトライド膜３６によ
り構成される。
【００５８】図１４を参照して、セルプレート３７を覆
うように層間絶縁膜３４を形成する。層間絶縁膜３４上
に孔４７ａを有するマスク層としてのレジストパターン
４７を形成する。レジストパターン４７をマスクとして
実施の形態１と同様のエッチャントにより層間絶縁膜３
４、チタンナイトライド膜３６および３５、誘電体膜１
４ならびに層間絶縁膜３２をエッチングする。これによ
りコンタクトホール３４ｈならびに開口３６ｈおよび３
５ｈを形成する。
うように層間絶縁膜３４を形成する。層間絶縁膜３４上
に孔４７ａを有するマスク層としてのレジストパターン
４７を形成する。レジストパターン４７をマスクとして
実施の形態１と同様のエッチャントにより層間絶縁膜３
４、チタンナイトライド膜３６および３５、誘電体膜１
４ならびに層間絶縁膜３２をエッチングする。これによ
りコンタクトホール３４ｈならびに開口３６ｈおよび３
５ｈを形成する。
【００５９】最後に、図７を参照して、実施の形態１と
同様の手法によりチタン膜２１、チタンナイトライド膜
２２、プラグ層２３および配線層２４を形成する。これ
により、図７で示す半導体装置が完成する。
同様の手法によりチタン膜２１、チタンナイトライド膜
２２、プラグ層２３および配線層２４を形成する。これ
により、図７で示す半導体装置が完成する。
【００６０】このような半導体装置およびキャパシタ構
造では、まず、実施の形態１に示した半導体装置と同様
の効果がある。さらに、ストレージノード３８の表面が
粗面化されて表面積が大きくなっているために、ストレ
ージノード３８とセルプレート３７との対向面積が大き
くなる。その結果、キャパシタの容量を大きくすること
ができる。
造では、まず、実施の形態１に示した半導体装置と同様
の効果がある。さらに、ストレージノード３８の表面が
粗面化されて表面積が大きくなっているために、ストレ
ージノード３８とセルプレート３７との対向面積が大き
くなる。その結果、キャパシタの容量を大きくすること
ができる。
【００６１】（実施の形態４）図１５は、この発明の実
施の形態４に従った半導体装置の断面図である。図１５
を参照して、この発明の実施の形態４に従った半導体装
置では、開口１６ｈおよび１５ｈがテーパ形状となって
いる点で実施の形態１で示す半導体装置の開口１６ｈお
よび１５ｈと異なる。開口１６ｈの径Ｄ4は約０．２４
μｍであり、開口１５ｈの径Ｄ3は約０．１８μｍであ
る。このような開口１６ｈおよび１５ｈを製造するに
は、開口がテーパ形状となりやすいエッチャントを用い
ればよい。
施の形態４に従った半導体装置の断面図である。図１５
を参照して、この発明の実施の形態４に従った半導体装
置では、開口１６ｈおよび１５ｈがテーパ形状となって
いる点で実施の形態１で示す半導体装置の開口１６ｈお
よび１５ｈと異なる。開口１６ｈの径Ｄ4は約０．２４
μｍであり、開口１５ｈの径Ｄ3は約０．１８μｍであ
る。このような開口１６ｈおよび１５ｈを製造するに
は、開口がテーパ形状となりやすいエッチャントを用い
ればよい。
【００６２】このような半導体装置であっても実施の形
態１で示した半導体装置と同様の効果がある。
態１で示した半導体装置と同様の効果がある。
【００６３】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、セルプレート１７を構成する
材料としては、ＣＶＤにより製造したチタンナイトライ
ド膜１５および３５と、スパッタにより製造したチタン
ナイトライド膜３６とを示したが、これに限られるもの
ではなく、たとえば第１の導電層と第２の導電層とを異
なる材質としてもよい。すなわち、第１の導電層をタン
グステンとした場合に第２の導電層をチタンとすること
ができる。また、第１の導電層を銅としたときに、第２
の導電層をチタンとすることができる。すなわち、タン
グステン、チタン、銅、アルミニウムなどの材料のう
ち、そのうちの１つを第１の導電層とし、第１の導電層
と異なる１つを第２の導電層とすることができる。
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、セルプレート１７を構成する
材料としては、ＣＶＤにより製造したチタンナイトライ
ド膜１５および３５と、スパッタにより製造したチタン
ナイトライド膜３６とを示したが、これに限られるもの
ではなく、たとえば第１の導電層と第２の導電層とを異
なる材質としてもよい。すなわち、第１の導電層をタン
グステンとした場合に第２の導電層をチタンとすること
ができる。また、第１の導電層を銅としたときに、第２
の導電層をチタンとすることができる。すなわち、タン
グステン、チタン、銅、アルミニウムなどの材料のう
ち、そのうちの１つを第１の導電層とし、第１の導電層
と異なる１つを第２の導電層とすることができる。
【００６４】また、第１の導電層と第２の導電層とは、
ともに第１の元素としてのポリシリコンと第２の元素と
しての不純物のリン、砒素またはボロンを含んでもよ
い。この場合、第１の導電層中のポリシリコンと不純物
との比率は、第２の導電層中のポリシリコンと不純物と
の比率と異なるようにする必要がある。
ともに第１の元素としてのポリシリコンと第２の元素と
しての不純物のリン、砒素またはボロンを含んでもよ
い。この場合、第１の導電層中のポリシリコンと不純物
との比率は、第２の導電層中のポリシリコンと不純物と
の比率と異なるようにする必要がある。
【００６５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６６】
【発明の効果】この発明に従えば、信頼性の高い半導体
装置およびキャパシタ構造を提供することができる。
装置およびキャパシタ構造を提供することができる。
【図１】 この発明の実施の形態１に従った半導体装置
の断面図である。
の断面図である。
【図２】 図１で示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図３】 図１で示す半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図４】 図１で示す半導体装置の製造方法の第３工程
を示す断面図である。
を示す断面図である。
【図５】 図１で示す半導体装置の製造方法の第４工程
を示す断面図である。
を示す断面図である。
【図６】 この発明の実施の形態２に従った半導体装置
の断面図である。
の断面図である。
【図７】 この発明の実施の形態３に従った半導体装置
の断面図である。
の断面図である。
【図８】 図７に示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図９】 図７に示す半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図１０】 図７に示す半導体装置の製造方法の第３工
程を示す断面図である。
程を示す断面図である。
【図１１】 図７に示す半導体装置の製造方法の第４工
程を示す断面図である。
程を示す断面図である。
【図１２】 図７に示す半導体装置の製造方法の第５工
程を示す断面図である。
程を示す断面図である。
【図１３】 図７に示す半導体装置の製造方法の第６工
程を示す断面図である。
程を示す断面図である。
【図１４】 図７に示す半導体装置の製造方法の第７工
程を示す断面図である。
程を示す断面図である。
【図１５】 この発明の実施の形態４に従った半導体装
置の断面図である。
置の断面図である。
【図１６】 従来のＤＲＡＭの断面図である。
１ シリコン基板、１２ プラグ層、１３ ストレージ
ノード、１４ 誘電体膜、１５，１６，２２，３５，３
６ チタンナイトライド膜、１５ｈ，１６ｈ開口、１
７，３７ セルプレート、２０ 層間絶縁膜、２０ｈ
コンタクトホール、２１ チタン膜、２３ プラグ層、
２４ 配線層。
ノード、１４ 誘電体膜、１５，１６，２２，３５，３
６ チタンナイトライド膜、１５ｈ，１６ｈ開口、１
７，３７ セルプレート、２０ 層間絶縁膜、２０ｈ
コンタクトホール、２１ チタン膜、２３ プラグ層、
２４ 配線層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA03 DA00 DA23 DA26 DB12 EB01 EB03 5F033 HH08 HH33 JJ04 JJ18 JJ19 JJ33 KK01 KK33 MM05 MM13 NN06 NN07 NN12 NN13 NN16 NN32 PP06 PP15 PP33 QQ08 QQ09 QQ10 QQ11 QQ31 QQ35 QQ37 RR04 RR06 SS04 SS11 VV16 XX09 5F083 AD21 AD24 AD62 GA30 JA06 JA36 JA37 JA39 JA40 MA06 MA17 NA01 NA08 PR39
Claims (14)
- 【請求項１】 半導体基板と、 半導体基板の上に形成された第１の導電層と、 前記第１の導電層上に接する第２の導電層と、 前記第２の導電層を覆う絶縁層とを備え、 前記第１の導電層には、第１の開口が形成されており、 前記第２の導電層には、前記第１の開口に連なり、前記
第１の開口と異なる開口径を有する第２の開口が形成さ
れており、 前記絶縁層には前記第２の開口に連なる接続孔が形成さ
れており、さらに、 前記第１および第２の開口を介して前記第１および第２
の導電層に電気的に接続されるように前記絶縁層の上に
形成される第３の導電層を備えた、半導体装置。 - 【請求項２】 前記第２の開口の径は前記第１の開口の
径よりも大きい、請求項１に記載の半導体装置。 - 【請求項３】 前記第１の開口は底面を有する、請求項
１または２に記載の半導体装置。 - 【請求項４】 前記第３の導電層は、前記接続孔を充填
し、前記第１および第２の導電層に電気的に接続される
プラグ層を含む、請求項１から３のいずれか１項に記載
の半導体装置。 - 【請求項５】 前記第１の導電層と前記第２の導電層と
は異なる材質により構成される、請求項１から４のいず
れか１項に記載の半導体装置。 - 【請求項６】 前記第１の導電層と前記第２の導電層と
は異なる方法により成膜される、請求項１から４のいず
れか１項に記載の半導体装置。 - 【請求項７】 前記第１の導電層は化学気相成長法で成
膜されるチタンナイトライド膜であり、前記第２の導電
層はスパッタで成膜されるチタンナイトライド膜であ
る、請求項６に記載の半導体装置。 - 【請求項８】 前記第１の導電層と前記第２の導電層と
は第１の元素と第２の元素とを含み、前記第１の導電層
中の前記第１の元素と前記第２の元素との比率は、前記
第２の導電層中の前記第１の元素と前記第２の元素との
比率と異なる、請求項１から４のいずれか１項に記載の
半導体装置。 - 【請求項９】 前記第１の導電層はダイナミック型ラン
ダムアクセスメモリのキャパシタのセルプレートを構成
する、請求項１から８のいずれか１項に記載の半導体装
置。 - 【請求項１０】 第１のキャパシタ電極と、 前記第１のキャパシタ電極の上に形成された誘電体膜
と、 前記誘電体膜の上に形成された第２のキャパシタ電極と
を備え、 前記第２のキャパシタ電極は、 第１の導電層と、 前記第１の導電層上に接する第２の導電層とを含み、さ
らに、 前記第２の導電層を覆う絶縁層を備え、 前記第１の導電層には、第１の開口が形成されており、 前記第２の導電層には、前記第１の開口に連なり、前記
第１の開口と異なる開口径を有する第２の開口が形成さ
れており、 前記絶縁層には前記第２の開口に連なる接続孔が形成さ
れており、さらに、 前記第１および第２の開口を介して前記第１および第２
の導電層に電気的に接続されるように前記絶縁層の上に
形成される第３の導電層を備えた、キャパシタ構造。 - 【請求項１１】 半導体基板上に第１の導電層を形成す
る工程と、 前記第１の導電層上に接するように第２の導電層を形成
する工程と、 前記第２の導電層上に絶縁層を形成する工程と、 前記絶縁層の上に孔を有するマスク層を形成する工程
と、 前記マスク層をマスクとして前記絶縁層と、第２の導電
層と、第１の導電層とをエッチングすることにより、前
記絶縁層に接続孔を形成し、前記第２の導電層に相対的
に大きい開口径で前記接続孔に連なる第２の開口を形成
し、かつ前記第１の導電層に相対的に小さい開口径で前
記第２の開口に連なる第１の開口を形成するエッチング
工程と、 前記第１および第２の開口を介して前記第１および第２
の導電層に電気的に接続されるように第３の導電層を形
成する工程とを備えた、半導体装置の製造方法。 - 【請求項１２】 前記エッチング工程は、前記第１の導
電層のエッチング速度が前記第２の導電層のエッチング
速度よりも小さい条件で前記第１の導電層と前記第２の
導電層とをエッチングすることを含む、請求項１１に記
載の半導体装置の製造方法。 - 【請求項１３】 前記第１の導電層を形成する工程は、
第１の成膜方法で前記第１の導電層を形成することを含
み、前記第２の導電層を形成する工程は、前記第１の成
膜方法と異なる第２の成膜方法で前記第２の導電層を形
成することを含む、請求項１１または１２に記載の半導
体装置の製造方法。 - 【請求項１４】 前記第１の成膜方法は化学気相成長法
であり、前記第２の成膜方法はスパッタである、請求項
１３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001009919A JP2002217384A (ja) | 2001-01-18 | 2001-01-18 | 半導体装置およびその製造方法ならびにキャパシタ構造 |
| US09/907,689 US6400022B1 (en) | 2001-01-18 | 2001-07-19 | Semiconductor device and fabrication process therefor and capacitor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001009919A JP2002217384A (ja) | 2001-01-18 | 2001-01-18 | 半導体装置およびその製造方法ならびにキャパシタ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217384A true JP2002217384A (ja) | 2002-08-02 |
Family
ID=18877329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001009919A Withdrawn JP2002217384A (ja) | 2001-01-18 | 2001-01-18 | 半導体装置およびその製造方法ならびにキャパシタ構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6400022B1 (ja) |
| JP (1) | JP2002217384A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2755243B2 (ja) * | 1996-01-23 | 1998-05-20 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5840624A (en) * | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
| US5663108A (en) * | 1996-06-13 | 1997-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optimized metal pillar via process |
| JP3567081B2 (ja) * | 1997-05-30 | 2004-09-15 | ルーセント テクノロジーズ インコーポレーテッド | Ｓｒａｍデバイスおよびその製造方法 |
-
2001
- 2001-01-18 JP JP2001009919A patent/JP2002217384A/ja not_active Withdrawn
- 2001-07-19 US US09/907,689 patent/US6400022B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
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