KR950012691A - 증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조 방법 - Google Patents

증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR950012691A
KR950012691A KR1019940026316A KR19940026316A KR950012691A KR 950012691 A KR950012691 A KR 950012691A KR 1019940026316 A KR1019940026316 A KR 1019940026316A KR 19940026316 A KR19940026316 A KR 19940026316A KR 950012691 A KR950012691 A KR 950012691A
Authority
KR
South Korea
Prior art keywords
insulating film
conductor
wiring layer
interlayer insulating
film
Prior art date
Application number
KR1019940026316A
Other languages
English (en)
Other versions
KR0146861B1 (ko
Inventor
구니아끼 고야마
Original Assignee
가네꼬 쇼시
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 쇼시, 니뽄 덴끼 가부시끼가이샤 filed Critical 가네꼬 쇼시
Publication of KR950012691A publication Critical patent/KR950012691A/ko
Application granted granted Critical
Publication of KR0146861B1 publication Critical patent/KR0146861B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

다층의 배선을 가지는 반도체 디바이스에서, 제1 및 제2하부 배선층은 베이스 절연막상에 형성된다. 층간 절연층은 제1 및 제2하부 배선층을 덮는다. 층간 절연층에서, 제1 및 제2접촉공은 제1 및 제2하부 배선층에 각각 도달하도록 천공된다. 제1 및 제2매립 도체물은 제1 및 제2하부 배선층과 각가 접속하도록 제1 및 제2접촉공내에 끼워진다. 층간 절연층의 상부면에 형성되는 제1상부 배선층은 제1매립 도체물을 경유하여 제1하부 배선층과 상호 접속한다 제1상부 배선층은 상부 절연막과 측벽 절연막이 형성되는 상 부면과 측면을 가진다. 제2매립 도체물의 상부면에 형성된 제2상부 배선층은 제2매립 도체물을 경유하여 제2하부 배선층과 상호 접속하도록 층간 절연층의 상부면을 덮는다 제2상부 배선층은 상부 절연막과 측벽 절연막에 의해 제1상부 배선층과 절연되도록 제1상부 배선층과 중첩한다.

Description

증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1실시예에 따른 반도체 디바이스의 단면도.

Claims (47)

  1. 주표면을 가지는 베이스막과 ; 상기 베이스막의 주표면에 형성되며. 제1 및 제2도체층이 형성되어지며, 상기 제1 및 제2도체층에 각각 도달하는 제1 및 제2접촉공과, 상부면을 가지는 층간 절연영역과 상기 제1도체층과 접속하기 위하여 상기 제1접촉공에 끼워지는 제1매립 도체물과 , 상기 제1매립 도체물에 접속되어 상기 층간 절연 영역의 상부면을 덮으며, 상부면과 측면을 가지는 제1도체 영역과 ; 상기 제1도체 영역의 상부면을 덮는 상부 절연막과 ; 상기 제1도체 영역의 측면을 덮는 측벽 절연막과 ; 상기 제2도체층과 접속하기 위하여 상기 제2접촉공에 끼워지는 제2매립 도체물과 ; 상기 제2매립 도체물, 상기 층간 절연 영역의 상부면. 상기 상부 절연막 및 측벽 절연막을 덮는 것에 의하여, 상기 상부 절연막 및 측벽 절연막에 의해 상기 제1도체 영역으로부터 절연되도록 상기 제1도체 영역과 중첩하는 제2도체 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서. 상기 제1도제 영역 및 상기 제1 및 제2매립 도체물은 각각 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 고융점 금속 실린사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 및 제2도체층은 상기 베이스 절연막에 형성된 h번긴 배선층을 구성하며, 상기 제1도체 영역은 (N+1)번째 배선층을 구성하고 상기 제2도체 영역은(h-2)번째 배선층을 구성하며, N은 자연수인 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 층간 절연 영역은 상기 베이스막의 주조면상에 형성된 제1층간 절연막과, 상기 제1층간 절연막상에 형성된 제2층간 절연막을 상기 제1도체층은 상기 베이스막의 주표면상에 형성되고, 상기 제2도체층은 상기 제1층간 절연막상에 형성되며, 제1접촉공은 상기 제1층간 절연막 및 제2층간 절연막 모두에 천공되고, 상기 제2 접촉공은 상기 제2층간 절연막에만 천공되는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 층간 절연 영역은 상기 베이스막의 주표면상에 형성된 제1층간 절연막과, 상기 제1층간 절연막상에 형성된 제2층간 절연막을 포함하며, 상기 제1도체층은 제1층간 절연막상에 형성되고. 상기 제2도체층은 베이스막의 베이스막의 주표면상에 형성되고, 상기 제1접촉공은 제2층간 절연막에만 천공되고, 상기 제2접촉공은 상기 제1층간 절연막과 제2층간 절연막 모두에 천공되는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 베이스막은 반도체 기판이며, 상기 제1 및 제2도체층은 상기 반도체 기판상에 각각 형성되는 제1 및 제2불순물 영역인 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1불순물 영역은 소스/드레인 영역들중 한쪽 것이며, 상기 제2불순물 영역은 소스/드레인 영역들중 다른쪽 것이며, 상기 제1도체 영역은 상기 제1매립 도체물을 통하여 상기 제1불순물 영역과 접속하는 비트선으로 이루어지고, 상기 제2도체 영역은 상기 제2매립 도체물을 통하여 상기 제2불순물 영역과 접속하는 저장 하부 전곽으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  10. 주표면을 가지는 베이스 절연막과, 상기 베이스 절연막의 주표면에 형성되는 제1 및 제2배선층과, 상기 베이스 절연막의 주표면에 형성되어 상기 제1 및 제2하부 배선층을 덮으며, 상기 제1 및 제2하부 배선층에 각각 도달하는 제1 및 제2접촉공과, 상부면을 가지는 층간 절연층과, 상기 제1하부 배선층과 접속하기 위하여 상기 제1접속공에 끼워지는 제1매립 도체물과; 상기 제1매립 도체물과 접속되고 상기 층간 절연층을 덮으며, 상부면과 측면을 가지는 제1상부 배선층과 ; 상기 제1상부 배선층의 상부면을 덮는 상부 절연막과, 상기 제1상부 배선층의 측면을 덮는 측벽 절연막과; 상기 제2하부 배선층과 접속하기 위하여 상기 제2접촉공에 끼워지는 제2매립 도체물과; 상기 제2매립 도체물, 상기 층간 절연층의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 것에 의해, 상기 상부 절연막과 상기 측벽 절연막에 의해 상기 제1상부 배선층으로부터 설연되도록 상기 제1상부 배선층파 중첩하는 제7상부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제10항에 있어서, 상기 제1상부 배선층, 및 상기 제1 및 제2매립 도체물은 각각 단결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  12. 제10항에 있어서. 상기 제1상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으 로 하는 반도체 디바이스.
  14. 주표먼을 가지는 베이스 절연막과, 상기 베이스 절연막의 주로면에 형성되는 제1하부 배선층과; 상기 베이스 절연막의 주표면에 형성되고 상기 제1하부 배선층을 덮는 제1층간 절연막과; 상기 제1층간 절연막상에 형성되는 제2하부 배선층과 상기 제1층간 절연막상에 형성되고 상기 제2하부 배선층을 덮으며, 상부면을 가지는 제2층간 절연막과; 상기 제1하부 배선층에 도달하도록 상기 제1 및 제2층간 절연막 모두에 천공되는 제1접촉공과 ; 상기 제2하부 배선층에 도달하도록 단지 상기 제2층간 절연막에만 천공되는 제2접촉공과, 상기 제1하부 배선층과 접속하기 위하여 상기 제1 접촉공에 끼워지는 제1매립 도체물과, 상기 제1매립 도체물과 접속되고 상기 제2층간 절연막을 덮으며, 상부면과 측면을 가지는 제1상부 배선층과 ; 상기 제1상부 배선층의 상부면을 덮는 상부 절연막과 ; 상기 제1상부 배선층의 측면을 덮는 측벽 절연막과 상기 제2하부 배선층과 접속하기 위하여 상기 제2접촉공에 끼워지는 제2매립 도체물과 상기 제2매립 도체물, 상기 제2층간 절연막의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 것에 의하여. 상기 상부 절연막 및 상기 측면 절연막에 의해 상기 제1상부 배선층으로부터 절연되도록 상기 제1상부 배선층과 중첩하는 제2상부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제14항에 있어서, 상기 제1상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가진 다결정 실리콘막과, 상기 다결정 실리콘막상에 형성된 고융점 금속 실리사이드 막을 형성하는 것을 특징으로 하는 반도체 디바이스.
  16. 제15항에 있어서. 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  17. 주표면을 가지는 베이스 절연막과; 상기 베이스 절연막의 주표면상에 형성된 제1하부 배선층과;상기 베이스 절연막의 주표면상에 형성되고 상기 제1 하부 배선층을 덮는 제1층간 절연막과, 상기 제1층간 절연막상에 형성되는 제2하부 배선층과 ; 상기 제1층간 절연막상에 형성되며 상기 제2하부 배선층을 덮으며, 상부면을 가지는 제2층간 절연막과 ; 상기 제2하부 배선층에 도달하도록 상기 제2층간 절연막에만 천공되는 제1접촉공과 ; 상기 제1하부 배선층에 도달하도록 상기 제1 및 제2층간 절연막 모두에 천공되는 제2접촉공과 : 상기 제2하부 배선층과 접속하기 위하여 상기 제1접촉공에 끼워지는 제1매립 도체물과, 상기 제1매립 도체물과 접속되고 상기 제2층간 절연막의 상부면을 덮으며, 상부면과 측면을 가지 는 제1상부 배선층과 상기 제1상부 배선층의 상부면을 덮는 상부 절연막과; 상기 제1 상부 배선층의 측면을 덮는 측벽 절연막과, 상기 제1하부 배선층과 접속하기 위하여 상기 제2접촉공에 끼워지는 제2매립 도체물과 ; 상기 제2매립 도체물, 상기 제2층간 절연막의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 것에 의하여, 상기 상부 절연막 및 상기 측벽 절연막에 의해 상기 제1상부 배선층으로부터 절연되도록 상기 제1상부 배선층을 중첩하는 제2상부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 제17항에 있어서, 상기 제1상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과. 상기 다결정 실리콘막의 상부면에 형성되는 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제18항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  20. 스위칭 트랜지스터와. 저장 하부 전극을 가지는 캐패시터부를 각각 포함하는 다수의 메모리 셀을 포함하는 반도체 메모리 디바이스에 있어서. 각가의 상기 메모리 셀이, 주표면을 가지는 반도체 기판과 상기 반도체 기판의 주표면상에 형성되고 소자 형성영역을 한정하는 두꺼운 필드 산화막과, 상기 소자 형성 영역상에 형성된 게이트 절연막과 ; 상기 게이트 절연막을 선택적으로 피복하는 게이트 전극과, 상기 반도체 기판의 주표면 아래에서 상기 게이트 전극을 제외한 상기 소자 성형 영역에서 형성되고, 소스/드레인 영역으로 작용하여서, 상기 게이트 전극 및 상기 소스/드레인 영역을 포함하는 상기 스위칭 트랜지스터를 형성하는 제1 및 제2불순물 영역과, 상기 스위칭 트랜지스터를 덮으며 상기 제1 및 제2불순물 영역에 각각 도달하는 제1 및 제2접촉공과 상부면을 가지는 층간 절연층과 ; 상기 제1불순물 영역과 접속하기 위하여 상기 제1접촉공에 끼워지는 제1매립 도체물과 ; 상기 제1매립 도체물과 접속되고 상기 층간 절연층의 상부면을 덮으며, 비트선으로 구성되고 상부면과 측면을 가지는 제1도체 영역과, 상기 제1도체 영역의 상부면을 덮는 상부 절연막과; 상기 제1도체 영역의 측면을 덮는 측벽 절연막과 : 상기 제2불순물 영역과 접속하기 위하여 상기 제2접촉공에 끼워지는 제2매립 도체물과 상기 제2매립 도체물, 상기 층간 절연층의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮고, 상기 상부 절연막 및 측벽 절연막에 의하여 상기 제1도체 영역으로부터 절연되도록 상기 제1도체 영역을 중첩하여서, 저장 하부 전극으로서 작용하는 제2도체 영역을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  21. 제20항에 있어서, 각각의 상기 제1 및 제2매립 도체물은 다결정 실리콘으로 이루어진 것을 특징으로하는 반도체 메모리 디바이스.
  22. 제20항에 있어서, 상기 제1도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  23. 제22항에 있어서. 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스.
  24. 제20항에 있어서. 상기 각각의 메모리 셀은 상기 저장 하부 전극을 피복하는 캐패시터 유전체막과, 상기 캐패시터 유전체 막을 덮는 저장 상부 전극을 추가로 포함하는 것에 의하여. 캐패시터부가 따르는 것을 특징으로 하는 반도체 메모리 디바이스.
  25. (a) 주표면을 가지는 베이스막을 준비하는 단계와 ; (b) 상기 베이스막의 주표면상에 제1 및 제2도체층을 형성하는 단계와 ; (c) 상부면을 가지며 상기 제1 및 제2도체층을 덮는 층간 절연 영역을 상기 베이스막의 주표면에 피착하는 단계와 ; (d) 상기 제1 및 제2도체층에 각각 도달하는 제1 및 제2접촉공을 상기 층간 절연 영역에 동시에 천공하는 단계와 , (e) 상기 제1 및 제2접촉공내 및 상기 층간 절연 영역의 상부면에 제1도체 물질을 피착하는 단계와 ; (f) 상기 제1도체 물질을 상부 절연 물질로 덮는 단계와, (g) 상기 제1 및 제2접촉공에 제1 및 제2매립 도체물을 끼우고 측면을 가지는 제1도체 영역을 상기 제1매립 도체물과 접속되도록 상기 층간 절연 영역의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제1도체 영역을 덮고 상기 층간 절연 영역의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제1도체 물질을 패턴화하는 단계와 (h) 상기 층간 절연영역의 상부면, 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1도체 영역의 측면에 측벽 절연 물질을 피착하는 단계와, (i) 상기 제1도체 영역의 측면상에 측벽 절연막을 형성하고 상기 층간 절연 영역의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 이양성 건 에칭 공정으로 상기 측벽 절연 물질을 에칭하는 단계와 ; (j) 상기 층간 절연영역의 상부면, 상기 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제2도체 물질을 형성하는 단계와 ; (k) 상기 상부 절연막과 측벽 절연막을 덮는 제2도체 영역을 상기 층간 절연 영역의 상부면에 형성하여 상기 제2매립 도체물의 상부면과 접속하도록 제2도체 물질을 에칭하는 것에 의하여, 상기 제2도체 영역이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제1도체 영역과 절연되도록 상기 제1도체 영역과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  26. 제25항에 있어서, 상기 제1도체 영역, 및 상기 제1 및 제2매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  27. 제25항에 있어서, 상기 제1도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  28. 제27항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  29. 제25항에 있어서, 상기 베이스막은 반도체 기판이며, 상기 제1 및 제2도체 영역은 각각 상기 반도체 기판상에 형성된 제1 및 제2불순물 영역인 것을 특징으로 하는 반도체 디바이스 제조방법.
  30. 제25항에 있어서, 상기 제1불순물 영역은 소스/드레인 영역중 한쪽이며, 상기 제2불순물 영역은 소스/드레인 영역중 다른쪽이며, 상기 제1도체 영역은 상기 제1매립 도체물을 통하여 상기 제1불순물 영역과 접속하는 비트선으로 구성되고, 상기 제2도체 영역은 상기 제2매립 도체물을 통하여 상기 제2불순물 영역과 접속하는 저장 하부 전극으로 구성되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  31. (a) 주표면을 가지는 베이스막을 준비하는 단계와; (b) 상기 베이스막의 주표면상에 제1 및 제2하부 배선층을 형성하는 단계와 ; (c) 상부면을 가지며 상기 제1 및 제2하부 배선층을 덮는 층간 절연층을 상기 베이스막의 주표면에 피착하는 단계와 ; (d) 상기 제1 및 제2하부 배선층에 각가 도달하는 제1 및 제2접촉공을 상기 층간 절연층에 동시에 천공하는 단계와 ; (e) 상기 제1 및 제2접촉공내 및 상기 층간 절연층의 상부면에 제1도체 물질을 피착하는 단계와 (f) 상기 제1도체 물질을 상부 절연 물질로 덮는 단계와, (g) 상기 제1 및 제2접촉공에 제1 및 제2매립 도체물을 끼우고측면을 가지는 제1상부 배선층을 상기 제1매립 도체물과 접속되도록 상기 층간 절연 영역의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제1상부 배선층을 덜고 상기 층간 절연층의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제1도체 물질을 에칭하는 단계와 , (h) 상기 층간 절연층의 상부면, 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1상부 배선층의 측면에 측벽 절연 물질을 형성하는 단계와, (i) 상기 제1상부 배선층의 측면상에 측벽 절연막을 형성하고 상기 층간 절연층의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 상기 측벽 절연 물질을 에칭하는 단계와 ; (j) 상기 층간 절연층의 상부면, 상기 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제2도체 물질을 형성하는 단계와 ; (k) 상기 상부 절연막과 측면 절연막을 덮는 제2상부 배선층을 상기 층간 절연층의 상부면에 형성하여 상기 제2매립 도체물의 상부면과 접속하도록 제2도체 물질을 에칭하는 것에 의하여, 상기 제2상부 배선층이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제1상부 배선층과 절연되도록 상기 제1상부 배선층과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  32. 제31항에 있어서, 상기 제1 상부 접속부와, 상기 제1 및 제2매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  33. 제31항에 있어서, 상기 제1상부 접속부는 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  34. 제23항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  35. (a) 주표면을 가지는 베이스막을 준비하는 단계와, (b) 상기 베이스막의 주표면상에 제1 하부 배선층을 형성하는 단계와, (C) 상부면을 가지며 상기 제1하부 배선층을 덮는 제1층간 절연막을 상기 베이스막의 주표면에 피착하는 단계와, (d) 상기 제1층간 절연막의 상부면상에 제2하부 배선층을 형성하는 단계와, (e) 상부면을 가지며 상기 제2하부 배선층을 덮는 제2층간 절연막을 상기 제1층간 절연막의 상부면에 피착하는 단계와 ; (f) 상기 제1 및 제2하부 배선층에 각각 도달하는 제1 및 제2접촉공을 상기 제1 및 제2층간 절연막 모두에, 그리고 제2층간 절연막에만 동시에 천공하는 단계와 (g) 상기 제1 및 제2접촉공내 및 상기 제2층간 절연막의 상부면에 제1도체 물질을 피착하는 단계와 , (h) 상기 제1도체 물질을 상부 절연 물질로 덮는 단계와, (i) 상기 제1 및 제2접촉공에 제1 및 제2매립 도체물을 각각 끼우고 측면을 가지는 제1상부 배선층을 상기 제1매립 도체물과 접속되도록 상기 제2층간 절연막의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제1배선층을 덮고 상기 제2층간 절연막의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제1도체 물질을 에칭하는 단계와 (j) 상기 제2층간 절연막의 상부면, 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1상부 배선층의 측면에 측면 절연 물질을 형성하는 단계와, (k) 상기 제1상부 배선층의 측면상에 측벽 절연막을 형성하고 상기 제2층간 절연막의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 상기 측벽 절연 물질을 에칭하는 단계와, (1) 상기 제2층간 절연막의 상부면, 상기 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제2도체 물질을 형성하는 단계와 ; (m) 상기 상부 절연막과 측벽 절연막을 덮는 제2상부 배선층을 상기 제2층간 절연막의 상부면에 형성하여 상기 제2매립 도체물의 상부면과 접속하도록 제2도체 물질을 에칭하는 것에 의하여, 상기 제2상부 배선층이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제1상부 배선층과 절연되도록 상기 제1상부 배선층과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  36. 제35항에 있어서, 상기 제1 및 제2매립 도제물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  37. 제35항에 있어서, 상기 제1상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가진 다결정 실리콘막과, 상기 다결정 실리콘막상에 형성된 고융점 금속 실리사이드막을 형성하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  38. 제35항에 있어서. 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  39. (a) 주표면을 가지는 베이스막을 준비하는 단계와, (b) 상기 베이스막의 주표면상에 제1하부 배선 층을 형성하는 단계와 (c) 상부면을 가지며 상기 제1하부 배선층을 덮는 제1층간 절연막을 상기 베이스 막의 주표면에 피착하는 단계와, (d) 상기 제1층간 절연막의 상부면상에 제2하부 배선층을 형성하는 단계와 ; (e) 상부면을 가지며 상기 제2하부 배선층을 덮는 제2층간 절연막을 상기 제1층간 절연막의 상부면에 피착하는 단계와 (f) 상기 제1 및 제2하부 배선층에 각각 도달하는 제2 및 제1접촉공을 상기 제1 및 제2층간 절연막 모두에, 그리고 제2층간 절연막에만 동시에 천공하는 단계와; (g) 상기 제1 및 제2 접촉공내 및 상기 제2층간 절연막의 상부면에 제1도체 물질을 피착하는 단계와, (h) 상기 제1도체 물질을 상부 절연 물질로 덮는 단계와, (i) 상기 제1 및 제2접촉공에 제1 및 제2매립 도체물을 각각 끼우고 측면을 가지는 제1상부 배선층을 상기 제1매립 도체물과 접속되도록 상기 제2층간 절연막의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제1배선층을 덮고 상기 제2층간 절연막의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제1도체 물질을 에칭하는 단계차 , (j)상기 제2층: 절연막의 상부면, 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1상부 배선층의 측면에 측벽 절연 물질을 형성하는 단계와, (k) 상기 제1상부 배선층의 측면상에 측벽 절연막을 형성하고 상기 제2층간 절연막의 상부면 및 상기 제2매립 도체물의 상부면을 노출시키도록 이방성건에 팅 공정으로 상기 측벽 절연 물질을 에칭하는 단계와 (1) 상기 제2층간 절연막의 상부면, 상기 제2매립 도체물의 상기면 방기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제2도체 물질을 형성하는 단계와, (m) 상기 상부 절연막과 측벽 절연막을 덮는 제2상부 배선층을 상기 제2층간 절연막의 상부면에 형성하여 상기 제2매립 도체물의 상부면과 접속하도록 제2도체 물질을 대칭하는 것에 의하여, 상기 제2상부 배선층이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제1상부 배선층과 절연되도록 상기 제1상부 배선층과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  40. 제30항에 있어서, 상기 제1 및 제2매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  41. 제39항에 있어서. 상기 제1상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성되는 고융점 금속 실리사이드막을 포함하는 것을 특징으로하는 반도제 디바이스 제조방법 .
  42. 제40항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  43. 스위칭 트랜지스터와, 저장 하부 전극을 가지는 캐패시터부를 각각 포함하는 다수의 메모리 셀을 포함하는 반도체 메모리 디바이스 제조방법에 있어서, (a) 게이트 절연막을 경유하여 반도체 기판의 주표면을 피복하는 게이트 전극과, 소스/드레인 영역으로서 작용하며 상기 게이트 전극이 제1 및 제2불순물 영역 사이에 삽입되도록 상기 반도체 기판의 주표면 아래에 형성되는 상기 제1 및 제2불순물 영역을 가지는 스위칭 트랜지스터를 상기 반도체 기판의 주조면강에 형성하는 단계와 (b) 상기 스위칭 트랜지스터상에 상부면을 가지는 층간 절연층을 피착하는 단계와 ; (c) 상기 제1 및 제2불순물 영역에 도달하도록 상기 층간 절연층에 제1 및 제2접촉공을 동시에 천공하는 단계와 (d) 상기 제1 및 제2접촉공내 및 상기 층간 절연층의 상부면에 제1도체 물질을 퍼착하는 단계와 , (e) 상부 절연 물질로 상기 제1도체 물질을 덮는 단계와 ; (f) 상기 제1 및 제2접촉공에 제1 및 제2매립 도체물을 끼우고 측면을 가지며 비트선으로 구성된 제1도체 영역을 상기 제1매립 도체물과 접속되도록 상기 층간 절연층의 상부면에 형성하고 상기 제1도체 영역을 상부면을 가지는 상부 절연막으로 덮고 상기 층간 절연층의 상부면과 제2매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질과 상기 제1도체 물질을 에칭하는 단계와 ; (g) 상기 층간 절연층의 상부면, 상기 제2메립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1도체 영역의 측면상에 측벽절연 물질을 피착하는 단계와 . (h) 상기 제1도체 영역의 측면에 측벽 절연막을 형성하고 상기 층간 절연층의 상부면과 상기 제2매립 도체물의 상부면을 노출시키도록 상기 측벽 절연 물질을 이방성 건 에칭 공정으로 에칭하는 단계와 , (i) 상기 층간 절연층의 상부면, 상기 제2매립 도체물의 상부면, 상기 상부 절연막의 상부면, 상기 측벽 절연막상에 제2도체 물질을 피착하는 단계와 (j) 상기 제2매립 도체물, 상기층간 절연층의 상부면. 상기 상부 절연막 및 상기 측벽 절연막을 덮는 제2도체 영역을 형성하도록 상기 제2도체 물질을 패천화하여, 상기 제2도체 영역이 상기 상부 절연막과 측벽 절연막에 의해 상기 제1도체 영역으로부터 절연되도록 상기 제2도체 영역이 상기 제1도체 영역곽 중첩하는 것에 의하여, 상기 제2도체 영역이 저장 하부 전극으로서 작용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  44. 제43항에 있어서, 상기 제1 및 제2매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  45. 제43항에 있어서, 상기 제1도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  46. 제45항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  47. 제43항에 있어서, (k) 캐패시터 유전체막으로 상기 저장 하부 전극을 피복하는 단계와 ; (1) 상기 캐패시터 유전체막에 저장 상부 전극을 피착하여, 캐패시터부가 다르게 하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940026316A 1993-10-18 1994-10-14 증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조방법 KR0146861B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5258786A JP2591446B2 (ja) 1993-10-18 1993-10-18 半導体装置およびその製造方法
JP93-258786 1993-10-18

Publications (2)

Publication Number Publication Date
KR950012691A true KR950012691A (ko) 1995-05-16
KR0146861B1 KR0146861B1 (ko) 1998-11-02

Family

ID=17325058

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940026316A KR0146861B1 (ko) 1993-10-18 1994-10-14 증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조방법

Country Status (3)

Country Link
US (2) US5554864A (ko)
JP (1) JP2591446B2 (ko)
KR (1) KR0146861B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010044682A (ko) * 2001-03-15 2001-06-05 박청기 섬유 코팅제

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786273A (en) * 1995-02-15 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device and associated fabrication method
JP2785768B2 (ja) * 1995-09-14 1998-08-13 日本電気株式会社 半導体装置の製造方法
US6069051A (en) * 1996-06-17 2000-05-30 International Business Machines Corporation Method of producing planar metal-to-metal capacitor for use in integrated circuits
JPH10199991A (ja) * 1996-12-09 1998-07-31 Texas Instr Inc <Ti> 基板にコンタクトを形成する方法及びそのコンタクト
KR100267087B1 (en) * 1997-01-07 2000-10-02 Samsung Electronics Co Ltd Manufacturing method of capacitor device
US5744387A (en) * 1997-03-07 1998-04-28 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory with a flat topography and fewer photomasks
US5998257A (en) * 1997-03-13 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
JP4111569B2 (ja) * 1997-08-22 2008-07-02 エルジー．フィリップス エルシーデー カンパニー，リミテッド 薄膜トランジスタ型液晶表示装置およびその製造方法
JP3885844B2 (ja) 1998-01-27 2007-02-28 ローム株式会社 半導体装置
JP3516593B2 (ja) * 1998-09-22 2004-04-05 シャープ株式会社 半導体装置及びその製造方法
US6242315B1 (en) * 1998-11-04 2001-06-05 United Microelectronics Corp. Method of manufacturing mixed mode semiconductor device
US6265308B1 (en) 1998-11-30 2001-07-24 International Business Machines Corporation Slotted damascene lines for low resistive wiring lines for integrated circuit
KR100578117B1 (ko) * 1998-12-21 2006-09-27 삼성전자주식회사 반도체 장치의 배선 형성 방법
US6642584B2 (en) * 2001-01-30 2003-11-04 International Business Machines Corporation Dual work function semiconductor structure with borderless contact and method of fabricating the same
JP2005032769A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
KR101033347B1 (ko) * 2008-10-14 2011-05-09 주식회사 동부하이텍 이미지센서의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5887848A (ja) * 1981-11-19 1983-05-25 Mitsubishi Electric Corp 半導体装置
JPS6057648A (ja) * 1983-09-07 1985-04-03 Mitsubishi Electric Corp 金属配線パタ−ン形成方法
JPS6243149A (ja) * 1985-08-21 1987-02-25 Sony Corp 多層配線の形成方法
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5179427A (en) * 1989-06-13 1993-01-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with voltage stabilizing electrode
FR2658951B1 (fr) * 1990-02-23 1992-05-07 Bonis Maurice Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure.
JP2596848B2 (ja) * 1990-05-16 1997-04-02 猛英 白土 半導体装置の製造方法
US5124280A (en) * 1991-01-31 1992-06-23 Sgs-Thomson Microelectronics, Inc. Local interconnect for integrated circuits
US5190893A (en) * 1991-04-01 1993-03-02 Motorola Inc. Process for fabricating a local interconnect structure in a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010044682A (ko) * 2001-03-15 2001-06-05 박청기 섬유 코팅제

Also Published As

Publication number Publication date
US5610101A (en) 1997-03-11
US5554864A (en) 1996-09-10
JPH07115133A (ja) 1995-05-02
KR0146861B1 (ko) 1998-11-02
JP2591446B2 (ja) 1997-03-19

Similar Documents

Publication Publication Date Title
KR950012691A (ko) 증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조 방법
KR950002041A (ko) 반도체 기억장치 및 그 제조방법
US6235583B1 (en) Non-volatile semiconductor memory and fabricating method therefor
KR950015659A (ko) 고집적 반도체장치 및 그 제조방법
KR940027149A (ko) 반도체 기억 장치 및 그 제조 방법
JPH0546984B2 (ko)
KR960030331A (ko) 다층배선의 형성방법
KR920018843A (ko) 자기-정합 접점 형성 방법 및 구조
US6107189A (en) Method of making a local interconnect using spacer-masked contact etch
JPH031837B2 (ko)
KR940001273A (ko) 반도체 접속장치 및 그 제조방법
KR980006302A (ko) 반도체 기억장치 및 그의 제조방법
US5604382A (en) Semiconductor device with pillar-shaped contact layer
US7825497B2 (en) Method of manufacture of contact plug and interconnection layer of semiconductor device
KR950030352A (ko) 반도체 디램 셀 및 디램셀의 캐패시터 제조 방법
KR970077675A (ko) 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치
KR970013369A (ko) 반도체집적회로장치의 제조방법 및 반도체집적회로장치
US6175156B1 (en) Semiconductor device with improved interconnection
KR20030027721A (ko) 반도체 장치
KR930014991A (ko) 모트간에 공간이 없는 정적 랜덤 억세스 메모리 셀 및 이의 형성 방법
KR20020062435A (ko) 플래시 메모리소자 및 그 제조방법
US20040018754A1 (en) Conductive contact structure and process
KR20060074715A (ko) 반도체메모리장치 및 그 제조 방법
KR950010066A (ko) 박막배선을 갖는 반도체장치와 그의 제조방법
JPH04217328A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030509

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee