KR930014991A - 모트간에 공간이 없는 정적 랜덤 억세스 메모리 셀 및 이의 형성 방법 - Google Patents

모트간에 공간이 없는 정적 랜덤 억세스 메모리 셀 및 이의 형성 방법 Download PDF

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Abstract

도전성 스트랩(36)이 DC 전류 경로로 되지 않도록 한 셀의 모트를 다른 셀의 모트에 접속하지 않고 도전성 스트랩(36)이 제1 및 제2 구동기 게이트(22,24)를 제2 및 제1 드레인(33,31)에 각각 접속하는 SRAM 셀의 레이아웃이 개시되어 있다.

Description

모트간에 공간이 없는 정적 랜덤 억세스 메모리 셀 및 이의 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본발명의 양호한 실시예에 따른 SRAM 셀의 구조물 레이아웃을 도시하는 도면,
제5도는 구동기 게이트가 노드(a 및 b)에 접속되는 도전성 스트랩의 형성을 도시하는 제4도의 구조물의 다음 프로세스 단계의 구조물 레이아웃을 도시하는 도면,
제6도는 절연체를 도입하는 한 방법을 사용하여 도전성 스트랩을 도시하는 라인 A-A'에 다른 제5도의 종단면도,
제7도는 평면차된 절연층을 사용하여 도전성 스트랩을 도시하는 라인 A-A'에 다른 제5도의 종단면도,
제8도는 제1도의 SRAM 셀을 형성할 때 제5도의 구조물의 다음 프로세스 단계의 구조물 레이아웃을 도시하는 도면.

Claims (11)

  1. 셀 내부의 모드간에 공간이 없는 연속 모트 영역, 상기 모트 영역에 배치된 게이트 영역, 상기 게이트 영역과 상기 모트 영역사이의 상호 접속부 및 부하 소자를 포함하되, 상기 부하 소자와 상기 상호 접속부가 단일 레벨의 재료로 형성되는 것을 특징으로 하는 SRAM셀의 레이아웃.
  2. 제1항에 있어서, SRAM 셀의 한 단부에 배치된 제1 부분 및 SRAM 셀의 대향 단부에 배치된 나머지 부분을 포함하는 부하 소자 채널 영역, SRAM 셀의 상기 한 단부에서 상기 부하 소자 채널 영역의 상기 제1 부분에 접속된 전원 공급 상호 접속 라인 및 상기 전원 공급 상호 접속 라인과 상기 부하 소자 채널 영역의 나머지 부분 사이의 접속이 상기 인접한 메모리 셀 사이에서 이루어지는 인접한 메모리 셀을 포함하는 것을 특징으로 하는 레이아웃.
  3. 기판에 형성되고 내부에 배치된 제1 및 제2 드레인 및 제1 및 제2 드레인 사이에 배치되어 있으며, 이들로부터 분리된 소스를 포함하는 모트 영역, 상기 제1드레인과 상기 소스 영역 사이에 배치된 제1의 연장된 구동기 게이트 및 상기 제1의 연장된 구동기 게이트와 병렬로 배치되고 상기 제2드레인 영역 0과 상기 소스 사이에 배치된 제2의 연장된 구동기 게이트, 상기 모트 영역의 외측에 있고, 상기 제1의 연장된 구동기 게이트에 대해 병렬로 연장되는 제1 워드라인 및 상기 제1 워드라인에 병렬로 연장되는 상기 모트 영역의 외부에 배치된 제2 워드라인 및 상기 제1 구동기 게이트를 상기 모트 영역의 제1 선택 영역에 접속시키는 제1도전성 스트랩 및 상기 제2 구동기 게이트를 상기 모트 영역의 제2 선택 영역에 접속시키는 제2도전성 스트랩을 포함하고, 상기 제1 및 제2 구동기 게이트가 상기 제1 워드라인과 상기 제2 워드라인 사이에 배치되어 있는 것을 특징으로 하는 SRAM 셀 구조물.
  4. 제3항에 있어서 상기 제1 선택 영역이 상기 제1 드레인인 것을 특징으로 하는 구조물.
  5. 제4항에 있어서 상기 제2 선택 영역이 상기 제2 드레인인 것을 특징으로 하는 구조물.
  6. 제3항에 있어서, 상기 제1 및 제2 도전성 스트랩을 덮고 있는 절연층 및 상기 절연체 층 위에 형성된 제1 및 제2 PMOS 게이트를 더 포함하되, 상기 제1 PMOS 게이트는 상기 제1 도전성 스트랩과 전기적으로 접촉하고 상기 제2 PMOS 게이트는 상기 절연층에 정해진 접촉 개구를 통해 상기 제2 도전성 스트랩과 전기적으로 접촉하며, 상기 제1 PMOS 게이트는 상기 제2 도전성 스트랩 부분 위에 있고, 상기 제2 PMOS 게이트는 상기 제1도전성 스트랩 부분 위에 있는 것을 특징으로 하는 구조물.
  7. 제3항에 있어서, 상기 워드라인 중 적어도 하나의 워드라인 위에 있는 저항성 전원 버스 라인을 포함하고, 상기 도전성 스트랩은 상기 전원 버스 라인을 향해 연장되어 접촉하는 것을 특징으로 하는 구조물.
  8. 기판에 형성된 모트 영역내에 배치된 제1 및 제2 드레인을 형성하고, 상기 제1 및 제2 드레인 사이에 배치되고 이 드레인들로부터 분리된 소스를 형성하는 단계, 상기 제1 드레인과 상기 소스 사이에 배치된 제1 연장 구동기 게이트를 형성하고, 상기 제1 연장 구동기 게이트와 병렬로 배치되고 상기 제2 드레인과 상기 소스 사이에 배치된 제2 연장 구동기 게이트를 형성하는 단계, 상기 모트 영역의 외측에 있고 상기 제1 연장 구동기 게이트와 병렬로 연장되는 제1 워드라인을 형성하고, 상기 모드 영역의 외측에 있으며, 상기 제1 워드라인과 병렬로 연장되는 제2 워드라인을 형성하는 단계 및 상기 제1 구동기 게이트를 상기 모트 영역의 제1 선택 영역의 접속시키는 제1도전성 스트랩을 형성하고, 상기 제2구동기 게이트를 상기 모트 영역의 제2 선택 영역에 접속시키는 제2 도전성 스트랩을 형성하는 단계를 포함하고, 상기제1 및 제2 구동기 게이드가 상기 제1 워드라인과 상기 제2 워드라인 사이에 배치되는 것을 특징으로 하는 SRAM 셀 형성 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 도전성 스트랩을 덮은 절연층을 형성하고, 상기 절연층 위에 제1 및 제2 PMOS 게이트를 형성하는 단계, 상기 제1 도전성 스트랩과 상기 제1 PMOS 게이트를 전기적으로 접속시키고, 상기 절연층에 정해진 개구를 통해 상기 제2 도전성 스트랩과 상기 제2 PMOS 게이트를 전기적으로 접속시키는 단계 및 상기제2 도전성 스트랩 부분위에 상기 제1 PMOS 게이트를 배치하고, 상기 제1 도전성 스트랩위에 상기 제2 PMOS 게이트를 배치하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 워드랑니 중 적어도 하나의 워드라인 위에 배치되어 있는 저항성 전원 버스를 형성하는 단계, 및 상기 형성된 전원 버스라인과 접촉하도록 상기 도전성 스트랩을 연장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 모트의 대향 단부에 하나의 영역 및 다른 영역을 갖는 기판에 모트 영역을 정하는 단계, 상기 모트 영역의 선택된 부분을 커버하기 위해 산화물 층을 피착하는 단계, 제1 및 제2 워드라인을 형성하기 위해 폴리실리콘을 피착, 패턴화, 및 식각하고 드레인 및 소스 영역을 정하기 위해 제1 및 제2 게이트를 형성하도록 상기 선택된 부분을 피착, 패턴화, 및 식각하는 단계, 제1 도전형의 도펀트로 상기 소스 및 드레인 영역을 도핑하는 단계, 상기 한 영역으로부터 상기 제1 게이트 사이에 연장되는 홀을 정하는 절연체 재료를 피착, 패턴화, 및 식각하는 단계 및 상기 한 영역을 상기 제1 게이트에 접속하는 제1 상호 접속 스트랩 및 상기 다른 영역을 상기 제2 게이트에 접속하는 제2 상호접속 스트랩을 형성하기 위해 재료청을 피착, 패턴화 및 식각하는 단계를 포함하는 것을 특징으로 하는 SRAM셀 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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