DE69231030T2 - Entwurf statischer Speicherzellen - Google Patents

Entwurf statischer Speicherzellen

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Description

    GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein einen neuen Speicherzellenentwurf, insbesondere eine SRAM-Zelle (statische Direktzugriffs-Speicherzelle) sowie ein Verfahren zum Bilden einer solchen Speicherzelle.
    • HINTERGRUND DER ERFINDUNG
  • Bei den VLSI-SRAMs wurden zwei Typen von Speicherzellen, nämlich die Widerstandslast-Zelle oder die gestapelte 4T-2R-Zelle und die CMOS-(komplementärer Metalloxid-Halbleiter)-Zelle oder gestapelte 6T-(Transistor)-Zelle, weitverbreitet verwendet. In Fig. 1 bzw. 2 sind eine gestapelte 6T-Zelle und eine gestapelte 4T-2R-Zelle schematisch dargestellt. Die gestapelte 6T-Zelle und auch die gestapelte 4T-2R-Zelle aus den Fig. 1 und 2 weisen zwei Durchgangstransistoren 30 und zwei Treibertransistoren 31 auf.
  • Spezielle Eigenschaften dieser Treiber- und Durchgangstransistoren können zusätzlich zu Layout-Abmessungen, wie den in Fig. 3 dargestellten, die Funktionsweise der SRAM-Zelle teilweise bestimmen. Beispielsweise ist das β-Verhältnis einer Speicherzelle, das einer der die Stabilität der Zelle bestimmenden Faktoren ist, eine Funktion der Breite und der Länge der Treiber- und der Durchgangstransistor-Gates, wie weiter unten dargestellt ist:
  • Ein hohes β-Verhältnis verringert die Soft-Fehler-Rate, wodurch die Stabilität der SRAM-Zelle verbessert wird. Die Soft-Fehler- Rate ist ein Maß dafür, wie leicht die in der Zelle gespeicher ten Daten bei vorhandener ionisierender Strahlung geändert werden können. Mit anderen Worten betreffen die Soft-Fehler eine Störung oder Änderung des Zustands der Zelle, typischerweise infolge ionisierender Alphateilchen.
  • Die Länge des Treiber-Gates 22, 24 in Fig. 3 ist durch die Länge LD und die strukturierte Treiber-Gate-Elektrode bestimmt und ist gewöhnlich für eine gegebene Technologie minimal. Die Breite des Durchgangstransistors Wp ist durch die Breite des strukturierten Grabenbereichs bestimmt, und sie ist gewöhnlich für eine gegebene Technologie minimal. Es ist dann zum Maximieren von β gewünscht, entweder WD oder Lp zu maximieren. Lp ist jedoch beschränkt, weil der Durchgangstransistor eine angemessene Stromführungsfähigkeit bereitstellen muß. Demgemäß ist ein großer Wert für die Treiber-Grabenbreite WD erwünscht.
  • In Fig. 4 kann für eine gegebene Zellengröße, für die keine Zwischenzellen-Graben-zu-Graben-Grenze ersichtlich ist, eine große Treiber-Grabenbreite WD erreicht werden. Dies ist anders als bei dem in Fig. 3 dargestellten Stand der Technik, für den die Breite des Treiber-Grabens WD verringert sein muß, um gleichzeitig einen angemessenen Graben-zu-Graben-Abstand 19 beizubehalten.
  • SRAM-Zellen eines herkömmlichen Entwurfs, wie die in Fig. 3 dargestellte Zelle, sind beispielsweise in US-A-4 408 385 und in US-A-4 416 049 beschrieben. In beiden Dokumenten sind Widerstandslast.-Speicherzellen offenbart, wobei die Widerstandselemente in polykristallinem Silicium, in das Ionen implantiert werden, um den gewünschten Widerstand bereitzustellen, hergestellt werden, wobei dieses Verfahren mit einem selbstjustierten N-Kanal-Silicium-Gate-Prozeß kompatibel ist.
  • Bei der Herstellung von hochdichten SRAMs, beispielsweise dem in Fig. 3 dargestellten, bestehen wegen Isolationsanforderungen immer Bedenken hinsichtlich des Zwischenzellen-Graben-zu- Graben-Abstands 19. Der Graben-zu-Graben-Abstand 19 kann kritisch sein, um Leckströme auf einem Minimum zu halten und um insgesamt das Ausmaß der Graben-zu-Graben-Wechselwirkung zu verringern. Daher ist die Treiber-Grabenbreite WD zum Erfüllen der Abstandsanforderungen begrenzt, was eine nachteilige Wirkung auf das β-Verhältnis hat. Wenn die Zellenfläche beispielsweise auf 20 um² verringert wird, wird der Graben-zu- Graben-Abstand 19 für herkömmliche SRAM-Entwürfe typischerweise auf ≤ 0,6 um verringert.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Zum Vermindern des strengen Graben-zu-Graben-Abstands 19 oder der Anforderungen der minimalen (n+) - (n+)-Isolationsbreite unter Beibehaltung eines hohen β-Verhältnisses ist eine neue SRAM-Zelle vorgesehen, die die in Anspruch 1 definierten Merkmale aufweist. Das Verfahren gemäß der Erfindung weist die in Anspruch 9 definierten Schritte auf. Hochdichte SRAM-Zellen können an sich mit einer weniger anspruchsvollen Isolationstechnik hergestellt werden.
  • Ein weiterer Vorteil der Erfindung des Anmelders besteht darin, daß die eine Treiber-Grabenzone, beispielsweise 21, mit einem entgegengesetzten Treiber-Gate (beispielsweise 240) verbindenden Verbindungen nicht in einem Gleichstromweg liegen. Hierdurch wird die Zellenstabilität verbessert.
  • Ein weiterer Vorteil der Erfindung des Anmelders besteht in der Flexibilität des SRAM-Zellen-Layouts, die durch die Verwendung zweier Wortleitungen je Zelle bereitgestellt wird.
  • Ein weiterer Vorteil der Erfindung des Anmelders besteht in der leichten Herstellung einer vollständigen 4T-2R-SRAM-Zelle unter Einschluß von Widerständen, wobei nur zwei Polysiliciumebenen erforderlich sind. Andere Vorteile dieser Struktur sind unter anderem die Symmetrie, die verkleinerte Topologie, das hohe β-Verhältnis und die Bildung einer Verbindung, die keinen sehr niedrigen Kontakt- oder Kontaktbrückenwiderstand aufweisen muß.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Es wird nun beispielhaft auf die anliegende Zeichnung Bezug genommen, wobei:
  • Fig. 1 ein schematisches Diagramm einer gestapelten 6T Transistor)-SRAM-Zelle ist,
  • Fig. 2 ein schematisches Diagramm einer gestapelten 4T-(Transistor)-2R-(Widerstand)-SRAM-Zelle ist,
  • Fig. 3 ein Struktur-Layout einer SRAM-Zelle aus dem Stand der Technik ist,
  • Fig. 4 ein Struktur-Layout einer SRAM-Zelle gemäß einer bevorzugten Ausführungsform der Erfindung des Anmelders ist,
  • Fig. 5 ein Struktur-Layout des nächsten Prozeßschritts bei der Struktur aus Fig. 4 ist, worin die Bildung der leitenden Kontaktbrücken, mit denen die Treiber-Gates mit Schaltungspunkten a und b verbunden werden, dargestellt ist,
  • Fig. 6 eine Ansicht eines entlang den Linien A - A' verlaufenden Schnitts aus Fig. 5 ist, in der die leitende Kontaktbrücke dargestellt ist, bei der ein Verfahren zum Einführen eines Isolators dargestellt ist,
  • Fig. 7 eine Ansicht eines entlang den Linien A - A' verlaufenden Schnitts aus Fig. 5 ist, bei der die leitende Kontaktbrücke dargestellt ist, bei der eine planarisierte Isolationsschicht verwendet wird,
  • Fig. 8 ein Struktur-Layout des nächsten Prozeßschritts der Struktur aus Fig. 5 ist, falls die SRAM-Zelle in Fig. 1 gebildet wird,
  • Fig. 9 ein Struktur-Layout einer anderen herkömmlichen Zelle aus dem Stand der Technik ist und
  • Fig. 10 ein Struktur-Layout eines alternativen Prozeßschritts der Struktur aus Fig. 5 ist, bei der die Widerstände im gleichen Material wie die leitenden Kontaktbrücken vorhanden sind.
  • Fig. 11 ein Struktur-Layout eines anderen alternativen Prozeßschritts der Struktur aus Fig. 5 ist, wobei die Gate-Kontakte jenseits des Grabens gebildet werden.
  • Entsprechende Bezugszahlen und Symbole in den verschiedenen Figuren betreffen entsprechende Teile, soweit nichts anderes angegeben ist.
    • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Eine bevorzugte Ausführungsform der Erfindung des Anmelders ist in Fig. 4 dargestellt. Der Prozeßablauf ist in Fig. 7 zusammenfassend angegeben. Eine SRAM-Zelle mit einem zusammenhängenden Graben ist bei 10 allgemein dargestellt. Das Feldoxid 20 wird unter Verwendung eines LOCOS-Prozesses gebildet, wodurch der Graben 21 festgelegt wird. Danach wird ein Gate-Isolator 23 gebildet. Als nächstes werden die Polysilicium-Gates 22, 24 aufgebracht, strukturiert und geätzt, und es werden durch Implantation von n+ unter Verwendung der Poly-Si-Gates als Maske leicht dotierte Drain- und Source-Zonen oder LDDs 25 gebildet. Als nächstes werden Seitenwand-Oxid-Abstandselemente 27 auf beiden Seiten der Poly-Si-Gates 22, 24 gebildet, um die LDD-Zonen 25 gegenüber den starken Implantationen von n+ in die Source-Zone 29 und die Drain-Zonen 31, 33 zu maskieren, wenn die Source- und die Drain-Zonen gebildet werden. Die beiden Source-Zonen 29 neben den Treiber-Gates 22, 24 werden miteinander verbunden und später über einen Kontakt an Masse gelegt. Die zwei Wortleitungen 28 können im selben Prozeßschritt wie die Poly-Si-Gates 22, 24 aufgebracht, strukturiert und geätzt werden. Die Bitleitung und die Bitleitungsschiene werden bei der Bildung der SRAM-Zelle häufig später aus Metall gebildet. Wenngleich Polysilicium das bei der Beschreibung des Prozeßablaufs des Bauelements verwendete leitende Material ist, ist es auf dem Fachgebiet wohlbekannt, daß alternativ andere geeignete leitende Materialien verwendet werden könnten.
  • Alle oben angegebenen Verarbeitungsschritte beschreiben das Bilden der Durchgangs- und Treibertransistoren sowie der Wortleitungen aus Fig. 1 oder 2 ohne die Verbindungen zwischen ihnen. Wenngleich in Fig. 4 nur der Graben 21, die Poly-Si- Treiber-Gates 22, 24 und die Wortleitungen 28 dargestellt sind, wurden daher eine Source-Zone 29, Drain-Zonen 31, 33 und LDD- Zonen 25, die in Fig. 7 dargestellt sind, gebildet und existieren an diesem Schritt des Ablaufs.
  • Nun müssen nach Fig. 2 die Treiber-Gates 22, 24 mit den gewünschten Schaltungspunkten a und b verbunden werden. In Fig. 5 sind die Kontaktbrücken 36 dargestellt, durch die ein Kontaktloch das Treiber-Gate 22 mit einem Schaltungspunkt b und das Treiber-Gate 24 mit einem Schaltungspunkt a verbindet. In Fig. 6 ist eine Schnittansicht der Kontaktbrücke 36 dargestellt.
  • Ein Isolator 40 wird aufgebracht, maskiert und geätzt, um an der Schaltungspunktzone a einen Zugang zur Gate-Zone 24 und zum Graben 21 zu ermöglichen. Daraufhin werden die Kontakte durch die Isolierschicht gebildet. Falls der Isolator 40 vor dem Ätzen von Kontakten durch den Isolator planarisiert wird, kann ein Zweimaskenprozeß zum Bilden eines Kontaktlochs zur Zone 31 und getrennt eines Kontaktlochs zur Zone 24 gebildet werden. Ein weiteres alternatives Verfahren ist das Bilden des Gate- Kontakts jenseits der Grabenzone 21, wie in Fig. 11 dargestellt ist. Hierdurch wird die Möglichkeit beseitigt, daß ein Graben unabsichtlich mit einem anderen verbunden wird, und auch, daß die Gate-Zone bezüglich beiden Gräben kurzgeschlossen wird. Schließlich wird eine Materialschicht aufgebracht, maskiert und geätzt, um die Verbindungskontaktbrücke 36 zu bilden, die das Treiber-Gate 24 mit dem Graben-Schaltungspunkt a verbindet. Eine zweite Schnittansicht der Verbindungskontaktbrücke 36 und der Kontaktlöcher innerhalb dieser Kontaktbrücke ist in Fig. 7 dargestellt, wobei ein planarisierter Isolator verwendet wird.
  • Falls eine gestapelte 6T-Zelle gebildet wird, wie in Fig. 1 dargestellt ist, besteht der nächste Schritt des Prozeßablaufs im Bilden der PMOS-Gates 35. Dieser Schritt ist in Fig. 8 von der Kontaktbrücke an dargestellt. Es wird eine weitere Isolatorschicht aufgebracht, strukturiert und geätzt. Danach verbindet wiederum das Kontaktloch durch einen weiteren Isolator das PMOS-Gate 35 mit einer darunterliegenden Kontaktbrücke 36. Schließlich wird das PMOS-Gate-Material 50 aufgebracht, strukturiert und geätzt, um einen kleinen Bereich einer Verbindungskontaktbrücke und einen größeren Bereich der zweiten Kontaktbrücke zu überziehen, wie in Fig. 8 dargestellt ist. Die ausgefüllten Quadrate stellen das Kontaktloch durch den letzten aufgebrachten Isolator dar, das die PMOS-Gates 35 mit den darunterliegenden Verbindungskontaktbrücken 22, 24 verbindet.
  • Bei einer zweiten Ausführungsform könnten im selben Prozeßschritt, in dem die Verbindungskontaktbrücken gebildet werden, auch die Widerstände aus Fig. 2 gebildet werden, wie in Fig. 10 dargestellt ist. Statt des Strukturierens und Ätzens der Verbindungskontaktbrücken allein wird das Polysilicium über ein Ende des Grabens bis zum äußersten Rand der Zelle ausgedehnt. Am anderen Ende des Grabens kann ein Streifen von Polysilicium, der über der Wortleitung 28 liegt, gleichzeitig mit den Verbindungskontaktbrücken aufgebracht, strukturiert und geätzt werden, um eine Versorgungs-Busleitung zu bilden, wobei Polysiliciumausläufer in einer Linie mit dem Polysiliciumstreifen verlaufen, der sich zum anderen Ende der Zelle erstreckt, wie in Fig. 10 dargestellt ist. Das über der Wortleitung und den Verbindungskontaktbrücken liegende Polysilicium kann zum Erreichen einer maximalen Leitfähigkeit durch Implantation stark dotiert werden, wie durch eine dunkle Querschraffur dargestellt ist. Weiterhin werden die leicht querschraffierten Bereiche zum Bereitstellen eines angemessenen Widerstands leicht dotiert. Auf diese Weise dient die zweite Polysiliciumebene als Verbindung sowie als Widerstandslast. Dieses Layout einer SRAM-Zelle kann in vertikaler oder in seitlicher Richtung matrixförmig angeordnet werden.
  • Diese Zelle ist mit den Anforderungen für eine etwa 40 um² messende ASIC-SRAM-Zelle kompatibel. Weiterhin ermöglicht diese Zelle hinsichtlich anderer Zellenentwürfe eine erheblich verringerte Komplexität.
  • Ein Vorteil einer bevorzugten Ausführungsform der Erfindung des Anmelders besteht darin, daß die gebildeten Verbindungskontaktbrücken einen Graben nie mit einem anderen Graben verbinden und daß die Kontaktbrücken demgemäß nie in einem Gleichstromweg liegen. Beispielsweise zeigt Fig. 9 das Layout einer herkömmlichen Zelle. Die Grabenzonen 21 sind in der Figur als freie Bereiche dargestellt. Die Treiber-Gates 22, 24 und die Durchgangs-Gates 28 sind durch die leicht querschraffierten Bereiche bezeichnet, und die stark querschraffierten Bereiche sind die Verbindungskontaktbrücken 36. Wie beim Betrachten des Layouts ersichtlich ist, muß der Weg von der Bitleitung zur Masse zwei Verbindungen überqueren, die zwei verschiedene Gräben miteinander verbinden. Indem verhindert wird, daß diese Verbindungskontaktbrücken in Gleichstromwegen liegen, werden die Grenze für das statische Rauschen und die Zellensymmetrie verbessert und wird das Umkehren der Zellenstabilität unterstützt.
  • Weiter oben wurden einige bevorzugte Ausführungsformen detailliert beschrieben. Es sei bemerkt, daß der Schutzumfang der Erfindung auch von den beschriebenen verschiedene Ausführungsformen einschließt, die jedoch innerhalb des Schutzumfangs der Ansprüche liegen.

Claims (9)

1. SRAM-Zelle, aufweisend:
einen in einem Substrat ausgebildeten Grabenbereich (21), wobei der Graben (21) eine in dem Grabenbereich (21) angeordnete erste und zweite Drain-Zone (31, 33) und eine zwischen der ersten und der zweiten Drain-Zone (31, 33) angeordnete und von diesen getrennte Source-Zone (29) aufweist,
ein zwischen der ersten Drain-Zone (31) und der Source-Zone (29) angeordnetes erstes längliches Treiber-Gate (22) und ein zum ersten länglichen Treiber-Gate (22) parallel verlaufendes zweites längliches Treiber-Gate (24), das sich zwischen der zweiten Drain-Zone (33) und der Source-Zone (29) befindet,
eine außerhalb des Grabenbereichs (21) angeordnete erste Wortleitung (28), die parallel zum ersten länglichen Treiber-Gate (22) verläuft, und eine außerhalb des Grabenbereichs (21) angeordnete zweite Wortleitung (28), die parallel zur ersten Wortleitung (28) verläuft, wobei sich das erste und das zweite Treiber-Gate (22, 24) zwischen der ersten Wortleitung (28) und der zweiten Wortleitung (28) befinden,
eine erste leitende Kontaktbrücke (36), die das erste Treiber- Gate (22) mit einer ersten ausgewählten Zone des Grabenbereichs (21) verbindet, und eine zweite leitende Kontaktbrücke (36), die das zweite Treiber-Gate (24) mit einer zweiten ausgewählten Zone des Grabenbereichs (21) verbindet, und
einen Isolator (40), der die erste und die zweite leitende Kontaktbrücke (36) vom ersten und vom zweiten Treiber-Gate (22, 24) und von der ersten und der zweiten ausgewählten Zone trennt.
2. SRAM-Zelle nach Anspruch 1, weiter aufweisend:
eine erste Gruppe von Kontakten, die das erste Treiber-Gate (22) über die erste leitende Kontaktbrücke (36) mit der ersten ausgewählten Zone des Grabenbereichs (21) verbinden, und
eine zweite Gruppe von Kontakten, die das zweite Treiber-Gate (24) über die zweite leitende Kontaktbrücke (36) mit der zweiten ausgewählten Zone des Grabenbereichs (21) verbinden, wobei beide Gruppen von Kontakten innerhalb des Grabenbereichs (21) liegen.
3. SRAM-Zelle nach Anspruch 1 oder 2, wobei die erste ausgewählte Zone die zweite Drain-Zone (33) ist und wobei die erste leitende Kontaktbrücke (36) das erste Treiber-Gate (22) mit der zweiten Drain-Zone (33) verbindet.
4. SRAM-Zelle nach einem der vorhergehenden Ansprüche, wobei die zweite ausgewählte Zone die erste Drain-Zone (31) ist und wobei die zweite leitende Kontaktbrücke (36) das zweite Treiber-Gate (24) mit der ersten Drain-Zone (31) verbindet.
5. SRAM-Zelle nach einem der vorhergehenden Ansprüche, weiter aufweisend eine die erste und die zweite leitende Kontaktbrücke bedeckende Isolierschicht und ein erstes und ein zweites PMOS- Gate (35), die über der Isolierschicht gebildet sind, wobei das erste PMOS-Gate (35) in elektrischem Kontakt mit der ersten leitenden Kontaktbrücke (36) steht und wobei das zweite PMOS- Gate (35) in elektrischem Kontakt mit der zweiten leitenden Kontaktbrücke (36) steht, wobei dieser Kontakt über in der Isolierschicht gebildete Öffnungen erfolgt, wobei das erste PMOS-Gate (35) über einem Abschnitt der zweiten leitenden Kontaktbrücke (36) liegt und wobei das zweite PMOS-Gate (35) über einem Abschnitt der ersten leitenden Kontaktbrücke (36) liegt.
6. SRAM-Zelle nach einem der Ansprüche 1 bis 4, wobei die erste und die zweite leitende Kontaktbrücke (36) Polysilicium- Kontaktbrücken sind und die über dem Grabenbereich (21) liegenden Kontaktbrücken stark dotiert sind, so daß die Kontaktbrücken leitend sind.
7. SRAM-Zelle nach Anspruch 6, welche weiter eine leitende Versorgungs-Sammelleitung aufweist, die über wenigstens einer der Wortleitungen liegt.
8. SRAM-Zelle nach Anspruch 7, wobei sich die Polysilicium- Kontaktbrücken (36) über den Grabenbereich (21) hinaus erstrecken und die zweite Wortleitung kreuzen, so daß sie Kontakt mit der Versorgungs-Sammelleitung herstellen, und wobei die Kontaktbrücken jenseits des Grabenbereichs (21) nicht oder nur leicht dotiert sind, so daß die Kontaktbrücken widerstandsbehaftet sind.
9. Verfahren zum Bilden einer SRAM-Zelle mit den Schritten:
Festlegen eines Grabenbereichs (21) in einem Substrat mit einer Zone und einer anderen Zone an entgegengesetzten Enden des Grabens (21),
Aufbringen einer Oxidschicht (23), um wenigstens ausgewählte Abschnitte des Grabenbereichs (21) zu bedecken,
Aufbringen, Strukturieren und Ätzen von Polysilicium unter Bildung einer ersten und einer zweiten Wortleitung (28) außerhalb des Grabenbereichs (21) und über dem ausgewählten Abschnitt unter Bildung einer ersten und einer zweiten Gate- Elektrode (22, 24) zum Festlegen von Drain- und Source-Zonen, wobei sich die erste und die zweite Gate-Elektrode (22, 24) zwischen der ersten Wortleitung (28) und der zweiten Wortleitung (28) befinden,
Dotieren der Source- und Drain-Zonen (29, 31, 33) mit einem Dotierungsstoff eines ersten Leitfähigkeitstyps,
Aufbringen, Strukturieren, Ätzen und Planarisieren eines Isolatormaterials (40), das ein erstes Loch, welches sich zwischen der einen Zone und der ersten Gate-Elektrode (22) erstreckt, und ein zweites Loch, welches sich zwischen der anderen Zone und der zweiten Gate-Elektrode (24) erstreckt, festlegt, und
Aufbringen, Strukturieren und Ätzen einer Materialschicht unter Bildung einer ersten Verbindungskontaktbrücke (36), die die eine Zone mit der ersten Gate-Elektrode (22) verbindet, und einer zweiten Verbindungskontaktbrücke (36), die die andere Zone mit der zweiten Gate-Elektrode (24) verbindet.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004037087A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7880239B2 (en) 2008-01-31 2011-02-01 Globalfoundries Inc. Body controlled double channel transistor and circuits comprising the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554874A (en) * 1995-06-05 1996-09-10 Quantum Effect Design, Inc. Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
KR100214843B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
KR100490648B1 (ko) * 2000-10-04 2005-05-24 주식회사 하이닉스반도체 에스램셀의 제조 방법
US6326257B1 (en) * 2001-02-13 2001-12-04 United Microelectronics Corp. Method of fabricating static random access memory with spacers
JP2003133417A (ja) * 2001-10-26 2003-05-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその設計方法
KR102178732B1 (ko) * 2013-12-20 2020-11-13 삼성전자주식회사 반도체 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4416049A (en) * 1970-05-30 1983-11-22 Texas Instruments Incorporated Semiconductor integrated circuit with vertical implanted polycrystalline silicon resistor
US4408385A (en) * 1978-06-15 1983-10-11 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
JPS5954260A (ja) * 1982-09-22 1984-03-29 Hitachi Ltd 半導体記憶装置およびその製造方法
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
US4774203A (en) * 1985-10-25 1988-09-27 Hitachi, Ltd. Method for making static random-access memory device
JP2892683B2 (ja) * 1989-05-29 1999-05-17 株式会社日立製作所 半導体記憶装置およびその製造方法
JP2547800B2 (ja) * 1987-11-30 1996-10-23 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH03218667A (ja) * 1989-11-01 1991-09-26 Hitachi Ltd 半導体記憶装置
KR910010741A (ko) * 1989-11-02 1991-06-29 야마무라 가쯔미 반도체 집적 회로 장치
JPH0831534B2 (ja) * 1989-11-24 1996-03-27 シャープ株式会社 半導体記憶装置及びその製造方法
US5124774A (en) * 1990-01-12 1992-06-23 Paradigm Technology, Inc. Compact SRAM cell layout
DE69026503T2 (de) * 1990-07-31 1996-11-14 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten selbstjustierten Feldeffekttransistoren aus Polisilizium und sich daraus ergebende Struktur
US5114879A (en) * 1990-11-30 1992-05-19 Texas Instruments Incorporated Method of forming a microelectronic contact

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004037087A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7442971B2 (en) 2004-07-30 2008-10-28 Advanced Micro Devices, Inc. Self-biasing transistor structure and an SRAM cell having less than six transistors
US7880239B2 (en) 2008-01-31 2011-02-01 Globalfoundries Inc. Body controlled double channel transistor and circuits comprising the same
US8507953B2 (en) 2008-01-31 2013-08-13 Globalfoundries Inc. Body controlled double channel transistor and circuits comprising the same

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