JPS6243149A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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- JPS6243149A JPS6243149A JP18188885A JP18188885A JPS6243149A JP S6243149 A JPS6243149 A JP S6243149A JP 18188885 A JP18188885 A JP 18188885A JP 18188885 A JP18188885 A JP 18188885A JP S6243149 A JPS6243149 A JP S6243149A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明Ｉは多層配線の形成方法に関する。この種の技術
は、例えば半導体装置における多層配線の形成に利用で
きる。
は、例えば半導体装置における多層配線の形成に利用で
きる。
本発明は、多層配線形成方法において、低融点金属また
は低融点金属合金上にヒロック防止膜を形成することに
よりヒロックの発生を防ぐと共に、被エツチング層をエ
ツチングして上記低融点金属または低融点金属合金にサ
イドウオールを形成することによりその上に形成する眉
間絶縁膜等の被覆性を良くし、かつ上層配線の形成の際
に発生し易い残査を防ぐようにしたものである。
は低融点金属合金上にヒロック防止膜を形成することに
よりヒロックの発生を防ぐと共に、被エツチング層をエ
ツチングして上記低融点金属または低融点金属合金にサ
イドウオールを形成することによりその上に形成する眉
間絶縁膜等の被覆性を良くし、かつ上層配線の形成の際
に発生し易い残査を防ぐようにしたものである。
Ｃ従来の技術〕
近年の配線技術においては、例えば半導体装置の分野に
おいて、回路動作の高速化および容量の増大化のために
、集積化が要請されている。このため配線相互の間隔（
ラインスペース）を狭くしたり、配線の多層化が行なわ
れている。
おいて、回路動作の高速化および容量の増大化のために
、集積化が要請されている。このため配線相互の間隔（
ラインスペース）を狭くしたり、配線の多層化が行なわ
れている。
しかし、第５図に示すように縮少されたラインスペース
（Ａの部分）は、配線段差Ｃ′と相まって、配線Ｃ間の
起伏が急峻となり（ＢよりもＡの部分の方が起伏が急で
ある。）、該配線Ｃ上に絶縁膜りを形成すると、段切れ
Ｅが生じ昌くなり、よって配線Ｃ上に眉間絶縁膜りを均
一に成長させることが困難となる。このため絶縁膜りの
被覆性が悪くなり、配線の信開性は低下する。
（Ａの部分）は、配線段差Ｃ′と相まって、配線Ｃ間の
起伏が急峻となり（ＢよりもＡの部分の方が起伏が急で
ある。）、該配線Ｃ上に絶縁膜りを形成すると、段切れ
Ｅが生じ昌くなり、よって配線Ｃ上に眉間絶縁膜りを均
一に成長させることが困難となる。このため絶縁膜りの
被覆性が悪くなり、配線の信開性は低下する。
さらに、多層配線化する場合には上記した配線の急峻な
起伏の上に更に上層配線を積み重ねてゆくため、配線形
成の際に段差部において上層配線の残香（エツチング除
去されないで残ってしまう部分）が生じることがあり、
これが原因で素子の特性や配線の信頼性を劣化させる場
合がある。これを多層配線技術として現在一般に使用さ
れている２層配線技術を例にとって第６図で説明する。
起伏の上に更に上層配線を積み重ねてゆくため、配線形
成の際に段差部において上層配線の残香（エツチング除
去されないで残ってしまう部分）が生じることがあり、
これが原因で素子の特性や配線の信頼性を劣化させる場
合がある。これを多層配線技術として現在一般に使用さ
れている２層配線技術を例にとって第６図で説明する。
半導体基板２５に酸化膜２６を成長させ、その上に下層
配線２１を形成し、更にその上に層間絶縁膜２７を成長
させると、下層配′＃１Ａ２１の段差が反映されて眉間
絶縁膜２７に段差が生じる。このため上層配線膜（例え
ばＡｊ７Ｓｉ）２９’を該層間絶縁膜２７上に蒸着後エ
ツチングして上層配線２９を形成すると、上記段差部に
おいて上層配線２９′の残香３０が生じ得る。その理由
は、同図中に示すように、エツチングされる配線層の厚
さは段差部（厚さｔ’ｓ）に較べそれ以外の場所（厚さ
ｌ、、Ｎ、）は薄く、よってＲＩＨなどの異方性エツチ
ングを用いると、エツチング方向に等速度でエツチング
される結果、配線膜の厚い段差部では残香が生じ易くな
るからである。
配線２１を形成し、更にその上に層間絶縁膜２７を成長
させると、下層配′＃１Ａ２１の段差が反映されて眉間
絶縁膜２７に段差が生じる。このため上層配線膜（例え
ばＡｊ７Ｓｉ）２９’を該層間絶縁膜２７上に蒸着後エ
ツチングして上層配線２９を形成すると、上記段差部に
おいて上層配線２９′の残香３０が生じ得る。その理由
は、同図中に示すように、エツチングされる配線層の厚
さは段差部（厚さｔ’ｓ）に較べそれ以外の場所（厚さ
ｌ、、Ｎ、）は薄く、よってＲＩＨなどの異方性エツチ
ングを用いると、エツチング方向に等速度でエツチング
される結果、配線膜の厚い段差部では残香が生じ易くな
るからである。
一方、従来から配線形成における配線素材として低融点
金属または低融点金属合金を使用した場合、配線表面に
ヒロックと称する突起が発生し易いという問題がある。
金属または低融点金属合金を使用した場合、配線表面に
ヒロックと称する突起が発生し易いという問題がある。
このヒロックは配線がエツチングにさらされることなど
を原因として配線表面に容易に発生し、ヒロックの発生
は多層配線間の短絡等を生じさせ、配線の信頼性を低下
させる一因となっている。
を原因として配線表面に容易に発生し、ヒロックの発生
は多層配線間の短絡等を生じさせ、配線の信頼性を低下
させる一因となっている。
上記の如く、例えば半導体装置の配線技術において、配
線に低融点金属または低融点金属合金を用いた場合には
ヒロックの発生による配線間の短絡等の問題があり、ま
た集積化の要請からくるラインスペースの縮小と共に、
配線による段差を原因として眉間絶縁膜の被覆性が劣化
したり、さらには、上層配線を形成するため配線膜をエ
ツチングする場合に段差部で残香が生じ易いという問題
がある。従来のこれらの問題は、多層配線化した場合に
素子の特性や配線の信頼性を左右するため、上記問題の
解決が望まれる。
線に低融点金属または低融点金属合金を用いた場合には
ヒロックの発生による配線間の短絡等の問題があり、ま
た集積化の要請からくるラインスペースの縮小と共に、
配線による段差を原因として眉間絶縁膜の被覆性が劣化
したり、さらには、上層配線を形成するため配線膜をエ
ツチングする場合に段差部で残香が生じ易いという問題
がある。従来のこれらの問題は、多層配線化した場合に
素子の特性や配線の信頼性を左右するため、上記問題の
解決が望まれる。
本発明は、上記問題点を解決しようとするもので、本発
明の目的は、多層配線の形成方法において層間絶縁膜等
の被覆性を改善すると共に、上層配線形成時に、下層配
線の段差部で生じ易いエラ〔問題点を解決するための手
段〕 上記目的を達成するため、本発明に係る多層配線の形成
方法は、第１図（ａ）に例示するように基板上に形成し
た低融点金属または低融点金属合金（以下総称して「低
融点金属」と称する。）ｌ上に、同図（ｂｌに示す該低
融点金属のヒロックを防止する膜であり、かつ後工程の
エツチングの際に被エツチング層と選択のとれる材料か
ら成る膜２を形成する０次にこのＩＩＩ ２上に同図（
Ｃ）に示す被エツチング層３を形成し、該被エツチング
層３をエツチングすることにより、同図（ｄｌに示す低
融点金属ｌにサイドウオール４を形成する工程とを備え
る。
明の目的は、多層配線の形成方法において層間絶縁膜等
の被覆性を改善すると共に、上層配線形成時に、下層配
線の段差部で生じ易いエラ〔問題点を解決するための手
段〕 上記目的を達成するため、本発明に係る多層配線の形成
方法は、第１図（ａ）に例示するように基板上に形成し
た低融点金属または低融点金属合金（以下総称して「低
融点金属」と称する。）ｌ上に、同図（ｂｌに示す該低
融点金属のヒロックを防止する膜であり、かつ後工程の
エツチングの際に被エツチング層と選択のとれる材料か
ら成る膜２を形成する０次にこのＩＩＩ ２上に同図（
Ｃ）に示す被エツチング層３を形成し、該被エツチング
層３をエツチングすることにより、同図（ｄｌに示す低
融点金属ｌにサイドウオール４を形成する工程とを備え
る。
本発明の多層配線の形成方法では、第１図（Ｃ）の如く
被エツチングｌｆ３を形成してこれをエツチングし、下
層配線をなす低融点金属ｌに第１図（ｄｌのようなサイ
ドウオール４を形成したので、該低融点金Ｊｍｌの段差
が緩和される。この結果、該低融点金属ｌから成る下層
配線上に眉間絶縁膜などを形成してもその段切れは防止
できる。かつ該眉間絶縁膜上に上層配線を更に形成する
場合でも、サイドウオール４により低融点金属ｌの段差
が緩和されているので該眉間絶縁膜自体に急峻な段差は
発生せず、従って上層配線を形成するに際しての段差に
おけるエツチング残りによる残香の発生は防止できる。
被エツチングｌｆ３を形成してこれをエツチングし、下
層配線をなす低融点金属ｌに第１図（ｄｌのようなサイ
ドウオール４を形成したので、該低融点金Ｊｍｌの段差
が緩和される。この結果、該低融点金属ｌから成る下層
配線上に眉間絶縁膜などを形成してもその段切れは防止
できる。かつ該眉間絶縁膜上に上層配線を更に形成する
場合でも、サイドウオール４により低融点金属ｌの段差
が緩和されているので該眉間絶縁膜自体に急峻な段差は
発生せず、従って上層配線を形成するに際しての段差に
おけるエツチング残りによる残香の発生は防止できる。
また、本発明によれば、低融点金属１の表面にヒロック
防止膜２を形成したので、エツチングに際しても該低融
点金属１が直接エツチングにさらされることがなくなり
、ヒロックの発生が抑えられる。
防止膜２を形成したので、エツチングに際しても該低融
点金属１が直接エツチングにさらされることがなくなり
、ヒロックの発生が抑えられる。
この膜２は被エツチング層と選択のとれる材料より成る
ので、後工程の上層配線形成のためなどのエツチングに
際して、低融点金属１をエツチングから守るストッパの
役割をはたす、このため、低融点金属１をエツチングす
ることなく被エツチング層だけをエツチングし、サイド
ウオール４を形成することができる。
ので、後工程の上層配線形成のためなどのエツチングに
際して、低融点金属１をエツチングから守るストッパの
役割をはたす、このため、低融点金属１をエツチングす
ることなく被エツチング層だけをエツチングし、サイド
ウオール４を形成することができる。
サイドウオール４の形成は異方性エツチングにより、鋭
角な段差部分をエツチングすると、段差側壁に残香が生
ずるという性質を利用したものである。
角な段差部分をエツチングすると、段差側壁に残香が生
ずるという性質を利用したものである。
本発明の配線形成方法を採用することにより、形成され
た多層配線は、近年の集積化の要求に応えつつ、ヒロッ
クや残香の発生を防止でき、よって本発明によれば被覆
性の良好な、信頼性の高い配線を得ることができる。
た多層配線は、近年の集積化の要求に応えつつ、ヒロッ
クや残香の発生を防止でき、よって本発明によれば被覆
性の良好な、信頼性の高い配線を得ることができる。
〔実施例」
以下本発明の一実施例について、第２図乃至第４図を参
照して説明する。この実施例は本発明を半導体装置の多
層配線技術に適用した例である。
照して説明する。この実施例は本発明を半導体装置の多
層配線技術に適用した例である。
実施例１
第２図（ａ）に示すように、半導体基板１５に酸化膜１
６を成長する。更に低融点金属または低融点金属合金を
用いた配線膜をスパッタリング法により蒸着し、通常の
フォトリソグラフィ、ＲＩＨにより下層配線１１を形成
する０本実施例では配線膜にＡｌＳｉを使用した。この
ＡｆＳｉの８１含有率は１０％程度であってもよい０次
に下層配線１１にヒロックを防ぐためのヒロック防止膜
を形成する。
６を成長する。更に低融点金属または低融点金属合金を
用いた配線膜をスパッタリング法により蒸着し、通常の
フォトリソグラフィ、ＲＩＨにより下層配線１１を形成
する０本実施例では配線膜にＡｌＳｉを使用した。この
ＡｆＳｉの８１含有率は１０％程度であってもよい０次
に下層配線１１にヒロックを防ぐためのヒロック防止膜
を形成する。
本例では、窒化膜１２をプラズマＣＶＤ法により成長す
る。更にその上に、被エツチング層としζＳ ｉＯｚの
絶縁膜１３をＣＶＤ法により成長する。
る。更にその上に、被エツチング層としζＳ ｉＯｚの
絶縁膜１３をＣＶＤ法により成長する。
そして、この絶縁膜１３をＣＨＦ、ｔガスプラズマを用
いたＲＩＥにより全面エツチングする。これにより、下
層配線１１の段差側壁に、絶縁膜１３の一部が残ってサ
イドウオール１４が形成される（第２図ｆｂ）参照）、
これは、異方性エツチングのため段差部の被エツチング
Ｉｉ！（ここでは絶縁膜１３）の厚い部分がエツチング
残りとなるからである。
いたＲＩＥにより全面エツチングする。これにより、下
層配線１１の段差側壁に、絶縁膜１３の一部が残ってサ
イドウオール１４が形成される（第２図ｆｂ）参照）、
これは、異方性エツチングのため段差部の被エツチング
Ｉｉ！（ここでは絶縁膜１３）の厚い部分がエツチング
残りとなるからである。
更にその上に層間絶縁膜（ここでは Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓを使用、以下ＰＳＧと
略す。）１７を成長する（第２図（Ｃ）参照）。
略す。）１７を成長する（第２図（Ｃ）参照）。
そして通常のフォトリソグラフィ、ＲＩＥによりコンタ
クトホール１８を形成する（第２図（ｄ）参照）。
クトホール１８を形成する（第２図（ｄ）参照）。
上層配線膜（ここではＡｎＳｉを使用）をスパッタリン
グ法により薄着し、通常のフォトリングラフィ、ＲＩＥ
により上層配線１９を形成する（第２図（ｅ）参照）。
グ法により薄着し、通常のフォトリングラフィ、ＲＩＥ
により上層配線１９を形成する（第２図（ｅ）参照）。
このようにして得られた多層配線構造は、形成工程にお
いて、低融点金属または低融点金属合金を用いた下層配
ｖＡ１１の表面を窒化膜１２でカバーすることにより、
配線表面に発生し易いヒロックを防止することができる
。さらにこの窒化膜１２は、サイドウオール１４を形成
するために絶縁膜３１をエツチングする際、下層配線１
１や酸化膜１６がエツチングされないためのストッパの
役υ１をはたしている。
いて、低融点金属または低融点金属合金を用いた下層配
ｖＡ１１の表面を窒化膜１２でカバーすることにより、
配線表面に発生し易いヒロックを防止することができる
。さらにこの窒化膜１２は、サイドウオール１４を形成
するために絶縁膜３１をエツチングする際、下層配線１
１や酸化膜１６がエツチングされないためのストッパの
役υ１をはたしている。
上述の如くこの方法によれば、形成されたサイドウオー
ルＩ４は、下層配線１１の段差を緩和してこれをなだら
かな傾斜に変えるため、その上に形成する層間絶縁膜１
７が均一に成長でき、良好な被覆性が得られる。更に、
その上に上層配線１９を形成するために上層配ｖＡＩｌ
ｌのエツチングを行なっ”ζも、第２図ｔｅ＋に示すよ
うに例えば（Ａ）の段差部分は下層のサイドウオールに
よりなだらかな（１斜を持つため、配線膜厚か均一化し
、配ｖＡ膜の残香は生じにくい。
ルＩ４は、下層配線１１の段差を緩和してこれをなだら
かな傾斜に変えるため、その上に形成する層間絶縁膜１
７が均一に成長でき、良好な被覆性が得られる。更に、
その上に上層配線１９を形成するために上層配ｖＡＩｌ
ｌのエツチングを行なっ”ζも、第２図ｔｅ＋に示すよ
うに例えば（Ａ）の段差部分は下層のサイドウオールに
よりなだらかな（１斜を持つため、配線膜厚か均一化し
、配ｖＡ膜の残香は生じにくい。
このように本実施例では素子の特性や配線の信頼性を低
下さセるヒロックや残香の発生を抑えた、被覆性の良好
な多層配線とすることにより、半４体Ｖ２置の高集積化
、高密度化を実現しつつ、更に、高信頼度の配線形成が
可能となった。
下さセるヒロックや残香の発生を抑えた、被覆性の良好
な多層配線とすることにより、半４体Ｖ２置の高集積化
、高密度化を実現しつつ、更に、高信頼度の配線形成が
可能となった。
実施例２
第３図ｆａ）に示すよに、半導体基板１５に酸化膜１６
を成長する。更に低融点金属または低融点金属合金を用
いた配線膜（ここではＡｆｆＳｉを使用）をスパッタリ
ング法により蒸着し通常のフォトリソグラフィ、ＲＩＥ
により下層配線１１を形成する。
を成長する。更に低融点金属または低融点金属合金を用
いた配線膜（ここではＡｆｆＳｉを使用）をスパッタリ
ング法により蒸着し通常のフォトリソグラフィ、ＲＩＥ
により下層配線１１を形成する。
次に下層配線１１のヒロックの発生を防ぐため、窒化膜
１２をプラズマＣＶＤ法により成長し、更にアモルファ
スシリコン２０を成長する。アモルファスシリコンはエ
ツチング保？Ｊ膜としてストッパの役割をはだすため、
ヒロック防止膜は窒化膜のかわりに５ｉｌｌなどを用い
ることもできる。更に絶縁膜１３（ここではＣＶＤ法に
よるＳｉｎ、を使用）１１の側面に絶縁膜１３のサイド
ウオール１４を形成する。
１２をプラズマＣＶＤ法により成長し、更にアモルファ
スシリコン２０を成長する。アモルファスシリコンはエ
ツチング保？Ｊ膜としてストッパの役割をはだすため、
ヒロック防止膜は窒化膜のかわりに５ｉｌｌなどを用い
ることもできる。更に絶縁膜１３（ここではＣＶＤ法に
よるＳｉｎ、を使用）１１の側面に絶縁膜１３のサイド
ウオール１４を形成する。
更にＣＦ、 十〇、プラズマを用いたプラズマエツチン
グによりアモルファスシリコン２０をエッチソゲする。
グによりアモルファスシリコン２０をエッチソゲする。
ここでサイドウオール１４が形成される（第３図（ｂｌ
参照）。
参照）。
次に眉間絶縁膜１７ （ここではＰＳＧを使用）を成長
する（第３図（Ｃ１参照）。
する（第３図（Ｃ１参照）。
更に、通常のフォトリソグラフィ、ＲＩＥによりコンタ
クトホール１８を形成する（第３図ｆｄｌ参照）。
クトホール１８を形成する（第３図ｆｄｌ参照）。
そして、上層配ｖＡ膜（ここではＡ７！Ｓｉを使用）を
スパッタリング法により蒸着し、更に通常のフォトリソ
グラフィ、ＲＩＨにより上層配線１９を形成する （第
３図ｔｅｌ参照）。
スパッタリング法により蒸着し、更に通常のフォトリソ
グラフィ、ＲＩＨにより上層配線１９を形成する （第
３図ｔｅｌ参照）。
このようにして得られた多層配線構造は、実施例１と同
様に良好な効果が得られると共に、実施例１よりもさら
に、制御性、再現性の面で優れている。
様に良好な効果が得られると共に、実施例１よりもさら
に、制御性、再現性の面で優れている。
実施例３
第４図（ａ）にしめすように、半導体基板１５に酸化膜
１６を成長する。更に低融点金属または低融点金属合金
を用いた配ｍＦＩ（ここではＡ／Ｓｉを使用）をスパッ
タリング法により蒸着し、通常のフォトリソグラフィ、
ＲＩＥにより下層配線１１を形成する。次に、その上に
アモルファスシリコン２０を成長する。アモルファスシ
リコンはエツチング保護膜としてストッパの役割をはた
す。更に絶縁膜１３（ここではＣＶＤ法によるＳ ｉ
Ｏ２を使用）を成長する。
１６を成長する。更に低融点金属または低融点金属合金
を用いた配ｍＦＩ（ここではＡ／Ｓｉを使用）をスパッ
タリング法により蒸着し、通常のフォトリソグラフィ、
ＲＩＥにより下層配線１１を形成する。次に、その上に
アモルファスシリコン２０を成長する。アモルファスシ
リコンはエツチング保護膜としてストッパの役割をはた
す。更に絶縁膜１３（ここではＣＶＤ法によるＳ ｉ
Ｏ２を使用）を成長する。
そしてＣＨＦ３ガスプラズマを用いたＲＩＥにより絶縁
膜を全面エッチし下層配線１１の側面に絶縁膜１３のナ
イドウオール１４を形成する （第４図（ｂｌ参照）。
膜を全面エッチし下層配線１１の側面に絶縁膜１３のナ
イドウオール１４を形成する （第４図（ｂｌ参照）。
次に、ＣＦ４ ＋Ｑ２プラズマを用いたプラズマ１ノナ
ングによりアモルファスシリコン２０をエツチングし更
に、プラズマＣＶＤ法で窒化膜１２を成長する。この窒
化膜は、配線表面のヒロックの発生を防止する０次に層
間絶縁膜１７（ここではＰＳＧを使用）を成長する（第
４図（Ｃ１参照）。
ングによりアモルファスシリコン２０をエツチングし更
に、プラズマＣＶＤ法で窒化膜１２を成長する。この窒
化膜は、配線表面のヒロックの発生を防止する０次に層
間絶縁膜１７（ここではＰＳＧを使用）を成長する（第
４図（Ｃ１参照）。
更に、通常のフォトリソグラフィ、ＲＩＥによりコンタ
クトホールを形成し、上層配線膜（ここではＡ６Ｓｉを
使用）をスパッタリング法により蒸着し、そして通常の
フォトリソグラフィ、ＲＩＥにより上層配線１９を形成
する（第４図（ｄ）参照）。
クトホールを形成し、上層配線膜（ここではＡ６Ｓｉを
使用）をスパッタリング法により蒸着し、そして通常の
フォトリソグラフィ、ＲＩＥにより上層配線１９を形成
する（第４図（ｄ）参照）。
実施例３で形成された多層配線構造は、実施例１、実施
例２と同様に良好な結果が得られた。
例２と同様に良好な結果が得られた。
なお、上記各実施例においては、ヒロックの発生を防止
するヒロック防止膜としてプラズマＣＶＤ法による窒化
膜を用いて説明したが、他のものとしてスパッタリング
法によるＳ ｉ Ｏ！やスパッタリング法による窒化膜
あるいはプラズマＣＶＤ法による５ｉ０２などを用いる
こともできる。
するヒロック防止膜としてプラズマＣＶＤ法による窒化
膜を用いて説明したが、他のものとしてスパッタリング
法によるＳ ｉ Ｏ！やスパッタリング法による窒化膜
あるいはプラズマＣＶＤ法による５ｉ０２などを用いる
こともできる。
以上の実施例は、本発明の例示であって、本発明はこれ
らの実施例にのみ限定されるものではない。
らの実施例にのみ限定されるものではない。
上記の如く、本発明の多層配線の形成方法を用いること
により、層間絶縁膜の被覆性が改善されると共に、上層
配線形成時における下層配線の段差部でのエツチングに
よる配線膜の残香を防止し、かつ配線膜上に発生し易い
ヒロックを防止することが可能となった。
により、層間絶縁膜の被覆性が改善されると共に、上層
配線形成時における下層配線の段差部でのエツチングに
よる配線膜の残香を防止し、かつ配線膜上に発生し易い
ヒロックを防止することが可能となった。
これにより近年の配線の集積化の要請にも対応しつつ、
良好な素子の特性や信頼性の高い配線を持った多層配線
構造を形成することができる。
良好な素子の特性や信頼性の高い配線を持った多層配線
構造を形成することができる。
第１図は、本発明の配線形成工程図である。第２図は本
発明の実施例１の工程図であり、第３図は同じ（実施例
２の工程図であり、第４図は同じ〈実施例３の工程図で
ある。第５図及び第６図は従来の配線構造を示す断面図
である。 １・・・低融点金属（又は低融点金属合金）、２・・・
ヒロック防止膜、３・・・被エツチング層、４．１４・
・・サイドウオール、１１・・・下層配線、１２・・・
窒化膜（ヒロック防止膜）、１３・・・絶縁膜（被エツ
チング層）。 特許出願人 ソニー 株式会社 代理人 弁理士 高 月 亨（ａ） ２ピｏ、建社縁 １′ （ｂ） 第 １ 図 （ｂ） 第２■ ｔｌ￥１ η ＣＨＦう４ｒ又フ・ヲ又゛マ ＣＦ４＋０２７１ヲス・７ ２０！７／１７ＩＩＩＩ純称膜（ＰＳすＩＥ ２の二隊図 ３図
発明の実施例１の工程図であり、第３図は同じ（実施例
２の工程図であり、第４図は同じ〈実施例３の工程図で
ある。第５図及び第６図は従来の配線構造を示す断面図
である。 １・・・低融点金属（又は低融点金属合金）、２・・・
ヒロック防止膜、３・・・被エツチング層、４．１４・
・・サイドウオール、１１・・・下層配線、１２・・・
窒化膜（ヒロック防止膜）、１３・・・絶縁膜（被エツ
チング層）。 特許出願人 ソニー 株式会社 代理人 弁理士 高 月 亨（ａ） ２ピｏ、建社縁 １′ （ｂ） 第 １ 図 （ｂ） 第２■ ｔｌ￥１ η ＣＨＦう４ｒ又フ・ヲ又゛マ ＣＦ４＋０２７１ヲス・７ ２０！７／１７ＩＩＩＩ純称膜（ＰＳすＩＥ ２の二隊図 ３図
Claims (1)
- 【特許請求の範囲】 低融点金属または低融点金属合金上に、該低融点金属ま
たは低融点金属合金のヒロックを防止する膜であって、
後工程のエッチングに際し、被エッチング層と選択のと
れる材料から成る膜を形成する工程と、 該膜上に被エッチング層を形成する工程と、該被エッチ
ング層をエッチングして、上記低融点金属または低融点
金属合金にサイドウォールを形成する工程と を備えた多層配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18188885A JPS6243149A (ja) | 1985-08-21 | 1985-08-21 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18188885A JPS6243149A (ja) | 1985-08-21 | 1985-08-21 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243149A true JPS6243149A (ja) | 1987-02-25 |
Family
ID=16108630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18188885A Pending JPS6243149A (ja) | 1985-08-21 | 1985-08-21 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554864A (en) * | 1993-10-18 | 1996-09-10 | Nec Corporation | Semiconductor device having improved coverage with increased wiring layers |
-
1985
- 1985-08-21 JP JP18188885A patent/JPS6243149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554864A (en) * | 1993-10-18 | 1996-09-10 | Nec Corporation | Semiconductor device having improved coverage with increased wiring layers |
| US5610101A (en) * | 1993-10-18 | 1997-03-11 | Nec Corporation | Method of manufacturing a semiconductor device having improved coverage with increased wiring layers |
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