JPH07115133A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07115133A
JPH07115133A JP5258786A JP25878693A JPH07115133A JP H07115133 A JPH07115133 A JP H07115133A JP 5258786 A JP5258786 A JP 5258786A JP 25878693 A JP25878693 A JP 25878693A JP H07115133 A JPH07115133 A JP H07115133A
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conductor
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conductor layer
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Abstract

(57)【要約】 【目的】多層配線構造において、工程数の減少と、コン
タクト孔への配線材料の埋め込みと、コンタクト孔のア
スペクト比の低減とを同時に実現する。 【構成】(n+1)層目の配線層24のコンタクト孔2
2をn層目の配線層14の配線材料の一部23で埋め込
み、かつ、(n+1)層目の配線層24とn層目の配線
層14との絶縁は、n層目の配線層14の上面および側
面にそれぞれ自己整合的に形成された上面絶縁膜3およ
び側壁絶縁膜4により行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に多層配線を有する半導体装置およ
びその製造方法に関する。
【0002】
【従来の技術】近年の配線技術においては、半導体装置
の高密度・高集積化に伴ない、配線の多層化が行われて
いる。
【0003】配線の多層化の際の大きな課題として、コ
ンタクト部の配線のカバレッジの改善と配線層への絶縁
膜形成方法の改善があげられる。
【0004】コンタクト部の配線のカバレッジの対策と
しては、特開昭58−87848号公報や特開昭60−
57648号公報に開示されているような、コンタクト
を導体層で埋め込む方法が知られており、図10にこの
技術を例示する。
【0005】まず絶縁膜61上に下層の配線層62を形
成し、全体を層間絶縁層63で被覆し(図10
(A))、フォトレジストパターン64をマスクとして
層間絶縁層63に配線層62に達するコンタクト孔65
を開孔する(図10(B))。次にコンタクト孔に対し
てカバレッジの良い導体材料として多結晶シリコン層6
6’を堆積し(図10(C))、エッチバックすること
によりコンタクト孔65を多結晶シリコン層66’から
なる導体物66で埋め込み(図10(D))、スパッタ
により堆積し、導体物66の上面と接続するWSi膜を
パターニングして上層の配線層67を形成する(図10
(E))。
【0006】この方法はコンタクト孔に導体物を埋め込
んでカバレッジを改善するものである。しかしながら配
線層の層数が増加すると種々の問題が発生する。
【0007】配線層の層数が図10の2層から3層に増
加した場合の従来技術の半導体装置を図11に例示す
る。図11に示す従来技術では、絶縁膜71上に第1層
目の配線層72,82を形成し、第1の層間絶縁層73
を形成する。次に、配線層72に達する第1のコンタク
ト孔75を第1の層間絶縁層73に開孔し、第1のコン
タクト孔75を第1の導体物76で充填し、第1の層間
絶縁層73上に第1の導体物76に接続する第2層目の
配線層77を形成する。次に、第2の層間絶縁層74を
形成し、配線層82に達する第2のコンタクト孔85を
第2および第1の層間絶縁層74,73に開孔し、第2
のコンタクト孔85を第2の導体物86で充填し、第2
の層間絶縁層74上に第2の導体物86に接続する第3
層目の配線層87を形成する。
【0008】このように従来技術では、配線層の層数が
増加するにしたがい層間絶縁層の膜厚がどんどん厚くな
るために、埋め込む材料への条件も厳しくしないとコン
タクト孔を埋め込めむことが出来なくなるとともに、埋
め込んだ部分の電気抵抗値が大きくなり高速化への障害
となってくる。さらにコンタクト開孔工程と埋め込み工
程とが各配線層ごとに必要なために工程数が非常に多く
なるという欠点を生じる。
【0009】一方、配線層への絶縁膜形成方法の対策と
しては、Extended Abstracts of
the 17th Conference on S
olid State Devices and Ma
terials,1985pp.29−32に記載の論
文や特開昭62−43149号公報に開示されているよ
うな、配線層の側面に絶縁膜を側壁絶縁膜(サイドウオ
ール)として残す方法が知られており、図12および図
13にこの技術を例示する。
【0010】まずシリコン基板81の主表面に、選択酸
化法により厚いフィールド酸化膜83およびゲート酸化
膜となる薄い酸化膜88を形成し、その上にゲート電極
材である多結晶シリコン膜89’を堆積し、その上にシ
リコン窒化膜91’を積層する(図12(A))。次
に、フォトレジストパターン92をマスクとしてシリコ
ン窒化膜91’および多結晶シリコン膜89’をパター
ニングしてゲート電極89およびその上のシリコン窒化
膜パターン91を形状形成し、これをマスクとしてシリ
コン基板と逆導電型の不純物をイオン注入してソースお
よびドレイン領域93,93を形成する(図12
(B))。次に、シリコン窒化膜94’を積層し(図1
2(C))、異方性エッチングによりシリコン窒化膜9
4’による側壁絶縁膜94を形成し、これをマスクの一
部として、ソースおよびドレイン領域93,93上の薄
い酸化膜88を除去する(図12(D))。次に、層間
絶縁層としてシリコン酸化膜95を積層し、フォトレジ
スト96をマスクとしてシリコン酸化膜95を選択的に
エッチング除去してコンタクト孔97を開孔し(図13
(A))、配線膜98を形成する(図13(B))。
【0011】この方法は、下層の配線層(ゲート電極)
の上面と側面とにそれぞれ自己整合的に絶縁膜を形成し
て上層の配線層(配線膜)との絶縁をとる方法である。
【0012】しかしながらこの従来技術では、下層の配
線層のないところに上層の配線層のコンタクト孔が必要
な場合、必ずフォトレジスト等をマスクとしてコンタク
ト孔を開孔しなければならず、コンタクト開孔工程は減
らないし、またこの方法では、層間絶縁層の膜厚が厚く
なったときのコンタクト孔部における配線のカバレッジ
の改善に対する効果はないという欠点があった。
【0013】
【発明が解決しようとする課題】このように従来の多層
配線構造においては、コンタクト孔の深さをなるべく浅
くすることによる配線層のカバレッジの改善およびコン
タクト孔部におけるコンタクト抵抗の低抵抗化、配線層
間の絶縁膜の自己整合形成ならびに多層配線に伴なうコ
ンタクト構造形成工程数の増加防止のすべてを同時に満
足させることは不可能であった。
【0014】
【課題を解決するための手段】本発明の特徴は、第1お
よび第2の被接続部(下層の配線層、半導体基板の不純
物領域等)上に形成された層間絶縁層と、前記層間絶縁
層に形成されて前記第1および第2の被接続部にそれぞ
れ達する第1および第2のコンタクト孔と、前記第1の
コンタクト孔を充填して前記第1の被接続部に接続する
第1の埋込み導体物と、前記第1の埋込み導体物と連続
的に形成されて前記層間絶縁層の上面に被着形成され
た、n(nは1以上の整数)層目の第1の導体層と、前
記第1の導体層の上面および側面をそれぞれ覆う上面絶
縁膜および側壁絶縁膜と、前記第1の導体層の主材料と
同一の材料で前記第2のコンタクト孔を充填することに
より前記第2の被接続部に接続する第2の埋込み導体物
と、前記第2の埋込み導体物および前記層間絶縁層の上
面に被着しかつ前記上面絶縁膜および側壁絶縁膜に被着
して該上面絶縁膜および側壁絶縁膜により絶縁分離した
状態で前記第1の導体層と重畳する(n+1)層目の第
2の導体層とを有する半導体装置にある。
【0015】本発明の他の特徴は、第1および第2の被
接続部(下層の配線層、半導体基板の不純物領域等)を
形成し、該第1および第2の被接続部上の層間絶縁層に
該第1および第2の被接続部にそれぞれ達する第1およ
び第2のコンタクト孔を同時に形成する一連の工程と、
前記第1および第2のコンタクト孔内ならびに前記層間
絶縁層上に第1の導体層材を堆積し、その上に上面絶縁
膜材を積層する工程と、前記上面絶縁膜材および第1の
導体層材を同一平面形状にパターニングすることによ
り、前記第1のコンタクト孔を通して前記第1の被接続
部と接続し、前記層間絶縁層の上面に被着して延在し、
かつその上面に上面絶縁膜を被着したn(nは1以上の
整数)層目の第1の導体層を形成し、同時に、該第1の
導体層材により前記第2のコンタクト孔を充填し、かつ
前記層間絶縁層の上面を露出させる工程と、全面に側壁
絶縁膜材を堆積する工程と、前記第1の導体層の側面の
みに前記側壁絶縁膜材が残余するように異方性ドライエ
ッチングを行って該第1の導体層の側面に被着する側壁
絶縁膜を形成する工程と、前記第2のコンタクト孔を充
填する前記第1の導体層材の上面に接続し、前記層間絶
縁層の上面に被着し、前記上面絶縁膜および側壁絶縁膜
の表面に被着して該上面絶縁膜および側壁絶縁膜により
絶縁分離した状態で前記第1の導体層と重畳する(n+
1)層目の第2の導体層を形成する工程とを有する半導
体装置の製造方法にある。
【0016】
【実施例】次に図面を参照して本発明を説明する。
【0017】図1は本発明の第1の実施例の半導体装置
を示す断面図である。絶縁膜1上に第1および第2の下
層配線層11,21が形成されて層間絶縁層2により被
覆されている。層間絶縁層2に第1および第2のコンタ
クト孔12,22が形成されて第1および第2の下層配
線層11,21にそれぞれ達している。第1および第2
のコンタクト孔12,22は多結晶シリコンからなる埋
込み導体物13,23によりそれぞれ充填されて下層配
線層11,21にそれぞれ接続している。埋込み導体物
13と連続的に形成された多結晶シリコンからなる配線
層14が下層配線層11に接続する上層配線層として層
間絶縁層2の上面に被着して形成されている。またこの
配線層14の上面および側面にはそれぞれ上面絶縁膜3
および側壁絶縁膜(サイドウォール)4が配線層14に
対して自己整合的に被着形成されている。一方、多結晶
シリコンからなる埋込み導体物23の上面にはアルミも
しくはアルミ合金からなる配線層24が下層配線層21
に接続する上層配線層として接続し、層間絶縁層2の上
面に被着し、かつ上面絶縁膜3および側壁絶縁膜(サイ
ドウォール)4に被着しこれら絶縁膜3,4により配線
層14と絶縁分離し配線層14上に重畳して形成してい
る。
【0018】次に図2,図3を参照して図1の半導体装
置の製造方法の実施例を説明する。絶縁膜、例えばシリ
コン酸化膜1上に配線層11、21を形成した後、層間
絶縁層、例えばシリコン酸化層2を堆積し(図2
(A))、フォトレジストパターン5をマスクとしてエ
ッチングを行い、シリコン酸化層2に第1および第2の
コンタクト孔12,22を同時に形成する(図2
(B))。次に、フォトレジストパターン5を除去した
後、第1および第2のコンタクト孔12,22内および
シリコン酸化層2上に不純物を含有した多結晶シリコン
6を堆積し、その上に絶縁膜、例えばCVD法によるシ
リコン酸化膜7を積層し、その上にフォトレジストパタ
ーン8を形成する(図2(C))。次に、フォトレジス
トパターン8をマスクとしてシリコン酸化膜7および多
結晶シリコン6を順次エッチングして、不純物を含有し
た多結晶シリコン6から埋込み導体物13,23および
埋込み導体物13と連続せる配線層14を形成し、シリ
コン酸化膜7から配線層14と同一平面形状の上面絶縁
膜3を形状形成する。この際にエッチングしすぎて第2
のコンタクト孔22内の多結晶シリコン23の上面が層
間絶縁層2の上面より多少へこんだ状態となったとして
も、このコンタクト部への上層配線層のカバレッジは何
も埋め込まれていなかった場合に比べて大幅に改善され
ている。その後、フォトレジストパターン8を除去し、
全面に絶縁膜、例えばシリコン酸化膜9をCVD法によ
り形成する(図2(D))。次に、異方性のドライエッ
チングを行ってシリコン酸化膜9を配線層14の側面の
みに側壁絶縁膜4として残余させ、第2のコンタクト孔
22内に埋め込まれている多結晶シリコン23の上面お
よび層間絶縁層2の上面を露出させる(図3(A))。
次に、金属膜、例えばアルミ系の膜19をスパッタ法で
形成し、その上にフォトレジストパターン10を形成し
(図3(B))、フォトレジストパターン10をマスク
にして金属膜19をエッチングして同膜から配線層24
を形成し、フォトレジストパターン10を除去すること
により図1に示す半導体装置を得る(図3(C))。
【0019】図4は、図1の実施例の不純物含有多結晶
シリコンの配線層14の上面に低抵抗化のために高融点
金属のシリサイド膜、例えばタングステンシリサイド膜
15を積層被着して、下層配線層11に接続する配線層
を主材料の多結晶シリコン14とタングステンシリサイ
ド膜15とから構成した場合を示す断面図である。尚、
図4において図1と同一もしくは類似の箇所は同じ符号
で示してあるから、重複する説明は省略する。
【0020】図5は、下層配線層11’を絶縁膜16上
に形成し、その上の絶縁膜1上に下層配線層21を形成
した場合を示す断面図である。この場合、第1のコンタ
クト孔12’が形成される層間絶縁層の部分は絶縁膜2
および絶縁膜1から構成され、第2のコンタクト孔22
が形成される層間絶縁層の部分は第2の絶縁膜2から構
成されており、第1のコンタクト孔12’内に図1の不
純物含有多結晶シリコン13と同様の不純物含有多結晶
シリコン13’が充填されており、また図2,図3の製
造方法と同様に、配線層21,11’をエッチングスト
ッパーとして両コンタクト孔12’,22は同時に開孔
され、不純物含有多結晶シリコン13’14,23も同
時に堆積され同時に形状形成される。この変形例では下
層配線層11’と21との間に絶縁膜1が介在している
から第1のコンタクト孔13’は深くなるがその深さは
多結晶シリコンを充分に充填できる深さであり、絶縁膜
(層間絶縁層)2の上面A上の配線構造は図1と同様で
あるから、それに関する構造上の利点は図1と同じとな
る。
【0021】図6では図5と逆に、下層配線層21’を
絶縁膜16上に形成し、その上の絶縁膜1上に下層配線
層11を形成した場合を示す断面図である。この場合、
第2のコンタクト孔22’が形成される層間絶縁層の部
分は絶縁膜2および絶縁膜1から構成され、第1のコン
タクト孔12が形成される層間絶縁層の部分は第2の絶
縁膜2から構成されており、第2のコンタクト孔22’
内に図1の不純物含有多結晶シリコン23と同様の不純
物含有多結晶シリコン23’が充填されており、また図
2,図3の製造方法と同様に、配線層11,21’をエ
ッチングストッパーとして両コンタクト孔12,22’
は同時に開孔され、不純物含有多結晶シリコン13,1
4,23’も同時に堆積され同時に形状形成される。こ
の変形例では下層配線層11と21’との間に絶縁膜1
が介在しているから第2のコンタクト孔22’は深くな
るがその深さは多結晶シリコンを充分に充填できる深さ
であり、絶縁膜(層間絶縁層)2の上面A上の配線構造
は図1と同様であるから、それに関する構造上の利点は
図1と同じとなる。
【0022】尚、図5および図6において図1もしくは
図4と同一もしくは類似の箇所は同じ符号で示してある
から、重複する説明は省略する。
【0023】以上の本発明の第1の実施例およびその変
形例では、第1および第2の被接続部として絶縁膜1
(16)上の配線層11(11’),21(21’)を
例示した。
【0024】しかしながら、第1および第2の被接続部
を半導体基板に形成された不純物領域を含む半導体基板
の表面部分とすることもできる。その例として本発明を
DRAMのスタック型メモリセルに適用した場合を第2
の実施例として、図7にその構造断面図を示し、図8お
よび図9にその工程断面図を示す。
【0025】まず、P型シリコン基板25の主面に厚い
フィールド酸化膜26を選択酸化法で形成して素子領域
を区画し、素子領域の基板主面にゲート絶縁膜となる薄
いシリコン酸化膜27を形成し、その上に膜厚300n
mの多結晶シリコンゲート電極28を形成し、ゲート電
極28をマスクとしてN型不純物、例えば砒素を50k
eVで5.0×1015×cm-2のドーズ量に導入し、活
性化熱処理によりソース,ドレイン領域となる一対の第
1および第2の不純物領域41,51を第1および第2
の被接続部として形成する(図8(A))。次に、層間
絶縁層として膜厚500nmのシリコン酸化層29をC
VD法で堆積し、そこに第1および第2のコンタクト孔
42,52を同時に開孔する(図8(B))。次に、N
型不純物を含有する膜厚400nmの多結晶シリコン3
5を両コンタクト孔42,52内および層間絶縁層29
上に堆積し、その上に膜厚150nmのタングステンシ
リサイド膜36を形成し、その上に絶縁膜、例えば膜厚
200nmのシリコン酸化膜37を形成し、その上にフ
ォトレジストパターン38を形成する(図8(C))。
次に、フォトレジストパターン38をマスクとして、シ
リコン酸化膜37、タングステンシリサイド膜36およ
び多結晶シリコン35を順次同一平面形状にエッチング
除去して、第1および第2のコンタクト孔42,52を
充填する第1および第2の埋込み導体物43,53なら
びに第1の埋込み導体物43から連続的に構成される第
1の導体層44の主材料をN型不純物含有多結晶シリコ
ン35から形成し、その上にタングステンシリサイド膜
36から形状形成された高融点金属シリサイド膜45が
設けられ、その上に上面絶縁膜46がシリコン酸化膜3
7から形成される。そして主材料としてのN型不純物含
有多結晶シリコンとその上の高融点金属シリサイド膜と
から構成される第1の導体層44はソースおよびドレイ
ン領域のうちの一方の領域である第1の不純物領域41
に接続するビット線となる。そしてフォトレジストパタ
ーン38を除去する(図8(D))。次に、絶縁膜、例
えば膜厚200nmのシリコン酸化膜39をCVD法で
堆積し(図9(A))、異方性のドライエッチングを行
ってビット線の側面のみにシリコン酸化膜39を側壁絶
縁膜(サイドウォール)47として残余させる。これに
より第2のコンタクト孔52内を充填してある第2の埋
込み導体物としての多結晶シリコン53の上面は露出す
る。この際に、多少オーバーエッチングしても多結晶シ
リコン53の周囲のシリコン酸化膜29が後退して多結
晶シリコン53が突出した形状となるが、次工程におけ
る容量下部電極との接続には問題ない(図9(B))。
次に、N型不純物含有した膜厚500nmの多結晶シリ
コンを堆積しパターニングすることにより、多結晶シリ
コン53に接続した容量下部電極54を第2の導体層と
して形成する。この容量下部電極54はビット線の上面
絶縁膜46および側壁絶縁膜47上に被着形成され、こ
れによりこれら絶縁膜46,47によりビット線と絶縁
分離してビット線上に重畳する(図9(C))。次に、
例えば容量下部電極の多結晶シリコン54の表面を熱酸
化することにより膜厚8nmのシリコン酸化膜を容量誘
電体膜56として形成し、その上に、例えば不純物を含
有した膜厚200nmの多結晶シリコンを容量上部電極
57として形成して容量部を構成して、図7に示す半導
体記憶装置のメモリセルとなる(図9(D))。
【0026】
【発明の効果】以上説明したように本発明の多層配線を
有する半導体装置およびその製造方法では、(n+1)
層目の配線層のコンタクト孔をn層目の配線層の材料の
一部で埋め込み、(n+1)層目の配線層とn層目の配
線層との絶縁はn層目の配線層の上面と側面にそれぞれ
自己整合的に形成された絶縁膜によってのみ行われる構
造を有する。したがって、(n+1)層目の配線層のコ
ンタクト孔とn層目の配線層のコンタクト孔とを同時に
開孔することができこれにより開孔を行う工程数が少な
くなる効果、n層目の配線層の材料の一部で(n+1)
層目の配線層のコンタクト孔を埋め込むから、層間絶縁
層が薄い状態で材料を埋め込むこととなり、埋め込みや
すくなりかつコンタクト孔部における電気抵抗(コンタ
クト抵抗)が低くなる効果、埋め込みを行う工程数が少
なくなる効果、n層目と(n+1)層目との絶縁は自己
整合的に形成された絶縁膜によってのみ行われるから、
それより上層の配線層を従来技術で形成する場合でも、
その層間絶縁層の厚くならないでそのコンタクトの形成
が容易となる効果等の多くの効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体装置を示す断面
図である。
【図2】図1の半導体装置を製造する実施例の方法を工
程順に示した断面図である。
【図3】図2の続きの工程を順に示した断面図である。
【図4】第1の実施例の半導体装置の一部を変更した場
合を示す断面図である。
【図5】第1の実施例の半導体装置の他の一部を変更し
た場合を示す断面図である。
【図6】第1の実施例の半導体装置の別の一部を変更し
た場合を示す断面図である。
【図7】本発明の第2の実施例の半導体装置を示す断面
図である。
【図8】図7の半導体装置を製造する実施例の方法を工
程順に示した断面図である。
【図9】図8の続きの工程を順に示した断面図である。
【図10】従来技術を製造工程順に示した断面図であ
る。
【図11】他の従来技術を示した断面図である。
【図12】別の従来技術を製造工程順に示した断面図で
ある。
【図13】図12の続きの工程を順に示した断面図であ
る。
【符号の説明】
1,7,9,16,37,39,61,71,91’,
94’ 絶縁膜 2,29,63,73,74,95 層間絶縁層 3,46,91 上面絶縁膜 4,47,94 側壁絶縁膜(サイドウォール) 5,8,10,38,64,92,96 フォトレジ
ストパターン 6,35,66’,89’ 多結晶シリコン 11,11’,21,21’,62,72,82 被
接続部の配線層 12,12’,22,22’,42,52,65,7
5,85,97 コンタクト孔 13,13’,23,23’,43,53,66,7
6,86 埋込み導体物 14,24,67,77,87,98 配線層 15,36,45 高融点金属のシリサイド膜 19 金属膜 25,81 半導体基板 26,83 フィールド酸化膜 27,88 ゲート絶縁膜 28,89 ゲート電極 41,51,93 不純物領域 44 ビット線 54 容量下部電極 56 容量誘電体膜 57 容量上部電極

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 第1および第2の被接続部上に形成され
    た層間絶縁層と、前記層間絶縁層に形成されて前記第1
    および第2の被接続部にそれぞれ達する第1および第2
    のコンタクト孔と、前記第1のコンタクト孔を充填して
    前記第1の被接続部に接続する第1の埋込み導体物と、
    前記第1の埋込み導体物と連続的に形成されて前記層間
    絶縁層の上面に被着形成された、n(nは自然数)層目
    の第1の導体層と、前記第1の導体層の上面および側面
    をそれぞれ覆う上面絶縁膜および側壁絶縁膜と、前記第
    1の導体層の主材料と同一の材料で前記第2のコンタク
    ト孔を充填することにより前記第2の被接続部に接続す
    る第2の埋込み導体物と、前記第2の埋込み導体物およ
    び前記層間絶縁層の上面に被着しかつ前記上面絶縁膜お
    よび側壁絶縁膜に被着して該上面絶縁膜および側壁絶縁
    膜により絶縁分離した状態で前記第1の導体層と重畳す
    る(n+1)層目の第2の導体層とを有することを特徴
    とする半導体装置。
  2. 【請求項2】 前記第1の導体層の主材料および前記第
    1および第2の埋込み導体物の材料は多結晶シリコンで
    あることを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】 前記第1の導体層は主材料の多結晶シリ
    コンと該多結晶シリコン上面に形成された高融点金属の
    シリサイド膜から構成されていることを特徴とする請求
    項2に記載の半導体装置。
  4. 【請求項4】 前記第1および第2の被接続部は絶縁膜
    上に形成された(n−1)層目の配線層であり、前記第
    1の導体層はn層目の配線層であり、前記第2の導体層
    は(n+1)層目の配線層であることを特徴とする請求
    項1、請求項2もしくは請求項3に記載の半導体装置。
  5. 【請求項5】 前記第1の被接続部は第1の絶縁膜上に
    形成され、前記第1の被接続部および前記第1の絶縁膜
    上に第2の絶縁膜が形成され、前記第2の被接続部は前
    記第2の絶縁膜上に形成され、前記第1のコンタクト孔
    が形成される前記層間絶縁層の部分は前記第1および第
    2の絶縁膜から構成され、前記第2のコンタクト孔が形
    成される前記層間絶縁層の部分は前記第2の絶縁膜から
    構成されていることを特徴とする請求項1,請求項2,
    請求項3もしくは請求項4に記載の半導体装置。
  6. 【請求項6】 前記第2の被接続部は第1の絶縁膜上に
    形成され、前記第2の被接続部および前記第1の絶縁膜
    上に第2の絶縁膜が形成され、前記第1の被接続部は前
    記第2の絶縁膜上に形成され、前記第2のコンタクト孔
    が形成される前記層間絶縁層の部分は前記第1および第
    2の絶縁膜から構成され、前記第1のコンタクト孔が形
    成される前記層間絶縁層の部分は前記第2の絶縁膜から
    構成されていることを特徴とする請求項1,請求項2,
    請求項3もしくは請求項4に記載の半導体装置。
  7. 【請求項7】 前記第1および第2の被接続部はそれぞ
    れ半導体基板に形成された第1および第2の不純物領域
    であることを特徴とする請求項1,請求項2もしくは請
    求項3に記載の半導体装置。
  8. 【請求項8】 前記第1の不純物領域はソースおよびド
    レイン領域のうちの一方の領域であり、前記第2の不純
    物領域はソースおよびドレイン領域のうちの他方の領域
    であり、前記第1の導体層は前記第1の不純物領域に前
    記第1の埋込み導体物を通して接続するビット線を構成
    し、前記第2の導体層は前記第2の不純物領域に前記第
    2の埋込み導体物を通して接続する容量下部電極を構成
    することを特徴とする請求項7に記載の半導体装置。
  9. 【請求項9】 第1および第2の被接続部を形成し、該
    第1および第2の被接続部上の層間絶縁層に該第1およ
    び第2の被接続部にそれぞれ達する第1および第2のコ
    ンタクト孔を同時に形成する一連の工程と、前記第1お
    よび第2のコンタクト孔内ならびに前記層間絶縁層上に
    第1の導体層材を堆積し、その上に上面絶縁膜材を積層
    する工程と、前記上面絶縁膜材および第1の導体層材を
    同一平面形状にパターニングすることにより、前記第1
    のコンタクト孔を通して前記第1の被接続部と接続し、
    前記層間絶縁層の上面に被着して延在し、かつその上面
    に上面絶縁膜を被着したn(nは自然数)層目の第1の
    導体層を形成し、同時に、該第1の導体層材により前記
    第2のコンタクト孔を充填し、かつ前記層間絶縁層の上
    面を露出させる工程と、全面に側壁絶縁膜材を堆積する
    工程と、前記第1の導体層の側面のみに前記側壁絶縁膜
    材が残余するように異方性ドライエッチングを行って該
    第1の導体層の側面に被着する側壁絶縁膜を形成する工
    程と、前記第2のコンタクト孔を充填する前記第1の導
    体層材の上面に接続し、前記層間絶縁層の上面に被着
    し、前記上面絶縁膜および側壁絶縁膜の表面に被着して
    該上面絶縁膜および側壁絶縁膜により絶縁分離した状態
    で前記第1の導体層と重畳する(n+1)層目の第2の
    導体層を形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  10. 【請求項10】 前記第1および第2の被接続部は絶縁
    膜上に形成された(n−1)層目の配線層であり、前記
    第1の導体層はn層目の配線層であり、前記第2の導体
    層は(n+1)層目の配線層であることを特徴とする請
    求項9に記載の半導体装置の製造方法。
  11. 【請求項11】 前記第1および第2の被接続部はそれ
    ぞれ半導体基板に形成された第1および第2の不純物領
    域であることを特徴とする請求項9に記載の半導体装置
    の製造方法。
  12. 【請求項12】 前記第1の不純物領域はソースおよび
    ドレイン領域のうちの一方の領域であり、前記第2の不
    純物領域はソースおよびドレイン領域のうちの他方の領
    域であり、前記第1の導体層は前記第1の不純物領域に
    接続するビット線を構成し、前記第2の導体層は前記第
    2の不純物領域に接続する容量下部電極を構成すること
    を特徴とする請求項11に記載の半導体装置の製造方
    法。
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