KR100224047B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 콘택트 패드가 손상되는 것을 방지할 수 있는 적충 커패시터 구조를 가진 메모리 셀들을 포함하는 반도체 메모리 장치를 기술하고 있다. 본 장치는 반도체 기판 상에 형성된 메모리 셀 영역 및 주변 회로 영역을 포함한다. 제1 및 제2 관통 홀을 갖는 층간 절연층은 전체 기판을 덮도록 형성된다. 커패시터는 하부 및 상부 전극과 이들 전극들 사이에 위치한 유전체를 가진다. 하부 전극은 제1 관통 홀을 통해 제1 소자에 전기적으로 접속된다. 주변 회로 각각은 제2 소자, 상기 제2 소자에 전기적으로 접속된 콘택트 패드, 상기 콘택트 패드를 덮도록 형성된 패드 절연층, 상기 패드 절연층 상에 형성된 패드 보호층, 및 상기 패드 보호층 및 패드 절연층을 관통하는 콘택트 홀을 통해 상기 콘택트 패드에 전기적으로 접속되는 상호 접속 도선을 구비한다. 상기 콘택트 패드는 제2 관통 홀을 통해 상기 제2 소자에 전기적으로 접속된다. 상기 하부 전극 및 상기 콘택트 패드는 동일 도전층을 사용하여 제조된다. 상기 유전체와 상기 패드 절연층은 동일 절연층을 사용하여 제조된다. 상기 상부 전극 및 상기 패드 보호층은 동일 도전층을 사용하여 제조된다.

Description

반도체 메모리 장치 및 그 제조 방법
도1a ~ 도1f는 각각 종래의 반도체 메모리 장치 제조 방법의 처리 공정을 도시하는 단면도.
도2a는 도1a ~ 도1f에 도시된 종래의 제조 방법에 의한 공통 상부 전극 또는 셀 플레이트 전극을 위한 폴리실리콘 층의 에칭 처리 동안의 단면도.
도2b는 도1a ~ 도1f에 도시된 종래의 제조 방법에 의한 주변 영역 내의 콘택트 패드들의 손상을 도시하는 단면도.
도3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 동시하는 단면도.
도4a ~ 도4f는 각각 제1 실시예에 따른 반도체 메모리 장치 제조 방법의 처리 공정을 도시하는 단면도.
도5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 도시하는 단면도.
도6a ~ 도6e는 가각 제2 실시예에 따른 반도체 메모리 장치 제조 방법의 처리 공정을 도시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
27 : 반도체 메모리 장치 28 : P형 실리콘 기판
29a, 29b, 39 : MOSFET 30 : 제1 층간 절연층
31 : n_형 확산 영역 31 : 비트라인
33: 제2 층간 절연층 34a, 34b : 축적 전극
35 : 공통 유전체 37a,37b : 축적 커패시터
38 : 제3 층간 절연층 40 : n+형 확산 영역
41 : 콘택트 홀 42a, 42b : 콘택트 패드
43a,43b : 패드 절연층 44a, 44b : 패드 보호층
45, 45A : 콘택트 홀 46a, 46b : 알루미늄 배선
52 : 콘택트 홀 56 : 티타늄 실리사이드(TiSi2)층
57 : 폴리실리콘 층
[발명의 목적]
[발명이 속하는 기술 분야 및 그 분야의 종래 기술]
본 발명은 반도체 메로리 디바이스에 관한 것으로, 특히, 각 메모리 셀이 적층 커패시터 구조(stacked-capacitor structure)갖는 반도체 다이내믹 램(DRAM)디바이스와 그 제조 방법에 관한 것이다.
최근 수년간, 세대가 바뀜에 따라 DRAM의 메모리 셀이 점점 축소화되었다. 메모리 셀이 축소되더라도, 정보를 저장하기 위해 셀의 축적 커패시터에 일정 전하가 저장되어야 한다.
축적 커패시터의 획득 가능한 용량은 기억 셀의 축소화 정도에 따라 감소되는 경향이 있다. 반면에, 커패시터의 필요 용량은 커패시터에 걸쳐 인가되는 축적 전압이 고정될 경우 거의 일정하다. 따라서, 예를 들면, 커패시터의 표면 면적을 증대시켜 축소화에 따른 용량 감소를 보상할 필요가 있다. 이 표면 면적 증대는 보편적으로 커패시터의 하부 전극(lower electrode)(또는, 축적 전극)의 두께를 증가 시킴으로써 구현되었다.
그러나, 커패시터의 하부 또는 축적 전극의 두께 증가는 매트릭스 어레이 내에 메모리 셀들이 배열되는 메모리 셀 영역과 메모리 셀들을 구동하기 위한 주변 논리 회로들이 형성되는 주변 회로 영역간의 과도한 높이 차이를 초래한다. 그 결과, 상기 메모리 셀 영역과 주변 회로 영역 위에 형성되는 알루미늄(A1)배선층은 과도하게 얇은 부분들을 갖거나 또는 부분적으로 단절되는 경향이 있다.
또한, 상기 배선층의 패터닝 공정에서는, 알루미늄 층 상의 포토레지스트 막을 포토리소그래피 처리를 이용하여 패터닝함으로써 에칭 마스크를 형성한다. 증가된 용량의 전체 높이는 커패시터 위에 위치하는 영역과 포토리소그래피 처리 동안에 남은 영역간에 과도한 초점 이동을 초래한다. 그 결과, 배선층의 패터닝 정확도가 악화될 것이다.
상기와 같은 높이 차이는 예를 들면 전체 반도체 기판 위에 축적 커패시터들을 덮도록 두꺼운 층간 절연층(interlayer insulating layer)을 형성한 다음 그렇게 형성된 층간 절연층의 표면을 열 리플로 처리(thermal reflowing process) 또는 화학 기계 연마(CMP) 처리에 의해 평탄화함으로써 완화되거나 감소될 수 있다. 그러나, 상기 두꺼운 층간 절연층은 콘택트 홀 내의 알루미늄 배선 층이 분리(disconnect)되거나 단절(break)되는 또 다른 문제를 초래한다. 그 이유는 두꺼운 층간 절연층을 통하여 형성된 콘택트 홀들은 큰 종횡비(aspect ratio)를 갖기 때문인데, 여기서 종횡비는 홀의 폭/직경에 대한 홀의 높이의 비로 정의된다. 이로 인하여 알루미늄 배선층의 커버리지(coverage)가 악화된다.
따라서, 콘택트 홀들 내의 알루미늄 층이 분리 또는 단절되는 상기 문제를 해결하기 위하여, 커패시터의 하부 축적 전극을 형성하기 위한 도전층을 이용하여 커패시터용 도전성 패드들을 형성하는 개선된 종래 구조가 제안되었다. 이 종래 구조는 1991년 12월에 발간된 일본 특개평 3-270168호 공보에 개시되어 있다.
이하, 도1a ~ 도 1F를 참조하여 DRAM의 종래 구조의 제조 방법에 대해 설명한다.
물론, 이 종래의 DRAM은 다수의 금속 산화물 층 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)를 가지며, 메모리 셀 영역 내에 다수의 저층 커패시터들을 갖고, 주변 회로 영역 내에 다수의 MOSFET들을 갖는다. 그러나, 여기서는 설명을 간단히 하기 위하여, 두개의 MOSFET과, 메모리 셀 영역 내에는 두 개의 대응 커패시터들과, 주변 회로 영역에는 하나의 MOSFET이 있는 것으로 가정하여 설명한다.
우선, 도1a에 도시된 것처럼, p형 단결정 실리콘(Si) 기판(101)의 주표면 상에 통상의 LOCOS 처리에 의해 선택적으로 전계 산화물 층(102)을 형성하여, 메모리 셀 영역 A1과 주변 회로 영역 A2 내의 기판(101)의 주표면 내에 액티브 영역들을 정의한다. 기판(101)의 주표면은 액티브 영역들 내의 전계 산화물 층(102)으로부터 노출된다.
다음, 액티브 영역들 내에 불순물 이온들을 선택적으로 주입하여 MOSFET들의 임계 전압을 조정한 후, 각 액티브 영역들 내의 기판(101)의 주표면 상에 게이트 산화물 층(103)들을 선택적으로 형성한다. 인(P)으로 도핑된 대략 300 nm 두께를 갖는 n형 폴리실리콘 층을 통상의 화학 증착법(CVD) 처리에 의해 전체 기판(101)에 걸쳐 형성한다. 그 후 n형 폴리실리콘 층을 패터닝하여 대응 게이트 산화물 층(103)들 상에 게이트 전극(104)들을 형성하고, 전계 산화물 층(102) 상에 게이트 전극(104A)들을 형성한다.
계속하여, 게이트 전극(104)과 전계 산화물 층(102)를 마스크로 사용하여, 기판(101)의 액티브 영역들을 대략 2 × 1013원자/㎠의 조사량(dose)으로 선택적으로 이온 주입시켜, MOSFET들의 소스/드레인 영역들에 사용되는 n_형 확산 영역(105)들을 형성한다. 저압 CVD(LPCVD)처리에 의해 전체 기판(101)에 걸쳐 실리콘의 고온 산화물(HTO) 층을 형성하고 이방성 에칭 처리에 의해 에치백(etch back)하여, 기판(101)의 노출된 주표면 상에 측벽 스페이서(106)를 형성하고, 각 게이트 전극(104)들의 양쪽에 있는 전계 산화물 층(102) 상에 측벽 스페이서(106A)들을 형성한다.
다음, 패터닝된 포토레지스트 막(도시되지 않음), 측벽 스페이서(106)들 및 게이트 전극(104)들을 마스크로 사용하여, 주변 회로 영역 내의 기판(101)의 액티브 영역들을 선택적으로 대략 3 × 1013원자/㎠의 조사량으로 비소(As) 이온 주입을 하여, MOSFET들의 소스/드레인들에 이용되는 n+형 액티브 영역들을 형성한다. 그에 따라, 주변 회로 영역 A2 내의 n 채널 MOSFET들을 위한 액티브 영역들 내에 저농도 드레인(LDD) 구조가 형성된다.
상기 패터닝된 포토레지스트 막을 제거한 후에, 메모리 셀 영역 A1과 n 채널 MOSFET들을 위한 액티브 영역들을 덮는 또다른 패터닝된 포토레지스트 막(도시되지 않음), 측벽 스페이서(106)들 및, 게이트 전극(104)들을 마스크로 사용하여, 주변 회로 영역 A2 내의 기판(101)의 잔여 액티브 영역들을 선택적으로 대략 3 × 1015원자/㎠의 조사량으로 이불화붕소(BF2)이온 주입을 하여, 주변 회로 영역 A2 내에 p 채널 MOSFET들(도시되지 않음)을 형성한다.
그런 다음, 전체 기판(101)에 걸쳐 CVD 처리에 의해 대략 400 nm의 두께를 갖는 붕소 도핑 인규화물 유리 (Boron-doped Phosphor-Silicate Glass, BPSG) 층(109)을 형성한다. BPSG 층(109)은 게이트 전극(104)들과 비트 라인(108)들 사이에 위치하는 제1 층간 절연층으로 작용하며, 이 제1 층간 절연층은 다음 공정에서 형성될 것이다. 도1a에는 이 단계의 상태가 도시되어 있다.
또한, 도1b에 도시된 것처럼, 제1 층간 절연층(109)을 선택적으로 에칭하여 콘택트 홀(110)을 형성하는데, 이 홀은 메모리 셀 영역 A1 내의 n_형 확산 영역(105)들 중 대응하는 하나의 영역으로 수직으로 뻗어 있다. 그리고, 비트 라인들로 작용하는 패터닝된 도전층(108)을 제1 층간 절연층(109) 상에 형성한다. 그렇게 형성된 비트 라인(108)은 콘택트 홀(110)을 통하여 메모리 셀 영역 A1 내의 n_형 확산 영역 중 대응하는 하나의 영역과 접촉하고 전기적으로 연결된다.
계속하여, CVD 처리에 의해 전체 기판(101)을 덮도록 제2 층간 절연층으로 작용하는 BPSG 층(111)을 형성한다. 이 제2 층간 절연층(111)과 밑에 있는 제1 층간 절연층(109)을 선택적으로 에칭하여 메모리 셀 영역 A1 내의 n_형 확산 영역(105)들에 대응하는 위치들에 콘택트 홀(112)들을 형성하고, 주변 회로 영역 A2 내의 n+형 확산 영역(107)들에 대응하는 위치들에 콘택트 홀(113)들을 형성한다.
메모리 셀 영역 A1 내에 커패시터들의 하부 또는 축적 전극(115)들을 형성하고, 주변 회로 영역 A2 내에 콘택트 패트(116)들을 형성하기 위하여, CVD 처리에 의해 제2 층간 절연층(111) 상에 인으로 도핑된 대략 600 nm의 두께를 갖는 n형 폴리실리콘 층을 피착한다. 그렇게 형성된 n형 폴리실리콘 층 상에 형성된 피터닝된 포토레지스트 막(114)을 마스크로 사용하여 n형 폴리실리콘을 피터닝하여 하부 또는 축적 전극(115)들과 콘택트 패드(116)들을 형성한다. 도1C에 이 단계의 상태가 도시되어 있다.
포토레지스트 막(114)을 제거한 후에, 하부 또는 축적 전극(115)들, 콘택트 패드(116)들, 및 전체 기판에 걸쳐 노출된 제2 층간 절연층(111) 상에 대략 6nm의 두께를 갖는 실리콘 질화물(Si3N4) 층을 피착한다. 그 후 이 Si3N4층을 850℃ 온도의 증기 환경에서 30분 동안 산화시켜 Si3N4층의 표면 영역에 대략 1nm의 두께를 갖는 이산화규소(SiO2) 층을 형성한다. 그렇게 형성된 Si3N4층과SiO2층의 조합은 도 1D에 도시된 것처럼 커패시터들의 공통 유전체(117)로서 작용한다.
그 후, 통상의 CVD 처리에 의해 전체 기판(101)에 걸쳐 인으로 도핑된 대략 200 nm의 두께를 갖는 n형 폴리실리콘 층을 형성한다. 공통 유전체(117) 상에 형성된 패터닝된 포토레지스트 막(118)을 마스크로 사용하여, 이 n형 폴리실리콘 층을 에칭하여 메모리 셀 영역 A1 내에 선택적으로 남게 한다. 만약 사염화탄소(CC14)와 산소(O2)의 기체 혼합물을 에칭 가스로 사용하는 경우에는, 주변 회로 영역 A2내에서의 이 에칭 처리를 통하여 실리콘 질화물 층(Si3N4)및 실리콘 산화물 층 (SiO2)으로 이루어진 공통 유전체(117)는 사실상 불변하게 하면서 폴리실리콘 층을 선택적으로 에칭할 수 있다.
그에 따라, 패터닝된 n형 폴리실리콘 층에 의해 메모리 셀 영역 A1내에 커패시터들의 공통 상부 또는 셀 플레이트 전극 (common upper or cell-plate electrode)(119)이 형성된다. 이 단계의 상태는 도 1D에 도시되어 있다. 축적 머패시터(120)들 각각은 대응 하부 또는 축적 전극(115), 공통 유전체(117), 및 공통 상부 또는 셀 플레이트 전극(119)로 이루어진다.
주변 회로 영역 A2 내의 콘택트 패드(116)들은 하부 또는 축적 전극(115)들의 폴리실리콘 층과 동일한 폴리실리콘 층에 의해 형성되기 때문데, 도 1D에 도시된 것처럼 패드(116)들의 높이는 커패시터들(120)의 높이와 거의 같다.
패터닝된 포토레지스트 막(118)을 제거한 후에, 제3 층간 절연층으로 작용하는 BPSG 층(121)을 CVD 처리에 의해 전체 기판 (101)을 덮도록 형성한다. 그 후 대략 900℃ 온도의 질소(N2)환경에서 이 제3 층간 절연층(121)에 대해 열처리를 하여 상기 층(121)의 표면을 평탄화한다.
제 3 층간 덜연층(121) 상에 형성된 패터닝된 포토레지스트 막(122)을 마스크로 사용하여, 상기 층(121)과 밑에 있는 유전체(117)을 선택적으로 에칭하여 도 1E에 도시된 것처럼 주변 회로 영역 A2내의 밑에 있는 콘택트 패드(116)들을 노출시키는 콘택트 홀(123)들을 형성한다. 상기 콘택트 패드(123)들은 각기 n+ 확산 영역(107)들의 바로 위족에 위치한다.
최종적으로, 포토레지스트 막(122)을 제거한 후에, 패터닝될 제3 층간 절연층(121)상에 알루미늄 층을 형성하여, 각기 대응되는 콘택트 패드(116)들에 접촉하여 전기적으로 연결되는 배선(wiring conductor)(124)들을 형성한다.
그에 따라, 도 1f에 도시된 것처럼, 적층 커패시터 구조를 갖는 종래의 DRAM이 완성된다.
도 1a ∼도 1f에 도시된 종래의 DRAM 제조 방법은 다음의 문제점을 안고 있다. 주변 회로 영역 A2내에서 커패시터(120)들의 공통 상부 또는 셀 플레이트 전극 (119)을 형성하기 위한 폴리실리콘 층을 선택적으로 에칭 제거할 때, 에칭 가스로 카본 테트라클로라이드(CC14)와 산소(O2)의 기체 혼합물을 사용하더라도, 이 에칭 처리의 획득 가능한 선택비(selection ratio)는 최고 대략 100일 것이다. 상기CC14와 O2의 혼합물을 사용한 에칭 처리에 대해서는, Nikkei McGraw-Hill Inc.에 의해 1985년도에 출간된, T. Tokuyama와 N. Hashimoto 공저, MOS LSI FABRICATION TECHNOLOGY란 제명의 교재의 1777-178 페이지에 소개되어 있다.
이 경우, 도 2a에 도시된 것처럼, 인접한 콘택트 패드(116)들 간의 좁은 스페이스 또는 갭(130) 내의 커패시터들의 공통 상부 전극(119)에 사용되는 폴리실리콘 층(125)를 완전히 제거하기 위하여 필요한 에칭 시간(etching period)은 그런 좁은 스페이스 또는 갭(13)이 더 이상 존재하지 않을 때의 통상의 에칭 처리 시간의 대략 세 배일 것이다. 그 이유는 다음과 같다.
도 2a에서, 콘택트 패드(116)들은 기판(101)의 주표면으로부터 대략 600nm의 동일한 높이를 갖는다. 즉, 인접한 패드(116)들 간의 스페이스 또는 갭(13)은 대략 600nm의 깊이를 갖는다. 따라서, 상기 스페이스(130)내에 매립된 폴리실리콘 층(125)의 부분은 CC14와 O2의 에칭 혼합물을 사용하여 에칭 제거하기가 매우 어려울 것이다. 따라서 에칭 시간이 길어진다.
과도하게 긴 에칭 시간은 공통 유전체(117)에 악영향을 미친다. 특히, 대략 6nm의 작은 두께를 갖는 유전체(117)가 통상의 에칭 시간동안 에칭력 또는 액션을 견딜 수 있다 하더라도, 과도하게 긴 에칭 시간동안 그 에칭력을 견뎌 낼 수 없다.
그 결과, 유전체(117)가 파손되어 유전체(117)로부터 밑에 있는 패드(116)들이 노출되기 쉽다. 최악의 경우, 도 2b에 도시된 것처럼, 유전에는 물론 패드(116)들 자체도 파손될 수 있다.
[발명이 이루고자하는 기술적 과제]
따라서, 본 발명의 목적은, 콘택트 패드의 손상이 발생되는 것을 방지할 수 있는 적층 커패시터 구조를 갖는 메모리 셀들을 포함하는 반도체 메모리 장치과 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 소자 또는 구성 요소 레이아웃(layout)을 설계함에 있어서의 자유도(the degree of freedom)를 증대시킬 수 있는 적층 커패시터 구조를 갖는 메모리 셀들을 포함하는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 국면에 따르면, 반도체 기판 상에 형성된 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 장치가 제공된다. 메모리 셀 영역은 메모리 셀들을 가진다. 주변 회로 영역은 상기 메모리 셀들을 구동하기 위한 주변 회로들을 가진다.
제1 및 제2 관총 홀(penetrationg hole)들을 갖는 층간 절연층이 전체 기판을 덮도록 형성된다.
메모리 셀들 각각은 기판 위에 형성된 제1 소자(first element),및 상기 제1 소자 위에 적층되게 형성된 커패시터를 가진다. 제1 소자는 층간 절연층 밑에 위치한다. 커패시터는 층간 절연층 위에 위치한다.
커패시터는 하부 전극(lower electrode), 상부 전극(upper electrode), 및 상기 하부 전극과 상부 전극간에 위치한 유전체를 가진다. 하부 전극은 층간 절연층의 제1 관통 홀을 통하여 제1 소자에 전기적으로 접속한다.
주변 회로들 각각은 기판 상에 형성된 제2소자, 이 제2 소자에 전기적으로 접속된 콘택트 패드, 이 콘택트 패드를 덮도록 형성된 패트 절연층, 상기 콘택트 패드를 덮도록 상기 패드 절연층 상에 형성된 패드 보호층, 및 상기 패드 보호층과 패드 절연층을 관통하는 콘택트 홀을 통하여 상기 택트 패드에 전기적으로 접속된 상호 접속 도선(interconnection conductor)을 가진다.
상기 제2 소자는 층간 절연층 밑에 위치한다. 상기 패드 절연층, 패드 보호층, 및 상호 접속 도선은 층간 절연층 위에 위치한다. 상기 콘택트 패드는 상기 층간 절연층의 제2 관통 홀을 통하여 상기 제2 소자에 전기적으로 접속된다.
커패시터의 하부 전극 및 콘택트 패드는 동일한 도전층을 이용하여 제조된다. 커패시터의 유전체 및 패트 절연층은 동일한 절연층을 이용하여 제조된다. 커패시터의 상부 전극 및 패드 보호층은 동일한 도전층을 이용하여 제조된다.
본 발명의 제1 국면에 따른 반도체 메모리 장치에서는, 커패시터의 하부 전극과 콘택트 패드가 동일한 도전층을 이용하여 제조되기 때문에, 하부 전극과 콘택트 패드를 동일한 처리에서 형성할 수 있다.
또한, 커패시터의 유전체와 패드 절연층은 동일한 절연층에 의해 제조되고, 커패시터의 상부 전극과 패드 보호층은 동일한 도전층에 의해 제조된다. 따라서, 유전체 및 커패시터의 상부 전극을 형성하기 위한 패터닝 처리 동안 커패시터뿐만 아니라 콘택트 패드도 덮도록 마스크 레지스트 막(a masking resist film)을 패터닝 할 수 있다.
그 결과, 콘택트 패드의 손상이 발생하는 것을 방지할 수 있다.
상기 제1 국면에 따른 장치의 바람직한 실시예에서, 패드 보호층은 콘택트 패드를 다른 콘택트 패드 또른 다른 상호 접속 도선으로 전기 접속시키는 데 사용된다. 이 경우, 소자 또는 구성 요소 레이아웃을 설계함에 있어서의 자유도를 증대시킬 수 있다고 하는 부가적인 이점이 생긴다.
상기 제1 국면에 따른 장치의 또 다른 바람직한 실시예에서는, 상기 패드 보호층은 내열성 금속 실리사이드 서브 층(refractory-metal silicide sublayer)또는 내열성 금속층, 및 폴리실리콘 층을 포함하는 합성 구조를 가진다. 이 경우, 상기 패드 보호층의 시트 저항(sheet resistance)이 감소된다고 하는 부가적인 이점이 생긴다.
본 발명의 제2 국면에 따르면, 다음의 공정들을 포함하는 반도체 메모리 장치의 제조 방법이 제공된다.
제1 공정은 반도체 기판 상에 제1 복수 소자들과 제2 복수 소자들을 형성하는 것이다. 제1 복수 소자들은 메모리 셀 영역 내에 위치한다. 제2 복수 소자들은 주변 회로 영역 내에 위치한다.
제2 공정은 전체 기판에 걸쳐 제1 복수 소자들과 제2 복수 소자들을 덮는 제1 층간 절연층을 형성하는 것이다. 제1 층간 절연층은 메모리 셀 영역 내에 위치하는 복수의 제1 관통 홀들과, 주변 회로 영역 내에 위치하는 복수의 제2 관통 홀들을 가진다.
제3 공정은 제1 층간 절연층 상에 제1 도전층을 형성하는 것이다. 상기 제1 도전층은 메모리 셀 영역 내의 복수의 제1 관통 홀들을 통하여 복수의 제2 소자들로 전기적으로 접속되고, 주변 회로 영역 내의 복수의 제2 관통 홀들을 통하여 복수의 제2 소자들로 전기적으로 접속된다.
제4 공정은 상기 제1 도전층을 패터닝하여 메모리 셀 영역 내에 커패시터들의 하부 전극들을 형성하고, 주변 회로 영역 내에 콘택트 패드들을 형성한다. 상기 하부 전극들은 각기 복수의 제1 관통 홀들을 통하여 복수의 제1 소자들로 전기적으로 접속된다. 콘택트 패드들은 각기 복수의 제2 관통 홀들을 통하여 복수의 제2 소자들로 전기적으로 접속된다.
제5 공정은 전체 기판에 걸쳐 상기 하부 전극들과 콘택트 패드들을 덮는 절연층을 형성하는 것이다.
제6 공정은 전체 기판에 걸쳐 상기 절연층 상에 제2 도전층을 형성하는 것이다.
제7 공정은 상기 절연층과 제2 도전층을 패터닝하여 메모리 셀 영역 내에 우 전체층들과 커패시터들의 상부 전극들을 형성하고, 주변 회로 영역 내에 패드 절연층들과 패드 보호층들을 형성하는 것이다/
제8 공정은 전체 기판에 걸쳐 커패시터들의 상부 전극들과 패드 보호층들을 덮는 제2 층간 절연층을 형성하는 것이다.
제 9 공정은 주변 회로 영역 내에 상기 패드 절연층과 패드 보호층을 관통하는 콘택트 홀들을 형성하여, 각 콘택트 패드들을 노출시키는 것이다.
제10 공정은 각기 대응되는 콘택트 홀들을 통하여 콘택트 패드들과 접촉하여 전기적으로 접속되는 상호 접속 도선들을 형성하는 것이다.
상기 제2 국면은 따른 제조 방법에서는, 상기 절연층과 제2 도전층을 패터닝하기 위한 제7 공정 동안 커패시터들뿐만 아니라 콘택트 패드들도 덮도록 마스크 레지스트 막을 패터닝할 수 있다. 그 결과, 콘택트 패드의 손상이 발생하는 것을 방지할 수 있다.
상기 제2 국면에 따른 방법의 다른 바람직한 실시예에서는, 제7 공정에서, 상기 절연층과 제2 도전층의 주변 회로 영역 내의 인접한 두 콘택트 패드들 간에 연속되도록 패터닝한다.
상기 제2 국면에 따른 방법의 다른 바람직한 실시예에서는, 상기 제2 도전층상에 금속층을 형성하는 공정이 상기 제6 공정과 제7 공정 사이에 부가적으로 제공된다. 이 경우, 제7 공정은 절연층과 제2 도전층뿐만 아니라 금속층도 패터닝하도록 수행된다.
상기 제2 국면에 따른 방법의 또 다른 바람직한 실시예에서는, 상기 제2 도전층 상에 금속층을 형성하는 공정과, 그렇게 형성된 금속층을 이용하여 상기 제2 도전층 상에 규화물 층을 형성하는 공정이 상기 제6 공정과 제7 공정 사이에 부가적으로 제공된다. 이 경우, 제7 공정은 절연층과 제2 도전층뿐만 아니라 금속층과 규화물 층도 패터닝하도록 수행된다.
본 발명을 용이하게 실시할 수 있도록, 첨부 도면을 참조하여 설명하겠다.
[발명의 구성 및 작용]
이하, 본 발명의 바람직한 실시예들이 첨부된 도면들을 참조하여 설명될 것이다.
[제1 실시예]
제1 실시예에 따른 DRAM은 반도체 기판 상에 메모리 셀 영역과 주변 회로 영역을 포함한다. 메모리 셀 영역은 매트릭스 어레이 안에 배열된 메모리 셀들, 비트 라인들, 및 워드 라인들을 갖추고 있다. 각 메모리 셀은 MOSFET와 적층 커패시터를 갖추고 있다. 비트 라인들은 각 MOSFET들에 전기적으로 접속된다. 워드 라인들은 각 MOSFET들의 게이트 전극들에 전기적으로 접속된다. 주변 회로 영역은 메모리 셀들을 분할하기 위한 논리 회로들을 갖추고 있다. 논리 회로들은 MOSFET들을 포함한다.
여기서 설명을 간단히 하기 위하여, 도 3에 도시된 바와 같이, 메모리 셀 영역(A1)에 위치한 단 2 개의 MOSFET들(29a, 29b)과 단 2 개의 대응 커패시터들(37a, 37b)및 주변 회로 영역(A2)에 위치한 단 하나의 MOSFET(39)만이 설명된다.
도 3에 도시된 바와 같이, 필드 산화물 층(47)이 p형 단결정 실리콘(Si)기판(28)의 주표면상에 선택적으로 형성되어, 메모리 셀 영역(A1) 내의 MOSFET들(29a, 29b)을 위한 액티브 영역과 주변 회로 영역(A2)내의 MOSFET(39)를 위한 또 하나의 액티브 영역을 정의한다.
메모리 셀 영역(A1)의 액티브 영역에는, 3개의 n-형 확산 영역들(31)이 기판(28)의 표면 영역에 형성된다. 상기 영역들(31)중 중앙에 위치한 영역은 MOSFET들(29a, 29b)의 공통 소스/드레인 영역으로 사용된다. 좌우에 위치한 나머지 두 영역은 각 MOSFET들(29a, 29b)의 소스/드레인 영역으로 사용된다.
주변 회로 영역(A2)의 액티브 영역에는, 2 개의 n-형 확산 영역들(31)과 2 개의 n+형 확산 영역들(40)이 기판(28)의 표면 영역에 형성되며, 이들은 각각 MOSFET(39)의 소스/드레인 영역으로 사용된다. 이러한 영역들(31, 40)은 저농도 드레인(LDD)구조를 이룬다.
각 MOSFET들(29a, 29b)은 메모리 셀 영역(A1) 내의 노출된 기판 주표면 상에 형성된 게이트 산화물 층(48), 게이트 산화물 층(48)의 상부에 형성된 게이트 전극(49), 및 게이트 전극(49)의 양측에 위치한 기판의 노출된 주표면 상에 형성된 측벽 스페이서들(50)을 구비하고 있다. 필드 산화물 층(47)의 상부에는 2 개의 게이트 전극(49A)과 2 개의 측벽 스페이서들(50A)이 형성된다. 이러한 전극들(49A)은 배선들을 위해 사용된다.
MOSFET(39)는 주변 회로 영역 기판의 노출된 주표면 상에 형성된 게이트 산화물 층(48), 게이트 산화물 층(48)의 상부에 형성된 게이트 전극(49), 및 게이트 전극(49)의 양측에 위치한 기판(28)의 노출된 주표면 상에 형성된 측벽 스페이서들(50)을 구비하고 있다.
제1 층간 절연층이 전체 기판(28)에 걸쳐 게이트 전극들(49,49A) 및 측벽 스페이서들(50)을 덮도록 형성된다. 비트 라인(32)이 층간 절연층(30) 상부에 형성되어, 층간 절연층(30)의 콘택트 홀(51)을 통해, 게이트 전극들(49)사이에 위치한 하부 n-형 확산 영역(31)에 전기적으로 접속된다.
제2 층간 절연층(33)이 전체 기판(28)에 걸쳐 제1 층간 절연층(30)의 상부에 형성된다. 축적 커패시터들(37a, 37b)은 대응 MOSFET들(29a, 29b)의 상부에 적층 되도록 메모리 셀 영역(A1) 내의 제2 층간 절연층(33)의 상부에 형성된다. 커패시터(37a)는 폴리실리콘으로 이루어진 하부 혹은 축적 전극(34a), 실리콘 산화물 층과 실리콘 질화물 층의 조합으로 이루어진 공통 유전체(35), 및 폴리실리콘으로 이루어진 공통 상부 혹은 셀 플레이트 전극(36)으로 구성된다. 커패시터(37b)는 폴리실리콘으로 이루어진 하부 혹은 축적 전극(34b), 공통 유전체(35), 및 공통 하부 혹은 셀플레이트 전극(36)으로 구성된다. 하부 전극들(34a, 34b)은 제1 및 제2 층간 절연층들(30,33)을 관통하는 대응 콘택트 홀들(52)을 통해, 좌우측에 위치한 대응 n-형 확산 영역들(31)에 전기적으로 접속된다.
주변 회로 영역(A2)에는, 커패시터들(37a, 37b)의 하부 전극들(34a, 34b)을 형성하기 위해 사용된 것과 동일한 폴리실리콘으로 이루어진 2 개의 콘택트 패드들(42a, 42b)이 제2 및 제1 층간 절연층들(33,30)을 수직으로 관통하는 대응 콘택드 홀들(41) 내에 형성된다. 콘택트 패드들(42a, 42b)의 저면은 대응 콘택트 홀들(41)을 통해 대응 n-형 확산 영역들(40)과 접촉되어 전기적으로 접속된다.
더우기, 콘택트 패드들(42a, 42b)의 상부는 제2 층간 절연층(33)으로 부터 돌출하여, 각각 패드 절연층들(43a, 43b)로 덮여 있다. 절연층들(43a, 43b)은 커패시터들(37a, 37b)의 공통 유전체(35)를 형성하기 위해 사용된 것과 동일한 유전 물질로 이루어진다. 절연층들(43a, 43b)은 또한, 각각 패드 보호층들(44a, 44b)로 덮여 있다.패드 보호층들(44a, 44b)은 커패시터들(37a, 37b)의 공통 상부 전극(36)을 형성 하기 위해 사용된 것과 동일한 폴리실리콘으로 이루어진다.
패드 절연층들(43a, 43b)은 콘택트 패드들(42a, 42b) 간의 간격 만틈 서로 분리되어 있다. 패드 보호층들(44a, 44b)은 그 저네가 대응 패드 절연층들(43a, 43b)의 상부에 위치하며, 이에 따라 층들( 44a, 44b)은 하부의 제2 층간 절연층(33) 및 대응 콘택트 패드들(42a, 42b)과 접촉되지 않는다.
제3 층간 절연층(38)이 전체 기판(28)에 걸쳐, 축적 커패시터들(37a, 37b), 콘택트 패드들(42a, 42b),패드 절연층들(43a, 43b), 및 패드 보호층들(44a, 44b)을 덮도록 형성된다. 2 개의 콘택트 홀들(45)이 제3 층간 절연층(38), 패드 보호층들(44a, 44b), 및 패드 절연층들(43a, 43b)을 수직으로 관통하도록 형성된다. 홀들(45)은 대응 콘택트 패드들(42a, 42b)의 상부 표면을 노출시킨다. 패드 보호층들(44a, 44b)은 제3 층간 절연층(38)에 의해 서로 전기적으로 절연된다.
알루미늄 배선들(46a, 46b)이 제3 층간 절연층(38) 상부에 형성되어 대응 콘택트 홀들(45)을 통해, 대응 콘택트 패드들(42a, 42b)에 접촉되어 전기적으로 접속된다.
이어서, 제1 실시예에 따른 DRAM의 제조 방법이 도4a ~ 4f를 참조하여 아래에 설명된다.
먼저, 도4a에 도시된 바와 같이, 실리콘 질화물 층(도시되지 않음)이 p형 실리콘 기판(28)의 주표면 상부에 형성되고 사진 및 에칭 공정에 의해 패터닝되어 액티브 영역들에 대응하는 위치들에 선택적으로 실리콘 질화물(Si3N4)층이 남게 된다.
그 다음, 통상의 LOCOS 공정에 의해, 약 300nm의 두께를 가진 필드 산화물 층(47)이 기판(28)의 주표면 상에 선택적으로 형성되어 메모리 셀 영역(A1) 및 주변 회로 영역(A2) 내의 액티브 영역들을 정의한다. 기판(28)의 주표면은 그 액티브 영역들이 필드 산화물 층(47)으로부터 노출된다.
그 다음, 잔여 실리콘 질화물 층을 제거한 후, 열 산화 공정에 의해 약 10 ~ 12 nm의 두께를 가진 게이트 산화물 층(48)이 각 액티브 영역들의 노출된 기판(28) 주표면 상에 선택적으로 형성된다. 그 다음, 약 100nm의 두께를 가진 폴리실리콘 층(도시되지 않음)과 약 100nm의 두께를 가진 텅스텐 실리사이드(WSi2) 층(도시되지 않음)이 형성되어 전체 기판(28) 상부에 적층된다. 그 다음, 폴리실리콘 층과 텅스텐 실리사이드 층은 패터닝되어 대응 게이트 산화물 층들(48) 및 필드 산화물층(47)의 상부에 게이트 전극들(49, 49A)이 각각 형성된다.
그 다음, 게이트 전극들(49)과 필드 산화물 층(47)을 마스크로 사용하여, 약 2×1013원자/㎠의 조사량, 약 40KeV의 가속 에너지의 조건으로 기판(28)의 액티브 영역들에 선택적으로 인(P) 이온 주입을 실시하여 n-형 확산 영역들(31)을 형성한다. 그 다음, 소스 가스로 사일렌(SiH4)과 산화질소(N2O)를 사용하는 약 800℃에서의 LPCVD 공정에 의해 약 100nm의 두께를 가진 실리콘 HTO 층이 전 기판(28) 상에 형성된다. 그 다음, 상기 HTO 층은 반응성 이온 에칭 공정으로 에치백(etch back)되어 측벽 스페이서들(50,50A)을 형성한다.
반응성 이온 에칭 공정에서는, 예컨대 인가 전력이 250 W로 설정되고 진공도는 700 mTorr로 설정된다. 아르곤(Ar)이 운반 가수로 사용되며, 삼불화메탄(CHF3)과 사불화탄소(CF4)가 에칭 가스로 사용된다. 상기 가스들의 유량비는 CHF3 :CF4 :Ar =40 sccm : 40 sccm : 800 sccm 으로 설정된다.
그 다음, 패터닝된 포토레지스트 막(도시되지 않음), 측벽 스페이서(50) 및 게이트 전극들(50)을 마스크로 사용하여, 주변 회로 영역(A2)내의 액티브 영역들에 선택적으로 약 3×1015원자/㎠의 조사량으로 비소 이온 주입이 실시되어 n+형 확산 영역들(40)이 형성된다. 따라서, 주변 회로 영역(A2)의 n채널 MOSFET들을 위한 액티브 영역들에 LDD 구조가 형성된다.
상기 패터닝된 포토레지스트 막을 제거한 후, 메모리 셀 영역과 n 채널 MOSFET들을 위한 액티브 영역들을 덮는 또 하나의 패터닝된 포토레지스트 막(도시되지 않음), 측벽 스페이서들(50), 및 게이트 전극들(49)을 마스크로 사용하여, 주변 회로 영역(A2)의 나머지 액티브 영역들에 선택적으로 약 3×1015원자/㎠의 조사량으로 이불화붕소(BF2) 이온 주입이 실시되어 주변 회로 영역(A2)에 p 채널 MOSFET들(도시되지 않음)이 형성된다.
그 다음, 고온 LPCVD 공정에 의해, 약 100 nm의 두께를 가진 실리콘 HTO층(도시되지 않음)이 형성되어 전 기판(28)에 걸쳐 게이트 전극들(49, 49A)과 측별 스페이서들(50, 50A)을 덮는다. 그 다음, 소스 가스로 TEOS(Si(OC2H5)4), 포스핀(PH3),트리메틸 보레이트(B(OCH3)3), 산소(O2)가 사용되는 LPCVD 공정에 의해 약 300 nm의 두께를 가진 BPSG 층(도시되지 않음)이 기판(28) 전체에 걸쳐 형성된 HTO 층 상부에 형성된다. 그 다음, BPSG 층은 750 ~ 900℃의 온도에서 리플로(reflow)되어 그 표면이 평탄화된다. 이렇게 형성된 HTO 층과 BPSG 층의 조합은 제1 층간 절연층(30)으로 사용된다. 이 단계의 상태가 도4a에 도시되어 있다.
HTO 층은 게이트 전극들(49, 49A)에 관한 제1 층간 절연층(30)의 스텝 커버리지를 확보하기 위하여, 그리고 BPSG 층에 포함된 인(P) 및 붕소(B) 원자들이 하부 확산 영역들(31, 40) 안으로 확산되는 것을 방지하기 위하여 제공된다.
또한, 도4b에 도시된 바와 같이, 메모리 셀 영역(A1) 내의 n-형 확산 영역들(31)중에서 대응하는 영역까지 수직으로 연장되는 콘택트 홀 (51)을 형성하기 위하여, 제1 층간 절연층(30)은 불화탄소 계열의 에칭 가스(예컨대, CHF3혹은 CF4)를 사용하는 이방성 에칭 공정에 의해 선택적으로 에칭된다.
약 100 nm의 두께를 가진 n+형 폴리실리콘 층과 약 100 nm의 두께를 가진 텅스텐 실리사이드 층이 제1 층간 절연층의 상부에 연속적으로 형성되어 폴리사이드 구조를 이루는 복합층을 형성한다. 그 다음, 복합층은 패터닝되어, 메모리 셀 영역(A1) 내의 측(30)의 콘택트 홀(51)을 통해 하부의 n-형 확산 영역들(31)에 접촉 되어 전기적으로 접속된 비트 라인(32)을 형성한다. 이 단계의 상태가 도4b에 도시되어 있다.
그 다음, 고온의 LPCVD 공정에 의해 약 100 nm의 두께를 가진 실리콘 HTO 층(도시되지 않음)이 제1 층간 절연층의 상부에 형성되어 전체 기판(28)에 걸쳐 비트 라인(32)을 덮는다. 그 다음, LPCVD 공정에 의해 약 300 nm의 두께를 가진 BPSG 층(도시되지 않음)이 전체 기판(28) 상부에 형성된 HTO 층의 상부에 형성된다. 그 다음, BPSG 층은 고온에서 리플로되어 그 표면이 평탄화된다.
이렇게 형성된 HTO 층과 BPSG 층은 도4c에 도시된 바와 같은 제2 층간 절연층(33)으로 사용된다.
기판(28) 의 주표면으로부터 제2 층간 절연층(33)까지의 높이는 약 800 nm이다.
또한, 제2 및 제1 층간 절연층들(33,30)은 사진 및 에칭 공정에 의해 선택적으로 에칭되어, 메모리 셀 영역(A1) 내의 콘태트 홀들(52)과 주변 회로 영역(A2) 내의 콘태그 홀들(41)을 형성한다. 도4c에 도시된 바와 같이, 콘택트 홀들(52)은 각각, 좌우측에 형성된 n-형 확산 영역들(31)에 대응하는 위치들에 형성된다. 콘택트 홀들(41)은 각각, n+형 확산 영역들(40)에 대응하는 위치들에 형성된다.
메모리 셀 영역(A1) 내의 커패시터들(37a, 37b)의 하부 혹은 축적 전극들(34a, 34b) 및 주변 회로 영역(A2) 내의 콘택트 패드(42)을 형성하기 위하여, CVD 공정에 의해 약 600 nm의 두께를 가진 제1 폴리실리콘 층이 제2 층간 절연층(111)의 상부에 형성된다.
또한, 메모리 셀 영역의 전체와 p+형 확산 영역들(도시되지 않음)이 형성된 주변 회로 영역(A2)의 일부를 덮는 포토레지스트 막(도시되지 않음)을 사용하여, 상기 제1 폴리실리콘 층에 선택적으로 약 1×1016원자/㎠의 조사량, 40KeV의 가속 에너지로 인 이온 주입이 실시된다. 상기 포토레지스트 막을 제거한 후, 메모리 셀 영역 전체와 n+형 확산 영역들이 형성되는 주변 회로 영역(A2)의 다른 부분을 덮는 또 하나의 포토레지스트막(도시되지 않음)을 사용하여 1×1016원자/㎠의 조사량, 30KeV의 가속 에너지로 상기 제1 폴리실리콘 층에 선택적으로 붕소 이온 주입을 실시한다.
그 다음, 도4c에 도시된 바와 같이, 패터닝된 포토레지스트 막(53)을 마스크로 사용하여, 상기와 같이 2회 이온 주입된 제1 폴리실리콘 층이 이방성 에칭 공정에 의해 선택적으로 에칭된다. 따라서, 커패시터들(37a, 37b)을 위한 하부 혹은 축적 전극들(34a, 34b)이 메모리 셀 영역(A1)에 형성되며, 동시에 n+형 확산 영역들(40)을 위한 콘택트 패드들(42a, 42b)과 p+형 확산 영역들을 위한 콘택트 패드(도시되지 않음)이 주변 회로 영역(A2)에 형성된다. 이 단계의 상태가 도4c에 도시되어 있다. 이후, 포토레지스트 막(53)이 제거된다.
커패시터들(37a, 37b)의 공통 유전체(35)와 콘택트 패드들(42a, 42b)을 위한 패드 절연층들(43a, 43b)을 형성하기 위하여, 약 6 nm의 두께를 가진 실리콘 질화물 층이 하부 전극들(34a, 34b), 콘택트 패드들(42a, 42b), 및 전체 기판(28) 에 걸쳐 노출된 제2 층간 절연층(33)의 상부에 침적된다. 그 다음, 실리콘 질화물 층은 30 분동안 850℃의 수증기 환경에서 산화되어, 그 표면 영역에 약 1 nm의 두께를 가진 실리콘 산화물 층이 형성된다.
그 다음, 커패시터들(37a, 37b)의 공통 상부 혹은 셀 플레이트 전극(36)과 콘택트 패드들(42a, 42b)을 위한 패드 보호층들(44a, 44b)을 형성하기 위하여, 통상의 CVD 공정에 의해, 인이 첨가된, 약 200 nm의 두께를 가진 제2 폴리실리콘 층이 기판(28) 전체에 걸쳐 실리콘 산화물 층의 상부에 형성된다.
그 다음, 제2 폴리실리콘 층 상부에 형성되어 패터닝된 포토레지스트 막(54)을 사용하여, n형 제2 폴리실리콘 층과 하부의 실리콘 질화물 층 및 산화물 층이 선택적으로 에칭된다. 따라서, 커패시터들(37a, 37b)의 공통 상부 전극(36)이 메모리 셀 영역(A1) 내의 잔류 제2 폴리실리콘 층에 의해 형성된다. 커패시터들(37a, 37b)의 공통 유전체(35)가 메모리 셀 영역(A1) 내의 실리콘 질화물 층과 실리콘 산화물 층의 조합으로 형성된다. 패드 보호층들(44a, 44b)이 주변 회로 영역(A2) 내의 잔류 제2 폴리실리콘 층에 의해 형성된다. 콘택트 패드들(42a, 42b)을 위한 패드 절연층들(43a, 43b)이 주변 회로 영역(A2) 내에 실리콘 질화물 층과 실리콘 산화물 층의 조합으로 형성된다. 이 단계의 상태가 도4d에 도시되어 있다.
이 단계에서, 적층 구조를 가진 커패시터들(37a, 37b)이 메모리 셀 영역(A1)에 형성된다.
주변 회로 영역(A2)의 콘택트 패드들(42a, 42b)은 하부 혹은 축적 전극들(34a, 34b)과 동일한 폴리실리콘 층으로 형성되기 때문에, 도1D에 도시된 바와 같이, 패드들(42a, 42b)의 높이는 전극들(34a, 34b)의 높이와 동일하다. 유사하게, 주변 회로 영역(A2)의 패드 절연층들(43a, 43b)은 공통 유전체(35)와 동일한 실리콘 질화물 층 및 실리콘 산화물 층의 조합으로 형성되기 때문에, 패드들(42a, 42b)의 높이는 전극들(34a, 34b)의 높이와 동일하다. 주변 회로 영역(A2)의 패드 보호층들(44a, 44b)은 공통 상부 혹은 셀 플레이트 전극(36)과 동일한 폴리실리콘 층으로 형성되기 때문에, 층들(44a, 44b)의 높이는 전극(36)의 높이와 동일하다.
패터닝된 포토레지스트 막(54)을 제거한 후, 제3 층간 절연층(38)을 형성하기 위하여, 고온 LPCVD 공정에 의해 실리콘 HTO 층(도시되지 않음)이 전체 기판(28) 에 걸쳐 제2 층간 절연층(33) 상부에 형성된다. 그 다음, LPCVD 공정에 의해, BPSG 층(도시되지 않음)이 전체 기판(28)에 걸쳐 형성된 HTO 층 상부에 형성된다. 그 다음, BPSG 층은 고온에서 리플로되어, 그 표면이 평탄화된다. 이렇게 형성된 HTO 층과 BPSG 층의 조합은, 도4e에 도시된 바와 같이, 제3 층간 절연층(38)으로 사용된다.
기판(28)의 주표면으로부터 제3 층간 절연층(38)까지의 높이는 약 1200 nm이다.
HTO 층은 공통 상부 전극(36)에 관한 제3 층간 절연층(38)의 스텝 커버리지를 확보하기 위하여, 그리고 BPSG 층에 포함된 인 및 붕소 원자들이 하부의 공통 상부 전극(36)과 패드 보호층들(44a, 44b) 안으로 확산되는 것을 방지 하기 위하여 제공된다.
또한, 제3 층간 절연층(38) 내에 콘택트 홀들(45A)을 형성하기 위하여, 제3 층간 절연층(38) 상부에 형성되어 패터닝된 포토레지스트 막(55)을 마스크로 사용하여, 제3 층간 절연층(38)은 불화탄소 계열의 에칭 가스(예컨대, CHF3혹은 CF4)를 사용하는 이방성 에칭 공정에 의해 선택적으로 에칭된다. 이러한 이방성 에칭 공정은 예컨대, 아래의 조건하에 반응성 이온 에칭 공정에 의해 수행된다.
특히, 인가 전력은 8500 W로 설정되며, 진공도는 400 mTorr로 설정된다. 아르곤(Ar)이 운반 가스로 사용되며, 삼불화메탄(CHF3)과 사불화탄소(CF4)가 에칭 가스로 사용된다. 상기 가스들의 유량비는 CHF3 :CF4 :Ar = 30 sccm : 10 sccm : 450 sccm 으로 설정된다.
상기 이방성 에칭 공정 후, 콘택트 홀들(45A) 내의 패드 보호층들(44a, 44b)은 에칭 가스로서 염소(Cl2)와 브롬화수소(HBr)의 혼합 가스를 사용하여 선택적으로 에칭된다. 이 에칭 공정은 예컨대, 아래의 조건하에 수행되는 반응성 이온 에칭 공정이다. 인가 전력은 400 W로 설정되며, 진공도는 100 mTorr로 설정된다. 상기 가스들의 유량비는 Cl2 :HBr = 80 sccm : 30 sccm 으로 설정된다.
또한, 콘택트 홀들(45A)내의 패드 절연층들(43a, 43b)은 불화탄소 계열의 에칭 가스 (예컨대,CHF3혹은 CF4)를 사용하는 이방성 에칭 공정에 의해 선택적으로 에칭된다. 따라서, 대응 콘택트 홀들(42a, 42b)의 상부 표면을 노출시키는 콘택트 홀들(45)이 형성되어, 주변 회로 영역(A2)의 제3 층간 절연층(38), 패드 보호층들(44a, 44b), 및 패드 절연층들(43a, 43b)을 수직으로 관통한다. 도4e에 도시된 바와 같이, 콘택트 홀들(45)은 각각 대응 콘택트 패드들(42a, 42b) 상부에 위치한다.
마지막으로, 포토레지스트 막(55)을 제거한 후에, 알루미늄(Al) 층은 제3 층간 절연층 상에 형성되고, 공지된 공정에 의해 패터닝되어, 배선(46a 및 46b)를 형성한다. 도3에 도시한 바와 같이, 도선(46a 및 46b)는 콘택트 홀(45)를 통해 대응하는 콘택트 패드(42a 및 42b)와 접촉하여 전기적으로 접속된다. 콘택트 패드(42a 및 42b)는 대응하는 콘택트 홀(41)을 통해 하부 확산층과 전기적으로 접촉되기 때문에, 배선(46a 및 46b)는 대응하는 확산 영역(40)과 전기적으로 접속된다.
그러므로, 도3의 제3 실시예에 따른 적층 커패시터 구조를 갖은 DRAM(27)이 완성된다.
제1 실시예에 따른 DRAM(27)로, 커패시터(37a, 37b)의 공통 하부 또는 셀플레이트 전극(36)을 형성하기 위한 제1 폴리실리콘 층이 주변 회로 영역(A2) 내에서 선택적으로 에칭 제거될 때(도4d 참조), 메모리 셀 영역(A1)내에 위치된 제1 폴리실리콘의 일부뿐만 아니라 주변 회로 영역(A2)내에 위치된 제1 폴리실리콘의 일부는 포토레지스트 막(55)으로 덮혀질 수 있다.
그러므로, 주변 회로 영역(A2)내의 제1 폴리실리콘의 부분이 포토레지스트 막(118)로 부터 노출되는 도1a에 도시한 종래의 제조 방법과 다르게, 100 이상의 고 선택비와 같은 특별한 에칭 조건이 전극(36)을 형성하기 위한 에칭 공정을 위해 요구되지 않는다. 이것은 이 에칭 공정은 용이하고 간단하게 수행된다는 것을 의미한다.
또한, 콘택트 패드(42a 및 42b)는 도4d의 공정 단계에서 포토레지스트 막(55), 패드 보호층(44a 및 44b), 및 패드 절연층(43a 및 43b)로 덮혀진다. 따라서, 에칭 주기가 과도하게 길어도, 콘택트 패드(42a 및 42b)가 에칭 작용으로 인해 파손되거나 손상되는 우려가 없다. 이것은 종래의 DRAM에서의 문제점이 해결될 수 있다는 것을 의미한다.
또한, 종래의 DRAM과 유사하게, 다음의 장점이 제1 실시예에 따라 DRAM(27)내에서 얻어질 수 있는 것은 물론이다. 특히, Al 배선(46a 및 46b)는 제3 층간 절연층(38)의 표면이 평탄화되었기 때문에 형성되기 쉽다. Al 배선(46a 및 46b)는 콘택트 홀(45)내에서 대응하는 확산 영역(40)에 전기적으로 비접속하는 경향은 없다.
제1 실시예에 따른 DRAM에서 커패시터(37a 및 37b)의 하부 또는 축적 전극(34a 및 34b) 및 콘택트 패드(42a 및 42b)는 폴리실리콘으로 만들어진다. 그러나, 텅스텐 (W), 티타늄(Ti), 또는 티타늄 질화물(TiN)은 폴리실리콘 대신에 사용될 수 있다. 또한, 폴리실리콘 단일층 대신에 W, Ti, 및 TiN 중 적어도 2개로부터 선택된 물질로 만들어진 적어도 2개의 적층을 포함하는 임의의 다층 구조가 사용될 수 있다.
[제2 실시예]
제2 실시예에 따른 DRAM이 도2에 도시된다. 이 DRAM은 셀 플레이트 전극 및 패드 보호층을 형성하는 층 및 패드 층의 구성을 제외하고 제1 실시예의 것과 동일한 구성을 갖는다. 그러므로, 동일한 구성에 관한 설명은 대응하는 소자에 동일한 참조 번호를 붙임으로써 간단히 하기 위해 여기서 생략된다.
커패시터(37a 및 37b)의 공통 상부 전극(36) 및 패드 보호층(44a 및 44b)는 폴리실리콘으로 이루어진 도3의 제1 실시예에 따른 DRAM에서와는 다르게, 이들은 제2 실시예에서는 티타늄 실리사이드(TiSi2)층 및 폴리실리콘 층(57)로 만들어진다.
또한, 주변 회로 영역(A2)에서, 콘택트 패드(42c) 및 Al 배선(46c)는 부가 콘택트 홀(45)를 통해 서로 접촉되어 전기적으로 접속된다. 도3의 제1 실시예에 따른 DRAM에서와는 다르게, 패드 절연층(43b) 및 패드 보호층(44b)는 콘택트 패드(42b 및 42c)사이에서 비접속되지 않는다(즉, 연속이다). 바꾸어 말하면, 패드 절연층(43b) 및 패드 보호층(44b)는 콘택트 패드(42b 및 42c)사이에서 연속이도록 형성된다. 그러므로, 콘택트 패드(42b 및 42c)는 패드 보호층(44b) 및 배선(46b alc 46c)를 통해 전기적으로 접속된다.
제2 실시예에 따른 제조 방법은 도4a, 4B, ALC 6A ~ 6E를 참조하여 아래에 설명된다.
먼저, 도4a에 도시한 바와 같이, 약 300 nm의 두께를 갖는 필드 산화물 층(47)은 기판(28)의 주표면 상에 선택적으로 형성되어, 메모리 셀 영역(A1) 및 주변 회로 영역(A2)내에 액티브 영역을 정한다. 기판(28)의 주표면은 액티브 영역 내의 필드 산화물 층(47)으로부터 노출된다.
다음에, 약 10 ~ 12 nm의 두께를 갖는 게이트 산화물 층(48)은 열 산화 공정에 의해 각각의 액티브 영역 내의 기판(28)의 주표면 상에 선택적으로 형성된다. 약 100 nm의 두께를 갖는 폴리실리콘 층(도시 안됨) 및 약 100 nm의 두께를 갖는 WSi 층(도시 안됨)은 다음에 전체 기판(28) 위에 적층되도록 형성된다. 폴리실리콘 층 및 WSi2층은 다음에 대응하는 게이트 산화물 층(48) 및 필드 산화물 층(47) 상에 게이트 전극(49 및 49A)를 형성하도록 패턴된다.
후속하여, 게이트 전극(49) 및 필드 산화물 층(47)을 마스크로서 사용하여, 기판(28) 의 액티브 영역은 약 2×1013원자/㎠의 조사량, 약 40 keV의 가속 에너지로 선택적으로 인 이온 주입되어, n-형 확산 영역을 형성한다. 다음에, SiO2층은 전체 기판(28) 위에 형성되고 에치백되어, 측벽 스페이서(50 및 50A)를 형성한다.
다음에, 주변 회로 영역(A2) 내의 기판(28) 의 액티브 영역은 비소로 선택적으로 이온 주입되어, n-형 확산 영역(40)을 형성한다. 그러므로, LDD 구조는 주변 회로 영역(A2) 내의 n 채널 MOSFET용의 액티브 영역 내에 형성된다. 주변 회로 영역(A2)내의 기판(28) 의 나머지 액티브 영역은 붕소로 선택적으로 이온 주입되어, 주변 회로 영역(A2)내에 p 채널 MOSFET(도시 안됨)을 형성한다.
이 다음에, 약 100 nm의 두께를 갖는 실리콘의 HTO 층(도시 안됨)은 전체 기판(28) 위의 게이트 전극(49 및 49A) 및 측벽 스페이서(50 및 50A)를 고온에서 LPCVD 공정에 의해 덮도록 형성된다. 후속하여, 약 300 nm의 두께를 갖는 BPSG 층(도시 안됨)은 TEOS(Si(OC2H3)4),포스핀(PH3), 트리메틸 보레이트(B(OCH3)3), 및 산소(O2)가 소스 가스로서 사용되는 LPCVD 공정에 의해 전체 기판(28) 위에 이렇게 형성된 HTO 층상에 형성된다. BPSG 층은 다음에 750 ~ 900 ℃의 온도에서 리플로되어 그것의 표면에 평탄화한다. 이렇게 형성된 HTO 층과 BPSG 층의 조합은 제1 층간 절연층(30)으로서 작용한다. 이 단계의 상태는 도4a에 도시되어 있다.
또한, 도4b에 도시한 바와 같이, 메모리 셀 영역(A1)내에 n-형 확산 영역(31)중의 대응하는 것으로 수직으로 연장하는 콘택트 홀(51)을 형성하기 위해서, 제1 층간 절연층(30)은 불소-탄소계(예를 들어, CHF3또는 CF4)의 에칭 가스를 사용하여 비등방성 에칭 공정에 의해 선택적으로 에칭된다.
약 100 nm의 두께를 갖는 n-형 폴리실리콘 층 및 약 100 nm의 두께를 갖는 WSi2층은 제1 층간 절연층(30) 상에 연속적으로 형성되어, 폴리사이드 구조를 갖는 합성층을 형성한다. 합성층은 다음에 패턴되어 메모리 셀 영역(A1)내의 층(30)의 콘택트 홀(30)을 통해 하부 n-형 확산 영역(31)과 접촉되어 전기적으로 접속된다. 이 단계의 상태는 도 4b에 도시되어 있다.
후속하여, 도 6a에 도시된 것과 같은 제2 층간 절연층을 형성하기 위해서, 약 100 nm의 두께를 갖는 실리콘의 HTO 층(도시 안됨)은 고온의 LPCVD 공정에 의해 전체 기판(28) 위에 비트 라인(32)을 덮도록 제1 층간 절연층(30)상에 형성된다. 다음에, 약 400 nm의 두께를 갖는 BPSG 층(도시 안됨)은 LPCVD 공정에 의해 전체 기판(28) 위에 이렇게 형성된 HTO 층 상에 형성된다. BPSG 층은 다음에 750 ~ 900 ℃의 온도에서 리플로되어, 그것의 표면을 평탄화한다. 이렇게 형성된 HTO 층과 BPSG 층의 조합은 제2 층간 절연층(33)으로서 작용한다.
기판(28)의 표면으로부터 제2 층간 절연층(33)의 높이는 약 800 nm이다.
또한, 제2 및 제1 층간 절연층(33 및 30)은 포토리소그래피 및 에칭 공정에 의해 선택적으로 에칭되어, 메모리 셀 영역(A1)내에 콘택트 홀(52)를 주변 회로 영역(A2) 내에 콘택트 홀(41)을 형성한다. 도6a에 도시한 바와 같이, 콘택트 홀(52)는 우측과 좌측에 각각 배치된 n-형 확산 영역(31)에 대응하는 위치에 배치된다. 콘택트 홀(41)은 n-형 확산 영역(41)에 각각 대응하는 위치에 배치된다.
메모리 셀 영역(A1) 내에 커패시터(37a 및 37b)의 하부 또는 축적 전극(34)를 그리고 주변 회로 영역(A2) 내에 콘택트 패드(42)를 형성하기 위해서, 약 600 nm의 두께를 갖는 제1 폴리실리콘 층은 LPCVD에 의해 제2 층간 절연층 상에 피착된다.
또한, 전체 메모리 셀영역(Al)과 p+형 확산 영역(도시 안됨)이 형성된 주변 회로 영역(A2)의 일부를 덮는 패터닝된 포토레지스트 막(도시암됨)을 이용하여, 이렇게 형성된 제1 폴리실리콘 층이 다음에 약 1×1016원자/㎠의 조사량, 40 keV의 가속 에너지로 선택적으로 인 이온 주입된다. 상기 레지스트 막을 제거한 후에, 전체 메모리 셀 영역(Al) 및 n+형 확산 영역(40)이 형성되는 주변 회로 영역의 다른 일부를 덮는 다른 포토레지스트 막(도시 안됨)이 형성되고, 이렇게 형성된 제1 폴리실리콘 층이 약 1×1016원자/㎠의 조사량, 30 keV의 가속 에너지로 선택적으로 붕소 이온 주입된다.
후속하여, 도6a에 도시한 바와 같이, 마스크로서 패터닝된 포토레지스트 막(53)을 이용하여, 이렇게 2번 이온 주입된 제1 폴리실리콘 층이 비등방성 에칭 공정에 의해 선택적으로 에칭된다. 그러므로, 커패시터(37a 및 37b)의 하부 또는 축적 전극((34a 및 34b)가 메모리 셀 영역(37a 및 37b)내에 형성되고, 동시에 n+형 확산 영역을 위한 콘택트 패드(42a 및 42b) 및 확산 영역을 위한 콘택트 패드(도시 안됨)가 주변 영역(A2)내에 형성된다. 이 단계의 상태는 도6a에 도시되어 있다. 그 다음에, 포토레지스트 막(53)이 제거된다.
커패시터(37a 및 37b)의 유전체(35) 및 콘택트 패드(42a 및 42b)용의 패드 절연층(43a 및 43b)를 형성하기 위해서, 약 6 nm의 두께를 갖는 Si3N4는 하부 또는 축적 전극(34a 및 34b)와 콘택트 패드(42a 및 42b) 및 전체 기판(28)위의 노출된 층간 절연층(33)상에 피착된다. Si3N4층은 다음에 850℃의 온도의 증기 환경에서 30분 동안 산화되어 Si3N4층의 표면 영역에 약 1 nm의 두께를 갖는 SiO2층을 형성한다.
이 다음에, 커패시터(37a 및 37b)의 공통 상부 또는 셀 플레이트 전극(36) 및 콘택트 패드(42a 및 42b)용의 패드 보호층(44a 및 44b)를 형성하기 위해서, 인으로 도프된 약 200 nm의 두께를 갖는 제2 폴리실리콘 층이 일반적인 CVD 공정에 의해 전체 기판(28) 위의 SiO2층 상에 형성된다.
후속하여, 마스크로서 제2 폴리실리콘 층상에 형성된 패터닝된 포토레지스트 막(54)를 이용하여, n형 제2 폴리실리콘 층 및 하부 Si3N4및 SiO2층이 선택적으로 에칭된다. 그러므로, 커패시터(37a 및 37b)의 공통 상부 전극(36)은 메모리 셀 영역(A1) 내의 나머지 제2 폴리실리콘 층에 의해 형성된다. 공통 유전체(35)는 메모리 셀 영역(A1) 내에 Si3N4층 및 SiO2의 조합에 의해 형성된다. 패드 보호층(44a 및 44b)는 주변 회로 영역(A2)내의 나머지 제2 폴리실리콘 층에 의해 형성된다. 콘택트 패드(42a 및 42b)용 절연층(43)은 주변 회로 영역(A2)내의 Si3N4층및 SiO2층의 조합에 의해 형성된다. 이 단계의 상태는 도6b에 도시되어 있다.
이 단계에서, 적층 구조르 갖는 커패시터(37a 및 37b)는 메모리 셀 영역(A1)내에 형성된다.
패터닝된 포토레지스트 막(54)를 제거한 후에, 제2 폴리실리콘 층의 표면은 세척되고 그 다음에 제1 폴리실리콘 층의 표면 상에 형성된 천연 산화물이 불화 수소산(BHF)을 이용한 습식 에칭 공정에 의해 제거된다. 또한 약 100 nm의 두께를 갖는 티타늄(Ti) 막은 스퍼터링 공정에 의해 전체 기판(28) 위의 폴리실리콘 층 상에 형성된다. Ti 층 및 제2 폴리실리콘 층은 약 700℃의 온도에서 램프를 이용한 급속 열 어닐링(RTA) 공정을 약 30초 동안 받게 되어, 양층을 열적으로 반응시킨다. 그러므로, 제2 폴리실리콘 층의 표면 영역은 티타늄 실리사이드(TiSi2)층(56)으로 변화된다. 제2 폴리실리콘 층의 나머지 부분은 변화되지 않은 채로 유지되어, 폴리실리콘 층(57)을 생성한다.
제2 폴리실리콘 층이 배치되는 영역에서, 제2 층간 절연층(33)은 암모니아(NH3OH)와 과산화수소(H2O2)의 혼합물을 이용하여 제거된다. 그러므로, TiSi2층(56)은 폴리실리콘 층(57)상에 선택적으로 형성되어, 티타늄 폴리사이드 구조를 생성한다.
공통 상부 또는 셀 플레이트 전극(36) 및 패드 보호층(44a 및 44b)는 TiSi2층(56)과 폴리실리콘 층(57)로 각각 이루어진 합성 구조를 갖는다. TiSi2층(52)의 시트 저항은 2 ~ 3Ω 정도로 낮기 때문에, 이 층(56)은 인접 콘택트 패드(42b 및 42c)를 전기적으로 접속시키는 배선 또는 상호 접속 물질로서 충분히 사용될 수 있다.
그 다음에, 제3 층간 절연층(38)을 형성하기 위해서, SiO2층(도시 안됨)은 약 500℃의 온도에서의 CVD 공정에 의해 전체 기판(28) 위의 제2 층간 절연층(33)상에 형성된다. 다음에, BPSG 층(도시 안됨)은 CVD 공정에 의해 전체 기판(28)위에 이렇게 형성된 SiO2층 상에 형성된다. BPSG 층은 다음에 약 60초 동안 약 800℃의 온도에서 RTA 공정을 받고 CMP 공정을 받아 그것의 표면을 평탄화한다. SiO2와 이렇게 형성된 BPSG 층의 조합은 도6d에 도시한 바와 같이, 제3 층간 절연층(38)로서 작용한다.
기판(28)의 주표면으로부터 제3 절연층의 높이는 약 1500 nm이다.
SiO2층은 공통 상부 전극(36)에 대한 제3 층간 절연층(38)의 스텝 커버리지를 보장하고 BPSG 층 내에 함유된 인과 붕소 원자가 하부 공통 상부 전극(36) 및 패드 보호층(44a 및 44b) 내로 확산하는 것을 방지하는 목적을 위해 제공된다.
또한, 제3 층간 절연층(38) 내의 패드 보호층(44a 및 44b)를 노출시키는 콘택트 홀(45A)를 형성하기 위해서, 마스크로서 제3 층간 절연층(38) 상에 형성된 패터닝된 포토레지스트 막(55)를 이용하여, 제3 층간 절연층(38)이 불소-탄소계(예를 들어, CHF3또는 CF4)의 에칭 가스를 사용하여 비등방성 에칭 공정에 의해 선택적으로 에칭된다. 비등방성 에칭 공정은 예를 들어 반응성 이온 에칭 공정에 의해 수행된다.
이 비등방성 에칭 공정 이후에, 패드 보호층(44a 및 44b)는 콘택트 홀(45A)내에서 선택적으로 에칭된다. 이 에칭 공정은 예를 들어 다음의 조건하에서 수행되는 반응성 이온 에칭 공정이다. 인가된 전력은 150 W로 설정되고, 진공도는 250 mTorr이다. 헬륨(He)이 캐리어 가스로서 사용된다. 육불화황산(SF6)와 브롬화 수소(HBr)의 가스 혼합물은 에칭 가스로서 사용된다. 이 가스의 유동율비는 SF6 : HBr = 50 sccm : 100 sccm : 150 sccm으로 설정된다.
또한, 패드 절연층(43a 및 43b)는 불소-탄소계(예를 들어, CHF3또는 CF4)의에칭 가스를 이용하는 비등방성 콘택트 홀(45A)내에 선택적으로 에칭된다. 그러므로, 대응하는 콘택트 패드(42a 및 42b)의 상부를 노출시키는 콘택트 홀(45)는 도6e에 도시한 바와 같이 주변 회로 영역(A2)내에 형성된다.
마지막으로, 포토레지스트 막(55)를 제거한 후에, 알루미늄(Al) 층은 공지된 공정들에 의해 패터닝될 제3 층간 절연층 상에 형성되어, 콘택트 홀(45)를 통해 각각 대응하는 콘택트 패드(42a, 42b 및 42c)와 접촉하여 전기적으로 접속되는 배선(46a,46b 및 46c)를 형성한다.
콘택트 패드(42a 및 42b)가 대응하는 콘택트 홀을 통해 하부 확산 영역(40)에 접촉되어 전기적으로 접속되기 때문에, 배선(46a 및 46b)는 대응하는 확산 영역(40)에 전기적으로 접속된다.
그러므로, 도15에 도시한 것과 같은 제2 실시예에 따른 적층 커패시터 구조를 갖는 DRAM(27)이 완성된다.
제1 실시예와 유사한 제2 실시예에 따른 DRAM(27)에서는, 커패시터(37a 및 37b)의 공통 상부 또는 셀 플레이트 전극(36)을 형성하기 위한 제1 폴리실리콘 층이 주변 회로 영역(A2)내에서 선택적으로 에칭 제거될 때(도 6b 참조), 메모리 셀 영역(A1)내에 배치된 제1 폴리실리콘 층의 일부뿐만 아니라 주변 회로 영역(A2)내에 배치된 제1 폴리실리콘의 일부는 포토레지스트 막(55)으로 덮혀질 수 있다.
그러므로, 제1 실시예의 것과 동일한 이점이 얻어질 수 있다.
또한, 패드 절연층(43b) 및 패드 보호층(44b)가 콘택트 패드(42b 및 42c)사이에서 연속이 되도록 형성되기 때문에, 콘택트 패드(42b 및 42c)는 패드 보호층(44b) 및 배선(46b 및 46c)를 통해 서로 전기적으로 접속된다. 이것은 패드 보호층(44b)은 은 콘택트 패드(42b 및 42c)의 전기적 상호 접속을 위해 사용될 수 있다는 것을 의미한다. 결과적으로, 구성 요소 또는 소자 레이아웃을 설계하는데 있어서 자유도가 증가될 수 있다는 부가적인 장점이 생긴다. 이것은 DRAM의 칩 면적 축소를 가능하게 한다.
부가적으로, 패드 보호층(44a 및 44b)는 폴리실리콘 층(57)과 TiSi2층(56)으로 만들어진 폴리사이드 구조를 갖기 때문에, 패드 보호층(44a 및 44b)의 충분히 낮은 시트 저항의 부가적인 장점이 얻어진다.
제2 실시예에 따른 DRAM(27)에서, 커패시터(37a 및 37b)의 공통 상부 전극(36) 및 패드 보호층(44a 및 44b)는 티타늄 폴리사이드로 만들어진다. 그러나, 티타늄 폴리사이드 대신에, 텅스텐(W)와 폴리실리콘으로 만들어진 텅스텐 폴리사이드, 또는 DVD 공정에 의해 얻어진 텅스텐과 폴리실리콘 층의 조합이 사용될 수 있다.
상기 실시예들에서 지정된 값, 물질명등은 본 발명에서 변화될 수 있는 것은 물론이다.
본 발명은 양호한 형태가 설명되었지만, 본 발명의 취지를 벗어나지 않고서 본 기술에 숙련된 자에게는 변형이 분명하다. 그러므로 본 발명의 범위는 다음의 특허 청구의 범위에 의해서만 결정된다.

Claims (7)

  1. 반도체 기판 상에 형성되어 메모리 셀들을 갖는 메모리 셀 영역, 상기 반도체 기판 상에 형성되어 상기 메모리 셀들을 구동하기 위해 주변 회로를 갖는 주변 회로 영역, 상기 반도체 기판 전체를 덮도록 형성되되, 다수의 제1 관통 홀 및 다수의 제2 관통 홀을 갖는 층간 절연층을 구비하며, 상기 메모리 셀 각각은 상기 반도체 기판 상에 형성되되, 상기 층간 절연층 아래 위치한 제1 소자와, 상기 제1 소자 상에 적층되게 형성되되, 상기 층간 절연층 상에 위치한 커패시터를 가지며, 상시 커패시터는 상기 층간 절연층의 상기 다수의 제1 관통 홀 각각을 통해 상기 제1 소자에 전기적으로 접속되어 있는 하부 전극, 상부 전극, 및 상기 하부 전극과 상부 전극 사이에 위치한 유전체를 가지고, 상기 주변 회로들 각각은 상기 반도체 기판상에 형성된 제2 소자, 상기 제2 소자에 전기적으로 접속된 콘택트 패드, 상기 콘택트 패드를 덮도록 형성된 패드 절연층, 상기 콘택트 패드를 덮도록 상기 패드 절연층 상에 형성된 패드 보호층, 상기 패드 보호층과 상기 패드 절연층을 관통하는 콘택트 홀을 통해 상기 콘택트 패드에 전기적으로 접속된 상호 접속 도선(interconnection conductor)을 가지며, 상기 제2 소자는 상기 층간 절연층 아래에 위치하며, 상기 패드 절연층, 상기 패드 보호층 및 상기 상호 접속 도선은 상기 층간 절연층 위에 위치하고, 상기 콘택트 패드는 상기 층간 절연층의 상기 제2 관통 홀을 통해 상기 제2 소자에 전기적으로 접속되며, 상기 커패시터의 하부 전극 및 상기 콘택트 패드는 동일한 도전층을 사용하여 제조되며, 상기 커패시터의 상기 유전체 및 상기 패드 절연층은 동일한 절연층을 사용하여 제조되고, 상기 커패시터의 상기 상부 전극 및 상기 패드 보호층은 동일한 도전층을 사용하여 제조되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 패드 보호층은 상기 콘택트 패드를 다른 콘택트 패드 또는 다른 상호 접속 도선에 전기적으로 접속하기 위해 사용되는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 패드 보호층은 내열성 금속 실리사이드 서브 층 또는 내열성 금속층 및 폴리실리콘 층을 포함한 합성 구조를 갖는 반도체 메모리 장치.
  4. 메모리 셀 영역 내에 위치한 다수의 제1 소자 및 주변 회로 영역 내에 위치한 다수의 제2 소자를 형성하는 제1 단계, 상기 메모리 셀 영역 내에 위치한 다수의 제1 관통 홀과 상기 주변 회로 영역 내에 위치한 다수의 제2 관통 홀을 갖는 제1 층간 절연층을 상기 반도체 기판 전체에 걸쳐 상기 다수의 제1 및 제2 소자들을 덮도록 형성하는 제2 단계, 상기 메모리 셀 영역의 상기 다수의 제1 관통 홀을 통해 상기 다수의 제1 소자들에 전기적으로 접속되고 상기 주변 회로 영역의 상기 다수의 제2 관통 홀을 통해 상기 다수의 제2 소자들에 전기적으로 접속되는 제1 도정층을 상기 제1 층간 절연층 상에 형성하는 제3 단계, 상기 제1 도전층을 패터닝하여, 상기 반도체 셀 영역 내에 상기 다수의 제1 관통 홀을 통해 상기 다수의 제1 소자에 전기적으로 접속되는 커패시터의 하부 전극들을 형성하고, 상기 주변 회로 영역 내에 상기 다수의 제2 관통 홀을 통해 상기 다수의 제2 소자에 전기적으로 접속되는 콘택트 패드를 형성하는 제4 단계, 상기 반도체 기판 전체에 걸쳐 상기 하부 전극 및 상기 콘택트 패드를 덮도록 절연층을 형성하는 제5 단계, 상기 반도체 기판 전체에 걸쳐 상기 절연층 상에 제2 도전층을 형성하는 제6 단계, 상기 절연층 및 상기 제2 도전층을 패터닝하여, 상기 메모리 셀 영역 내에 유전체 층 및 상기 커패시터의 상부 전극들을 형성하고, 상기 주변 회로 영역 내에 패드 절연층 및 패드 보호층을 형성하는 제7 단계, 상기 반도체 기판 전체에 걸쳐 상기 커패시터의 상기 상부 전극 및 상기 패드 보호층을 덮도록 제2 절연층을 형성하는 제8 단계, 상기 주변 회로 영역내에 상기 패드 절연층 및 상기 패드 보호층을 관통하는 콘택트 홀들을 형성하여, 상기 각각의 콘택트 패드를 노출시키는 제9 단계, 및 상기 대응 콘택트 홀들을 통해 상기 콘택트 패드와 접촉되어 전기적으로 접속되는 상호 접속 도선들을 형성하는 제10 단계로 이루어진 반도체 메모리 장치 제조 방법.
  5. 제4항에 있어서, 상기 제7 단계에서, 상기 절연층 및 상기 제2 도전층은 상기 주변 회로 영역 내의 상기 콘택트 패드 중 인접하는 2개의 콘택트 패드 사이에 연속되게 패터닝되는 반도체 메모리 장치 제조 방법.
  6. 제4항에 있어서, 상기 제6 단계와 제7 단계 사이에 상기 제2 도전층 상에 금속층을 형성하는 단계를 더 포함하는 반도체 메모리 장치 제조 방법.
  7. 제4항에 있어서, 상기 제6 단계와 제7 단계 사이에 상기 제2 도전층 상에 금속층을 형성하는 단계와 그렇게 형성된 상기 금속층을 사용하여 상기 제2 도전층 상에 실리사이드층을 형성하는 단계를 부가적으로 더 포함하는 반도체 메모리 장치 제조 방법.
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