JPH09199684A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH09199684A JPH09199684A JP8009435A JP943596A JPH09199684A JP H09199684 A JPH09199684 A JP H09199684A JP 8009435 A JP8009435 A JP 8009435A JP 943596 A JP943596 A JP 943596A JP H09199684 A JPH09199684 A JP H09199684A
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 容量セルプレート電極のエッチング時にコン
タクトパッドを破壊することのないスタック構造のメモ
リセルを持つ半導体記憶装置とその製造方法を提供す
る。 【解決手段】 容量蓄積電極３４とコンタクトパッド４
２を同時に形成し、その上に容量絶縁膜３５と多結晶シ
リコン膜を順次形成した後、フォトレジストをマスクと
したエッチングを行って容量セルプレート電極３６とパ
ッド保護層４４を同時に形成する。その後、パッド保護
層４４上の第３の層間絶縁膜３８、さらにパッド保護層
４４を除去してコンタクトホール４５を形成し、コンタ
クトホール４５内にアルミ配線４６を形成する。
タクトパッドを破壊することのないスタック構造のメモ
リセルを持つ半導体記憶装置とその製造方法を提供す
る。 【解決手段】 容量蓄積電極３４とコンタクトパッド４
２を同時に形成し、その上に容量絶縁膜３５と多結晶シ
リコン膜を順次形成した後、フォトレジストをマスクと
したエッチングを行って容量セルプレート電極３６とパ
ッド保護層４４を同時に形成する。その後、パッド保護
層４４上の第３の層間絶縁膜３８、さらにパッド保護層
４４を除去してコンタクトホール４５を形成し、コンタ
クトホール４５内にアルミ配線４６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特にスタック構造のメモリセルを持つ
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に関するものである。
製造方法に関し、特にスタック構造のメモリセルを持つ
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に関するものである。
【０００２】
【従来の技術】一般にＤＲＡＭにおいては、世代毎にセ
ルの縮小化が進んでも、ある一定の蓄積電荷量をキャパ
シタに蓄積する必要があり、そのために必要とされるキ
ャパシタの蓄積容量値は、蓄積電圧が一定であればほぼ
同じである。そのために、セルの縮小化を行った場合に
は、容量蓄積電極となる多結晶シリコン膜を厚く形成
し、キャパシタの表面積を増加させるなどして、必要と
される蓄積容量を確保しなければならない。
ルの縮小化が進んでも、ある一定の蓄積電荷量をキャパ
シタに蓄積する必要があり、そのために必要とされるキ
ャパシタの蓄積容量値は、蓄積電圧が一定であればほぼ
同じである。そのために、セルの縮小化を行った場合に
は、容量蓄積電極となる多結晶シリコン膜を厚く形成
し、キャパシタの表面積を増加させるなどして、必要と
される蓄積容量を確保しなければならない。
【０００３】この構造によれば、容量蓄積電極を厚く形
成するために、メモリセル領域と周辺回路領域との段差
が大きくなって、この上方に形成されるアルミ配線が容
量セルプレートの上部角の近傍において薄膜化したり、
断線するといった不都合がある。しかも、アルミ配線を
パターニングする場合に、フォトレジストを塗布し光リ
ソグラフィー法を用いてエッチングマスクを形成するこ
とになるが、キャパシタが高くなることで、キャパシタ
の上方に位置するアルミ配線パターンとキャパシタが下
方に存在しない位置のアルミ配線パターンとのフォトグ
ラフィー時の光学的焦点位置が段差分だけずれることに
なり、パターン精度が低下することになる。
成するために、メモリセル領域と周辺回路領域との段差
が大きくなって、この上方に形成されるアルミ配線が容
量セルプレートの上部角の近傍において薄膜化したり、
断線するといった不都合がある。しかも、アルミ配線を
パターニングする場合に、フォトレジストを塗布し光リ
ソグラフィー法を用いてエッチングマスクを形成するこ
とになるが、キャパシタが高くなることで、キャパシタ
の上方に位置するアルミ配線パターンとキャパシタが下
方に存在しない位置のアルミ配線パターンとのフォトグ
ラフィー時の光学的焦点位置が段差分だけずれることに
なり、パターン精度が低下することになる。
【０００４】このような段差を緩和する手段としては、
キャパシタの上に層間絶縁膜を厚く堆積してこれを熱処
理によってリフローしたり、化学機械研磨（ＣＭＰ）法
により平坦化するという方法が提案されている。ところ
が、層間絶縁膜を厚くすると、層間絶縁膜の厚い部分に
形成されるコンタクトホールのアスペクト比（コンタク
トホールの縦寸法と横寸法の比）が大きくなるために、
アルミ配線のカバレッジ（段差被膜性）が悪くなり、コ
ンタクトホール内でアルミ配線の断線が生じることが問
題になっている。そこで、このような問題を解決する手
段として、従来の容量蓄積電極をコンタクトの導電性パ
ッドとして用いて、コンタクトのアスペクト比を低減す
る方法が、特開平３−２７０１６８号公報に開示されて
いる。
キャパシタの上に層間絶縁膜を厚く堆積してこれを熱処
理によってリフローしたり、化学機械研磨（ＣＭＰ）法
により平坦化するという方法が提案されている。ところ
が、層間絶縁膜を厚くすると、層間絶縁膜の厚い部分に
形成されるコンタクトホールのアスペクト比（コンタク
トホールの縦寸法と横寸法の比）が大きくなるために、
アルミ配線のカバレッジ（段差被膜性）が悪くなり、コ
ンタクトホール内でアルミ配線の断線が生じることが問
題になっている。そこで、このような問題を解決する手
段として、従来の容量蓄積電極をコンタクトの導電性パ
ッドとして用いて、コンタクトのアスペクト比を低減す
る方法が、特開平３−２７０１６８号公報に開示されて
いる。
【０００５】以下、容量蓄積電極をコンタクトパッドと
して用いた従来の半導体記憶装置の製造方法を図９〜図
１１を参照して説明する。まず、図９（ａ）に示すよう
に、Ｐ型シリコン基板１の表面に通常のＬＯＣＯＳ法に
より選択的にフィールド酸化膜２を形成し、しきい値電
圧制御用の不純物イオン注入を行った後、熱酸化により
ゲート酸化膜３を形成する。次に、全面に第１の導電膜
としてリン（Ｐ）をドープした３００ｎｍ程度の多結晶
シリコン膜を堆積し、これをパターニングしてゲート電
極４を形成する。
して用いた従来の半導体記憶装置の製造方法を図９〜図
１１を参照して説明する。まず、図９（ａ）に示すよう
に、Ｐ型シリコン基板１の表面に通常のＬＯＣＯＳ法に
より選択的にフィールド酸化膜２を形成し、しきい値電
圧制御用の不純物イオン注入を行った後、熱酸化により
ゲート酸化膜３を形成する。次に、全面に第１の導電膜
としてリン（Ｐ）をドープした３００ｎｍ程度の多結晶
シリコン膜を堆積し、これをパターニングしてゲート電
極４を形成する。
【０００６】ついで、ゲート電極４をマスクにしてメモ
リセル領域および周辺回路領域のＮＭＯＳ部分にリン
（Ｐ）を２×１０13cm-2程度イオン注入し、Ｎ- 型拡散
層５を形成する。その後、ＨＴＯ酸化膜等をＬＰＣＶＤ
法を用いて堆積し、さらに異方性エッチングによるエッ
チバックを行い、ＨＴＯ酸化膜からなる側壁スペーサ６
を形成する。次に、フォトレジスト（図示せず）を形成
し、このフォトレジスト、側壁スペーサ６、ゲート電極
４をマスクとして砒素（Ａｓ）を３×１０15cm-2程度イ
オン注入し、Ｎ+ 型拡散層７を形成する。これにより、
周辺回路領域においてＬＤＤ構造のＮＭＯＳが形成され
る。
リセル領域および周辺回路領域のＮＭＯＳ部分にリン
（Ｐ）を２×１０13cm-2程度イオン注入し、Ｎ- 型拡散
層５を形成する。その後、ＨＴＯ酸化膜等をＬＰＣＶＤ
法を用いて堆積し、さらに異方性エッチングによるエッ
チバックを行い、ＨＴＯ酸化膜からなる側壁スペーサ６
を形成する。次に、フォトレジスト（図示せず）を形成
し、このフォトレジスト、側壁スペーサ６、ゲート電極
４をマスクとして砒素（Ａｓ）を３×１０15cm-2程度イ
オン注入し、Ｎ+ 型拡散層７を形成する。これにより、
周辺回路領域においてＬＤＤ構造のＮＭＯＳが形成され
る。
【０００７】同様にして、上記フォトレジストを除去
し、メモリセル領域および周辺回路領域のＮＭＯＳ部を
覆うフォトレジスト（図示せず）をマスクにして二弗化
ボロン（ＢＦ2）の３×１０15cm-2 程度のイオン注入を
行うことにより、周辺回路領域のＰＭＯＳ（図示せず）
を形成する。その後、全面に４００ｎｍ程度のＢＰＳＧ
膜をＣＶＤ法により形成し、ゲート電極４とビット線８
との間の第１の層間絶縁膜９を形成する。
し、メモリセル領域および周辺回路領域のＮＭＯＳ部を
覆うフォトレジスト（図示せず）をマスクにして二弗化
ボロン（ＢＦ2）の３×１０15cm-2 程度のイオン注入を
行うことにより、周辺回路領域のＰＭＯＳ（図示せず）
を形成する。その後、全面に４００ｎｍ程度のＢＰＳＧ
膜をＣＶＤ法により形成し、ゲート電極４とビット線８
との間の第１の層間絶縁膜９を形成する。
【０００８】次に、図９（ｂ）に示すように、Ｎ- 型拡
散層５上の第１の層間絶縁膜９をエッチングすることに
より、ビット線コンタクトホール１０を開口し、つい
で、ビット線８を形成する。
散層５上の第１の層間絶縁膜９をエッチングすることに
より、ビット線コンタクトホール１０を開口し、つい
で、ビット線８を形成する。
【０００９】次に、図９（ｃ）に示すように、全面に例
えばＢＰＳＧ膜からなる第２の層間絶縁膜１１を堆積
し、Ｎ- 型拡散層５上の第１、第２の層間絶縁膜９、１
１をエッチングすることにより、メモリセル領域ではス
タック型キャパシタの容量蓄積電極用のコンタクトホー
ル１２を開口し、周辺回路領域ではパッド用のコンタク
トホール１３を開口する。ついで、リン（Ｐ）をドープ
した６００ｎｍ程度の第１の多結晶シリコン膜をＣＶＤ
法により堆積し、これをフォトレジスト１４をマスクと
してパターニングしてスタック型キャパシタの下部電極
となる容量蓄積電極１５およびコンタクトパッド１６を
形成する。
えばＢＰＳＧ膜からなる第２の層間絶縁膜１１を堆積
し、Ｎ- 型拡散層５上の第１、第２の層間絶縁膜９、１
１をエッチングすることにより、メモリセル領域ではス
タック型キャパシタの容量蓄積電極用のコンタクトホー
ル１２を開口し、周辺回路領域ではパッド用のコンタク
トホール１３を開口する。ついで、リン（Ｐ）をドープ
した６００ｎｍ程度の第１の多結晶シリコン膜をＣＶＤ
法により堆積し、これをフォトレジスト１４をマスクと
してパターニングしてスタック型キャパシタの下部電極
となる容量蓄積電極１５およびコンタクトパッド１６を
形成する。
【００１０】次に、図１０（ｄ）に示すように、シリコ
ン窒化膜を全面に６ｎｍ程度堆積し、さらに８５０℃の
スチーム雰囲気中で３０分酸化し、膜厚１ｎｍ程度のシ
リコン酸化膜をシリコン窒化膜表面に形成して容量絶縁
膜１７を形成する。その後、リン（Ｐ）をドープした２
００ｎｍ程度の第２の多結晶シリコン膜をＣＶＤ法によ
り堆積し、フォトレジスト１８をマスクとしてこの第２
の多結晶シリコン膜をエッチングし、これをメモリセル
領域に残存させる。この場合、四塩化炭素と酸素の混合
ガス（ＣＣｌ4＋Ｏ2）をエッチングガスに用いると、多
結晶シリコンのみが選択的にエッチングされ、窒化膜お
よび酸化膜からなる容量絶縁膜１７はそのまま残存す
る。これにより、スタック型キャパシタの上部電極とな
る容量セルプレート電極１９が形成され、スタック型キ
ャパシタ２０自体の形成が完了する。しかも、周辺回路
領域内のトランジスタのＮ+ 型拡散層７の上に形成され
た第１の多結晶シリコン膜をコンタクトパッド１６とし
て適用する。この構造により、周辺回路領域のコンタク
トパッド１６はメモリセル領域のキャパシタ２０とほぼ
同じ高さとなる。
ン窒化膜を全面に６ｎｍ程度堆積し、さらに８５０℃の
スチーム雰囲気中で３０分酸化し、膜厚１ｎｍ程度のシ
リコン酸化膜をシリコン窒化膜表面に形成して容量絶縁
膜１７を形成する。その後、リン（Ｐ）をドープした２
００ｎｍ程度の第２の多結晶シリコン膜をＣＶＤ法によ
り堆積し、フォトレジスト１８をマスクとしてこの第２
の多結晶シリコン膜をエッチングし、これをメモリセル
領域に残存させる。この場合、四塩化炭素と酸素の混合
ガス（ＣＣｌ4＋Ｏ2）をエッチングガスに用いると、多
結晶シリコンのみが選択的にエッチングされ、窒化膜お
よび酸化膜からなる容量絶縁膜１７はそのまま残存す
る。これにより、スタック型キャパシタの上部電極とな
る容量セルプレート電極１９が形成され、スタック型キ
ャパシタ２０自体の形成が完了する。しかも、周辺回路
領域内のトランジスタのＮ+ 型拡散層７の上に形成され
た第１の多結晶シリコン膜をコンタクトパッド１６とし
て適用する。この構造により、周辺回路領域のコンタク
トパッド１６はメモリセル領域のキャパシタ２０とほぼ
同じ高さとなる。
【００１１】次に、図１１（ｅ）に示すように、全面に
ＢＰＳＧ膜からなる第３の層間絶縁膜２１を堆積し、９
００℃程度の窒素雰囲気中で熱処理することにより第３
の層間絶縁膜２１を平坦化した後、Ｎ+ 型拡散層７上の
第３の層間絶縁膜２１をフォトレジスト２２をマスクと
してエッチングすることによりコンタクトホール２３を
開口する。そして、図１１（ｆ）に示すように、最後に
アルミ配線２４を形成して、スタック型メモリセルを持
つ従来の半導体記憶装置が完成する。
ＢＰＳＧ膜からなる第３の層間絶縁膜２１を堆積し、９
００℃程度の窒素雰囲気中で熱処理することにより第３
の層間絶縁膜２１を平坦化した後、Ｎ+ 型拡散層７上の
第３の層間絶縁膜２１をフォトレジスト２２をマスクと
してエッチングすることによりコンタクトホール２３を
開口する。そして、図１１（ｆ）に示すように、最後に
アルミ配線２４を形成して、スタック型メモリセルを持
つ従来の半導体記憶装置が完成する。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のスタック構造のメモリセルを持つ半導体記憶装置の
製造方法には以下の問題点があった。容量セルプレート
電極となる第２の多結晶シリコン膜をキャパシタ形成領
域以外で選択的にエッチング除去する際に、四塩化炭素
と酸素の混合ガス（ＣＣｌ4＋Ｏ2 ）をエッチングガス
に用いた場合、多結晶シリコン膜とその下地の酸化膜と
のエッチング選択比は高々１００程度しか取れない。な
お、上記エッチングガスを用いたエッチングに関して
は、文献「ＭＯＳ ＬＳＩ製造技術」日経マグロウヒル
社１７７頁〜１７８頁に記載されている。
来のスタック構造のメモリセルを持つ半導体記憶装置の
製造方法には以下の問題点があった。容量セルプレート
電極となる第２の多結晶シリコン膜をキャパシタ形成領
域以外で選択的にエッチング除去する際に、四塩化炭素
と酸素の混合ガス（ＣＣｌ4＋Ｏ2 ）をエッチングガス
に用いた場合、多結晶シリコン膜とその下地の酸化膜と
のエッチング選択比は高々１００程度しか取れない。な
お、上記エッチングガスを用いたエッチングに関して
は、文献「ＭＯＳ ＬＳＩ製造技術」日経マグロウヒル
社１７７頁〜１７８頁に記載されている。
【００１３】そして、図１２（ａ）に示すように、周辺
回路領域の６００ｎｍ程度のコンタクトパッド１６の段
差に沿って堆積している第２の多結晶シリコン膜２５
を、隣接するパッド１６、１６間で電気的に短絡しない
ように完全に除去しようとする場合、上記エッチングガ
スを用いた異方性エッチングを用いると、２００ｎｍの
膜厚の第２の多結晶シリコン膜２５をエッチング除去す
るのに必要なエッチング時間の他に、６００ｎｍの垂直
段差表面に堆積している第２の多結晶シリコン膜２５を
除去するために通常の３倍以上の過大なエッチングが必
要である。そして、この過大なエッチング処理を行って
いる間にコンタクトパッド１６の上面に堆積されたシリ
コン窒化膜とシリコン酸化膜からなる容量絶縁膜１７は
このエッチング雰囲気中に晒されることになる。する
と、６ｎｍ程度の膜厚の容量絶縁膜１７を用いた場合に
は、多結晶シリコンとシリコン酸化膜の選択比が１００
程度の条件でエッチングできたとしても通常の３倍以上
もの過大なエッチングには耐えきれずに、図１２（ｂ）
に示すように、容量絶縁膜１７が破れ、さらに下地のコ
ンタクトパッド１６の第１の多結晶シリコン膜がエッチ
ングされて、コンタクトパッド１６のパターンが破壊さ
れてしまう。
回路領域の６００ｎｍ程度のコンタクトパッド１６の段
差に沿って堆積している第２の多結晶シリコン膜２５
を、隣接するパッド１６、１６間で電気的に短絡しない
ように完全に除去しようとする場合、上記エッチングガ
スを用いた異方性エッチングを用いると、２００ｎｍの
膜厚の第２の多結晶シリコン膜２５をエッチング除去す
るのに必要なエッチング時間の他に、６００ｎｍの垂直
段差表面に堆積している第２の多結晶シリコン膜２５を
除去するために通常の３倍以上の過大なエッチングが必
要である。そして、この過大なエッチング処理を行って
いる間にコンタクトパッド１６の上面に堆積されたシリ
コン窒化膜とシリコン酸化膜からなる容量絶縁膜１７は
このエッチング雰囲気中に晒されることになる。する
と、６ｎｍ程度の膜厚の容量絶縁膜１７を用いた場合に
は、多結晶シリコンとシリコン酸化膜の選択比が１００
程度の条件でエッチングできたとしても通常の３倍以上
もの過大なエッチングには耐えきれずに、図１２（ｂ）
に示すように、容量絶縁膜１７が破れ、さらに下地のコ
ンタクトパッド１６の第１の多結晶シリコン膜がエッチ
ングされて、コンタクトパッド１６のパターンが破壊さ
れてしまう。
【００１４】本発明は、上記の課題を解決するためにな
されたものであって、スタック構造のメモリセルを持つ
半導体記憶装置において、アルミ配線の加工を容易にし
かつコンタクトホール内のアルミ配線のカバレッジを改
善することに加えて、容量セルプレート電極のエッチン
グを支障なく行い得る半導体記憶装置およびその製造方
法を提供することを目的とする。
されたものであって、スタック構造のメモリセルを持つ
半導体記憶装置において、アルミ配線の加工を容易にし
かつコンタクトホール内のアルミ配線のカバレッジを改
善することに加えて、容量セルプレート電極のエッチン
グを支障なく行い得る半導体記憶装置およびその製造方
法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、メモリセル領域内に
容量蓄積電極、容量絶縁膜、容量セルプレート電極から
なるスタック型キャパシタが設けられ、周辺回路領域内
にコンタクトパッドを介して任意の構成要素に電気的に
接続される金属配線が設けられた半導体記憶装置におい
て、周辺回路領域上にパッドコンタクトホールが形成さ
れ、パッドコンタクトホール内に前記容量蓄積電極と同
一の導電膜からなるコンタクトパッドが埋め込まれると
ともに、コンタクトパッドが、前記容量絶縁膜と同一の
絶縁層、前記容量セルプレート電極と同一の導電膜から
なるパッド保護層で順次覆われ、これら絶縁層、パッド
保護層の一部が除去されコンタクトパッドに達するコン
タクトホールが形成されて、コンタクトホール内に前記
金属配線が埋め込まれたことを特徴とするものである。
めに、本発明の半導体記憶装置は、メモリセル領域内に
容量蓄積電極、容量絶縁膜、容量セルプレート電極から
なるスタック型キャパシタが設けられ、周辺回路領域内
にコンタクトパッドを介して任意の構成要素に電気的に
接続される金属配線が設けられた半導体記憶装置におい
て、周辺回路領域上にパッドコンタクトホールが形成さ
れ、パッドコンタクトホール内に前記容量蓄積電極と同
一の導電膜からなるコンタクトパッドが埋め込まれると
ともに、コンタクトパッドが、前記容量絶縁膜と同一の
絶縁層、前記容量セルプレート電極と同一の導電膜から
なるパッド保護層で順次覆われ、これら絶縁層、パッド
保護層の一部が除去されコンタクトパッドに達するコン
タクトホールが形成されて、コンタクトホール内に前記
金属配線が埋め込まれたことを特徴とするものである。
【００１６】また、前記パッド保護層が周辺回路領域の
複数のコンタクトパッドにわたって連続して形成され、
これにより複数の金属配線が電気的に接続された構造で
あってもよい。さらに、パッド保護層が金属膜を含む複
合膜であってもよい。
複数のコンタクトパッドにわたって連続して形成され、
これにより複数の金属配線が電気的に接続された構造で
あってもよい。さらに、パッド保護層が金属膜を含む複
合膜であってもよい。
【００１７】また、本発明の半導体記憶装置の製造方法
は、メモリセル領域内に容量蓄積電極、容量絶縁膜、容
量セルプレート電極からなるスタック型キャパシタが設
けられ、周辺回路領域内にコンタクトパッドを介して任
意の構成要素に電気的に接続される金属配線が設けられ
た半導体記憶装置の製造方法において、半導体基板上の
メモリセル領域および周辺回路領域に蓄積電極コンタク
トホールおよびパッドコンタクトホールをそれぞれ形成
する第１の工程と、これら蓄積電極コンタクトホール、
パッドコンタクトホール内を埋め込むように導電膜を形
成した後、メモリセル領域と周辺回路領域において導電
膜のパターニングを行うことにより容量蓄積電極とコン
タクトパッドを形成する第２の工程と、全面に絶縁膜と
導電膜を順次形成した後、メモリセル領域および周辺回
路領域においてフォトレジストをマスクとしたエッチン
グを行うことにより容量絶縁膜および容量セルプレート
電極と、コンタクトパッドを覆う絶縁層およびパッド保
護層を形成する第３の工程と、容量セルプレート電極と
パッド保護層を覆う層間絶縁膜を形成した後、パッド保
護層上の層間絶縁膜を開口し、さらに絶縁層およびパッ
ド保護層の一部を除去することによりコンタクトパッド
に達するコンタクトホールを形成する第４の工程と、コ
ンタクトホール内に金属膜を埋め込んだ後、パターニン
グを行うことにより金属配線を形成する第５の工程、を
有することを特徴とするものである。
は、メモリセル領域内に容量蓄積電極、容量絶縁膜、容
量セルプレート電極からなるスタック型キャパシタが設
けられ、周辺回路領域内にコンタクトパッドを介して任
意の構成要素に電気的に接続される金属配線が設けられ
た半導体記憶装置の製造方法において、半導体基板上の
メモリセル領域および周辺回路領域に蓄積電極コンタク
トホールおよびパッドコンタクトホールをそれぞれ形成
する第１の工程と、これら蓄積電極コンタクトホール、
パッドコンタクトホール内を埋め込むように導電膜を形
成した後、メモリセル領域と周辺回路領域において導電
膜のパターニングを行うことにより容量蓄積電極とコン
タクトパッドを形成する第２の工程と、全面に絶縁膜と
導電膜を順次形成した後、メモリセル領域および周辺回
路領域においてフォトレジストをマスクとしたエッチン
グを行うことにより容量絶縁膜および容量セルプレート
電極と、コンタクトパッドを覆う絶縁層およびパッド保
護層を形成する第３の工程と、容量セルプレート電極と
パッド保護層を覆う層間絶縁膜を形成した後、パッド保
護層上の層間絶縁膜を開口し、さらに絶縁層およびパッ
ド保護層の一部を除去することによりコンタクトパッド
に達するコンタクトホールを形成する第４の工程と、コ
ンタクトホール内に金属膜を埋め込んだ後、パターニン
グを行うことにより金属配線を形成する第５の工程、を
有することを特徴とするものである。
【００１８】また、前記第３の工程において周辺回路領
域の複数のコンタクトパッド上にわたってフォトレジス
トを残存させ、エッチングを行うことにより複数のコン
タクトパッド間に連続するパッド保護層を形成してもよ
い。さらに、第３の工程における導電膜として金属膜を
含む複合膜を用いてもよい。
域の複数のコンタクトパッド上にわたってフォトレジス
トを残存させ、エッチングを行うことにより複数のコン
タクトパッド間に連続するパッド保護層を形成してもよ
い。さらに、第３の工程における導電膜として金属膜を
含む複合膜を用いてもよい。
【００１９】本発明の半導体記憶装置の製造方法によれ
ば、第３の工程で容量セルプレート電極を形成すべく導
電膜のエッチングを行う際に、周辺回路領域のコンタク
トパッド上の導電膜はフォトレジストに覆われているた
め、このエッチング条件を設定するのに容量絶縁膜との
選択比を考慮する必要がないことに加えて、仮に過大な
エッチング時間で処理したとしてもエッチングがコンタ
クトパッドにまで達してコンタクトパッドが破壊される
ようなことがない。
ば、第３の工程で容量セルプレート電極を形成すべく導
電膜のエッチングを行う際に、周辺回路領域のコンタク
トパッド上の導電膜はフォトレジストに覆われているた
め、このエッチング条件を設定するのに容量絶縁膜との
選択比を考慮する必要がないことに加えて、仮に過大な
エッチング時間で処理したとしてもエッチングがコンタ
クトパッドにまで達してコンタクトパッドが破壊される
ようなことがない。
【００２０】また、第３の工程で複数のコンタクトパッ
ド間に連続するパッド保護層を形成した場合、このパッ
ド保護層は複数のコンタクトホールの内壁で各コンタク
トホール内の金属配線を接続するため、金属配線同士を
つなぐ配線層としても機能する。さらに、第３の工程で
導電膜として金属膜を含む複合膜を用いると、導電膜の
シート抵抗値が下がり、配線層として使用するのに好適
なものとなる。
ド間に連続するパッド保護層を形成した場合、このパッ
ド保護層は複数のコンタクトホールの内壁で各コンタク
トホール内の金属配線を接続するため、金属配線同士を
つなぐ配線層としても機能する。さらに、第３の工程で
導電膜として金属膜を含む複合膜を用いると、導電膜の
シート抵抗値が下がり、配線層として使用するのに好適
なものとなる。
【００２１】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図４を参照して説明する。図１は本実施の形態
の半導体記憶装置２７の構造を示す断面図であって、本
装置２７はトランジスタの上方にスタック型キャパシタ
が設けられたメモリセル領域と、トランジスタの不純物
拡散層に電気的に接続される金属配線が設けられた周辺
回路領域を有している。
を図１〜図４を参照して説明する。図１は本実施の形態
の半導体記憶装置２７の構造を示す断面図であって、本
装置２７はトランジスタの上方にスタック型キャパシタ
が設けられたメモリセル領域と、トランジスタの不純物
拡散層に電気的に接続される金属配線が設けられた周辺
回路領域を有している。
【００２２】Ｐ型シリコン基板２８上のメモリセル領域
にはトランジスタ２９が形成され、このトランジスタ２
９を覆う第１の層間絶縁膜３０上にはトランジスタのＮ
- 型拡散層３１に導通するビット線３２が形成されてい
る。また、ビット線３２を覆う第２の層間絶縁膜３３上
には、多結晶シリコンからなる容量蓄積電極３４、シリ
コン窒化膜とシリコン酸化膜からなる容量絶縁膜３５、
多結晶シリコンからなる容量セルプレート電極３６で構
成されたスタック型キャパシタ３７が形成され、これが
第３の層間絶縁膜３８により覆われている。
にはトランジスタ２９が形成され、このトランジスタ２
９を覆う第１の層間絶縁膜３０上にはトランジスタのＮ
- 型拡散層３１に導通するビット線３２が形成されてい
る。また、ビット線３２を覆う第２の層間絶縁膜３３上
には、多結晶シリコンからなる容量蓄積電極３４、シリ
コン窒化膜とシリコン酸化膜からなる容量絶縁膜３５、
多結晶シリコンからなる容量セルプレート電極３６で構
成されたスタック型キャパシタ３７が形成され、これが
第３の層間絶縁膜３８により覆われている。
【００２３】一方、周辺回路領域にはＬＤＤ構造のトラ
ンジスタ３９が形成され、このトランジスタ３９のＮ+
型拡散層４０上に第１、第２の層間絶縁膜３０、３３を
貫通してパッドコンタクトホール４１が開口され、パッ
ドコンタクトホール４１内にスタック型キャパシタ３７
の容量蓄積電極３４と同一の多結晶シリコンからなるコ
ンタクトパッド４２が埋め込まれている。そして、この
コンタクトパッド４２が、容量絶縁膜３５と同一の絶縁
層４３、容量セルプレート電極３６と同一の多結晶シリ
コンからなるパッド保護層４４で順次覆われるととも
に、第３の層間絶縁膜３８を貫通し、さらに絶縁層４
３、パッド保護層４４が除去されてコンタクトパッド４
２表面に達するコンタクトホール４５が開口され、コン
タクトホール４５内にアルミ配線４６が埋め込まれてい
る。
ンジスタ３９が形成され、このトランジスタ３９のＮ+
型拡散層４０上に第１、第２の層間絶縁膜３０、３３を
貫通してパッドコンタクトホール４１が開口され、パッ
ドコンタクトホール４１内にスタック型キャパシタ３７
の容量蓄積電極３４と同一の多結晶シリコンからなるコ
ンタクトパッド４２が埋め込まれている。そして、この
コンタクトパッド４２が、容量絶縁膜３５と同一の絶縁
層４３、容量セルプレート電極３６と同一の多結晶シリ
コンからなるパッド保護層４４で順次覆われるととも
に、第３の層間絶縁膜３８を貫通し、さらに絶縁層４
３、パッド保護層４４が除去されてコンタクトパッド４
２表面に達するコンタクトホール４５が開口され、コン
タクトホール４５内にアルミ配線４６が埋め込まれてい
る。
【００２４】次に、上記構造の半導体記憶装置２７の製
造方法について説明する。図２〜図４は、本実施の形態
の半導体記憶装置の製造方法を工程順を追って示すプロ
セスフロー図である。
造方法について説明する。図２〜図４は、本実施の形態
の半導体記憶装置の製造方法を工程順を追って示すプロ
セスフロー図である。
【００２５】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板２８の表面にシリコン窒化膜（図示せず）を堆
積し、そのシリコン窒化膜上の所定の領域にフォトレジ
スト（図示せず）をマスクとしたエッチングを施し、素
子形成予定領域のみにシリコン窒化膜を残置させる。フ
ォトレジストを除去した後、公知のＬＯＣＯＳ酸化を行
い、Ｐ型シリコン基板２８表面の素子分離領域に膜厚３
００ｎｍ程度のフィールド酸化膜４７を形成する。そし
て、シリコン窒化膜を除去した後、素子形成予定領域に
熱酸化により膜厚１０〜１２ｎｍ程度のゲート酸化膜４
８を形成する。次に、膜厚１００ｎｍ程度の多結晶シリ
コン膜（図示せず）と膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜（図示せず）からなるゲート電極４９
を形成する。
コン基板２８の表面にシリコン窒化膜（図示せず）を堆
積し、そのシリコン窒化膜上の所定の領域にフォトレジ
スト（図示せず）をマスクとしたエッチングを施し、素
子形成予定領域のみにシリコン窒化膜を残置させる。フ
ォトレジストを除去した後、公知のＬＯＣＯＳ酸化を行
い、Ｐ型シリコン基板２８表面の素子分離領域に膜厚３
００ｎｍ程度のフィールド酸化膜４７を形成する。そし
て、シリコン窒化膜を除去した後、素子形成予定領域に
熱酸化により膜厚１０〜１２ｎｍ程度のゲート酸化膜４
８を形成する。次に、膜厚１００ｎｍ程度の多結晶シリ
コン膜（図示せず）と膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜（図示せず）からなるゲート電極４９
を形成する。
【００２６】次に、ゲート電極４９をマスクにして全面
に４０keV、２×１０13cm-2 程度のリン（Ｐ）のイオン
注入を行い、Ｎ- 型拡散層３１を形成する。ついで、ト
ランジスタの側壁スペーサ５０となるシリコン酸化膜
（図示せず）を形成する。このシリコン酸化膜がＨＴＯ
膜からなる場合、側壁スペーサ５０の形成方法の一例は
次のようである。シラン（ＳｉＨ4）と亜酸化窒素（Ｎ2
Ｏ）を原料ガスとした８００℃程度でのＬＰＣＶＤ法に
より全面に膜厚１００ｎｍ程度のＨＴＯ膜を形成し、そ
の後、ＨＴＯ膜をエッチバックすることにより側壁スペ
ーサが形成される。このエッチバックは、パワー２５０
Ｗ、真空度７００mTorr の下で、アルゴン（Ａｒ）ガス
をキャリアガスとし、トリ・フルオロ・メタン（ＣＨＦ
3 ）とテトラ・フルオロ・メタン（ＣＦ4 ）ガスをエッ
チングガスとして行われる反応性イオンエッチングであ
り、これらガスの流量比は、例えばＣＨＦ3 ：ＣＦ4 ：
Ａｒ＝４０sccm：４０sccm：８００sccmとする。
に４０keV、２×１０13cm-2 程度のリン（Ｐ）のイオン
注入を行い、Ｎ- 型拡散層３１を形成する。ついで、ト
ランジスタの側壁スペーサ５０となるシリコン酸化膜
（図示せず）を形成する。このシリコン酸化膜がＨＴＯ
膜からなる場合、側壁スペーサ５０の形成方法の一例は
次のようである。シラン（ＳｉＨ4）と亜酸化窒素（Ｎ2
Ｏ）を原料ガスとした８００℃程度でのＬＰＣＶＤ法に
より全面に膜厚１００ｎｍ程度のＨＴＯ膜を形成し、そ
の後、ＨＴＯ膜をエッチバックすることにより側壁スペ
ーサが形成される。このエッチバックは、パワー２５０
Ｗ、真空度７００mTorr の下で、アルゴン（Ａｒ）ガス
をキャリアガスとし、トリ・フルオロ・メタン（ＣＨＦ
3 ）とテトラ・フルオロ・メタン（ＣＦ4 ）ガスをエッ
チングガスとして行われる反応性イオンエッチングであ
り、これらガスの流量比は、例えばＣＨＦ3 ：ＣＦ4 ：
Ａｒ＝４０sccm：４０sccm：８００sccmとする。
【００２７】さらに、高温のＬＰＣＶＤ法による膜厚１
００ｎｍ程度のＨＴＯ膜と、ＴＥＯＳ（Ｓｉ（ＯＣ
2Ｈ5）4）ガスとホスフィン（ＰＨ3）とトリメチルボレ
イト（Ｂ（ＯＣＨ3）3）ガスと酸素（Ｏ2 ）ガスを原料
ガスとしたＬＰＣＶＤ法により膜厚３００ｎｍ程度のＢ
ＰＳＧ膜を全面に形成する。このＨＴＯ膜を設ける目的
は、ゲート電極４９に対する第１の層間絶縁膜３０の段
差被膜性を確保することにあり、さらにはＢＰＳＧ膜か
らリン、ボロン等が不純物拡散層へ拡散するのを防ぐた
めである。その後、７５０〜９００℃の温度でＢＰＳＧ
膜をリフローしてＢＰＳＧ膜表面を平坦化し、第１の層
間絶縁膜３０とする。
００ｎｍ程度のＨＴＯ膜と、ＴＥＯＳ（Ｓｉ（ＯＣ
2Ｈ5）4）ガスとホスフィン（ＰＨ3）とトリメチルボレ
イト（Ｂ（ＯＣＨ3）3）ガスと酸素（Ｏ2 ）ガスを原料
ガスとしたＬＰＣＶＤ法により膜厚３００ｎｍ程度のＢ
ＰＳＧ膜を全面に形成する。このＨＴＯ膜を設ける目的
は、ゲート電極４９に対する第１の層間絶縁膜３０の段
差被膜性を確保することにあり、さらにはＢＰＳＧ膜か
らリン、ボロン等が不純物拡散層へ拡散するのを防ぐた
めである。その後、７５０〜９００℃の温度でＢＰＳＧ
膜をリフローしてＢＰＳＧ膜表面を平坦化し、第１の層
間絶縁膜３０とする。
【００２８】次に、図２（ｂ）に示すように、フルオロ
・カーボン系のエッチングガス（ＣＨＦ3、ＣＦ4）を用
いた異方性エッチングにより、Ｎ- 型拡散層３１に達す
るビット線コンタクトホール５１を第１の層間絶縁膜３
０に開口し、全面に膜厚１００ｎｍ程度のＮ+ 型の多結
晶シリコン膜、膜厚１００ｎｍ程度のタングステン・シ
リサイド膜を順次形成した後、この２層からなるタング
ステン・ポリサイド膜をパターニングすることによりビ
ット線３２を形成する。
・カーボン系のエッチングガス（ＣＨＦ3、ＣＦ4）を用
いた異方性エッチングにより、Ｎ- 型拡散層３１に達す
るビット線コンタクトホール５１を第１の層間絶縁膜３
０に開口し、全面に膜厚１００ｎｍ程度のＮ+ 型の多結
晶シリコン膜、膜厚１００ｎｍ程度のタングステン・シ
リサイド膜を順次形成した後、この２層からなるタング
ステン・ポリサイド膜をパターニングすることによりビ
ット線３２を形成する。
【００２９】次に、図２（ｃ）に示すように、全面に第
２の層間絶縁膜３３を形成する。この第２の層間絶縁膜
３３は、膜厚１００ｎｍ程度のＨＴＯ膜とＬＰＣＶＤ法
による膜厚３００ｎｍ程度のＢＰＳＧ膜から形成されて
いる。また、第２の層間絶縁膜３３表面は平坦化されて
おり、（Ｐ型シリコン基板２８表面からの）第２の層間
絶縁膜３３表面の高さは８００ｎｍ程度である。さら
に、フォトレジスト（図示せず）をマスクとした異方性
エッチングを行うことにより、Ｎ- 型拡散層３１に達す
るメモリセル領域の蓄積電極コンタクトホール５２とＮ
+ 型拡散層４０に達する周辺回路領域のパッドコンタク
トホール４１を形成する（第１の工程）。ついで、フォ
トレジストを除去した後、膜厚６００ｎｍ程度の第１の
多結晶シリコン膜をＣＶＤ法により堆積する。
２の層間絶縁膜３３を形成する。この第２の層間絶縁膜
３３は、膜厚１００ｎｍ程度のＨＴＯ膜とＬＰＣＶＤ法
による膜厚３００ｎｍ程度のＢＰＳＧ膜から形成されて
いる。また、第２の層間絶縁膜３３表面は平坦化されて
おり、（Ｐ型シリコン基板２８表面からの）第２の層間
絶縁膜３３表面の高さは８００ｎｍ程度である。さら
に、フォトレジスト（図示せず）をマスクとした異方性
エッチングを行うことにより、Ｎ- 型拡散層３１に達す
るメモリセル領域の蓄積電極コンタクトホール５２とＮ
+ 型拡散層４０に達する周辺回路領域のパッドコンタク
トホール４１を形成する（第１の工程）。ついで、フォ
トレジストを除去した後、膜厚６００ｎｍ程度の第１の
多結晶シリコン膜をＣＶＤ法により堆積する。
【００３０】そして、周辺回路領域のＰ+ 型拡散層形成
領域を覆うようにフォトレジスト（図示せず）でマスク
して、メモリセル領域および周辺回路領域のＮ+ 型拡散
層４０上のコンタクトパッド形成予定領域の第１の多結
晶シリコン膜中に、４０keV、１×１０16cm-2 の条件で
リン（Ｐ）をイオン注入する。さらに、フォトレジスト
を除去した後、今リンを導入した領域、すなわちメモリ
セル領域および周辺回路領域のＮ+ 型拡散層４０上のコ
ンタクトパッド形成予定領域の第１の多結晶シリコン膜
表面を覆うようにフォトレジスト（図示せず）でマスク
して、周辺回路領域のＰ+ 型拡散層（図示せず）上のコ
ンタクトパッド形成予定領域の第１の多結晶シリコン膜
中に、３０keV 、１×１０16cm-2の条件でボロン（Ｂ）
をイオン注入する。ついで、フォトレジスト５３をマス
クとして異方性エッチングを行うことにより、容量蓄積
電極３４と周辺回路領域のコンタクトパッド４２を形成
する（第２の工程）。
領域を覆うようにフォトレジスト（図示せず）でマスク
して、メモリセル領域および周辺回路領域のＮ+ 型拡散
層４０上のコンタクトパッド形成予定領域の第１の多結
晶シリコン膜中に、４０keV、１×１０16cm-2 の条件で
リン（Ｐ）をイオン注入する。さらに、フォトレジスト
を除去した後、今リンを導入した領域、すなわちメモリ
セル領域および周辺回路領域のＮ+ 型拡散層４０上のコ
ンタクトパッド形成予定領域の第１の多結晶シリコン膜
表面を覆うようにフォトレジスト（図示せず）でマスク
して、周辺回路領域のＰ+ 型拡散層（図示せず）上のコ
ンタクトパッド形成予定領域の第１の多結晶シリコン膜
中に、３０keV 、１×１０16cm-2の条件でボロン（Ｂ）
をイオン注入する。ついで、フォトレジスト５３をマス
クとして異方性エッチングを行うことにより、容量蓄積
電極３４と周辺回路領域のコンタクトパッド４２を形成
する（第２の工程）。
【００３１】次に、図３（ｄ）に示すように、フォトレ
ジスト５３を除去した後、全面に膜厚６ｎｍ程度のシリ
コン窒化膜を堆積し、さらに８５０℃のスチーム雰囲気
中で３０分酸化し、膜厚１ｎｍ程度のシリコン酸化膜を
シリコン窒化膜表面に形成することにより、容量絶縁膜
３５を形成する。その後、リン（Ｐ）をドープした膜厚
２００ｎｍ程度の第２の多結晶シリコン膜をＣＶＤ法に
より堆積し、フォトレジスト５４をマスクとしてこの第
２の多結晶シリコン膜をエッチングすることにより、こ
れをメモリセル領域と周辺回路領域のコンタクトパッド
形成領域に残存させ、メモリセル領域に容量セルプレー
ト電極３６を、周辺回路領域にパッド保護層４４を同時
に形成する（第３の工程）。
ジスト５３を除去した後、全面に膜厚６ｎｍ程度のシリ
コン窒化膜を堆積し、さらに８５０℃のスチーム雰囲気
中で３０分酸化し、膜厚１ｎｍ程度のシリコン酸化膜を
シリコン窒化膜表面に形成することにより、容量絶縁膜
３５を形成する。その後、リン（Ｐ）をドープした膜厚
２００ｎｍ程度の第２の多結晶シリコン膜をＣＶＤ法に
より堆積し、フォトレジスト５４をマスクとしてこの第
２の多結晶シリコン膜をエッチングすることにより、こ
れをメモリセル領域と周辺回路領域のコンタクトパッド
形成領域に残存させ、メモリセル領域に容量セルプレー
ト電極３６を、周辺回路領域にパッド保護層４４を同時
に形成する（第３の工程）。
【００３２】次に、図３（ｅ）に示すように、フォトレ
ジスト５４を除去した後、全面に第３の層間絶縁膜３８
を形成する。この第３の層間絶縁膜３８は、例えば高温
でのＬＰＣＶＤ法によるシリコン酸化膜（ＨＴＯ膜）と
このＨＴＯ膜を覆うＢＰＳＧ膜から構成されている。ま
た、第３の層間絶縁膜３８表面は平坦化されており、
（Ｐ型シリコン基板２８表面からの）第３の層間絶縁膜
３８表面の高さは１２００ｎｍ程度である。ＨＴＯ膜を
設ける目的は、容量セルプレート電極３６に対する第３
の層間絶縁膜３８の段差被膜性を確保することと、ＢＰ
ＳＧ膜からリン、ボロン等が不純物拡散層等へ拡散する
のを防ぐためである。
ジスト５４を除去した後、全面に第３の層間絶縁膜３８
を形成する。この第３の層間絶縁膜３８は、例えば高温
でのＬＰＣＶＤ法によるシリコン酸化膜（ＨＴＯ膜）と
このＨＴＯ膜を覆うＢＰＳＧ膜から構成されている。ま
た、第３の層間絶縁膜３８表面は平坦化されており、
（Ｐ型シリコン基板２８表面からの）第３の層間絶縁膜
３８表面の高さは１２００ｎｍ程度である。ＨＴＯ膜を
設ける目的は、容量セルプレート電極３６に対する第３
の層間絶縁膜３８の段差被膜性を確保することと、ＢＰ
ＳＧ膜からリン、ボロン等が不純物拡散層等へ拡散する
のを防ぐためである。
【００３３】その後、フォトレジスト５５をマスクと
し、フルオロ・カーボン系のエッチングガス（ＣＨ
Ｆ3、ＣＦ4）を用いた異方性エッチングにより、パッド
保護層４４に達するコンタクトホール４５を第３の層間
絶縁膜３８に開口する。この異方性エッチングは、例え
ばパワー８５００Ｗ、真空度４００mTorr の下で、アル
ゴン（Ａｒ）ガスをキャリアガスとし、トリ・フルオロ
・メタン（ＣＨＦ3 ）ガスとテトラ・フルオロ・メタン
（ＣＦ4 ）ガスをエッチングガスとして行われる反応性
イオンエッチングであり、これらガスの流量比は、例え
ばＣＨＦ3 ：ＣＦ4 ：Ａｒ＝３０sccm：１０sccm：４５
０sccmとする。
し、フルオロ・カーボン系のエッチングガス（ＣＨ
Ｆ3、ＣＦ4）を用いた異方性エッチングにより、パッド
保護層４４に達するコンタクトホール４５を第３の層間
絶縁膜３８に開口する。この異方性エッチングは、例え
ばパワー８５００Ｗ、真空度４００mTorr の下で、アル
ゴン（Ａｒ）ガスをキャリアガスとし、トリ・フルオロ
・メタン（ＣＨＦ3 ）ガスとテトラ・フルオロ・メタン
（ＣＦ4 ）ガスをエッチングガスとして行われる反応性
イオンエッチングであり、これらガスの流量比は、例え
ばＣＨＦ3 ：ＣＦ4 ：Ａｒ＝３０sccm：１０sccm：４５
０sccmとする。
【００３４】次に、図４（ｆ）に示すように、塩素ガス
と臭化水素ガス（Ｃｌ2 ＋ＨＢｒ）をエッチングガスに
用いた多結晶シリコン膜のエッチングにより、第２の多
結晶シリコン膜からなるコンタクトホール４５内のパッ
ド保護層４４を除去する。この多結晶シリコン膜のエッ
チングは、例えばパワー４００Ｗ、真空度１００mTorr
の下で、塩素ガスと臭化水素ガスの流量比をＣｌ2 ：Ｈ
Ｂｒ＝８０sccm：３０sccmとした反応性イオンエッチン
グである。ついで、フルオロ・カーボン系のエッチング
ガス（ＣＨＦ3、ＣＦ4）を用いた異方性エッチングによ
り絶縁層４３を除去して、コンタクトパッド４２に達す
るコンタクトホール４５を形成する（第４の工程）。
と臭化水素ガス（Ｃｌ2 ＋ＨＢｒ）をエッチングガスに
用いた多結晶シリコン膜のエッチングにより、第２の多
結晶シリコン膜からなるコンタクトホール４５内のパッ
ド保護層４４を除去する。この多結晶シリコン膜のエッ
チングは、例えばパワー４００Ｗ、真空度１００mTorr
の下で、塩素ガスと臭化水素ガスの流量比をＣｌ2 ：Ｈ
Ｂｒ＝８０sccm：３０sccmとした反応性イオンエッチン
グである。ついで、フルオロ・カーボン系のエッチング
ガス（ＣＨＦ3、ＣＦ4）を用いた異方性エッチングによ
り絶縁層４３を除去して、コンタクトパッド４２に達す
るコンタクトホール４５を形成する（第４の工程）。
【００３５】その後、図４（ｇ）に示すように、公知の
製造方法によりアルミ配線４６を形成する（第５の工
程）。すると、アルミ配線４６はコンタクトホール４５
を通じてコンタクトパッド４２に接続され、さらにコン
タクトパッド４２を介してＮ+型拡散層４０のような不
純物拡散層に導通することになり、本実施の形態の半導
体記憶装置２７が完成する。
製造方法によりアルミ配線４６を形成する（第５の工
程）。すると、アルミ配線４６はコンタクトホール４５
を通じてコンタクトパッド４２に接続され、さらにコン
タクトパッド４２を介してＮ+型拡散層４０のような不
純物拡散層に導通することになり、本実施の形態の半導
体記憶装置２７が完成する。
【００３６】本実施の形態の半導体記憶装置の製造方法
では、容量セルプレート電極３６を形成すべく第１の多
結晶シリコン膜のエッチングを行う際に、周辺回路領域
のコンタクトパッド４２上のパッド保護層４４となる第
１の多結晶シリコン膜もフォトレジスト５５で覆う方法
を採っている。したがって、フォトレジストを用いずに
下地の容量絶縁膜との選択比を頼りに第１の多結晶シリ
コン膜の選択的なエッチングを行っていた従来の製造方
法のように、選択比を１００以上にするといったような
特殊なエッチング条件を設定する必要がなく、エッチン
グ自体が容易となる。さらに、コンタクトパッド４２上
はパッド保護層４４、フォトレジスト５５で覆われてい
るので、仮に過大なエッチング時間で処理したとしても
エッチングがコンタクトパッド４２にまで達してコンタ
クトパッド４２が破壊されるようなことがなく、従来の
問題点を解決することができる。
では、容量セルプレート電極３６を形成すべく第１の多
結晶シリコン膜のエッチングを行う際に、周辺回路領域
のコンタクトパッド４２上のパッド保護層４４となる第
１の多結晶シリコン膜もフォトレジスト５５で覆う方法
を採っている。したがって、フォトレジストを用いずに
下地の容量絶縁膜との選択比を頼りに第１の多結晶シリ
コン膜の選択的なエッチングを行っていた従来の製造方
法のように、選択比を１００以上にするといったような
特殊なエッチング条件を設定する必要がなく、エッチン
グ自体が容易となる。さらに、コンタクトパッド４２上
はパッド保護層４４、フォトレジスト５５で覆われてい
るので、仮に過大なエッチング時間で処理したとしても
エッチングがコンタクトパッド４２にまで達してコンタ
クトパッド４２が破壊されるようなことがなく、従来の
問題点を解決することができる。
【００３７】さらに、本実施の形態においては、第３の
層間絶縁膜３８をなすＢＰＳＧ膜の表面が平坦化されて
いるためにアルミ配線４６の加工が容易であること、コ
ンタクトパッド４２を介してアルミ配線４６とＮ+ 型拡
散層４０との導通を取っているためにコンタクトホール
内で断線が生じないこと、等の利点を有することは勿論
である。
層間絶縁膜３８をなすＢＰＳＧ膜の表面が平坦化されて
いるためにアルミ配線４６の加工が容易であること、コ
ンタクトパッド４２を介してアルミ配線４６とＮ+ 型拡
散層４０との導通を取っているためにコンタクトホール
内で断線が生じないこと、等の利点を有することは勿論
である。
【００３８】なお、本実施の形態においては、容量蓄積
電極３４およびコンタクトパッド４２の材料として多結
晶シリコン膜を用いたが、多結晶シリコン膜の代わりに
タングステン（Ｗ）膜やチタン（Ｔｉ）膜や窒化チタン
（ＴｉＮ）膜、あるいはチタン膜、窒化チタン膜および
タングステン膜からなる多層膜を用いることも可能であ
る。
電極３４およびコンタクトパッド４２の材料として多結
晶シリコン膜を用いたが、多結晶シリコン膜の代わりに
タングステン（Ｗ）膜やチタン（Ｔｉ）膜や窒化チタン
（ＴｉＮ）膜、あるいはチタン膜、窒化チタン膜および
タングステン膜からなる多層膜を用いることも可能であ
る。
【００３９】以下、本発明の第２の実施の形態を図２、
図５〜図８を参照して説明する。本実施の形態の半導体
記憶装置が第１の実施の形態の装置と異なる点は、容量
セルプレート電極（パッド保護層）となる膜の構成と、
周辺回路領域のパッド保護層の構造のみであるため、図
５中の図１と同一の構成要素については同一の符号を付
し、説明を省略する。
図５〜図８を参照して説明する。本実施の形態の半導体
記憶装置が第１の実施の形態の装置と異なる点は、容量
セルプレート電極（パッド保護層）となる膜の構成と、
周辺回路領域のパッド保護層の構造のみであるため、図
５中の図１と同一の構成要素については同一の符号を付
し、説明を省略する。
【００４０】図５に示すように、容量セルプレート電極
３６およびパッド保護層４４を構成する材料として、第
１の実施の形態では多結晶シリコンを用いたが、本実施
の形態ではチタンシリサイド５６と多結晶シリコン５７
との複合膜であるチタンポリサイドが用いられている。
また、図５には、周辺回路領域のトランジスタ３９のＮ
+ 型拡散層４０とフィールド酸化膜４７上のゲート電極
４９それぞれに導通するアルミ配線４６、４６が示され
ているが、これらアルミ配線４６下のコンタクトパッド
４２同士を連続的に覆うパッド保護層４４ａが設けられ
ている。
３６およびパッド保護層４４を構成する材料として、第
１の実施の形態では多結晶シリコンを用いたが、本実施
の形態ではチタンシリサイド５６と多結晶シリコン５７
との複合膜であるチタンポリサイドが用いられている。
また、図５には、周辺回路領域のトランジスタ３９のＮ
+ 型拡散層４０とフィールド酸化膜４７上のゲート電極
４９それぞれに導通するアルミ配線４６、４６が示され
ているが、これらアルミ配線４６下のコンタクトパッド
４２同士を連続的に覆うパッド保護層４４ａが設けられ
ている。
【００４１】次に、上記構造の半導体記憶装置の製造方
法について説明する。本実施の形態では、Ｐ型シリコン
基板２８上に素子分離領域を形成する工程から、容量蓄
積電極３４およびコンタクトパッド４２となる第１の多
結晶シリコン膜をエッチングして全体に容量絶縁膜３５
を形成する工程までは、第１の実施の形態とほぼ同様で
ある。したがって、前半の共通な部分は図２を用いて、
本実施の形態の特徴的な工程については図６〜図８のプ
ロセスフロー図を用いて説明する。
法について説明する。本実施の形態では、Ｐ型シリコン
基板２８上に素子分離領域を形成する工程から、容量蓄
積電極３４およびコンタクトパッド４２となる第１の多
結晶シリコン膜をエッチングして全体に容量絶縁膜３５
を形成する工程までは、第１の実施の形態とほぼ同様で
ある。したがって、前半の共通な部分は図２を用いて、
本実施の形態の特徴的な工程については図６〜図８のプ
ロセスフロー図を用いて説明する。
【００４２】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板２８表面の所定の領域に膜厚３００ｎｍ程度の
フィールド酸化膜４７を形成する。そして、素子形成予
定領域に熱酸化により膜厚１０〜１２ｎｍ程度のゲート
酸化膜４８を形成する。次に、膜厚１００ｎｍ程度の多
結晶シリコン膜（図示せず）と膜厚１００ｎｍ程度のタ
ングステン・シリサイド膜（図示せず）からなるゲート
電極４９を形成する。次に、全面に４０keV、２×１０
13cm-2 程度のリン（Ｐ）のイオン注入を行い、Ｎ- 型
拡散層３１を形成する。ついで、トランジスタの側壁ス
ペーサとなるシリコン酸化膜（図示せず）を形成し、こ
れをエッチバックすることにより第１のシリコン酸化膜
からなる側壁スペーサ５０を形成する。
コン基板２８表面の所定の領域に膜厚３００ｎｍ程度の
フィールド酸化膜４７を形成する。そして、素子形成予
定領域に熱酸化により膜厚１０〜１２ｎｍ程度のゲート
酸化膜４８を形成する。次に、膜厚１００ｎｍ程度の多
結晶シリコン膜（図示せず）と膜厚１００ｎｍ程度のタ
ングステン・シリサイド膜（図示せず）からなるゲート
電極４９を形成する。次に、全面に４０keV、２×１０
13cm-2 程度のリン（Ｐ）のイオン注入を行い、Ｎ- 型
拡散層３１を形成する。ついで、トランジスタの側壁ス
ペーサとなるシリコン酸化膜（図示せず）を形成し、こ
れをエッチバックすることにより第１のシリコン酸化膜
からなる側壁スペーサ５０を形成する。
【００４３】さらに、高温のＬＰＣＶＤによる膜厚１０
０ｎｍ程度のＨＴＯ膜と、ＴＥＯＳガスとホスフィンと
トリメチルボレイトガスと酸素ガスを原料ガスとしたＬ
ＰＣＶＤ法により膜厚３００ｎｍ程度のＢＰＳＧ膜を全
面に形成する。そして、７５０〜９００℃の温度でＢＰ
ＳＧ膜をリフローしてＢＰＳＧ膜表面を平坦化し、第１
の層間絶縁膜３０とする。
０ｎｍ程度のＨＴＯ膜と、ＴＥＯＳガスとホスフィンと
トリメチルボレイトガスと酸素ガスを原料ガスとしたＬ
ＰＣＶＤ法により膜厚３００ｎｍ程度のＢＰＳＧ膜を全
面に形成する。そして、７５０〜９００℃の温度でＢＰ
ＳＧ膜をリフローしてＢＰＳＧ膜表面を平坦化し、第１
の層間絶縁膜３０とする。
【００４４】次に、図２（ｂ）に示すように、フルオロ
・カーボン系のエッチングガスを用いた異方性エッチン
グにより、Ｎ- 型拡散層３１に達するビット線コンタク
トホール５１を第１の層間絶縁膜３０に開口し、全面に
膜厚１００ｎｍ程度のＮ+ 型の多結晶シリコン膜、膜厚
１００ｎｍ程度のタングステン・シリサイド膜を順次形
成した後、このタングステン・ポリサイド膜をパターニ
ングすることによりビット線３２を形成する。
・カーボン系のエッチングガスを用いた異方性エッチン
グにより、Ｎ- 型拡散層３１に達するビット線コンタク
トホール５１を第１の層間絶縁膜３０に開口し、全面に
膜厚１００ｎｍ程度のＮ+ 型の多結晶シリコン膜、膜厚
１００ｎｍ程度のタングステン・シリサイド膜を順次形
成した後、このタングステン・ポリサイド膜をパターニ
ングすることによりビット線３２を形成する。
【００４５】次に、図６（ａ）に示すように、全面に第
２の層間絶縁膜３３を形成する。第２の層間絶縁膜３３
表面は平坦化されており、（Ｐ型シリコン基板２８表面
からの）第２の層間絶縁膜３３表面の高さは８００ｎｍ
程度である。この第２の層間絶縁膜３３は、膜厚１００
ｎｍ程度のＨＴＯ膜とＬＰＣＶＤ法による膜厚４００ｎ
ｍ程度のＢＰＳＧ膜から構成されている。さらに、フォ
トレジスト（図示せず）をマスクとした異方性エッチン
グを行うことにより、Ｎ- 型拡散層３１に達するメモリ
セル領域の蓄積電極コンタクトホール５２と周辺回路領
域のパッドコンタクトホール４１を形成する。ついで、
フォトレジストを除去した後、膜厚６００ｎｍ程度の第
１の多結晶シリコン膜をＣＶＤ法により堆積する。
２の層間絶縁膜３３を形成する。第２の層間絶縁膜３３
表面は平坦化されており、（Ｐ型シリコン基板２８表面
からの）第２の層間絶縁膜３３表面の高さは８００ｎｍ
程度である。この第２の層間絶縁膜３３は、膜厚１００
ｎｍ程度のＨＴＯ膜とＬＰＣＶＤ法による膜厚４００ｎ
ｍ程度のＢＰＳＧ膜から構成されている。さらに、フォ
トレジスト（図示せず）をマスクとした異方性エッチン
グを行うことにより、Ｎ- 型拡散層３１に達するメモリ
セル領域の蓄積電極コンタクトホール５２と周辺回路領
域のパッドコンタクトホール４１を形成する。ついで、
フォトレジストを除去した後、膜厚６００ｎｍ程度の第
１の多結晶シリコン膜をＣＶＤ法により堆積する。
【００４６】そして、フォトレジスト（図示せず）をマ
スクとして、メモリセル領域および周辺回路領域のＮ+
型拡散層４０上のコンタクトパッド形成予定領域の第１
の多結晶シリコン膜中に、４０keV、１×１０16cm-2 の
条件でリン（Ｐ）をイオン注入する。さらに、フォトレ
ジストを除去した後、メモリセル領域および周辺回路領
域のＮ+ 型拡散層４０上のコンタクトパッド形成予定領
域の第１の多結晶シリコン膜表面を覆うようにフォトレ
ジストでマスクして、周辺回路領域のＰ+ 型拡散層上の
コンタクトパッド形成予定領域の第１の多結晶シリコン
膜中に、３０keV 、１×１０16cm-2の条件でボロン
（Ｂ）をイオン注入する。ついで、フォトレジスト５３
をマスクとして異方性エッチングを行うことにより、ス
タック型キャパシタ３７の下部電極となる容量蓄積電極
３４と周辺回路領域のコンタクトパッド４２を形成す
る。
スクとして、メモリセル領域および周辺回路領域のＮ+
型拡散層４０上のコンタクトパッド形成予定領域の第１
の多結晶シリコン膜中に、４０keV、１×１０16cm-2 の
条件でリン（Ｐ）をイオン注入する。さらに、フォトレ
ジストを除去した後、メモリセル領域および周辺回路領
域のＮ+ 型拡散層４０上のコンタクトパッド形成予定領
域の第１の多結晶シリコン膜表面を覆うようにフォトレ
ジストでマスクして、周辺回路領域のＰ+ 型拡散層上の
コンタクトパッド形成予定領域の第１の多結晶シリコン
膜中に、３０keV 、１×１０16cm-2の条件でボロン
（Ｂ）をイオン注入する。ついで、フォトレジスト５３
をマスクとして異方性エッチングを行うことにより、ス
タック型キャパシタ３７の下部電極となる容量蓄積電極
３４と周辺回路領域のコンタクトパッド４２を形成す
る。
【００４７】次に、図６（ｂ）に示すように、フォトレ
ジスト５３を除去した後、全面に膜厚６ｎｍ程度のシリ
コン窒化膜を堆積し、さらに８５０℃のスチーム雰囲気
中で３０分酸化し、膜厚１ｎｍ程度のシリコン酸化膜を
シリコン窒化膜表面に形成することにより、容量絶縁膜
３５を形成する。その後、リン（Ｐ）をドープした膜厚
２００ｎｍ程度の第２の多結晶シリコン膜をＣＶＤ法に
より堆積し、フォトレジスト５４をマスクとしてこの第
２の多結晶シリコン膜をエッチングすることにより、こ
れをメモリセル領域と周辺回路領域のコンタクトパッド
形成領域に残存させ、メモリセル領域に容量セルプレー
ト電極３６を、周辺回路領域にパッド保護層４４を同時
に形成する。
ジスト５３を除去した後、全面に膜厚６ｎｍ程度のシリ
コン窒化膜を堆積し、さらに８５０℃のスチーム雰囲気
中で３０分酸化し、膜厚１ｎｍ程度のシリコン酸化膜を
シリコン窒化膜表面に形成することにより、容量絶縁膜
３５を形成する。その後、リン（Ｐ）をドープした膜厚
２００ｎｍ程度の第２の多結晶シリコン膜をＣＶＤ法に
より堆積し、フォトレジスト５４をマスクとしてこの第
２の多結晶シリコン膜をエッチングすることにより、こ
れをメモリセル領域と周辺回路領域のコンタクトパッド
形成領域に残存させ、メモリセル領域に容量セルプレー
ト電極３６を、周辺回路領域にパッド保護層４４を同時
に形成する。
【００４８】次に、図７（ｃ）に示すように、フォトレ
ジスト５４を除去した後に第２の多結晶シリコン膜表面
を洗浄し、バファード弗酸（ＢＨＦ）を用いたウェット
エッチングにより第２の多結晶シリコン膜表面の自然酸
化膜を除去する。その後、膜厚１００ｎｍ程度の金属チ
タン（Ｔｉ）膜をスパッタ法により全体に蒸着し、つい
で、窒素雰囲気中での７００℃、３０秒程度の急速ラン
プ加熱（ＲＴＡ）法を用いて第２の多結晶シリコン膜と
金属チタン膜を熱的に反応させることにより、第２の多
結晶シリコン膜５７表面をチタンシリサイド層５６に変
換する。なお、第２の多結晶シリコン膜５７が存在しな
い領域では、シリコン酸化膜からなる第２の層間絶縁膜
３３が露出しており、金属チタンが表面に堆積していて
もチタンシリサイドに変換されることはない。
ジスト５４を除去した後に第２の多結晶シリコン膜表面
を洗浄し、バファード弗酸（ＢＨＦ）を用いたウェット
エッチングにより第２の多結晶シリコン膜表面の自然酸
化膜を除去する。その後、膜厚１００ｎｍ程度の金属チ
タン（Ｔｉ）膜をスパッタ法により全体に蒸着し、つい
で、窒素雰囲気中での７００℃、３０秒程度の急速ラン
プ加熱（ＲＴＡ）法を用いて第２の多結晶シリコン膜と
金属チタン膜を熱的に反応させることにより、第２の多
結晶シリコン膜５７表面をチタンシリサイド層５６に変
換する。なお、第２の多結晶シリコン膜５７が存在しな
い領域では、シリコン酸化膜からなる第２の層間絶縁膜
３３が露出しており、金属チタンが表面に堆積していて
もチタンシリサイドに変換されることはない。
【００４９】その後、第２の層間絶縁膜３３表面の未反
応チタン層をアンモニア （ＮＨ3ＯＨ ）と過酸化水素
水（Ｈ2Ｏ2 ）の混合液により除去し、第２の多結晶シ
リコン膜５７表面にのみチタンシリサイド層５６を形成
する。これにより、メモリセル領域の容量セルプレート
電極３６と周辺回路領域のパッド保護層４４がチタンシ
リサイド５６と多結晶シリコン５７との複合膜であるチ
タンポリサイド膜となる。このチタンポリサイド膜のシ
ート抵抗値は２〜３Ωであり、配線として使用するのに
許容できる低い抵抗値を持つ膜となるため、コンタクト
パッド４２間を接続する配線層として使うことができ
る。
応チタン層をアンモニア （ＮＨ3ＯＨ ）と過酸化水素
水（Ｈ2Ｏ2 ）の混合液により除去し、第２の多結晶シ
リコン膜５７表面にのみチタンシリサイド層５６を形成
する。これにより、メモリセル領域の容量セルプレート
電極３６と周辺回路領域のパッド保護層４４がチタンシ
リサイド５６と多結晶シリコン５７との複合膜であるチ
タンポリサイド膜となる。このチタンポリサイド膜のシ
ート抵抗値は２〜３Ωであり、配線として使用するのに
許容できる低い抵抗値を持つ膜となるため、コンタクト
パッド４２間を接続する配線層として使うことができ
る。
【００５０】次に、図７（ｄ）に示すように、全面に第
３の層間絶縁膜３８を形成する。第３の層間絶縁膜３８
は、例えば５００℃程度の常圧ＣＶＤ法によるシリコン
酸化膜と、このシリコン酸化膜を覆う同じく５００℃程
度の常圧ＣＶＤ法によるＢＰＳＧ膜とから構成されてい
る。また、この第３の層間絶縁膜３８表面は、例えば窒
素雰囲気中での８００℃、６０秒程度の急速ランプ加熱
（ＲＴＡ）法と化学機械研磨（ＣＭＰ）法を用いて平坦
化されており、（Ｐ型シリコン基板２８表面からの）第
３の層間絶縁膜３８表面の高さは１５００ｎｍ程度であ
る。このシリコン酸化膜を設ける目的は、容量セルプレ
ート電極３６に対する第３の層間絶縁膜３８の段差被膜
性を確保することと、ＢＰＳＧ膜からリン、ボロン等が
不純物拡散層等へ拡散するのを防ぐためである。その
後、フォトレジスト５５をマスクとし、フルオロ・カー
ボン系のエッチングガス（ＣＨＦ3、ＣＦ4）を用いた異
方性エッチングにより、パッド保護層４４に達するコン
タクトホール４５を第３の層間絶縁膜３８に開口する。
３の層間絶縁膜３８を形成する。第３の層間絶縁膜３８
は、例えば５００℃程度の常圧ＣＶＤ法によるシリコン
酸化膜と、このシリコン酸化膜を覆う同じく５００℃程
度の常圧ＣＶＤ法によるＢＰＳＧ膜とから構成されてい
る。また、この第３の層間絶縁膜３８表面は、例えば窒
素雰囲気中での８００℃、６０秒程度の急速ランプ加熱
（ＲＴＡ）法と化学機械研磨（ＣＭＰ）法を用いて平坦
化されており、（Ｐ型シリコン基板２８表面からの）第
３の層間絶縁膜３８表面の高さは１５００ｎｍ程度であ
る。このシリコン酸化膜を設ける目的は、容量セルプレ
ート電極３６に対する第３の層間絶縁膜３８の段差被膜
性を確保することと、ＢＰＳＧ膜からリン、ボロン等が
不純物拡散層等へ拡散するのを防ぐためである。その
後、フォトレジスト５５をマスクとし、フルオロ・カー
ボン系のエッチングガス（ＣＨＦ3、ＣＦ4）を用いた異
方性エッチングにより、パッド保護層４４に達するコン
タクトホール４５を第３の層間絶縁膜３８に開口する。
【００５１】次に、図８（ｅ）に示すように、異方性エ
ッチングにより、チタンポリサイド膜からなるコンタク
トホール４５内のパッド保護層４４を除去する。この異
方性エッチングは、例えばパワー１５０Ｗ、真空度２５
０mTorr の下で、ヘリウム（Ｈｅ）ガスをキャリアガス
とし、六弗化硫黄（ＳＦ6）と臭化水素（ＨＢｒ）ガス
をエッチングガスとした反応性イオンエッチングであ
る。これらガスの流量比は、例えばＳＦ6 ：ＨＢｒ：Ｈ
ｅ＝５０sccm：１００sccm：１５０sccmとする。つい
で、フルオロ・カーボン系のエッチングガス（ＣＨ
Ｆ3、ＣＦ4）を用いた異方性エッチングにより絶縁層４
３をエッチング除去して、コンタクトパッド４２に達す
るコンタクトホール４５を形成する。
ッチングにより、チタンポリサイド膜からなるコンタク
トホール４５内のパッド保護層４４を除去する。この異
方性エッチングは、例えばパワー１５０Ｗ、真空度２５
０mTorr の下で、ヘリウム（Ｈｅ）ガスをキャリアガス
とし、六弗化硫黄（ＳＦ6）と臭化水素（ＨＢｒ）ガス
をエッチングガスとした反応性イオンエッチングであ
る。これらガスの流量比は、例えばＳＦ6 ：ＨＢｒ：Ｈ
ｅ＝５０sccm：１００sccm：１５０sccmとする。つい
で、フルオロ・カーボン系のエッチングガス（ＣＨ
Ｆ3、ＣＦ4）を用いた異方性エッチングにより絶縁層４
３をエッチング除去して、コンタクトパッド４２に達す
るコンタクトホール４５を形成する。
【００５２】その後、図８（ｆ）に示すように、公知の
製造方法によりアルミ配線４６を形成すると、アルミ配
線４６はコンタクトホール４５を通じてコンタクトパッ
ド４２に接続され、さらにコンタクトパッド４２を介し
てＮ+ 型拡散層４０のような不純物拡散層に導通する。
それと同時に、パッド保護層４４とアルミ配線４６がコ
ンタクトホール４５内壁で接続され、さらにアルミ配線
４６を介してパッド保護層４４とコンタクトパッド４２
および不純物拡散層が接続されることにより、本実施の
形態の半導体記憶装置２７が完成する。
製造方法によりアルミ配線４６を形成すると、アルミ配
線４６はコンタクトホール４５を通じてコンタクトパッ
ド４２に接続され、さらにコンタクトパッド４２を介し
てＮ+ 型拡散層４０のような不純物拡散層に導通する。
それと同時に、パッド保護層４４とアルミ配線４６がコ
ンタクトホール４５内壁で接続され、さらにアルミ配線
４６を介してパッド保護層４４とコンタクトパッド４２
および不純物拡散層が接続されることにより、本実施の
形態の半導体記憶装置２７が完成する。
【００５３】本実施の形態の半導体記憶装置の製造方法
においても、容量セルプレート電極３６のエッチング時
にチタンポリサイド膜をフォトレジストで覆うため、エ
ッチングが容易となり、コンタクトパッド４２の破壊が
防止されるといった第１の実施の形態と同様の効果を奏
することができる。
においても、容量セルプレート電極３６のエッチング時
にチタンポリサイド膜をフォトレジストで覆うため、エ
ッチングが容易となり、コンタクトパッド４２の破壊が
防止されるといった第１の実施の形態と同様の効果を奏
することができる。
【００５４】それに加えて、本実施の形態の場合は、周
辺回路領域の複数のコンタクトパッド４２間を連続的に
覆うパッド保護層４４ａが設けられ、コンタクトホール
４５の内壁の部分でアルミ配線４６同士がこのパッド保
護層４４ａを介して接続される構造となっている。した
がって、パッド保護層４４ａが単にコンタクトパッド４
２を保護するだけでなく、アルミ配線４６をつなぐ配線
層としても機能することになる。すなわち、パッド保護
層４４ａを配線として利用できるため、素子のレイアウ
トの自由度が向上し、半導体記憶装置全体の面積を縮小
することも可能になる。
辺回路領域の複数のコンタクトパッド４２間を連続的に
覆うパッド保護層４４ａが設けられ、コンタクトホール
４５の内壁の部分でアルミ配線４６同士がこのパッド保
護層４４ａを介して接続される構造となっている。した
がって、パッド保護層４４ａが単にコンタクトパッド４
２を保護するだけでなく、アルミ配線４６をつなぐ配線
層としても機能することになる。すなわち、パッド保護
層４４ａを配線として利用できるため、素子のレイアウ
トの自由度が向上し、半導体記憶装置全体の面積を縮小
することも可能になる。
【００５５】さらに、本実施の形態ではパッド保護層４
４としてチタンポリサイドを用いたことでパッド保護層
４４のシート抵抗値が２〜３Ωと低いものとなるため、
配線層として使用するのに好適である。
４としてチタンポリサイドを用いたことでパッド保護層
４４のシート抵抗値が２〜３Ωと低いものとなるため、
配線層として使用するのに好適である。
【００５６】なお、本実施の形態においては、容量セル
プレート電極３６やパッド保護層４４の材料としてチタ
ンポリサイド膜を用いたが、このチタンポリサイド膜の
代わりに、タングステンシリサイドと多結晶シリコンと
の複合膜であるタングステンポリサイド膜や、ＣＶＤ法
で形成したタングステン膜と多結晶シリコンとの複合膜
を用いることも可能である。
プレート電極３６やパッド保護層４４の材料としてチタ
ンポリサイド膜を用いたが、このチタンポリサイド膜の
代わりに、タングステンシリサイドと多結晶シリコンと
の複合膜であるタングステンポリサイド膜や、ＣＶＤ法
で形成したタングステン膜と多結晶シリコンとの複合膜
を用いることも可能である。
【００５７】なお、本発明の技術範囲は上記第１、第２
の実施の形態に限定されるものではなく、本発明の趣旨
を逸脱しない範囲において種々の変更を加えることが可
能である。例えば各膜の膜厚等の具体的な数値、または
エッチングのパワー、圧力等の各製造工程の具体的な条
件については種々の変更が可能である。
の実施の形態に限定されるものではなく、本発明の趣旨
を逸脱しない範囲において種々の変更を加えることが可
能である。例えば各膜の膜厚等の具体的な数値、または
エッチングのパワー、圧力等の各製造工程の具体的な条
件については種々の変更が可能である。
【００５８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、容量セルプレート電極のエッチング時に導電膜
をフォトレジストで覆う構成としたため、下地絶縁膜と
の選択比の大きい特殊なエッチング条件を設定する必要
がなく、エッチングが容易となり、仮に過大なエッチン
グ時間で処理したとしてもエッチングがコンタクトパッ
ドにまで達してコンタクトパッドが破壊されるようなこ
とがなく、従来の問題点を解決することができる。ま
た、複数のコンタクトパッド間に連続するパッド保護層
を形成した場合、パッド保護層を単にコンタクトパッド
を保護するだけでなく、配線層として利用できるため、
素子のレイアウトの自由度が向上し、半導体記憶装置全
体の面積を縮小することも可能になる。さらに、導電膜
として金属膜を含む複合膜を用いた場合、導電膜のシー
ト抵抗値が下がり、配線層として使用するのに好適なも
のとなる。
よれば、容量セルプレート電極のエッチング時に導電膜
をフォトレジストで覆う構成としたため、下地絶縁膜と
の選択比の大きい特殊なエッチング条件を設定する必要
がなく、エッチングが容易となり、仮に過大なエッチン
グ時間で処理したとしてもエッチングがコンタクトパッ
ドにまで達してコンタクトパッドが破壊されるようなこ
とがなく、従来の問題点を解決することができる。ま
た、複数のコンタクトパッド間に連続するパッド保護層
を形成した場合、パッド保護層を単にコンタクトパッド
を保護するだけでなく、配線層として利用できるため、
素子のレイアウトの自由度が向上し、半導体記憶装置全
体の面積を縮小することも可能になる。さらに、導電膜
として金属膜を含む複合膜を用いた場合、導電膜のシー
ト抵抗値が下がり、配線層として使用するのに好適なも
のとなる。
【図１】本発明の第１の実施の形態である半導体記憶装
置を示す断面図である。
置を示す断面図である。
【図２】同、半導体記憶装置の製造工程を順を追って示
すプロセスフロー図である。
すプロセスフロー図である。
【図３】同、プロセスフロー図である。
【図４】同、プロセスフロー図である。
【図５】本発明の第２の実施の形態である半導体記憶装
置を示す断面図である。
置を示す断面図である。
【図６】同、半導体記憶装置の製造工程を順を追って示
すプロセスフロー図である。
すプロセスフロー図である。
【図７】同、プロセスフロー図である。
【図８】同、プロセスフロー図である。
【図９】従来の半導体記憶装置の製造工程を順を追って
示すプロセスフロー図である。
示すプロセスフロー図である。
【図１０】同、プロセスフロー図である。
【図１１】同、プロセスフロー図である。
【図１２】従来の問題点を説明するための図である。
２７ 半導体記憶装置 ２８ Ｐ型シリコン基板 ３０ 第１の層間絶縁膜 ３１ Ｎ- 型拡散層 ３２ ビット線 ３３ 第２の層間絶縁膜 ３４ 容量蓄積電極 ３５ 容量絶縁膜 ３６ 容量セルプレート電極 ３７ スタック型キャパシタ ３８ 第３の層間絶縁膜 ４０ Ｎ+ 型拡散層 ４１ パッドコンタクトホール ４２ コンタクトパッド ４３ 絶縁層 ４４，４４ａ パッド保護層 ４５ コンタクトホール ４６ アルミ配線 ５２ 蓄積電極コンタクトホール ５６ チタンシリサイド層 ５７ 多結晶シリコン
Claims (6)
- 【請求項１】 メモリセル領域内に容量蓄積電極、容量
絶縁膜、容量セルプレート電極からなるスタック型キャ
パシタが設けられ、周辺回路領域内にコンタクトパッド
を介して任意の構成要素に電気的に接続される金属配線
が設けられた半導体記憶装置において、 周辺回路領域上にパッドコンタクトホールが形成され、
該パッドコンタクトホール内に前記容量蓄積電極と同一
の導電膜からなるコンタクトパッドが埋め込まれるとと
もに、該コンタクトパッドが、前記容量絶縁膜と同一の
絶縁層、前記容量セルプレート電極と同一の導電膜から
なるパッド保護層で順次覆われ、 これら絶縁層、パッド保護層の一部が除去され前記コン
タクトパッドに達するコンタクトホールが形成されて、
該コンタクトホール内に前記金属配線が埋め込まれたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記パッド保護層が、前記周辺回路領域の複数のコンタ
クトパッドにわたって連続して形成され、これらコンタ
クトパッド上の複数の金属配線を電気的に接続している
ことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記パッド保護層が、金属膜を含む複合膜であることを
特徴とする半導体記憶装置。 - 【請求項４】 メモリセル領域内に容量蓄積電極、容量
絶縁膜、容量セルプレート電極からなるスタック型キャ
パシタが設けられ、周辺回路領域内にコンタクトパッド
を介して任意の構成要素に電気的に接続される金属配線
が設けられた半導体記憶装置の製造方法において、 半導体基板上のメモリセル領域および周辺回路領域に蓄
積電極コンタクトホールおよびパッドコンタクトホール
をそれぞれ形成する第１の工程と、 これら蓄積電極コンタクトホール、パッドコンタクトホ
ール内を埋め込むように導電膜を形成した後、前記メモ
リセル領域と周辺回路領域において該導電膜のパターニ
ングを行うことにより容量蓄積電極とコンタクトパッド
を形成する第２の工程と、 全面に絶縁膜と導電膜を順次形成した後、前記メモリセ
ル領域および周辺回路領域においてフォトレジストをマ
スクとしたエッチングを行うことにより容量絶縁膜およ
び容量セルプレート電極と、前記コンタクトパッドを覆
う絶縁層およびパッド保護層を形成する第３の工程と、 前記容量セルプレート電極とパッド保護層を覆う層間絶
縁膜を形成した後、該パッド保護層上の層間絶縁膜を開
口し、さらに前記絶縁層およびパッド保護層の一部を除
去することにより前記コンタクトパッドに達するコンタ
クトホールを形成する第４の工程と、 該コンタクトホール内に金属膜を埋め込んだ後、パター
ニングを行うことにより金属配線を形成する第５の工
程、を有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項５】 請求項４に記載の半導体記憶装置の製造
方法において、 前記第３の工程において周辺回路領域の複数のコンタク
トパッド上にわたってフォトレジストを残存させ、エッ
チングを行うことにより複数のコンタクトパッド間に連
続するパッド保護層を形成することを特徴とする半導体
記憶装置の製造方法。 - 【請求項６】 請求項５に記載の半導体記憶装置の製造
方法において、 前記第３の工程における導電膜として金属膜を含む複合
膜を用いることを特徴とする半導体記憶装置の製造方
法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000029201A (ko) * | 1998-10-20 | 2000-05-25 | 가네코 히사시 | 반도체 메모리 디바이스 및 그의 제조 방법 |
| KR100310256B1 (ko) * | 1999-08-07 | 2001-09-29 | 박종섭 | Ｍｍｌ소자의 아날로그 커패시터 형성방법 |
| JP2005019988A (ja) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972788A (en) * | 1996-05-22 | 1999-10-26 | International Business Machines Corporation | Method of making flexible interconnections with dual-metal-dual-stud structure |
| JP2954877B2 (ja) * | 1996-06-18 | 1999-09-27 | 松下電子工業株式会社 | 容量素子の製造方法 |
| JP4056588B2 (ja) | 1996-11-06 | 2008-03-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6198122B1 (en) * | 1997-02-21 | 2001-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of fabricating the same |
| JPH10242422A (ja) * | 1997-02-28 | 1998-09-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| TW366593B (en) * | 1997-06-28 | 1999-08-11 | United Microelectronics Corp | Manufacturing method of DRAM |
| JPH1140765A (ja) * | 1997-07-16 | 1999-02-12 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| TW365065B (en) * | 1997-07-19 | 1999-07-21 | United Microelectronics Corp | Embedded memory structure and manufacturing method thereof |
| JPH1154724A (ja) * | 1997-08-06 | 1999-02-26 | Sony Corp | 半導体装置の製造方法 |
| US6232131B1 (en) * | 1998-06-24 | 2001-05-15 | Matsushita Electronics Corporation | Method for manufacturing semiconductor device with ferroelectric capacitors including multiple annealing steps |
| US6596577B2 (en) * | 1998-08-25 | 2003-07-22 | Micron Technology, Inc. | Semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry |
| US6844600B2 (en) | 1998-09-03 | 2005-01-18 | Micron Technology, Inc. | ESD/EOS protection structure for integrated circuit devices |
| US6204195B1 (en) * | 1998-10-05 | 2001-03-20 | Vanguard International Semiconductor Corporation | Method to prevent CMP overpolish |
| US5956594A (en) * | 1998-11-02 | 1999-09-21 | Vanguard International Semiconductor Corporation | Method for simultaneously forming capacitor plate and metal contact structures for a high density DRAM device |
| US6071789A (en) * | 1998-11-10 | 2000-06-06 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating a DRAM capacitor and metal interconnections |
| US6083788A (en) * | 1999-03-26 | 2000-07-04 | Infineon Technologies North America Corp. | Stacked capacitor memory cell and method of manufacture |
| KR100356135B1 (ko) * | 1999-12-08 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치의 제조방법 |
| US6218315B1 (en) | 2000-02-24 | 2001-04-17 | International Business Machines Corporation | HTO (high temperature oxide) deposition for capacitor dielectrics |
| US6303456B1 (en) | 2000-02-25 | 2001-10-16 | International Business Machines Corporation | Method for making a finger capacitor with tuneable dielectric constant |
| US6303455B1 (en) * | 2000-03-31 | 2001-10-16 | United Microelectronics Corp. | Method for manufacturing capacitor |
| JP2002217384A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法ならびにキャパシタ構造 |
| US6468838B2 (en) * | 2001-03-01 | 2002-10-22 | United Microelectronic Corp. | Method for fabricating a MOS transistor of an embedded memory |
| TW531893B (en) * | 2001-03-13 | 2003-05-11 | Sanyo Electric Co | Semiconductor device and manufacture method therefor |
| JP4316188B2 (ja) * | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6812088B1 (en) * | 2002-06-11 | 2004-11-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer |
| KR100478480B1 (ko) * | 2002-07-30 | 2005-03-28 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100475084B1 (ko) * | 2002-08-02 | 2005-03-10 | 삼성전자주식회사 | Ｄｒａｍ 반도체 소자 및 그 제조방법 |
| KR100668957B1 (ko) * | 2003-12-31 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 엠아이엠 캐패시터 제조 방법 |
| KR20050070939A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 반도체 소자의 캐패시터 및 그 제조방법 |
| KR100669655B1 (ko) * | 2003-12-31 | 2007-01-15 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 및 그 제조방법 |
| KR100613281B1 (ko) * | 2004-06-07 | 2006-08-22 | 동부일렉트로닉스 주식회사 | 박막 커패시터의 제조 방법 |
| US20080122032A1 (en) * | 2006-08-16 | 2008-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices with MIM-type decoupling capacitors and fabrication method thereof |
| JP2010245374A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN113380621B (zh) * | 2021-04-07 | 2023-03-17 | 厦门士兰集科微电子有限公司 | 半导体器件及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859363B2 (ja) * | 1990-03-20 | 1999-02-17 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0775247B2 (ja) * | 1990-05-28 | 1995-08-09 | 株式会社東芝 | 半導体記憶装置 |
| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
| JPH04242970A (ja) * | 1991-01-01 | 1992-08-31 | Tadahiro Omi | ダイナミック型半導体メモリ |
| US5348903A (en) * | 1992-09-03 | 1994-09-20 | Motorola Inc. | Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0150252B1 (ko) * | 1993-07-13 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치의 제조방법 |
| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2982855B2 (ja) | 1994-09-20 | 1999-11-29 | 日本電気株式会社 | 半導体装置とその製造方法 |
| JPH08139269A (ja) * | 1994-11-09 | 1996-05-31 | Kyocera Corp | 半導体素子収納用パッケージ |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5684331A (en) * | 1995-06-07 | 1997-11-04 | Lg Semicon Co., Ltd. | Multilayered interconnection of semiconductor device |
| JPH0951038A (ja) * | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5756395A (en) * | 1995-08-18 | 1998-05-26 | Lsi Logic Corporation | Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures |
| JP2739855B2 (ja) * | 1995-12-14 | 1998-04-15 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-01-23 JP JP8009435A patent/JP2755243B2/ja not_active Expired - Fee Related
-
1997
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- 1997-01-23 KR KR1019970001860A patent/KR100224047B1/ko not_active IP Right Cessation
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-
1998
- 1998-07-07 US US09/110,888 patent/US6249054B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000029201A (ko) * | 1998-10-20 | 2000-05-25 | 가네코 히사시 | 반도체 메모리 디바이스 및 그의 제조 방법 |
| KR100310256B1 (ko) * | 1999-08-07 | 2001-09-29 | 박종섭 | Ｍｍｌ소자의 아날로그 커패시터 형성방법 |
| JP2005019988A (ja) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
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