JP3968045B2 - ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造 - Google Patents

ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造 Download PDF

Info

Publication number
JP3968045B2
JP3968045B2 JP2003093635A JP2003093635A JP3968045B2 JP 3968045 B2 JP3968045 B2 JP 3968045B2 JP 2003093635 A JP2003093635 A JP 2003093635A JP 2003093635 A JP2003093635 A JP 2003093635A JP 3968045 B2 JP3968045 B2 JP 3968045B2
Authority
JP
Japan
Prior art keywords
fuse
fuses
links
crack
blown
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003093635A
Other languages
English (en)
Other versions
JP2004006772A (ja
Inventor
チャンドラセカル・ナラヤン
アクセル・ブリンツィンガー
エドワード・キューラ
カール・レイデンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
International Business Machines Corp
Original Assignee
Siemens AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, International Business Machines Corp filed Critical Siemens AG
Publication of JP2004006772A publication Critical patent/JP2004006772A/ja
Application granted granted Critical
Publication of JP3968045B2 publication Critical patent/JP3968045B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Laser Beam Processing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Fuses (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、集積回路の製作に関し、より詳細には、レーザ・ビームを使用してヒューズ・バンクを形成する選択済みヒューズを溶断する場合に、同時にヒューズ密度(すなわち、単位面積あたりのヒューズの数)を増加しながらヒューズを損傷から保護するための方法に関する。
【0002】
【従来の技術】
半導体集積回路(IC)およびその製造技法は当技術分野では周知のものである。典型的な集積回路では、シリコン基板上に多数の半導体デバイスが製作される。所望の機能性を達成するため、選択されたデバイス同士を結合するために、通常、複数の導体を使用する。集積回路によっては、導電リンクまたはワイヤの一部をヒューズに結合することができ、製作した後で、そのヒューズはレーザを使用して選択的にプログラミング(すなわち、溶断)することができる。一例として、ダイナミック・ランダム・アクセス・メモリ(DRAM)では、トランジスタのゲート・スタックの一部を不注意な蓄積電荷による破壊から保護するために製造中にヒューズを使用する場合がある。ICの製作が実質的に完了すると、ヒューズを溶断または切断して、保護電流経路がまったく存在しなかったかのごとくDRAM回路が機能できるようにすることができる。より一般的には、DRAM回路内の冗長アレイ・エレメントのイネーブル・ビットおよびアドレス・ビットをセットするために、またはチップ内またはチップ外に存在する冗長交換エレメントで欠陥エレメントを適切に交換することによってDRAM内で見つかった欠陥を修理するためにヒューズを使用することができる。
【0003】
説明を容易にするため、図1は、メイン・メモリ・アレイ102を含む典型的なダイナミック・ランダム・アクセス・メモリ(DRAM)集積回路を示している。メイン・メモリ・アレイ102内の欠陥のあるメイン・メモリ・アレイ・エレメントの交換を可能にするため、冗長交換アレイ104は図示の通り設けられている。ヒューズ・アレイ106内の複数のヒューズはヒューズ・ラッチ・アレイ108およびヒューズ・デコーダ回路110を介して冗長アレイ104に結合されている。欠陥のあるメイン・メモリ・アレイ・エレメントを交換するためには、デコーダ回路110が指示するようにそれぞれの値を2進の1または0にセットすることにより、ヒューズ・アレイ106内の個々のヒューズを溶断または切断することができる。この操作中、ヒューズ・アレイ106内のヒューズの値は、通常、電源をオンにしたときにヒューズ・ラッチ・アレイ108内にロードされる。これらの値は、その後、実行時中にヒューズ・デコーダ回路110によってデコードされ、それにより、冗長アレイ104の一部である特定の冗長エレメントと選択された欠陥のあるメモリ・アレイ・エレメントとの交換を容易にする。冗長アレイ・エレメントで、故障したメイン・メモリ・アレイ・エレメントを交換するための技法は、当技術分野では周知のものであり、簡潔にするためここでは詳細に説明しない。
【0004】
前述のように、ヒューズ・アレイ106内のヒューズ・リンクはレーザ・ビームによって選択的に溶断またはプログラミングすることができる。溶断すると、そのヒューズは高導電状態から高抵抗(すなわち、非導電)状態に変化する。というのは、プログラミングしたヒューズは、電流がそれを流れるのを阻止し、電流がたどる経路への開回路を表すからである。
【0005】
図2を参照すると、202、204、206、208などの複数のヒューズ・リンクを有するヒューズ・バンク200(図1ではヒューズ・アレイ106として表されている)が示され、そのヒューズ・リンクはそれぞれの元の未溶断状態、すなわち、導電状態として示されている。
【0006】
図3では、レーザ・ビームを使用してヒューズ・リンク204を切断または溶断しており、それにより、電流がそこを流れるのを阻止している。所与のレーザ波長およびスポット・サイズに対して、ヒューズ同士が非常に近接してまとめて配置されている場合、ヒューズを削除することにより、隣接ヒューズ・リンクを不注意で溶断または切断し、そのICの欠陥品にするか、または最善でもヒューズ溶断プロセス中に隣接ヒューズに対する損傷を引き起こす可能性が存在する。これは、レーザ・スポット・サイズなどの多くの要因から、溶断したヒューズの周りの損傷ゾーンが、通常、ヒューズそのものより大きくなり、それにより、ヒューズから外側に延びるヒューズ上のパッシベーション層を損傷するからである。明らかなことに、レーザ・ビームによって引き起こされる損傷の重大度を決定する際に、たとえば、ビームによって運ばれるエネルギーの量、その波長、ビームの径など、多くの要因が関与する。
【0007】
図4には、ヒューズ302、304、306からなる典型的なヒューズ・バンク300が示されている。追加の構造部、たとえば、308および310は、ヒューズ・バンク内のヒューズ間に配置されている。バリア材、通常はタングステンまたはモリブデンから形成されるこれらの構造部は、ヒューズ304がレーザ・ビーム(図示せず)によって溶断されたときにクラック止めとして機能する。さらに、ヒューズ304から広がり、クラック止め308および310で止まるクラック320が示されている。
【0008】
同じ構造部の他の図(図5)では、基板350上に構築された上記の構造部の平面図が示されている。2つのヒューズ、すなわち、302および304だけが示されている。クラック止めは、半導体チップの製作プロセスで使用する複数の配線レベルと一致する複数の層330〜340でできている。この場合もクラック320は、好ましくは耐火金属部分でできたクラック止めによって阻止されている。
【0009】
ヒューズ・エレメントを保護して、ヒューズが溶断して開になったときにヒューズが影響を受けないようにするために、ヒューズを保護するための複数の他の方法が提案されてきた。それぞれ1994年3月31日および1995年5月30日にGilmour他に対して発行された米国特許第5420455号および第5523253号に記載された一例では、ヒューズの融点より高い融点を有する金属の付着物がヒューズ間に散在している。このような金属としてはタングステンおよびモリブデンを含む。このようなバリアは、クラックに対する抵抗力があり、いかなるクラックもすぐ近隣にある他の隣接ヒューズに広がるのを防止するように設計されている。バリア材のボディは、ヒューズ・リンクを含む層の上部表面からヒューズ・シンクの厚さの中心点までおよそ半分程度下に延びるように位置決めされている。
【0010】
【発明が解決しようとする課題】
Gilmour他が記述した構造部には重大な欠点がある。この構造部は特別な金属を必要とし、その金属は製造プロセスの点からしばしば望ましくないものである。または集積チップを形成する回路の集積性に悪影響を及ぼしうる望ましくない特性の問題が生ずる可能性もある。あるいは、この2つの問題が同時に起こることもあり得る。もう1つの欠点は、所与の耐火金属の存在によって必要になるプロセス変更の要件が追加され、製品のコストを増加し、それを不経済なものにする傾向があるという点にある。さらに他の欠点は、バリア金属部分の存在によってもたらされる導電経路の存在にあり、所与の状況では、ICチップを形成する回路の電気特性を変更する可能性がある。最後に、Gilmour他が記述したようにヒューズ・リンク間に金属クラック止めを導入することは窮屈なピッチではうまく機能しないだろう。というのは、クラック止めそのものはレーザによって削摩され、その隣にあるヒューズまたは回路エレメントに対する損傷を引き起こすからである。
【0011】
したがって、本発明の一目的は、改良されたヒューズ構造部およびレーザ・ヒューズ・リンクを有する集積回路を製作するための方法を提供することにある。
【0012】
本発明の他の目的は、改良されたヒューズ構造部およびそのための方法を提供することにあり、それにより、隣接ヒューズ間の距離(ピッチ)を低減することにより、より多くのヒューズを所与のスペース内に有利に設けることができる。
【0013】
さらに他の目的は、プログラミング中のヒューズ・リンクのすぐ近くにある隣接ヒューズ・リンクまたは回路エレメントに、レーザ・ビームに固有のエネルギーまたはヒューズ溶断によって引き起こされる損傷が到達するかまたはそれに影響を及ぼすことを防止することにある。
【0014】
さらに他の目的は、構造部内のヒューズ・リンクの少なくとも一部がレーザ・ビームによってプログラミングされたときに複数の配線層の上に広がるヒューズ・リンクを保護することにある。
【0015】
【課題を解決するための手段】
本発明の一態様では、互いに近接して形成されたヒューズを取り囲むエリアに与えられる損傷は、クラック阻止構造部として機能するヒューズ間のボイドの形で材料の不連続部を形成することによって制限される。このような「クラック止め」は、溶断したヒューズの周りの損傷範囲を含むような様々な構成で使用することができる。
【0016】
本発明の他の態様では、材料の欠如を特徴とし、ヒューズ間かつヒューズに平行に配置された追加の構造部を含むように集積回路が設計されている。このレーザ・ヒューズ・リンクは、集積回路の製作中にレーザ・ビームによってセットされるように構成されている。
【0017】
本発明のさらに他の態様では、このようなクラック止めは、ヒューズ・リンク上で溶断されるヒューズの領域に近接して取り囲むように形成されている。
【0018】
本発明の一実施の形態では、絶縁された半導体基板と、複数の平行で同一平面のヒューズ・リンクからなり、絶縁された半導体基板と一体のヒューズ・バンクと、各対のヒューズ・リンク間に散在し、同一平面のヒューズ・リンクによって画定される平面を越えて延びるボイドとを含む、ヒューズ構造部が提供される。
【0019】
本発明の他の実施の形態では、複数の同一平面のヒューズ・リンクからなり、半導体基板と一体のヒューズ・バンクであって、ヒューズ・リンクの幅を越えて延びる同一平面エリアが各ヒューズ・リンクに設けられているヒューズ・バンクと、半導体基板内に形成され各対のヒューズ・リンク間に散在し、同一平面エリアを取り囲むボイドとを含む、半導体基板と一体のヒューズ構造部が提供される。
【0020】
本発明の第3の実施の形態では、スタックされ絶縁された配線層のうちの第1の層と一体で、少なくとも2列の同一平面ヒューズ・リンクを含むヒューズ・バンクと、スタックされ絶縁された配線層のうちの第2の層と一体で、ヒューズ・リンクの列がつづく方向に延びる導電バスと、ヒューズ・リンクの2つの列の間に配置され、バスに平行な方向に延びる導電材料部分とを含む、複数のスタックされ絶縁された配線層を有する半導体基板と一体のヒューズ構造部が提供される。
【0021】
本発明の他の態様では、スタックされ絶縁された配線層のうちの第1の層に対して少なくとも2列の同一平面ヒューズ・リンクを含むヒューズ・バンクを設けるステップと、スタックされ絶縁された配線層のうちの第2の層に対してヒューズ・リンクの列がつづく方向に延びる導電バスを設けるステップと、ヒューズ・リンクの2つの列の間に導電材料部分を配置し、バスに平行な方向に延ばすステップとを含む、複数のスタックされ絶縁された配線層を有する半導体基板と一体のヒューズ構造部を形成するための方法が提供される。
【0022】
本発明の上記その他の態様、特徴、および利点は、添付図面に関連して解釈した場合に以下に示す好ましい実施の形態の詳細な説明で明らかになるだろう。
【0023】
【発明の実施の形態】
図6および図7に示す本発明の第1の実施の形態では、クラック止めは、ヒューズ・リンクがレーザによって溶断される領域(黒いスポット、たとえば、ポイント420で示す)のすぐ近くに設けられている。
【0024】
複数のヒューズ402、404、406はヒューズ・バンク400を形成する。たとえば、ヒューズ402の周囲には、ポイント420、すなわち、溶断処理中にレーザがヒューズに命中する目標スポット近傍を中心として形成された2つのクラック止め410および412が示されている。さらに、それぞれのヒューズ・リンクの長さ方向に沿って互い違いに配列されたスポットが示されており、それぞれのスポットはそれ専用のクラック止めによって取り囲まれている。この構成は、ヒューズ・ピッチを低減する際に互い違いに配列したクラック止めが有効になりうる一例を示したものである。クラック止めは角型括弧の形で示されているが、同じ目標を達成するために他の多くの形状および位置が可能である。一例として、クラック止めは、ヒューズ・リンクの小口方向である横方向構成要素を使用せず長手方向である縦方向部分のみで形成することができる。
【0025】
図示の構成は、四角形425が示すように、ヒューズ・リンクの幅を画定する境界を越えて延びる同一平面エリアによって、各ヒューズ・リンクに対して選択された正確なスポットが有利に取り囲まれるように変更することができる。この延長部は、溶断処理中にレーザ・ビームによって放射される余分のエネルギーを吸収するという利点を有する。ただし、その欠点は、このような金属延長部425がない場合には可能で、より密なピッチの達成を妨げる可能性があることである。
【0026】
図7には、ヒューズ・リンク402のスポット420に命中しているレーザ・ビーム450の概略図が示されている。各ヒューズ・リンクは、スポットを取り囲む前述の同一平面エリアが設けられているものとして示されている。単純にするため、クラック止めは一切示されていない。
【0027】
従来の設計では、ヒューズ・バンク内部に一列に並んで配置されたヒューズ・リンクは、ヒューズ・ピッチ(すなわち、隣接ヒューズ間の距離)が約3μm以下になると信頼して使用することができない。これは、通常、ヒューズを溶断するために使用するレーザがおよそ1〜1.3μmの波長を有するからである。その結果、焦点を合わせることができる最小スポットは2〜2.6μmより大きくなる。これは、レーザ・スポットに対する基板の位置決めに関連する不確実性と結びついて、ヒューズの溶断を信頼できない処理とする。ヒューズ・ピッチが3μm未満の場合、ピッチが減少するにつれて、隣接ヒューズを損傷する確率が高くなる。Gilmour他が記述したようにヒューズ・リンク間に金属クラック止めを導入することはこのような窮屈なピッチではうまく機能しないだろう。というのは、クラック止めそのものがレーザによって削摩され、その隣にあるヒューズまたは回路エレメントに対する損傷を引き起こすからである。ここに記載した本実施形態では、材料を除去することによってボイドの形でクラック止めが作られているので、レーザ・ビームによってクラック止めに損傷を加える可能性はまったくない。このため、ヒューズ溶断中に隣接ヒューズを損傷せずに2.2μmのピッチまでヒューズを収めることが可能になる。しかも、このクラック止めは依然としてクラックが隣接ヒューズを損傷するのを抑制する機能を果たす。好ましい形態においては、ボイドの幅および隣接ボイド間の距離は、レーザ・ビームの長径よりも小さい。
【0028】
図8はこの構造部の断面図を示している。従来技術で見られ、前述した欠点を最小限にするため、ヒューズ502は基板内に埋め込まれた状態で示され、2つのクラック止め504および506は好ましくは空気で作られている。クラック508はクラック止め504および506によって阻止されるものとして示されている。
【0029】
次に図9A〜Eを参照し、エア・クラック止めの製造に適用可能な様々なステップについて以下に説明する。最初にシリコン基板(図示せず)の上に誘電体膜C1を付着する。これに続いて金属(M1)付着を行う。ヒューズ・エレメントM1は、標準的なエッチングおよびリソグラフィ手段を使用して形成することができる。その後、第2の誘電体膜C2を付着する。望ましいかまたは必要であれば、化学機械研摩(英語CMP)を有利に実行することができる。誘電体C2にエッチングして、レベルM1上に存在する他の金属構造部への接点を作成する。
【0030】
次に図9Bを参照すると、マスクの変更により、図示の通り、エア・クラック止めトレンチを形成することができる。通常、これに続いて図9Cに示すように最終メタライゼーション・レベルM2が形成され、そのバイアは導電材料のブランケット付着で充填される。これは、トレンチが金属M2で再充填されることを意味する。しかし、M2はパターン形成されエッチングされるので、エア・クラック止めトレンチから金属M2を除去することが好ましい。また、M2マスクを適切な方法で変更することにより、トレンチから金属M2を除去しないことも可能である。この手法を使用すると、エア・クラック止めトレンチの代わりに、金属クラック止めトレンチを形成することができる。
【0031】
図9Dに示すチップ製造の最終プロセスは、スクラッチまたは湿度吸収からチップを保護するために、誘電体およびバッファ・コーティングを使用するパッシベーション・ステップからなる。エア・クラック止めの場合、この場合もパッシベーションの適用によりエア・クラック止めトレンチが材料で充填される。しかし、金属M2の場合と同様、レーザ・ビームによってヒューズを溶断するために必要とされる窓、すなわち、エア・クラック止めトレンチを開けるために使用する、完全に最後のエッチング・ステップが存在するので、この材料は除去される(図9E)。
【0032】
次に、本発明の第2の実施の形態の平面図および側面図をそれぞれ示す図10および図11を参照すると、2列のヒューズは、それらを分離するクラック止め壁面が設けられた状態で示されている。
【0033】
ヒューズ・バンク700には、ヒューズ702、704、706が一列になって設けられ、同じバンク700内に第2の列のヒューズ708、710、712が設けられている。クラック止めは番号720で示されている。ヒューズと分離して設けられた、共通電気バス730(上部ストリップおよび下部ストリップ)を2つの列が共用する場合、2つの列を電気的に接続する必要があるので、クラック止めは上部表面から基板まで延びるのを阻止されている。図11は番号775によって示す位置で取られた図10の断面図を示し、ヒューズ702は共通電極として使用する下部層730を介してヒューズ708に接続された状態で示されている。クラック止め720は好ましいことに、730の上の、それらに接触していない層のみによって構成される。クラック止め(たとえば、720)はその端部の1つがバス730と電気的に接触するように設計することができ、または、それが望ましい場合、バスから完全に分離して維持することができる。
【0034】
いくつかの実施の形態に関連して本発明を説明してきたが、このような実施の形態は例証のみを目的とし、特許請求の範囲に記載した本発明の範囲を逸脱せずに様々な変更および修正を取り入れることができることは、当業者には明らかになるだろう。
【0035】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0036】
(1)絶縁された半導体基板と、
複数の平行で同一平面のヒューズ・リンクからなり、前記絶縁された半導体基板と一体のヒューズ・バンクと、
各対の前記ヒューズ・リンク間に散在し、前記同一平面のヒューズ・リンクによって画定される平面を越えて延びるボイドとを含む、ヒューズ構造部。
(2)前記ボイドが空気である、上記(1)に記載のヒューズ構造部。
(3)前記ボイドのそれぞれの幅がレーザ・ビームの直径より小さい、上記(1)に記載のヒューズ構造部。
(4)前記ヒューズの一方の側に形成された前記ボイドのうちの2つの隣接ボイド間の距離が前記レーザ・ビームの直径より小さい、上記(3)に記載のヒューズ構造部。
(5)前記ヒューズ・リンクのうちの2つの隣接リンク間の最小ピッチが、前記レーザ・ビームの直径、前記レーザ・ビーム下における前記フューズ・リンクの位置決めの正確さ、前記レーザ・ビームのエネルギーおよび波長によって決定される、上記(3)に記載のヒューズ構造部。
(6)前記半導体基板が、前記半導体基板の主要表面上に形成された絶縁層によって絶縁される、上記(1)に記載のヒューズ構造部。
(7)前記絶縁体層が、前記絶縁された基板上のパッシベーション層をさらに含む、上記(6)に記載のヒューズ構造部。
(8)前記ヒューズ・リンクが前記パッシベーション層上に付着される、上記(7)に記載のヒューズ構造部。
(9)半導体基板と一体のヒューズ構造部であって、
複数の同一平面のヒューズ・リンクからなり、前記半導体基板と一体のヒューズ・バンクであって、前記ヒューズ・リンクの幅を越えて延びる同一平面エリアが前記ヒューズ・リンクのそれぞれに設けられているヒューズ・バンクと、
前記半導体基板内に形成され、各対の前記ヒューズ・リンク間に散在し、前記同一平面エリアを取り囲むボイドとを含む、ヒューズ構造部。
(10)前記ボイドが前記同一平面のヒューズ・リンクによって画定される平面の上または下あるいはその両方に延びる、上記(9)に記載のヒューズ構造部。
(11)前記同一平面エリアが互い違いに配列されている、上記(9)に記載のヒューズ構造部。
(12)前記ボイドが前記ヒューズ・リンクに平行に延びる同一平面セグメントであり、前記セグメントが前記ヒューズ・リンクのそれぞれに並んで前記ヒューズ・リンクの長手方向に延びる、上記(9)に記載のヒューズ構造部。
(13)前記ボイドは、前記長手方向セグメントに接触し、前記長手方向と交差する方向に延びるセクションがさらに設けられている、上記(12)に記載のヒューズ構造部。
(14)複数のスタックされ絶縁された配線層を有する半導体基板と一体のヒューズ構造部であって、
前記スタックされ絶縁された配線層のうちの第1の層と一体で、少なくとも2列の同一平面ヒューズ・リンクを含むヒューズ・バンクと、
前記スタックされ絶縁された配線層のうちの第2の層に設けられ、前記ヒューズ・リンクの列がつづく方向に延びる導電バスと、
前記ヒューズ・リンクの2つの列の間に配置され、前記バスの長手方向に延びる導電材料部分とを含む、ヒューズ構造部。
(15)前記ヒューズ・リンクの2つの列の間に配置された前記導電材料部分が、一方の端部で前記バスに接続され、それにより、レーザ・ビームによって引き起こされる損傷に対するクラック止めを提供する、上記(14)に記載のヒューズ構造部。
(16)前記ヒューズ・リンクの2つの列の間に配置された前記導電材料部分が、一方の端部で前記バスから分離されて設けられ、それにより、レーザ・ビームによって引き起こされる損傷に対するクラック止めを提供する、上記(14)に記載のヒューズ構造部。
(17)前記クラック止めが前記基板内の前記絶縁された配線層のうちの複数の層を横切って延びる、上記(15)に記載のヒューズ構造部。
(18)前記導電材料は、耐火金属である、上記(15)に記載のヒューズ構造部。
(19)前記ヒューズ・リンクのそれぞれに前記ヒューズ・リンクの幅を越えて延びる同一平面エリアが設けられている、上記(14)に記載のヒューズ構造部。
(20)前記ヒューズ・リンクの2つの列の間に配置された前記エア・ギャップが、一方の端部で前記バスに接続され、それにより、レーザ・ビームによって引き起こされる損傷に対するクラック止めを提供する、上記(14)に記載のヒューズ構造部。
(21)集積回路において、基板の表面上にヒューズ構造部を形成するための方法であって、
複数の平行で同一平面のヒューズ・リンクからなり、前記基板と一体のヒューズ・バンクを設けるステップと、
各対の前記ヒューズ・リンク間にボイドを散在するステップであって、前記ボイドを前記同一平面のヒューズ・リンクによって画定される平面を越えて延びて形成するステップとを含む方法。
(22)集積回路において、半導体基板と一体のヒューズ構造部を形成するための方法であって、
複数の同一平面のヒューズ・リンクからなり、前記半導体基板と一体のヒューズ・バンクを設けるステップであって、前記ヒューズ・リンクの幅を越えて延びる同一平面エリアを前記ヒューズ・リンクのそれぞれに設けるステップと、
前記半導体基板内に各対の前記ヒューズ・リンク間に散在し、前記同一平面エリアを取り囲むボイドを形成するステップとを含む方法。
(23)複数のスタックされ絶縁された配線層を有する半導体基板と一体のヒューズ構造部を形成するための方法であって、
前記スタックされ絶縁された配線層のうちの第1の層に対して、少なくとも2列の同一平面ヒューズ・リンクを含むヒューズ・バンク設けるステップと、
前記スタックされ絶縁された配線層のうちの第2の層に設けられ前記ヒューズ・リンクの列がつづく方向に延びる導電バスを設けるステップと、
前記ヒューズ・リンクの2つの列の間に導電材料部分を配置し、前記バスの長手方向に延ばすステップとを含む方法。
【図面の簡単な説明】
【図1】メイン・メモリ・アレイ、冗長交換アレイ、ヒューズ・デコーダ回路、ヒューズ・ラッチ、およびヒューズ・アレイ内のヒューズを含む、典型的なDRAMの概略ブロック図である。
【図2】それぞれの元の未溶断状態にあるヒューズ・バンク内の複数のヒューズ・リンクの典型的な配置を示す図である。
【図3】レーザ・ビームによって溶断された図2に示すヒューズ・リンクの1つを示す図である。
【図4】追加の構造部がヒューズ間のヒューズ・バンク内に配置され、ヒューズがレーザによって溶断されたときにクラック止めとして機能することを示す、複数のヒューズでできた従来のヒューズ・バンクの平面図である。
【図5】追加の構造部がヒューズ間のヒューズ・バンク内に配置され、ヒューズがレーザによって溶断されたときにクラック止めとして機能することを示す、複数のヒューズでできた従来のヒューズ・バンクの側面図である。
【図6】本発明の一態様により、そのスポットを取り囲むエリアがヒューズの幅を越えて拡幅されることを示す、ヒューズ・リンクがレーザによって溶断される正確なスポットを直接取り囲むエリア内に位置決めされたエア・クラック止めを示す図である。
【図7】ヒューズ溶断操作中にスポットに命中しているレーザ・ビームの概略図である。
【図8】ヒューズ構造部の断面図であり、溶断準備ができているヒューズを取り囲むクラックが示されている図である。
【図9】本発明によりエア・クラック止めを製造するために必要な様々なプロセス・ステップを示す図である。
【図10】ヒューズからなる2つの行に、複数の絶縁された配線層を有する集積回路内でそれらを分離するクラック止め壁面が設けられていることを示す、本発明の第2の実施の形態の平面図である。
【図11】ヒューズからなる2つの行に、複数の絶縁された配線層を有する集積回路内でそれらを分離するクラック止め壁面が設けられていることを示す、本発明の第2の実施の形態の側面図である。
【符号の説明】
400 ヒューズ・バンク
402 ヒューズ
404 ヒューズ
406 ヒューズ
410 クラック止め
412 クラック止め
420 目標スポット
425 金属延長部。

Claims (4)

  1. 複数のスタックされ絶縁された配線層によって形成されたヒューズ構造部であって、
    前記スタックされ絶縁された配線層のうちの第1の層に形成され、同一平面状に並列に配置された複数のヒューズからなる第1の列と、同一平面状に並列に配置された複数のヒューズからなる第2の列と、
    前記スタックされ絶縁された配線層のうちの第2の層に設けられ、前記ヒューズが配置される各列の方向に横断して配置されており、前記第1の列を前記第2の列から分断し、ヒューズ切断作業の間にレーザ・ビームによって放射されるエネルギーを吸収する、クラック止めと、
    を含む、ヒューズ構造部。
  2. 前記クラック止めがボイドである、請求項に記載のヒューズ構造部。
  3. 前記クラック止めは、前記スタックされ絶縁された配線層の前記第1及び第2の列の間に延在する、請求項に記載のヒューズ構造部。
  4. 前記クラック止めは導電材料よりなる、請求項に記載のヒューズ構造部。
JP2003093635A 1999-01-04 2003-03-31 ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造 Expired - Fee Related JP3968045B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/223,826 US6486526B1 (en) 1999-01-04 1999-01-04 Crack stop between neighboring fuses for protection from fuse blow damage

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP37247499A Division JP3454306B2 (ja) 1999-01-04 1999-12-28 ヒューズ構造部

Publications (2)

Publication Number Publication Date
JP2004006772A JP2004006772A (ja) 2004-01-08
JP3968045B2 true JP3968045B2 (ja) 2007-08-29

Family

ID=22838115

Family Applications (2)

Application Number Title Priority Date Filing Date
JP37247499A Expired - Fee Related JP3454306B2 (ja) 1999-01-04 1999-12-28 ヒューズ構造部
JP2003093635A Expired - Fee Related JP3968045B2 (ja) 1999-01-04 2003-03-31 ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP37247499A Expired - Fee Related JP3454306B2 (ja) 1999-01-04 1999-12-28 ヒューズ構造部

Country Status (6)

Country Link
US (1) US6486526B1 (ja)
EP (1) EP1018765A3 (ja)
JP (2) JP3454306B2 (ja)
KR (1) KR100319655B1 (ja)
CN (1) CN1291790A (ja)
TW (1) TW445623B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399411B1 (ko) * 2001-03-09 2003-09-26 삼성전자주식회사 내장형 메모리 및 이 메모리의 퓨즈 배치 방법
JP3551944B2 (ja) * 2001-07-25 2004-08-11 セイコーエプソン株式会社 半導体装置
KR100442868B1 (ko) * 2002-01-23 2004-08-02 삼성전자주식회사 반도체 소자의 퓨즈 형성방법
KR100480614B1 (ko) * 2002-08-27 2005-03-31 삼성전자주식회사 퓨즈 뱅크의 크기를 줄이기 위한 반도체 메모리 장치의퓨즈 뱅크
US6872648B2 (en) * 2002-09-19 2005-03-29 Infineon Technologies Ag Reduced splattering of unpassivated laser fuses
KR100500458B1 (ko) * 2003-10-07 2005-07-18 삼성전자주식회사 반도체 장치의 퓨즈박스 및 그 제조방법
US6876058B1 (en) 2003-10-14 2005-04-05 International Business Machines Corporation Wiring protection element for laser deleted tungsten fuse
KR101068613B1 (ko) * 2004-05-06 2011-09-28 주식회사 하이닉스반도체 퓨즈를 구비한 반도체 소자 및 그 제조 방법
US7741715B2 (en) * 2005-03-14 2010-06-22 Infineon Technologies Ag Crack stop and moisture barrier
US7479447B2 (en) * 2005-04-04 2009-01-20 International Business Machines Corporation Method of forming a crack stop void in a low-k dielectric layer between adjacent fuses
JP5132162B2 (ja) * 2006-08-11 2013-01-30 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2008097696A (ja) * 2006-10-11 2008-04-24 Elpida Memory Inc 半導体装置
KR100809708B1 (ko) * 2006-10-17 2008-03-06 삼성전자주식회사 레이저 얼라인먼트 모니터링 퓨즈 구조 및 이를 구비한반도체 소자 및 레이저 얼라인먼트 모니터링회로
US7910408B2 (en) * 2006-10-26 2011-03-22 International Business Machines Corporation Damage propagation barrier and method of forming
KR100817069B1 (ko) * 2006-10-26 2008-03-27 삼성전자주식회사 퓨즈 박스의 퓨즈 배치 방법 및 그 방법을 사용하는 반도체메모리 장치
KR100876897B1 (ko) * 2007-08-03 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그의 형성방법
KR20140137465A (ko) * 2007-09-19 2014-12-02 지에스아이 그룹 코포레이션 고속 빔 편향 링크 가공
US7704804B2 (en) 2007-12-10 2010-04-27 International Business Machines Corporation Method of forming a crack stop laser fuse with fixed passivation layer coverage
US7892926B2 (en) 2009-07-24 2011-02-22 International Business Machines Corporation Fuse link structures using film stress for programming and methods of manufacture
US20110210105A1 (en) * 2009-12-30 2011-09-01 Gsi Group Corporation Link processing with high speed beam deflection
JP2011199063A (ja) * 2010-03-19 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
US8592941B2 (en) 2010-07-19 2013-11-26 International Business Machines Corporation Fuse structure having crack stop void, method for forming and programming same, and design structure
JP2016213293A (ja) * 2015-05-01 2016-12-15 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置
KR102471641B1 (ko) 2016-02-04 2022-11-29 에스케이하이닉스 주식회사 퓨즈구조 및 그를 포함하는 반도체장치
US10910308B2 (en) 2018-05-09 2021-02-02 Globalfoundries U.S. Inc. Dual thickness fuse structures
CN115050411B (zh) * 2022-08-17 2022-11-04 睿力集成电路有限公司 一种存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4197555A (en) * 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
US4383165A (en) * 1981-04-21 1983-05-10 Intel Corporation Method for aligning laser beam with fuses in integrated circuit
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
US5223735A (en) 1988-09-30 1993-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device in which circuit functions can be remedied or changed and the method for producing the same
US5244836A (en) * 1991-12-30 1993-09-14 North American Philips Corporation Method of manufacturing fusible links in semiconductor devices
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
JPH07263558A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置
US5420455A (en) 1994-03-31 1995-05-30 International Business Machines Corp. Array fuse damage protection devices and fabrication method
TW279229B (en) * 1994-12-29 1996-06-21 Siemens Ag Double density fuse bank for the laser break-link programming of an integrated-circuit
US5589706A (en) 1995-05-31 1996-12-31 International Business Machines Corp. Fuse link structures through the addition of dummy structures
EP0750343B1 (de) 1995-06-23 1997-10-22 Siemens Aktiengesellschaft Bank von Schmelzsicherungen mit ESD-Schutz
US5636172A (en) * 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
US5776826A (en) * 1996-05-06 1998-07-07 International Business Machines Corporation Crack stop formation for high-productivity processes
US5851903A (en) * 1996-08-20 1998-12-22 International Business Machine Corporation Method of forming closely pitched polysilicon fuses
JP3186664B2 (ja) * 1997-09-19 2001-07-11 日本電気株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP1018765A3 (en) 2003-08-27
JP3454306B2 (ja) 2003-10-06
US6486526B1 (en) 2002-11-26
CN1291790A (zh) 2001-04-18
JP2000323578A (ja) 2000-11-24
KR100319655B1 (ko) 2002-01-05
TW445623B (en) 2001-07-11
JP2004006772A (ja) 2004-01-08
EP1018765A2 (en) 2000-07-12
KR20000052634A (ko) 2000-08-25

Similar Documents

Publication Publication Date Title
JP3968045B2 (ja) ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造
US6649997B2 (en) Semiconductor device having fuses or anti-fuses
KR100745910B1 (ko) 반도체 소자의 퓨즈 형성방법
JP4455819B2 (ja) 半導体素子のヒューズの形成法
US6750529B2 (en) Semiconductor devices including fuses and multiple insulation layers
US6495901B2 (en) Multi-level fuse structure
JP4621319B2 (ja) ヒューズ構造体およびその製造方法
KR100728964B1 (ko) 반도체 소자의 퓨즈 및 그 형성방법
US8344476B2 (en) Fuse structure for high integrated semiconductor device
CN113394195B (zh) 半导体结构及其形成方法、熔丝阵列
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
KR100605608B1 (ko) 반도체 메모리 장치 및 그 제조방법
JP4202077B2 (ja) ヒューズの切断方法
KR101149052B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR101051176B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101102048B1 (ko) 반도체 소자의 퓨즈 및 그 제조 방법
KR101095054B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR100967047B1 (ko) 반도체 소자의 제조방법
KR100675291B1 (ko) 반도체 소자의 퓨즈 형성 방법
KR101087799B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20100018815A (ko) 반도체 장치의 퓨즈 및 그 제조방법
KR20080003507A (ko) 반도체 소자의 퓨즈박스 형성 방법
KR20080098897A (ko) 반도체 메모리 장치 및 그 제조방법
KR20110001787A (ko) 반도체 소자의 퓨즈 및 그 형성 방법

Legal Events

Date Code Title Description
RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20060405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070123

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20070216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070529

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20070529

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070601

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110608

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees