JP2952581B2 - アンチヒューズの形成方法 - Google Patents
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Description
その形成方法に係り、特に半導体デバイスの集積化に適
したアンチヒューズ及びその形成方法に関する。
反対概念であって、初期には‘OFF’状態に制作され
ており、プログラムによって‘ON’状態となるものの
ことである。即ち、初期制作時にアンチヒューズは数M
Ω以上の電気抵抗を持つ絶縁体として制作されており、
プログラムによって数百Ω以下の電気抵抗を持つように
されて、‘ON’状態となる。このプログラムは、第1
導電層と第2導電層との間に予め定められた電圧(7〜
10V)を印加することである。その電圧の印加によっ
て第1導電層と第2導電層との間の絶縁体がブレークダ
ウンして導通状態となる。フィールドプログラマブルゲ
ートアレイ(FPGA)は、一種のセミカスタム形態の
集積論理回路であって、標準論理ICに比べて開発期間
が短く、開発費用が低いという長所を持っている。
配置させ、論理回路を非直線に形成させることにより、
使用者が要求する形態の回路を作ることができる。FP
GAにおけるアンチヒューズは、2本の導電線の間に非
晶質シリコンが形成されているものである。非晶質シリ
コンの抵抗値が高いので、通常はその2本の導電線の間
は絶縁状態にあるが、両導電線に電圧を加えると、非晶
質シリコンが溶けて両導電線が連結される。従来のアン
チヒューズは、図1のように、基板(図示せず)上側の
所定部位に形成された第1配線層11の上にインタメタ
ル誘電体IMD(Inter Metal Dielectric)層12を形成
させ、その層12の定められた位置(第1配線層が形成
されている位置)にバイアホールを形成させ、そのバイ
アホールに沿って非晶質シリコン層14を形成させ、そ
の上に第2配線層16が形成された形状である。
る。図2aのように、基板(図示せず)上側の所定部位
に第1配線層11を形成した後、第1配線層11を含ん
だ全面にIMD層12を形成したのち、IMD層12上
に第1感光膜13を塗布する。続いて、第1感光膜13
のバイアホールが形成される部位を選択的に露光及び現
像し、その選択的に露光及び現像された第1感光膜13
をマスクとしてIMD層12を選択的にエッチングして
バイアホールを形成する。第1感光膜13を除去し、選
択的にエッチングされたIMD層12の上側角の部分を
アルゴン(Ar)によるスパッタ工程でエッチングしてバ
イアホールの開口部を面取りする。そして、図2bのよ
うに、バイアホールを含んだIMD層12上に非晶質シ
リコン14と第2感光膜15を順に形成してから、その
第2感光膜15をバイアホールを中心にしてIMD層1
2上の所定部位に残るように選択的に露光及び現像した
後、その第2感光膜15をマスクとして非晶質シリコン
14を選択的にエッチングする。
た後、選択的にエッチングされた非晶質シリコン14を
含んだIMD層12上に第2金属層と第4感光膜を順に
形成して、その第4感光膜を、バイアホールを中心にし
て非晶質シリコン15の上側の所定部位にだけ残るよう
に、選択的に露光及び現像した後、その第4感光膜をマ
スクとして第2金属層を選択的にエッチングして第2配
線層16を形成する。第3感光膜はその後除去される。
チヒューズは、一つのバイアホールに一つのアンチヒュ
ーズが形成されるていので、単位面積当たりに形成させ
ることができるアンチヒューズの個数が制限され、チッ
プサイズが大きくなる。また、従来のアンチヒューズは
非晶質シリコンを破壊することで第1と第2配線層を電
気的に接続する構造であるので、一旦動作すると再びア
ンチヒューズとして使用することはできない。そのた
め、アンチヒューズをFPGAへ使用した場合FPGA
の使用効率性が劣る。本発明はかかる従来の問題点を解
決するためのもので、FPGAの効率性を増加させると
共に、チップのサイズを減少させることができるアンチ
ヒューズ及びその形成方法を提供することを目的とす
る。
ーズは、複数の第1配線層をその先端部分を互いに接近
させて形成させ、その先端部分が集中する箇所に電圧印
加で破壊される真性半導体層を形成させ、その真性半導
体層の上側に第2配線層を形成させる。
端部分と第2配線層とで形成される。したがって、第2
配線層といずれかの第1配線層との間に電圧をかけて導
通状態としても、その後必要に応じてさらに第2配線層
と他の第1配線層との間に電圧を加えてそれらの間を導
通させることができる。したがって、FPGAへ本アン
チヒューズを使用するとその使用効率を向上させること
ができる。
ヒューズ及びその形成方法の好ましい実施形態を添付図
面を参照して詳細に説明する。図3は本発明の第1実施
形態によるアンチヒューズを示す平面図であり、図4は
本実施形態によるアンチヒューズの形成方法を示す工程
平面図である。本発明の第1実施形態によるアンチヒュ
ーズは、図3のように、基板(図示せず)上側の所定部
位に4つの第1配線層31の端部が集められて所定の位
置関係に置かれている。その配線層31の上側にはIM
D膜32が形成され、配線層31の端部が集まっている
箇所にバイアホールが形成される。その開放端は従来例
と同様に面取りされている。本実施形態においては4本
の第1配線層31はその先端部がバイアホールの周辺か
ら出ているだけでそれぞれの配線層31の上にバイアホ
ールが来ることはない。そのバイアホールに非晶質シリ
コン34が配置され、その上に第2配線層36が形成さ
れている。
方法を図4を参考にして説明する。基板(図示せず)上
側に第1金属層と第1感光膜を順に形成してから、第1
感光膜を、図4aのように、第1配線層が形成される部
位にだけ残るように、選択的に露光及び現像して、それ
をマスクとして金属層をエッチングして4つの第1配線
層31を形成する。その4本の第1配線層31は図示の
ようにそれらの先端部が所定の範囲に集中するように互
いに離して形成させる。この第1配線層31はアルミニ
ウム或いはアルミニウム合金から構成する。
せ第1感光膜を除去した基板上にIMD層32と第2感
光膜を順に形成する。ここで、IMD層32の代わり
に、他の絶縁材、例えばTEOS(Tetra Ethyl Ortho S
ilicate)或いはBPSG(BrornPhosphorus Silicate Gl
ass)を使用してもよい。その第2感光膜の4つの第1
配線層31の先端部が集中している箇所、すなわちそれ
らの電気的連結通路となる箇所にバイアホールの形状に
選択的に露光及び現像した後、その選択的に露光及び現
像された第2感光膜をマスクとしてIMD層32を選択
的にエッチングしてバイアホールを形成する。第2感光
膜はその後除去する。形成されたバイアホールの開口端
部をアルゴンスパッタ工程でエッチングして面取りす
る。
たIMD層32上に真性半導体層と第3感光膜を順に形
成する。真性半導体層は非晶質シリコン34で形成す
る。非晶質シリコン34は、特に図示しないが、バイア
ホール内に入り込む。この非晶質シリコン34は電圧が
加えられることによって破壊されるものである。そのよ
うな性質を有するものであれば非晶質シリコンに限らな
い。続いて、第3感光膜を、IMD層32上のバイアホ
ールを中心にした所定部位だけに残るように選択的に露
光及び現像する。その残された第3感光膜をマスクとし
て非晶質シリコン34を選択的にエッチングする。その
後第3感光膜を除去する。図4dのように、選択的にエ
ッチングされた非晶質シリコン34を含んだIMD層3
2上に第2金属層と第4感光膜を順に形成する。その
後、第4感光膜を、バイアホールを中心にして非晶質シ
リコン34の上側の所定部位とそこから所定の方向に延
びるように残して、選択的に露光及び現像する。選択的
に露光及び現像された第4感光膜をマスクとして第2金
属層を選択的にエッチングして第2配線層36を形成し
てから、第4感光膜を除去する。第2配線層36はアル
ミニウム或いはアルミニウム合金で形成する。
本の第1配線層31のそれぞれの一端を覆う形状に形成
してあるので、一つのバイアホールに4つのアンチヒュ
ーズが形成される。上記第1実施形態のアンチヒューズ
は第1配線層が4つで第2配線層が1つであるが、逆に
しても良いのはいうまでもない。また、一つのバイアホ
ールに4つのアンチヒューズでなくより多くのアンチヒ
ューズを形成させてもよい。
ヒューズを示す平面図であり、図6は本発明の第2実施
形態によるアンチヒューズを示す構造断面図であり、そ
して図7は本発明の第2実施形態によるアンチヒューズ
の形成方法を示す工程断面図であり、図8は本発明の第
2実施形態によるアンチヒューズの形成方法を示す工程
平面図である。本発明の第2実施形態によるアンチヒュ
ーズは、図5及び図6のように、基板(図示せず)上側
の所定部位に2つの第1配線層31がその先端部を互い
に接近させて形成されている。その2つの第1配線層3
1の先端部の間に非晶質シリコン34がその周辺部が第
1配線層31にオーバラップするようにして形成されて
いる。この非晶質シリコン34上側の部分以外の全面に
IMD膜32が形成されている。そして、このIMD膜
32が形成されなかった非晶質シリコン34の上からI
MD膜32上へ延びるように第2配線層36が形成され
ている。
法を図7、図8によって説明する。図7a及び図8aの
ように、基板(図示せず)上側に第1金属層と第1感光
膜を順に形成して、第1感光膜を、第1配線層が形成さ
れる部位にだけ残るように、選択的に露光及び現像した
後、その第1感光膜をマスクとして金属層を選択的にエ
ッチングして2つの第1配線層31を形成する。第1配
線層31はアルミニウム或いはアルミニウム合金で形成
する。図7b及び図8bのように、前記2つの第1配線
層31を含んだ全面に真性1半導体層と第2感光膜を順
に形成する。真性半導体層を非晶質シリコン34で形成
する。そして、第2感光膜を、第1配線層31の先端部
の間を中心にしてその上側の所定部位にだけ残るよう
に、選択的に露光及び現像した後、その第2感光膜をマ
スクとして非晶質シリコン34を選択的にエッチングす
る。
チングされた非晶質シリコン34を含んだ全面にIMD
層32と第3感光膜を順に形成する。ここで、IMD層
32の代わりにTEOS或いはBPSGを形成してもよ
い。第3感光膜を、第1配線層31の先端部分の間を中
心にして非晶質シリコン34上側の所定部位を選択的に
露光及び現像した後、その第3感光膜をマスクとしてI
MD層32を選択的にエッチングする。すなわち、平面
的にみればIMD層32は非晶質シリコン34が露出さ
れた孔を有する形状とされている。図7d及び図8dの
ように、孔が形成されたIMD層32を含んだ全面に第
2金属層と第4感光膜を順に形成してから、第4感光膜
を、孔の部分とその孔の部分から所定の方向に延びるよ
うに所定の幅で延びる部分が残るように、選択的に露光
及び現像した後、その第4感光膜をマスクとして第2金
属層を選択的にエッチングして第2配線層36を形成す
る。これにより、非晶質シリコン34が、2本の第1配
線層31のそれぞれの先端をカーバーする形態となって
2つのアンチヒューズが形成される。第2配線層36は
アルミニウム或いはアルミニウム合金で形成する。
多数の第1配線層とが1つの領域で真性半導体層で連結
される形状であるので、1つの領域に多数個のアンチヒ
ューズが形成されることになり、単位面積当たりに形成
することができるアンチヒューズの個数を増加させるこ
とができるとともに、1つの領域で数回のアンチヒュー
ズ動作を行わせることができて、FPGAの効率性を増
加させると同時に、チップのサイズを減少させるので、
結果的に原価を低減させる効果がある。
面図。
を示す平面図。
形成方法を示す工程断面図。
を示す平面図。
を示す構造断面図。
形成方法を示す工程断面図。
形成方法を示す工程平面図。
Claims (2)
- 【請求項1】 基板上側の所定部位に多数の第1配線層
をそれらの先端部分を互いに接近させて形成する段階
と、 全面に絶縁膜を形成する段階と、 前記絶縁膜を選択的にエッチングして多数の第1配線層
の先端部分が集中している箇所にバイアホールを形成す
る段階と、 前記バイアホール内に電圧印加で破壊される真性半導体
層を形成する段階と、 前記真性半導体層並びに絶縁膜上の所定部位に1つの第
2配線層を形成する段階とを有することを特徴とするア
ンチヒューズの形成方法。 - 【請求項2】 基板上側の所定部位に複数の第1配線層
をそれらの先端部分を互いに接近させて形成する段階
と、 その第1配線層の先端部分の間に第1配線層に一部オー
バラップさせ、電圧印加で破壊される真性半導体層を形
成させる段階と、 基板全面に絶縁層を形成する段階と、 その絶縁層の真正半導体層を形成させた箇所に孔を形成
させる段階と、 その孔に充填するとともに絶縁層表面に所定の幅で第2
配線層を形成させる段階とを有することを特徴とするア
ンチヒューズの形成方法。
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