JP2952581B2 - アンチヒューズの形成方法 - Google Patents

アンチヒューズの形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアンチヒューズ及び
その形成方法に係り、特に半導体デバイスの集積化に適
したアンチヒューズ及びその形成方法に関する。
【０００２】
【従来の技術】一般に、アンチヒューズとはヒューズの
反対概念であって、初期には‘ＯＦＦ’状態に制作され
ており、プログラムによって‘ＯＮ’状態となるものの
ことである。即ち、初期制作時にアンチヒューズは数Ｍ
Ω以上の電気抵抗を持つ絶縁体として制作されており、
プログラムによって数百Ω以下の電気抵抗を持つように
されて、‘ＯＮ’状態となる。このプログラムは、第１
導電層と第２導電層との間に予め定められた電圧(７〜
１０Ｖ)を印加することである。その電圧の印加によっ
て第１導電層と第２導電層との間の絶縁体がブレークダ
ウンして導通状態となる。フィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）は、一種のセミカスタム形態の
集積論理回路であって、標準論理ＩＣに比べて開発期間
が短く、開発費用が低いという長所を持っている。
【０００３】即ち、基本論理デバイスのゲートを並列に
配置させ、論理回路を非直線に形成させることにより、
使用者が要求する形態の回路を作ることができる。ＦＰ
ＧＡにおけるアンチヒューズは、２本の導電線の間に非
晶質シリコンが形成されているものである。非晶質シリ
コンの抵抗値が高いので、通常はその２本の導電線の間
は絶縁状態にあるが、両導電線に電圧を加えると、非晶
質シリコンが溶けて両導電線が連結される。従来のアン
チヒューズは、図１のように、基板（図示せず）上側の
所定部位に形成された第１配線層１１の上にインタメタ
ル誘電体ＩＭＤ(Inter Metal Dielectric)層１２を形成
させ、その層１２の定められた位置（第１配線層が形成
されている位置）にバイアホールを形成させ、そのバイ
アホールに沿って非晶質シリコン層１４を形成させ、そ
の上に第２配線層１６が形成された形状である。
【０００４】このアンチヒューズの形成方法を説明す
る。図２ａのように、基板（図示せず）上側の所定部位
に第１配線層１１を形成した後、第１配線層１１を含ん
だ全面にＩＭＤ層１２を形成したのち、ＩＭＤ層１２上
に第１感光膜１３を塗布する。続いて、第１感光膜１３
のバイアホールが形成される部位を選択的に露光及び現
像し、その選択的に露光及び現像された第１感光膜１３
をマスクとしてＩＭＤ層１２を選択的にエッチングして
バイアホールを形成する。第１感光膜１３を除去し、選
択的にエッチングされたＩＭＤ層１２の上側角の部分を
アルゴン(Ａｒ)によるスパッタ工程でエッチングしてバ
イアホールの開口部を面取りする。そして、図２ｂのよ
うに、バイアホールを含んだＩＭＤ層１２上に非晶質シ
リコン１４と第２感光膜１５を順に形成してから、その
第２感光膜１５をバイアホールを中心にしてＩＭＤ層１
２上の所定部位に残るように選択的に露光及び現像した
後、その第２感光膜１５をマスクとして非晶質シリコン
１４を選択的にエッチングする。
【０００５】図２ｃのように、第２感光膜１５を除去し
た後、選択的にエッチングされた非晶質シリコン１４を
含んだＩＭＤ層１２上に第２金属層と第４感光膜を順に
形成して、その第４感光膜を、バイアホールを中心にし
て非晶質シリコン１５の上側の所定部位にだけ残るよう
に、選択的に露光及び現像した後、その第４感光膜をマ
スクとして第２金属層を選択的にエッチングして第２配
線層１６を形成する。第３感光膜はその後除去される。
【０００６】
【発明が解決しようとする課題】このように従来のアン
チヒューズは、一つのバイアホールに一つのアンチヒュ
ーズが形成されるていので、単位面積当たりに形成させ
ることができるアンチヒューズの個数が制限され、チッ
プサイズが大きくなる。また、従来のアンチヒューズは
非晶質シリコンを破壊することで第１と第２配線層を電
気的に接続する構造であるので、一旦動作すると再びア
ンチヒューズとして使用することはできない。そのた
め、アンチヒューズをＦＰＧＡへ使用した場合ＦＰＧＡ
の使用効率性が劣る。本発明はかかる従来の問題点を解
決するためのもので、ＦＰＧＡの効率性を増加させると
共に、チップのサイズを減少させることができるアンチ
ヒューズ及びその形成方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明によるアンチヒュ
ーズは、複数の第１配線層をその先端部分を互いに接近
させて形成させ、その先端部分が集中する箇所に電圧印
加で破壊される真性半導体層を形成させ、その真性半導
体層の上側に第２配線層を形成させる。
【０００８】
【作用】アンチヒューズは、それぞれの第１配線層の先
端部分と第２配線層とで形成される。したがって、第２
配線層といずれかの第１配線層との間に電圧をかけて導
通状態としても、その後必要に応じてさらに第２配線層
と他の第１配線層との間に電圧を加えてそれらの間を導
通させることができる。したがって、ＦＰＧＡへ本アン
チヒューズを使用するとその使用効率を向上させること
ができる。
【０００９】
【発明の実施の形態】上記のような本発明によるアンチ
ヒューズ及びその形成方法の好ましい実施形態を添付図
面を参照して詳細に説明する。図３は本発明の第１実施
形態によるアンチヒューズを示す平面図であり、図４は
本実施形態によるアンチヒューズの形成方法を示す工程
平面図である。本発明の第１実施形態によるアンチヒュ
ーズは、図３のように、基板（図示せず）上側の所定部
位に４つの第１配線層３１の端部が集められて所定の位
置関係に置かれている。その配線層３１の上側にはＩＭ
Ｄ膜３２が形成され、配線層３１の端部が集まっている
箇所にバイアホールが形成される。その開放端は従来例
と同様に面取りされている。本実施形態においては４本
の第１配線層３１はその先端部がバイアホールの周辺か
ら出ているだけでそれぞれの配線層３１の上にバイアホ
ールが来ることはない。そのバイアホールに非晶質シリ
コン３４が配置され、その上に第２配線層３６が形成さ
れている。
【００１０】上記第１実施形態のアンチヒューズの形成
方法を図４を参考にして説明する。基板（図示せず）上
側に第１金属層と第１感光膜を順に形成してから、第１
感光膜を、図４ａのように、第１配線層が形成される部
位にだけ残るように、選択的に露光及び現像して、それ
をマスクとして金属層をエッチングして４つの第１配線
層３１を形成する。その４本の第１配線層３１は図示の
ようにそれらの先端部が所定の範囲に集中するように互
いに離して形成させる。この第１配線層３１はアルミニ
ウム或いはアルミニウム合金から構成する。
【００１１】図４ｂのように、第１配線層３１を形成さ
せ第１感光膜を除去した基板上にＩＭＤ層３２と第２感
光膜を順に形成する。ここで、ＩＭＤ層３２の代わり
に、他の絶縁材、例えばＴＥＯＳ(Tetra Ethyl Ortho S
ilicate)或いはＢＰＳＧ(BrornPhosphorus Silicate Gl
ass）を使用してもよい。その第２感光膜の４つの第１
配線層３１の先端部が集中している箇所、すなわちそれ
らの電気的連結通路となる箇所にバイアホールの形状に
選択的に露光及び現像した後、その選択的に露光及び現
像された第２感光膜をマスクとしてＩＭＤ層３２を選択
的にエッチングしてバイアホールを形成する。第２感光
膜はその後除去する。形成されたバイアホールの開口端
部をアルゴンスパッタ工程でエッチングして面取りす
る。
【００１２】図４ｃのように、バイアホールを形成させ
たＩＭＤ層３２上に真性半導体層と第３感光膜を順に形
成する。真性半導体層は非晶質シリコン３４で形成す
る。非晶質シリコン３４は、特に図示しないが、バイア
ホール内に入り込む。この非晶質シリコン３４は電圧が
加えられることによって破壊されるものである。そのよ
うな性質を有するものであれば非晶質シリコンに限らな
い。続いて、第３感光膜を、ＩＭＤ層３２上のバイアホ
ールを中心にした所定部位だけに残るように選択的に露
光及び現像する。その残された第３感光膜をマスクとし
て非晶質シリコン３４を選択的にエッチングする。その
後第３感光膜を除去する。図４ｄのように、選択的にエ
ッチングされた非晶質シリコン３４を含んだＩＭＤ層３
２上に第２金属層と第４感光膜を順に形成する。その
後、第４感光膜を、バイアホールを中心にして非晶質シ
リコン３４の上側の所定部位とそこから所定の方向に延
びるように残して、選択的に露光及び現像する。選択的
に露光及び現像された第４感光膜をマスクとして第２金
属層を選択的にエッチングして第２配線層３６を形成し
てから、第４感光膜を除去する。第２配線層３６はアル
ミニウム或いはアルミニウム合金で形成する。
【００１３】上述したように、非晶質シリコン３４を４
本の第１配線層３１のそれぞれの一端を覆う形状に形成
してあるので、一つのバイアホールに４つのアンチヒュ
ーズが形成される。上記第１実施形態のアンチヒューズ
は第１配線層が４つで第２配線層が１つであるが、逆に
しても良いのはいうまでもない。また、一つのバイアホ
ールに４つのアンチヒューズでなくより多くのアンチヒ
ューズを形成させてもよい。
【００１４】図５は本発明の第２実施形態によるアンチ
ヒューズを示す平面図であり、図６は本発明の第２実施
形態によるアンチヒューズを示す構造断面図であり、そ
して図７は本発明の第２実施形態によるアンチヒューズ
の形成方法を示す工程断面図であり、図８は本発明の第
２実施形態によるアンチヒューズの形成方法を示す工程
平面図である。本発明の第２実施形態によるアンチヒュ
ーズは、図５及び図６のように、基板（図示せず）上側
の所定部位に２つの第１配線層３１がその先端部を互い
に接近させて形成されている。その２つの第１配線層３
１の先端部の間に非晶質シリコン３４がその周辺部が第
１配線層３１にオーバラップするようにして形成されて
いる。この非晶質シリコン３４上側の部分以外の全面に
ＩＭＤ膜３２が形成されている。そして、このＩＭＤ膜
３２が形成されなかった非晶質シリコン３４の上からＩ
ＭＤ膜３２上へ延びるように第２配線層３６が形成され
ている。
【００１５】この第２実施形態のアンチヒューズ形成方
法を図７、図８によって説明する。図７ａ及び図８ａの
ように、基板（図示せず）上側に第１金属層と第１感光
膜を順に形成して、第１感光膜を、第１配線層が形成さ
れる部位にだけ残るように、選択的に露光及び現像した
後、その第１感光膜をマスクとして金属層を選択的にエ
ッチングして２つの第１配線層３１を形成する。第１配
線層３１はアルミニウム或いはアルミニウム合金で形成
する。図７ｂ及び図８ｂのように、前記２つの第１配線
層３１を含んだ全面に真性１半導体層と第２感光膜を順
に形成する。真性半導体層を非晶質シリコン３４で形成
する。そして、第２感光膜を、第１配線層３１の先端部
の間を中心にしてその上側の所定部位にだけ残るよう
に、選択的に露光及び現像した後、その第２感光膜をマ
スクとして非晶質シリコン３４を選択的にエッチングす
る。
【００１６】図７ｃ及び図８ｃのように、選択的にエッ
チングされた非晶質シリコン３４を含んだ全面にＩＭＤ
層３２と第３感光膜を順に形成する。ここで、ＩＭＤ層
３２の代わりにＴＥＯＳ或いはＢＰＳＧを形成してもよ
い。第３感光膜を、第１配線層３１の先端部分の間を中
心にして非晶質シリコン３４上側の所定部位を選択的に
露光及び現像した後、その第３感光膜をマスクとしてＩ
ＭＤ層３２を選択的にエッチングする。すなわち、平面
的にみればＩＭＤ層３２は非晶質シリコン３４が露出さ
れた孔を有する形状とされている。図７ｄ及び図８ｄの
ように、孔が形成されたＩＭＤ層３２を含んだ全面に第
２金属層と第４感光膜を順に形成してから、第４感光膜
を、孔の部分とその孔の部分から所定の方向に延びるよ
うに所定の幅で延びる部分が残るように、選択的に露光
及び現像した後、その第４感光膜をマスクとして第２金
属層を選択的にエッチングして第２配線層３６を形成す
る。これにより、非晶質シリコン３４が、２本の第１配
線層３１のそれぞれの先端をカーバーする形態となって
２つのアンチヒューズが形成される。第２配線層３６は
アルミニウム或いはアルミニウム合金で形成する。
【００１７】
【発明の効果】本発明アンチヒューズは、第２配線層と
多数の第１配線層とが１つの領域で真性半導体層で連結
される形状であるので、１つの領域に多数個のアンチヒ
ューズが形成されることになり、単位面積当たりに形成
することができるアンチヒューズの個数を増加させるこ
とができるとともに、１つの領域で数回のアンチヒュー
ズ動作を行わせることができて、ＦＰＧＡの効率性を増
加させると同時に、チップのサイズを減少させるので、
結果的に原価を低減させる効果がある。
【図面の簡単な説明】
【図１】 従来のアンチヒューズを示す構造断面図。
【図２】 従来のアンチヒューズ形成方法を示す工程断
面図。
【図３】 本発明の第１実施形態によるアンチヒューズ
を示す平面図。
【図４】 本発明の第１実施形態によるアンチヒューズ
形成方法を示す工程断面図。
【図５】 本発明の第２実施形態によるアンチヒューズ
を示す平面図。
【図６】 本発明の第２実施形態によるアンチヒューズ
を示す構造断面図。
【図７】 本発明の第２実施形態によるアンチヒューズ
形成方法を示す工程断面図。
【図８】 本発明の第２実施形態によるアンチヒューズ
形成方法を示す工程平面図。
【符号の説明】
３１ 第１配線層 ３２ ＩＭＤ ３４ 非晶質シリコン ３６ 第２配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ホ・カン 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンドク−ク・ボンミョン− ドン・（番地なし）・ズゴン アパート メント 106−202 (56)参考文献 特開 平８−8346（ＪＰ，Ａ) 特開 平５−243385（ＪＰ，Ａ) 特開 平５−129441（ＪＰ，Ａ) 特開 平５−90527（ＪＰ，Ａ) 特開 昭61−93643（ＪＰ，Ａ) 特開 昭58−141558（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上側の所定部位に多数の第１配線層
    をそれらの先端部分を互いに接近させて形成する段階
    と、 全面に絶縁膜を形成する段階と、 前記絶縁膜を選択的にエッチングして多数の第１配線層
    の先端部分が集中している箇所にバイアホールを形成す
    る段階と、 前記バイアホール内に電圧印加で破壊される真性半導体
    層を形成する段階と、 前記真性半導体層並びに絶縁膜上の所定部位に１つの第
    ２配線層を形成する段階とを有することを特徴とするア
    ンチヒューズの形成方法。
  2. 【請求項２】 基板上側の所定部位に複数の第１配線層
    をそれらの先端部分を互いに接近させて形成する段階
    と、 その第１配線層の先端部分の間に第１配線層に一部オー
    バラップさせ、電圧印加で破壊される真性半導体層を形
    成させる段階と、 基板全面に絶縁層を形成する段階と、 その絶縁層の真正半導体層を形成させた箇所に孔を形成
    させる段階と、 その孔に充填するとともに絶縁層表面に所定の幅で第２
    配線層を形成させる段階とを有することを特徴とするア
    ンチヒューズの形成方法。
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