JPH0412545A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0412545A JPH0412545A JP11564090A JP11564090A JPH0412545A JP H0412545 A JPH0412545 A JP H0412545A JP 11564090 A JP11564090 A JP 11564090A JP 11564090 A JP11564090 A JP 11564090A JP H0412545 A JPH0412545 A JP H0412545A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
この発明は、半導体装置およびその製造方法に関し、少
なくとも所定の機能を有する特定回路部と、その特定回
路部と同一の機能を有する予備の冗長回路部とを含み、
不良の特定回路部を冗長回路部に置換えるために溶断除
去され得る接続部分が形成された半導体装置およびその
製造方法に関するものである。
なくとも所定の機能を有する特定回路部と、その特定回
路部と同一の機能を有する予備の冗長回路部とを含み、
不良の特定回路部を冗長回路部に置換えるために溶断除
去され得る接続部分が形成された半導体装置およびその
製造方法に関するものである。
［従来の技術］
一般に、スタティック・ランダム・アクセス・メモリ（
ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）等の半導体装置には、冗長回路が半導体
装置の製造歩留りの向上を目的としてその内部に組み込
まれている。この冗長回路は、半導体装置の製造工程に
おいて生ずるランダムな欠陥による半導体装置の歩留り
低下を防止するために設けられる。すなわち、所定の機
能を有する特定回路部に対して冗長度を設けておき、少
数の欠陥が生じたとしても、半導体装置全体としての機
能が損なわれないように、特定回路部と同一の機能を有
する予備の冗長回路部が形成される。不良の特定回路部
を冗長回路部に置換えるために、レーザビームスポット
により溶断除去され得る接続部分が形成されている。こ
のような冗長回路方式はオープン路形成型と呼ばれる。
ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）等の半導体装置には、冗長回路が半導体
装置の製造歩留りの向上を目的としてその内部に組み込
まれている。この冗長回路は、半導体装置の製造工程に
おいて生ずるランダムな欠陥による半導体装置の歩留り
低下を防止するために設けられる。すなわち、所定の機
能を有する特定回路部に対して冗長度を設けておき、少
数の欠陥が生じたとしても、半導体装置全体としての機
能が損なわれないように、特定回路部と同一の機能を有
する予備の冗長回路部が形成される。不良の特定回路部
を冗長回路部に置換えるために、レーザビームスポット
により溶断除去され得る接続部分が形成されている。こ
のような冗長回路方式はオープン路形成型と呼ばれる。
上述のオープン路形成型冗長性素子構造を有する半導体
装置について、その構造を概念的に説明する。第５図は
、一般的に冗長回路を有する半導体装置が個々のチップ
として形成されたウェハを示す平面図である。第６図は
、各チップごとに冗長回路を有する半導体装置の内部構
造を模式的に示す構成図である。
装置について、その構造を概念的に説明する。第５図は
、一般的に冗長回路を有する半導体装置が個々のチップ
として形成されたウェハを示す平面図である。第６図は
、各チップごとに冗長回路を有する半導体装置の内部構
造を模式的に示す構成図である。
第５図を参照して、ウェハ１０００には、複数個のチッ
プ（半導体装１り１００が形成されている。第６図を参
照して、各チップ１００には、同一機能を有する各ブロ
ックＮｌ、 Ｎ２． ・・・Ｎｍ、たとえば半導体記
憶装置における同一機能を有する複数個のメモリセルか
らなる各ブロックが配置されている。これらの各ブロッ
クＮｌ、 Ｎ２、・・・、Ｎｍを不活性化させるために
切断可能なヒユーズ（リンク）ＬＬ、Ｌ２． ・・・
Ｌｍが形成されている。不活性化された各ブロックＮ１
、 Ｎ２． ・・・、Ｎｍのいずれかと置き換えるこ
とができるように、同等の機能を有する冗長ブロックＳ
が形成されている。ヒユーズ（リンク）Ｌｓは冗長ブロ
ックＳを活性化させるために切断可能なヒユーズである
。電界効果トランジスタ１０６は冗長ブロックＳを活性
化させるためのスイッチの役割を果たす。この電界効果
トランジスタ１０６をスイッチング機能させるために、
電源１０３、抵抗１０４および接地電源１０５が構成さ
れている。各ブロックＮｌ、Ｎ２φ・・ Ｎｍの不良を
検出するために、パッド部Ｐには試験用パッド電極１０
１．１０２が形成されている。
プ（半導体装１り１００が形成されている。第６図を参
照して、各チップ１００には、同一機能を有する各ブロ
ックＮｌ、 Ｎ２． ・・・Ｎｍ、たとえば半導体記
憶装置における同一機能を有する複数個のメモリセルか
らなる各ブロックが配置されている。これらの各ブロッ
クＮｌ、 Ｎ２、・・・、Ｎｍを不活性化させるために
切断可能なヒユーズ（リンク）ＬＬ、Ｌ２． ・・・
Ｌｍが形成されている。不活性化された各ブロックＮ１
、 Ｎ２． ・・・、Ｎｍのいずれかと置き換えるこ
とができるように、同等の機能を有する冗長ブロックＳ
が形成されている。ヒユーズ（リンク）Ｌｓは冗長ブロ
ックＳを活性化させるために切断可能なヒユーズである
。電界効果トランジスタ１０６は冗長ブロックＳを活性
化させるためのスイッチの役割を果たす。この電界効果
トランジスタ１０６をスイッチング機能させるために、
電源１０３、抵抗１０４および接地電源１０５が構成さ
れている。各ブロックＮｌ、Ｎ２φ・・ Ｎｍの不良を
検出するために、パッド部Ｐには試験用パッド電極１０
１．１０２が形成されている。
次に、上記のように構成された半導体装置の機能試験に
ついて説明する。一般に、半導体装置はウェハなどの基
板上に幾多の工程によって集積回路を形成した後、所定
の回路テストが行なわれる。
ついて説明する。一般に、半導体装置はウェハなどの基
板上に幾多の工程によって集積回路を形成した後、所定
の回路テストが行なわれる。
チップ１００が複数個形成されたウェハ１０００につい
ては、次の手順に従って半導体装置の異常検出のための
処理が行なわれる。すなわち、この処理手順は、通常、
不良回路救済工程と呼ばれる。
ては、次の手順に従って半導体装置の異常検出のための
処理が行なわれる。すなわち、この処理手順は、通常、
不良回路救済工程と呼ばれる。
その実行手段としては、所定の電気信号を流すことによ
って処理する方式と、電気信号とともにレーザビームス
ポットを用いて処理する方式とが知られている。ここで
は、後者のレーザビームスポットを使用して処理する場
合、つまり、いわゆるレーザトリミング（以下、ＬＴと
称する）処理について述べる このＬＴ処理は、半完成品であるチップ１００が形成さ
れたウェハ１０００の状態で実行される。
って処理する方式と、電気信号とともにレーザビームス
ポットを用いて処理する方式とが知られている。ここで
は、後者のレーザビームスポットを使用して処理する場
合、つまり、いわゆるレーザトリミング（以下、ＬＴと
称する）処理について述べる このＬＴ処理は、半完成品であるチップ１００が形成さ
れたウェハ１０００の状態で実行される。
すなわち、まず、ウェハ１０００上での各チップ１００
には、パッド部Ｐの試験用パッド電極１０１を通じて、
図示されていない機能試験装置（以下、テスタとも称す
る。）からの機能試験のための電気信号が印加される。
には、パッド部Ｐの試験用パッド電極１０１を通じて、
図示されていない機能試験装置（以下、テスタとも称す
る。）からの機能試験のための電気信号が印加される。
この状態でチップ１００が正常であれば、その印加され
た電気信号に対する期待信号が試験用パッド電極１０２
から出力される。このとき、テスタでは、チップ１００
に印加された電気信号と、出力される電気信号との相関
関係を基にして処理対象であるチップ１００の良／不良
が判定される。各ブロックＮｌ、Ｎ２゜・・・Ｎｍのい
ずれかが不良と判定された場合には、その不良となった
対応ブロックと冗長ブロックＳとを置換えることによっ
て、チップ１００は本来の実現すべき機能を満たすこと
になる。すなわち、不良品と判断されたチップ１００に
は、冗長ブロックＳの存在により良品となる可能性が生
ずる。
た電気信号に対する期待信号が試験用パッド電極１０２
から出力される。このとき、テスタでは、チップ１００
に印加された電気信号と、出力される電気信号との相関
関係を基にして処理対象であるチップ１００の良／不良
が判定される。各ブロックＮｌ、Ｎ２゜・・・Ｎｍのい
ずれかが不良と判定された場合には、その不良となった
対応ブロックと冗長ブロックＳとを置換えることによっ
て、チップ１００は本来の実現すべき機能を満たすこと
になる。すなわち、不良品と判断されたチップ１００に
は、冗長ブロックＳの存在により良品となる可能性が生
ずる。
この不良ブロックと冗長ブロックＳとの置換は以下のよ
うにして行なわれる。電界効果トランジスタ１０６のゲ
ート電極には、接地電源１０５の電位が印加されること
により、電界効果トランジスタ１０６は非導通状態に保
持されている。これにより、冗長ブロックＳがチップ１
００内で電気的に分離されている。この状態でＬＴ処理
が実行される。その結果、たとえばチップ１００のブロ
ックＮ１が不良であると判定されたとき、この不良ブロ
ックＮ１は、次のようにして冗長ブロックＳに置換えら
れる。
うにして行なわれる。電界効果トランジスタ１０６のゲ
ート電極には、接地電源１０５の電位が印加されること
により、電界効果トランジスタ１０６は非導通状態に保
持されている。これにより、冗長ブロックＳがチップ１
００内で電気的に分離されている。この状態でＬＴ処理
が実行される。その結果、たとえばチップ１００のブロ
ックＮ１が不良であると判定されたとき、この不良ブロ
ックＮ１は、次のようにして冗長ブロックＳに置換えら
れる。
この場合、テスタによってブロックＮ１の不良が検出さ
れると、まず、チップ１００内でのヒユーズＬ１および
Ｌｓに関する情報、換言すると不良アドレスあるいはチ
ップ内での位置座標（置換情報）などがＬＴ処理装置に
与えられる。このＬＴ処理装置によって、与えられた置
換情報に基づいてヒユーズＬ１およびＬｓがレーザビー
ムの照射により溶断除去される。ヒユーズＬ１の溶断に
より、不良ブロックＮ１がチップ１００内で分離させら
れる。ヒユーズＬｓの溶断により、電界効果トランジス
タ１０６のゲート電極に、抵抗１０４を介して、電源１
０３の電圧が印加される。これにより、電界効果トラン
ジスタ１０６が導通状態にされる。その結果、不良ブロ
ックＮ１が冗長ブロックＳによって置換えられる。
れると、まず、チップ１００内でのヒユーズＬ１および
Ｌｓに関する情報、換言すると不良アドレスあるいはチ
ップ内での位置座標（置換情報）などがＬＴ処理装置に
与えられる。このＬＴ処理装置によって、与えられた置
換情報に基づいてヒユーズＬ１およびＬｓがレーザビー
ムの照射により溶断除去される。ヒユーズＬ１の溶断に
より、不良ブロックＮ１がチップ１００内で分離させら
れる。ヒユーズＬｓの溶断により、電界効果トランジス
タ１０６のゲート電極に、抵抗１０４を介して、電源１
０３の電圧が印加される。これにより、電界効果トラン
ジスタ１０６が導通状態にされる。その結果、不良ブロ
ックＮ１が冗長ブロックＳによって置換えられる。
上記の冗長回路を有する半導体装置の一例としてＤＲＡ
Ｍの場合について、特に所定の機能を有するブロックが
メモリセルアレイの場合について説明する。第７図は、
従来のＤＲＡＭのメモリセルアレイの構成を示す模式図
である。第７図において、メモリセルアレイ５０には行
方向に延びた複数のワード線ＷＬと列方向に延びた複数
のビット線ＢＬが互いに交差するように配置されている
。
Ｍの場合について、特に所定の機能を有するブロックが
メモリセルアレイの場合について説明する。第７図は、
従来のＤＲＡＭのメモリセルアレイの構成を示す模式図
である。第７図において、メモリセルアレイ５０には行
方向に延びた複数のワード線ＷＬと列方向に延びた複数
のビット線ＢＬが互いに交差するように配置されている
。
各ワード線ＷＬと各ビット線ＢＬとの交点にはメモリセ
ルＭＣが設けられている。複数のワード線ＷＬに対応し
て複数のロウデコーダ５１が設けられている。各ロウデ
コーダ５１はワードドライバ５２を介して対応するワー
ド線ＷＬに接続されている。また、複数のビット線ＢＬ
に対応して複数のコラムデコーダ５３が設けられている
。
ルＭＣが設けられている。複数のワード線ＷＬに対応し
て複数のロウデコーダ５１が設けられている。各ロウデ
コーダ５１はワードドライバ５２を介して対応するワー
ド線ＷＬに接続されている。また、複数のビット線ＢＬ
に対応して複数のコラムデコーダ５３が設けられている
。
さらに、複数のワード線ＷＬの外側にはスペアワード線
ＳＷＬが配置されている。スペアワード線ＳＷＬと各ビ
ット線ＢＬとの交点にはスペアメモリセルＳＭＣが設け
られている。スペアワード線ＳＷＬに対応してスペアデ
コーダ５４が設けられている。スペアデコーダ５４はス
ペアワードドライバ５５を介してスペアワード線ＳＷＬ
に接続されている。このスペアワード線ＳＷＬおよびス
ペアデコーダ５４、スペアワードドライバ５５は、いわ
ゆる冗長回路を構成している。
ＳＷＬが配置されている。スペアワード線ＳＷＬと各ビ
ット線ＢＬとの交点にはスペアメモリセルＳＭＣが設け
られている。スペアワード線ＳＷＬに対応してスペアデ
コーダ５４が設けられている。スペアデコーダ５４はス
ペアワードドライバ５５を介してスペアワード線ＳＷＬ
に接続されている。このスペアワード線ＳＷＬおよびス
ペアデコーダ５４、スペアワードドライバ５５は、いわ
ゆる冗長回路を構成している。
ここで、ＤＲＡＭの冗長回路の機能について説明する。
冗長回路はＤＲＡＭのメモリセルの歩留り向上を目的と
してＤＲＡＭの内部に組み込まれている。第８図を参照
して、ＤＲＡＭのメモリ回路特性テストおよび冗長回路
を用いた不良回路救済方法について説明する。まず、テ
スタ装置等を用いてＤＲＡＭの動作試験を行ない、メモ
リセル５０内の不良ビットＭＣＩを検知する。この不良
ビットＭＣＩを含むワード線ＷＬＩのヒユーズＦＵ１を
切断し、不良ワード線ＷＬ１を回路から切り離す。次に
、冗長回路の予備ラインＳＷＬに接続されたヒユーズＳ
ＦＵをある組合せで切断することによって、外部からの
アドレス信号として不良ビットＭＣＩを選択する信号が
入ってきたときのみ予備ラインＳＷＬが動作するように
回路を構成する。このように、冗長回路に含まれる予備
のラインを正規のラインに繋ぐことにより不良箇所を有
するＤＲＡＭを良品のＤＲＡＭに修正することができる
。ヒユーズＦＵＩおよびＳＦＵの切断は、上述のＬＴ処
理によって行なわれる。
してＤＲＡＭの内部に組み込まれている。第８図を参照
して、ＤＲＡＭのメモリ回路特性テストおよび冗長回路
を用いた不良回路救済方法について説明する。まず、テ
スタ装置等を用いてＤＲＡＭの動作試験を行ない、メモ
リセル５０内の不良ビットＭＣＩを検知する。この不良
ビットＭＣＩを含むワード線ＷＬＩのヒユーズＦＵ１を
切断し、不良ワード線ＷＬ１を回路から切り離す。次に
、冗長回路の予備ラインＳＷＬに接続されたヒユーズＳ
ＦＵをある組合せで切断することによって、外部からの
アドレス信号として不良ビットＭＣＩを選択する信号が
入ってきたときのみ予備ラインＳＷＬが動作するように
回路を構成する。このように、冗長回路に含まれる予備
のラインを正規のラインに繋ぐことにより不良箇所を有
するＤＲＡＭを良品のＤＲＡＭに修正することができる
。ヒユーズＦＵＩおよびＳＦＵの切断は、上述のＬＴ処
理によって行なわれる。
次に、ＬＴ処理について具体的に説明する。第９Ａ図〜
第９Ｃ図はＬＴ処理を工程順に示す半導体装置の断面図
である。第９Ａ図を参照して、シリコン基板１の上には
酸化膜からなる層間絶縁膜２が形成されている。この層
間絶縁膜２の内部には、上述のＬＴ処理が施される対象
物としてのポリシリコン層（ＬＴヒユーズ）３が埋込ま
れている。層間絶縁膜２の上には、半導体装置の最終の
製造工程においてアルミニウム等からなる配線層４が形
成されている。配線層４の間の領域にポリシリコン層３
が位置する。配線層４から離れた領域の層間絶縁膜２の
上には、上述の機能試験のときに用いられる試験用パッ
ド電極５が形成されている。この試験用パッド電極５は
アルミニウムで形成されている。なお、溶断除去され得
るポリシリコン層３は、層間絶縁膜２の表面から１μｍ
以上の深さｔｌの位置に存在する。図において左側はＬ
Ｔヒユーズが形成される領域としてのリンク部りを示し
、右側は機能試験のときに用いられる電極が形成される
領域としてのパッド部Ｐを示す。
第９Ｃ図はＬＴ処理を工程順に示す半導体装置の断面図
である。第９Ａ図を参照して、シリコン基板１の上には
酸化膜からなる層間絶縁膜２が形成されている。この層
間絶縁膜２の内部には、上述のＬＴ処理が施される対象
物としてのポリシリコン層（ＬＴヒユーズ）３が埋込ま
れている。層間絶縁膜２の上には、半導体装置の最終の
製造工程においてアルミニウム等からなる配線層４が形
成されている。配線層４の間の領域にポリシリコン層３
が位置する。配線層４から離れた領域の層間絶縁膜２の
上には、上述の機能試験のときに用いられる試験用パッ
ド電極５が形成されている。この試験用パッド電極５は
アルミニウムで形成されている。なお、溶断除去され得
るポリシリコン層３は、層間絶縁膜２の表面から１μｍ
以上の深さｔｌの位置に存在する。図において左側はＬ
Ｔヒユーズが形成される領域としてのリンク部りを示し
、右側は機能試験のときに用いられる電極が形成される
領域としてのパッド部Ｐを示す。
第９Ｂ図を参照して、試験用パッド電極５の表面にテス
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。回路の不良箇所が検出されると、所
定の論理に従って、冗長回路内に設けられたＬＴヒユー
ズ３にレーザビームスポット１２が照射させられる。こ
のレーザビームスポット１２は、ＬＴヒユーズとしての
ポリシリコン層３が埋められた領域の層間絶縁膜２の上
に照射させられる。ポリシリコン層３にめがけてレーザ
ビームスポット１２が照射されると、レーザビームは層
間絶縁膜２を透過し、ポリシリコン層３に到達する。こ
のとき、ポリシリコン層３はレーザ照射によって熱を吸
収し、溶融する。この際、特にポリシリコン層３の上部
の急激な温度上昇により、圧力上昇が起こり、ポリシリ
コン層３の上の層間絶縁膜２が吹き飛ばされる。これに
より圧力が大気圧程度に下げられると同時に、溶融した
ポリシリコン層３が気化することにより、ＬＴヒユーズ
が切断され得る。このときの状態は第９Ｃ図に示されて
いる。また、一部分が溶断除去されたＬＴヒユーズ３の
斜視図は第９Ｄ図に示されている。
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。回路の不良箇所が検出されると、所
定の論理に従って、冗長回路内に設けられたＬＴヒユー
ズ３にレーザビームスポット１２が照射させられる。こ
のレーザビームスポット１２は、ＬＴヒユーズとしての
ポリシリコン層３が埋められた領域の層間絶縁膜２の上
に照射させられる。ポリシリコン層３にめがけてレーザ
ビームスポット１２が照射されると、レーザビームは層
間絶縁膜２を透過し、ポリシリコン層３に到達する。こ
のとき、ポリシリコン層３はレーザ照射によって熱を吸
収し、溶融する。この際、特にポリシリコン層３の上部
の急激な温度上昇により、圧力上昇が起こり、ポリシリ
コン層３の上の層間絶縁膜２が吹き飛ばされる。これに
より圧力が大気圧程度に下げられると同時に、溶融した
ポリシリコン層３が気化することにより、ＬＴヒユーズ
が切断され得る。このときの状態は第９Ｃ図に示されて
いる。また、一部分が溶断除去されたＬＴヒユーズ３の
斜視図は第９Ｄ図に示されている。
［発明が解決しようとする課題］
第９Ｃ図において、ＬＴヒユーズが気化により除去され
る。このとき、気化したＬＴヒユーズの一部がシリコン
系のくず３１となり、矢印で示されるように層間絶縁膜
２の上の配線層４の部分に飛び散る。その結果、配線間
が短絡する等の問題が引起こされる。
る。このとき、気化したＬＴヒユーズの一部がシリコン
系のくず３１となり、矢印で示されるように層間絶縁膜
２の上の配線層４の部分に飛び散る。その結果、配線間
が短絡する等の問題が引起こされる。
また、ＬＴヒユーズとしてのポリシリコン層３は層間絶
縁膜２の表面から１μｍ以上の深さｔｌの位置に形成さ
れている。そのため、レーザ照射による温度上昇ととも
に起こる圧力上昇により、ポリシリコン層３の上の厚い
層間絶縁膜が吹き飛ばされると、窪み（クレータ）２１
が形成される。
縁膜２の表面から１μｍ以上の深さｔｌの位置に形成さ
れている。そのため、レーザ照射による温度上昇ととも
に起こる圧力上昇により、ポリシリコン層３の上の厚い
層間絶縁膜が吹き飛ばされると、窪み（クレータ）２１
が形成される。
ポリシリコン層３の上の層間絶縁膜２の膜厚が厚くなる
ほど、すなわちｔｌが大きいほど、クレータ２１の形状
が大きくなる。クレータ２１が配線層４の領域まで及ぶ
と、配線層４が損傷し、断線することになる。
ほど、すなわちｔｌが大きいほど、クレータ２１の形状
が大きくなる。クレータ２１が配線層４の領域まで及ぶ
と、配線層４が損傷し、断線することになる。
そこで、この発明の目的は、上述の問題点を解消すると
ともに、レーザトリミングにおいて配線の断線および短
絡を防止することが可能なＬＴヒユーズを備えた半導体
装置およびその製造方法を提供することである。
ともに、レーザトリミングにおいて配線の断線および短
絡を防止することが可能なＬＴヒユーズを備えた半導体
装置およびその製造方法を提供することである。
［課題を解決するための手段］
この発明に従った半導体装置は、半導体基板と、絶縁層
と、接続導電層と、配線層と、試験用電極と、保護膜と
を備える。絶縁層は、少なくとも凹部分を有するように
半導体基板の主表面上に形成されている。接続導電層は
、凹部分の底壁の直下に形成された多結晶シリコンから
なる。配線層は、凹部分を介在させて互いに間隔を隔て
て絶縁層の上に形成されている。試験用電極は、配線層
から間隔を隔てた領域で絶縁層の上に形成されている。
と、接続導電層と、配線層と、試験用電極と、保護膜と
を備える。絶縁層は、少なくとも凹部分を有するように
半導体基板の主表面上に形成されている。接続導電層は
、凹部分の底壁の直下に形成された多結晶シリコンから
なる。配線層は、凹部分を介在させて互いに間隔を隔て
て絶縁層の上に形成されている。試験用電極は、配線層
から間隔を隔てた領域で絶縁層の上に形成されている。
保護膜は、少なくとも配線層の表面を覆い、かつ試験用
電極の表面を露出するように絶縁層の上に形成されてい
る。
電極の表面を露出するように絶縁層の上に形成されてい
る。
この発明に従った半導体装置の製造方法によれば、まず
、配線層と、その配線層から間隔を隔てた試験用電極と
が、半導体基板の主表面上に形成され、接続導電層が埋
込まれた絶縁層の上に形成される。配線層は、絶縁層の
上で接続導電層の領域を挟むように互いに間隔を隔てて
形成される。
、配線層と、その配線層から間隔を隔てた試験用電極と
が、半導体基板の主表面上に形成され、接続導電層が埋
込まれた絶縁層の上に形成される。配線層は、絶縁層の
上で接続導電層の領域を挟むように互いに間隔を隔てて
形成される。
凹部分は、その凹部分の底壁が接続導電層の直上に位置
するように配線層の間の絶縁層に形成される。保護膜は
、少なくとも配線層の表面を覆い、かつ試験用電極の表
面を露出するように絶縁層の上に形成される。
するように配線層の間の絶縁層に形成される。保護膜は
、少なくとも配線層の表面を覆い、かつ試験用電極の表
面を露出するように絶縁層の上に形成される。
［作用］
この発明においては、接続導電層が絶縁層の凹部分の底
壁直下に形成されている。この凹部分の底壁にめがけて
レーザビームスポットが照射されることにより、多結晶
シリコンからなる接続導電層が溶断除去される。このと
き、接続導電層がレーザ照射によって熱吸収し、溶融す
る。接続導電層は絶縁層の凹部分の底壁直下に形成され
ているので、レーザ照射による温度上昇、圧力上昇によ
って接続導電層の溶断除去とともに絶縁層の一部が吹き
飛ばされたとしても、大きなりレータが形成されること
はない。そのため、凹部分を介在させて絶縁層の上に形
成された配線層が損傷を受けることがないので断線する
こともない。
壁直下に形成されている。この凹部分の底壁にめがけて
レーザビームスポットが照射されることにより、多結晶
シリコンからなる接続導電層が溶断除去される。このと
き、接続導電層がレーザ照射によって熱吸収し、溶融す
る。接続導電層は絶縁層の凹部分の底壁直下に形成され
ているので、レーザ照射による温度上昇、圧力上昇によ
って接続導電層の溶断除去とともに絶縁層の一部が吹き
飛ばされたとしても、大きなりレータが形成されること
はない。そのため、凹部分を介在させて絶縁層の上に形
成された配線層が損傷を受けることがないので断線する
こともない。
また、接続導電層を形成する多結晶シリコンの一部がレ
ーザ照射に伴って引起こされた圧力上昇により、シリコ
ン系の屑となって飛び散る。このとき、配線層の表面は
保護膜によって覆われているので、このシリコン系の屑
が配線層の上に飛び散ったとしても、配線間の短絡現象
が引起こされることはない。さらに試験用電極の表面は
露出されているので、この保護膜が機能試験時の電気信
号の印加に不都合を与えることもない。
ーザ照射に伴って引起こされた圧力上昇により、シリコ
ン系の屑となって飛び散る。このとき、配線層の表面は
保護膜によって覆われているので、このシリコン系の屑
が配線層の上に飛び散ったとしても、配線間の短絡現象
が引起こされることはない。さらに試験用電極の表面は
露出されているので、この保護膜が機能試験時の電気信
号の印加に不都合を与えることもない。
［実施例コ
以下、この発明の実施例を図を用いて詳細に説明する。
第１図は、この発明に従った接続導電層を備えた半導体
装置を示す部分断面図である。第１図を参照して、シリ
コン基板１には、メモリセル等を構成する電界効果トラ
ンジスタ４０が形成されている。この電界効果トランジ
スタ４０はゲート電極８と不純物領域９ａ、９ｂを有す
る。ゲート電極８はシリコン基板１の上にゲート絶縁膜
を介在させて形成されている。不純物領域９ａ、９ｂは
、シリコン基板１のゲート電極８によって間隔を隔てら
れた領域に形成されている。この実施例においては、一
方の不純物領域９ａに電気的に接触するようにＬＴヒユ
ーズとしてのポリシリコン層３が接続されている。この
ポリシリコン層３は分離酸化膜１０の上方に延びるよう
に形成されている。
装置を示す部分断面図である。第１図を参照して、シリ
コン基板１には、メモリセル等を構成する電界効果トラ
ンジスタ４０が形成されている。この電界効果トランジ
スタ４０はゲート電極８と不純物領域９ａ、９ｂを有す
る。ゲート電極８はシリコン基板１の上にゲート絶縁膜
を介在させて形成されている。不純物領域９ａ、９ｂは
、シリコン基板１のゲート電極８によって間隔を隔てら
れた領域に形成されている。この実施例においては、一
方の不純物領域９ａに電気的に接触するようにＬＴヒユ
ーズとしてのポリシリコン層３が接続されている。この
ポリシリコン層３は分離酸化膜１０の上方に延びるよう
に形成されている。
ポリシリコン層３の上には層間絶縁膜２が形成されてい
る。層間絶縁膜２の内部には、予め定められた機能を有
する特定回路部、たとえばメモリセル等が形成される。
る。層間絶縁膜２の内部には、予め定められた機能を有
する特定回路部、たとえばメモリセル等が形成される。
層間絶縁膜２の上には、たとえばポリシリコン層３に接
続するようにアルミニウム等からなる配線層４が形成さ
れている。この配線層４を覆うように保護膜６が形成さ
れている。
続するようにアルミニウム等からなる配線層４が形成さ
れている。この配線層４を覆うように保護膜６が形成さ
れている。
このような構造において、冗長回路に置換するために溶
断除去され得るリンク部りはポリシリコン層３の所定箇
所に形成される。
断除去され得るリンク部りはポリシリコン層３の所定箇
所に形成される。
第２Ａ図〜第２Ｃ図は、第１図の■−■線における断面
を示す。第２Ａ図に示すように、リンク部りにおいては
、層間絶縁膜２に８０００Ａ〜１μｍ程度の深さを有す
る溝１１が形成されている。
を示す。第２Ａ図に示すように、リンク部りにおいては
、層間絶縁膜２に８０００Ａ〜１μｍ程度の深さを有す
る溝１１が形成されている。
この溝１１の底壁から６０００〜８０００人程度の距離
ｔ２だけ離れた位置に溶断除去されるべきポリシリコン
層３が形成されている。このポリシリコン層３を間に挟
むようにして層間絶縁膜２の上にアルミニウムからなる
配線層４が形成されている。一方、パッド部Ｐの領域に
おいては所定の機能試験で用いられる電極として試験用
パッド電極５がアルミニウムで形成されている。配線層
４の表面を覆うように下層保護膜６が形成されている。
ｔ２だけ離れた位置に溶断除去されるべきポリシリコン
層３が形成されている。このポリシリコン層３を間に挟
むようにして層間絶縁膜２の上にアルミニウムからなる
配線層４が形成されている。一方、パッド部Ｐの領域に
おいては所定の機能試験で用いられる電極として試験用
パッド電極５がアルミニウムで形成されている。配線層
４の表面を覆うように下層保護膜６が形成されている。
この下層保護膜６は、パッド部Ｐの領域においては、試
験用パッド電極５の一部表面を露出するように層間絶縁
膜２の上に形成される。
験用パッド電極５の一部表面を露出するように層間絶縁
膜２の上に形成される。
ポリシリコン層３は、第２Ｂ図に示されるように溝１１
の底壁面においてその表面が露出するように形成されて
もよい。また、第２Ｃ図に示すように、溝１１の側壁お
よび底壁が下層保護膜６によって覆われていてもよい。
の底壁面においてその表面が露出するように形成されて
もよい。また、第２Ｃ図に示すように、溝１１の側壁お
よび底壁が下層保護膜６によって覆われていてもよい。
なお。下層保護膜６はプラズマＣＶＤ法によって形成さ
れた酸化膜または窒化膜からなる。また、溝１１の内径
ｄは３〜５μｍ程度である。第２Ａ図〜第２Ｃ図に示さ
れた構造は、レーザトリミング処理が施される前の状態
を示している。
れた酸化膜または窒化膜からなる。また、溝１１の内径
ｄは３〜５μｍ程度である。第２Ａ図〜第２Ｃ図に示さ
れた構造は、レーザトリミング処理が施される前の状態
を示している。
次に、レーザトリミング工程を含む半導体装置の製造方
法について説明する。
法について説明する。
第３Ａ図〜第３Ｆ図は、第２Ａ図に示された半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
第３Ａ図を参照して、シリコン基板１の上には、ＬＴヒ
ユーズとしてのポリシリコン層３が埋込まれた層間絶縁
膜２が形成される。この層間絶縁膜２には、所定の機能
を有するメモリセル等の回路ブロックが予め形成されて
いる。そのため、層間絶縁膜２は、その表面を平坦化さ
せるために厚く堆積される。したがって、埋込まれたポ
リシリコン層３と層間絶縁膜２の表面との距離ｔ１は１
μｍ以上である。層間絶縁膜２の上にはアルミニウム等
からなる配線層４がポリシリコン層３を間に挟む領域に
形成される。機能試験において電気信号が印加されるた
めの電極として試験用パッド電極５が層間絶縁膜２の上
に形成される。
ユーズとしてのポリシリコン層３が埋込まれた層間絶縁
膜２が形成される。この層間絶縁膜２には、所定の機能
を有するメモリセル等の回路ブロックが予め形成されて
いる。そのため、層間絶縁膜２は、その表面を平坦化さ
せるために厚く堆積される。したがって、埋込まれたポ
リシリコン層３と層間絶縁膜２の表面との距離ｔ１は１
μｍ以上である。層間絶縁膜２の上にはアルミニウム等
からなる配線層４がポリシリコン層３を間に挟む領域に
形成される。機能試験において電気信号が印加されるた
めの電極として試験用パッド電極５が層間絶縁膜２の上
に形成される。
第３Ｂ図を参照して、層間絶縁膜２、配線層４および試
験用パッド電極５の全面を覆うように下層保護膜６がプ
ラズマ窒化またはプラズマ酸化により形成される。この
下層保護膜６の上にレジスト膜７が形成される。このレ
ジスト膜７は、溶断除去されるべきポリシリコン層３の
一部分の直上を露出するように形成される。また、この
レジスト膜７は、試験用パッド電極５の上に形成された
下層保護膜６の表面を少なくとも露出するように形成さ
れる。このレジスト膜７をマスクとして用いてエツチン
グされることにより下層保護膜６および層間絶縁膜２が
選択的に除去される。このエツチング処理においては、
層間絶縁膜２および下層保護膜６がエツチングされやす
く、試験用パッド電極５がエツチングされ難くなるよう
にエツチングの選択性が設定される。
験用パッド電極５の全面を覆うように下層保護膜６がプ
ラズマ窒化またはプラズマ酸化により形成される。この
下層保護膜６の上にレジスト膜７が形成される。このレ
ジスト膜７は、溶断除去されるべきポリシリコン層３の
一部分の直上を露出するように形成される。また、この
レジスト膜７は、試験用パッド電極５の上に形成された
下層保護膜６の表面を少なくとも露出するように形成さ
れる。このレジスト膜７をマスクとして用いてエツチン
グされることにより下層保護膜６および層間絶縁膜２が
選択的に除去される。このエツチング処理においては、
層間絶縁膜２および下層保護膜６がエツチングされやす
く、試験用パッド電極５がエツチングされ難くなるよう
にエツチングの選択性が設定される。
その結果、第３Ｃ図に示すように、ポリシリコン層３の
上方に底壁が位置するように溝１１が層間絶縁膜２に形
成される。溝１１の底壁は、ポリシリコン層３の上面か
ら６０００〜８０００人程度の距離ｔ２だけ隔てた位置
に存在するように、エツチングが制御されることにより
形成される。
上方に底壁が位置するように溝１１が層間絶縁膜２に形
成される。溝１１の底壁は、ポリシリコン層３の上面か
ら６０００〜８０００人程度の距離ｔ２だけ隔てた位置
に存在するように、エツチングが制御されることにより
形成される。
このようにして第２Ａ図に示される構造が完成する。な
お、このとき、ポリシリコン層３の上面が露出するよう
に溝１１が形成されてもよい（第２Ｂ図参照）。
お、このとき、ポリシリコン層３の上面が露出するよう
に溝１１が形成されてもよい（第２Ｂ図参照）。
この段階で機能試験として回路テストが行なわれる。回
路テストでは、試験用パッド電極５の表面にテスタの電
極端子が押し当てられることにより回路の不良検出が行
なわれる。回路の不良箇所を検知すると、所定の論理に
従って、冗長回路内に設けられたＬＴヒユーズとしての
ポリシリコン層３が切断除去される。このポリシリコン
層３の切断除去は、第３Ｃ図に示すように、溝１１の底
壁面にレーザビームスポット１２が照射されることによ
り行なわれる。このレーザトリミングは、１μＪ程度の
エネルギを有するレーザビームが５μｍ程度の径を有す
るように制御されたスポットを用いて行なわれる。
路テストでは、試験用パッド電極５の表面にテスタの電
極端子が押し当てられることにより回路の不良検出が行
なわれる。回路の不良箇所を検知すると、所定の論理に
従って、冗長回路内に設けられたＬＴヒユーズとしての
ポリシリコン層３が切断除去される。このポリシリコン
層３の切断除去は、第３Ｃ図に示すように、溝１１の底
壁面にレーザビームスポット１２が照射されることによ
り行なわれる。このレーザトリミングは、１μＪ程度の
エネルギを有するレーザビームが５μｍ程度の径を有す
るように制御されたスポットを用いて行なわれる。
これにより、レーザがＬＴヒユーズにめがけて照射され
ると、レーザは層間絶縁膜２を透過し、ポリシリコン層
３に到達する。このレーザ照射によりポリシリコン層３
は熱を吸収し、溶融する。
ると、レーザは層間絶縁膜２を透過し、ポリシリコン層
３に到達する。このレーザ照射によりポリシリコン層３
は熱を吸収し、溶融する。
このとき、特にポリシリコン層３上部の急激な温度上昇
により圧力上昇が起こる。そのため、層間絶縁膜２が吹
き飛ばされ、大気圧程度に圧力が低下すると同時に、溶
融したポリシリコン層３が気化することにより除去され
る。
により圧力上昇が起こる。そのため、層間絶縁膜２が吹
き飛ばされ、大気圧程度に圧力が低下すると同時に、溶
融したポリシリコン層３が気化することにより除去され
る。
その結果、第３Ｄ図に示すように窪み１３が溝１１の側
壁に連なるように形成される。レーザ照射によって吹き
飛ばされる層間絶縁膜２の厚みは従来の構造に比べて小
さいので、大きなくぼみが形成されることはない。その
ため、溝１１の両側に位置する配線層４に損傷を与える
ほどのクレータが形成されることはない。また、気化し
たポリシリコン層３の一部がシリコン系の屑となって層
間絶縁膜２の上方に飛び散ったとしても、配線層４の表
面は下層保護膜６によって覆われているので配線層間の
短絡という問題を引起こすこともない。
壁に連なるように形成される。レーザ照射によって吹き
飛ばされる層間絶縁膜２の厚みは従来の構造に比べて小
さいので、大きなくぼみが形成されることはない。その
ため、溝１１の両側に位置する配線層４に損傷を与える
ほどのクレータが形成されることはない。また、気化し
たポリシリコン層３の一部がシリコン系の屑となって層
間絶縁膜２の上方に飛び散ったとしても、配線層４の表
面は下層保護膜６によって覆われているので配線層間の
短絡という問題を引起こすこともない。
その後、試験用パッド電極５に所定の電気信号が印加さ
れることにより、ＬＴヒユーズの切断除去によって所定
の冗長回路が置換されたことが確認検知される。
れることにより、ＬＴヒユーズの切断除去によって所定
の冗長回路が置換されたことが確認検知される。
第３Ｅ図を参照して、少なくとも、試験用パッド電極５
の表面を露出し、下層保護膜６をも覆うように、プラズ
マ窒化膜からなる上層保護膜１４が形成される。溶断除
去されないＬＴヒユーズを構成するポリシリコン層３が
存在する領域においては、第３Ｆ図に示すように上層保
護膜１４が形成される。この上層保護膜によって溝を埋
めてもよい。
の表面を露出し、下層保護膜６をも覆うように、プラズ
マ窒化膜からなる上層保護膜１４が形成される。溶断除
去されないＬＴヒユーズを構成するポリシリコン層３が
存在する領域においては、第３Ｆ図に示すように上層保
護膜１４が形成される。この上層保護膜によって溝を埋
めてもよい。
さらに、この発明に従った半導体装置の製造方法の他の
実施例について説明する。第４Ａ図〜第４Ｅ図は、レー
ザトリミング工程を含む半導体装置の製造方法を工程順
に示す断面図である。
実施例について説明する。第４Ａ図〜第４Ｅ図は、レー
ザトリミング工程を含む半導体装置の製造方法を工程順
に示す断面図である。
第４Ａ図を参照して、第３Ａ図と同様にしてＬＴヒユー
ズとしてのポリシリコン層３および配線層４、試験用パ
ッド電極５が形成される。
ズとしてのポリシリコン層３および配線層４、試験用パ
ッド電極５が形成される。
第４Ｂ図を参照して、ポリシリコン層３が埋込まれた領
域の層間絶縁膜２の表面のみを露出するようにレジスト
膜７が形成される。このレジスト膜７をマスクとして用
いてエツチングされることにより、層間絶縁膜２が選択
的に除去される。
域の層間絶縁膜２の表面のみを露出するようにレジスト
膜７が形成される。このレジスト膜７をマスクとして用
いてエツチングされることにより、層間絶縁膜２が選択
的に除去される。
第４Ｃ図に示すように、底壁面がポリシリコン層３の上
面と６０００〜８０００Ａ程度の距離ｔ２だけ隔てるよ
うに、溝１１が配線層４の間の層間絶縁膜２に形成され
る。
面と６０００〜８０００Ａ程度の距離ｔ２だけ隔てるよ
うに、溝１１が配線層４の間の層間絶縁膜２に形成され
る。
その後、第４Ｄ図に示されるように、試験用パッド電極
５の表面を少なくとも露出するように下層保護膜６が形
成される。露出された試験用パッド電極５の表面にテス
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。
５の表面を少なくとも露出するように下層保護膜６が形
成される。露出された試験用パッド電極５の表面にテス
タの電極端子が押し当てられることにより、回路の不良
検出が行なわれる。
これにより回路の不良箇所が検知された場合に、所定の
論理に従って、切断されるべきＬＴヒユーズの部分にレ
ーザトリミング処理が施される。第４Ｄ図に示すように
レーザビームスポット１２がＬＴヒユーズとしてのポリ
シリコン層３の上方に照射される。
論理に従って、切断されるべきＬＴヒユーズの部分にレ
ーザトリミング処理が施される。第４Ｄ図に示すように
レーザビームスポット１２がＬＴヒユーズとしてのポリ
シリコン層３の上方に照射される。
その結果、第４Ｅ図に示すように、ポリシリコン層３お
よびその上の層間絶縁膜２が吹き飛ばされることにより
、窪み１３が形成される。溝１１の側壁面には予め下層
保護膜６が形成されているので、層間絶縁膜２の内部に
配線層等が設けられていても配線層に損傷が加わること
はない。すなわち、溝１１の側壁に形成された下層保護
膜６が、レーザビーム照射に伴う層間絶縁膜２およびポ
リシリコン層３の吹き飛ばしに対するストッパとして働
（。
よびその上の層間絶縁膜２が吹き飛ばされることにより
、窪み１３が形成される。溝１１の側壁面には予め下層
保護膜６が形成されているので、層間絶縁膜２の内部に
配線層等が設けられていても配線層に損傷が加わること
はない。すなわち、溝１１の側壁に形成された下層保護
膜６が、レーザビーム照射に伴う層間絶縁膜２およびポ
リシリコン層３の吹き飛ばしに対するストッパとして働
（。
レーザトリミング処理が施された後、試験用パッド電極
５にテスタの電極端子が押し当てられることにより、所
定の冗長回路によって不良の回路が置換されたことが確
認される。そして、第３Ｅ図の工程と同様にして上層保
護膜１４が形成される。
５にテスタの電極端子が押し当てられることにより、所
定の冗長回路によって不良の回路が置換されたことが確
認される。そして、第３Ｅ図の工程と同様にして上層保
護膜１４が形成される。
なお、この発明は、不良の回路ブロックを予備の冗長回
路ブロックに置換える際に所定のリンク部を切断するよ
うに構成された、すなわちオープン路形成型冗長性素子
構造を有する半導体装置の幅広い分野、たとえばＳＲＡ
Ｍ、ＤＲＡＭ等の半導体記憶装置に適用可能である。
路ブロックに置換える際に所定のリンク部を切断するよ
うに構成された、すなわちオープン路形成型冗長性素子
構造を有する半導体装置の幅広い分野、たとえばＳＲＡ
Ｍ、ＤＲＡＭ等の半導体記憶装置に適用可能である。
［発明の効果コ
以上のように、この発明によれば、接続導電層の直上に
絶縁層の開部分の底壁が形成されている。
絶縁層の開部分の底壁が形成されている。
この接続導電層にめがけてレーザビームスポットが照射
されることにより、その溶断除去が行なわれるとき、絶
縁層および接続導電層が吹き飛ばされる。８断除去され
る接続導電層は絶縁層の底壁の直下に形成されているの
で、絶縁層の吹き飛ばしによって大きな窪みが形成され
ることはない。
されることにより、その溶断除去が行なわれるとき、絶
縁層および接続導電層が吹き飛ばされる。８断除去され
る接続導電層は絶縁層の底壁の直下に形成されているの
で、絶縁層の吹き飛ばしによって大きな窪みが形成され
ることはない。
そのため、配線層は損傷することなく、断線することも
ない。また、配線層の表面は保護膜によって覆われてい
るので、接続導電層の屑が配線層の上方に飛び散ったと
しても配線層間の短絡が引起こされることもない。した
がって、レーザトリミング処理において配線層に損傷を
与えることのない半導体装置の構造が提供され得る。こ
れにより、製造歩留りに優れ、かつ信頼性の高い半導体
装置を提供することができる。
ない。また、配線層の表面は保護膜によって覆われてい
るので、接続導電層の屑が配線層の上方に飛び散ったと
しても配線層間の短絡が引起こされることもない。した
がって、レーザトリミング処理において配線層に損傷を
与えることのない半導体装置の構造が提供され得る。こ
れにより、製造歩留りに優れ、かつ信頼性の高い半導体
装置を提供することができる。
第１図は、この発明に従った接続導電層を備えた半導体
装置を示す断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図は、第１図の■−ｎ線に
おける断面構造の各実施例を示す断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図は、第２Ａ図に示された構造を有する半導体装
置の製造方法を、レーザトリミング工程を含む工程順に
従って示す断面図である。 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図は
、第２Ｃ図に示された構造を有する半導体装置の製造方
法を、レーザトリミング工程を含む工程順に従って示す
断面図である。 第５図は、一般的に冗長回路を備えた半導体装置が複数
個形成されたウェハを示す平面図である。 第６図は、一般的に各チップごとに冗長回路を含む半導
体装置の内部構造を模式的に示す構成図である。 第７図は、一般的にＤＲＡＭの冗長回路を含むメモリセ
ルアレイおよびその周辺部分を示すブロック図である。 第８図は、ＤＲＡＭの冗長回路を一例として説明するた
めの概念図である。 第９Ａ図、第９Ｂ図、第９Ｃ図は、従来の接続導電層を
備えた半導体装置におけるレーザトリミング工程を順に
示す断面図である。 第９Ｄ図は、レーザトリミングによってその一部分が溶
断除去されたＬＴヒユーズを示す斜視図である。 なお、各図中同一符号は同一または相当部分を示す。 鳶５図 篤６図 島 Ｄ
装置を示す断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図は、第１図の■−ｎ線に
おける断面構造の各実施例を示す断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図は、第２Ａ図に示された構造を有する半導体装
置の製造方法を、レーザトリミング工程を含む工程順に
従って示す断面図である。 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図は
、第２Ｃ図に示された構造を有する半導体装置の製造方
法を、レーザトリミング工程を含む工程順に従って示す
断面図である。 第５図は、一般的に冗長回路を備えた半導体装置が複数
個形成されたウェハを示す平面図である。 第６図は、一般的に各チップごとに冗長回路を含む半導
体装置の内部構造を模式的に示す構成図である。 第７図は、一般的にＤＲＡＭの冗長回路を含むメモリセ
ルアレイおよびその周辺部分を示すブロック図である。 第８図は、ＤＲＡＭの冗長回路を一例として説明するた
めの概念図である。 第９Ａ図、第９Ｂ図、第９Ｃ図は、従来の接続導電層を
備えた半導体装置におけるレーザトリミング工程を順に
示す断面図である。 第９Ｄ図は、レーザトリミングによってその一部分が溶
断除去されたＬＴヒユーズを示す斜視図である。 なお、各図中同一符号は同一または相当部分を示す。 鳶５図 篤６図 島 Ｄ
Claims (2)
- （１）少なくとも所定の機能を有する特定回路部と、そ
の特定回路部と同一の機能を有する予備の冗長回路部と
を含み、不良の前記特定回路部を前記冗長回路部に置換
えるために溶断除去され得る接続部分が形成された半導
体装置であって、主表面を有する半導体基板と、 少なくとも凹部分を有するように前記半導体基板の主表
面上に形成された絶縁層と、 前記凹部分の底壁の直下に形成された多結晶シリコンか
らなる接続導電層と、 前記凹部分を介在させて互いに間隔を隔てて、前記絶縁
層の上に形成された配線層と、 前記配線層から間隔を隔てた領域で前記絶縁層の上に形
成された試験用電極と、 少なくとも前記配線層の表面を覆い、かつ前記試験用電
極の表面を露出するように前記絶縁層の上に形成された
保護膜とを備えた、半導体装置。 - （２）少なくとも所定の機能を有する特定回路部と、そ
の特定回路部と同一の機能を有する予備の冗長回路部と
を含み、不良の前記特定回路部を前記冗長回路部に置換
えるために溶断除去され得る接続部分が形成された半導
体装置の製造方法であって、 半導体基板の主表面上に形成され、接続導電層が埋込ま
れた絶縁層の上で、前記接続導電層の領域を挟むように
互いに間隔を隔てた配線層と、その配線層から間隔を隔
てた試験用電極とを形成する工程と、 その底壁が前記接続導電層の直上に位置するように、前
記配線層の間の前記絶縁層に凹部分を形成する工程と、 少なくとも前記配線層の表面を覆い、かつ前記試験用電
極の表面を露出するように前記絶縁層の上に保護膜を形
成する工程とを備えた、半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115640A JP2579235B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体装置およびその製造方法 |
| KR1019910003064A KR950001753B1 (ko) | 1990-05-01 | 1991-02-26 | 반도체장치 및 그 제조방법 |
| DE19914113961 DE4113961A1 (de) | 1990-05-01 | 1991-04-29 | Halbleitereinrichtung mit einem redundanzschaltkreisbereich und herstellungsverfahren fuer diese |
| US07/994,436 US5241212A (en) | 1990-05-01 | 1992-12-21 | Semiconductor device having a redundant circuit portion and a manufacturing method of the same |
| US08/074,517 US5888851A (en) | 1990-05-01 | 1993-06-11 | Method of manufacturing a semiconductor device having a circuit portion and redundant circuit portion coupled through a meltable connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115640A JP2579235B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412545A true JPH0412545A (ja) | 1992-01-17 |
| JP2579235B2 JP2579235B2 (ja) | 1997-02-05 |
Family
ID=14667648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115640A Expired - Fee Related JP2579235B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2579235B2 (ja) |
| KR (1) | KR950001753B1 (ja) |
| DE (1) | DE4113961A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8676851B1 (en) | 2012-08-30 | 2014-03-18 | Google Inc. | Executing transactions in distributed storage systems |
| US9058122B1 (en) | 2012-08-30 | 2015-06-16 | Google Inc. | Controlling access in a single-sided distributed storage system |
| US9164702B1 (en) | 2012-09-07 | 2015-10-20 | Google Inc. | Single-sided distributed cache system |
| US9313274B2 (en) | 2013-09-05 | 2016-04-12 | Google Inc. | Isolating clients of distributed storage systems |
| CN113013090A (zh) * | 2021-02-07 | 2021-06-22 | 长鑫存储技术有限公司 | 半导体结构的熔断填充方法及半导体结构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19652325C1 (de) * | 1996-12-16 | 1998-05-07 | Siemens Ag | Integrierte Halbleiterschaltung mit Kapazitäts-Redundanz |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344062A (ja) * | 1989-06-30 | 1991-02-25 | American Teleph & Telegr Co <Att> | 改善された可溶性リンクを有する集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
| US4853758A (en) * | 1987-08-12 | 1989-08-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Laser-blown links |
-
1990
- 1990-05-01 JP JP2115640A patent/JP2579235B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-26 KR KR1019910003064A patent/KR950001753B1/ko not_active IP Right Cessation
- 1991-04-29 DE DE19914113961 patent/DE4113961A1/de not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344062A (ja) * | 1989-06-30 | 1991-02-25 | American Teleph & Telegr Co <Att> | 改善された可溶性リンクを有する集積回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8676851B1 (en) | 2012-08-30 | 2014-03-18 | Google Inc. | Executing transactions in distributed storage systems |
| US9058122B1 (en) | 2012-08-30 | 2015-06-16 | Google Inc. | Controlling access in a single-sided distributed storage system |
| US9164702B1 (en) | 2012-09-07 | 2015-10-20 | Google Inc. | Single-sided distributed cache system |
| US9313274B2 (en) | 2013-09-05 | 2016-04-12 | Google Inc. | Isolating clients of distributed storage systems |
| US9729634B2 (en) | 2013-09-05 | 2017-08-08 | Google Inc. | Isolating clients of distributed storage systems |
| CN113013090A (zh) * | 2021-02-07 | 2021-06-22 | 长鑫存储技术有限公司 | 半导体结构的熔断填充方法及半导体结构 |
| CN113013090B (zh) * | 2021-02-07 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的熔断填充方法及半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4113961A1 (de) | 1991-11-14 |
| KR950001753B1 (ko) | 1995-02-28 |
| JP2579235B2 (ja) | 1997-02-05 |
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|---|---|---|---|
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