KR20000076829A - 반도체 집적 회로 및 반도체 집적 회로의 제조 방법 - Google Patents

반도체 집적 회로 및 반도체 집적 회로의 제조 방법 Download PDF

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KR20000076829A
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Abstract

퓨즈(2) 부분의 면적의 미소화가 가능하여, 주변 회로가 퓨즈의 한쪽만으로 구성될 수 있는 반도체 집적 회로를 제공할 수가 있다.
레이저의 조사에 의해 선택적으로 절단 가능한 복수의 퓨즈(2)의 끝에 플러그(3)의 상면을 접속한다. 그리고, 플러그(3)의 상측의 절연막(1)에 개구부(4)를 형성한다. 이것에 의해 플러그(3)로부터 하층의 배선(6)의 인출이 가능하게 된다.

Description

반도체 집적 회로 및 반도체 집적 회로의 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 DRAM, SRAM 등의 반도체 집적 회로 및 반도체 집적 회로의 제조 방법에 관한 것으로, 특히, 레이저광을 조사함으로써 절단하여 구제 기능을 발현시키는 퓨즈와 그 주위의 구조에 관한 것이다.
반도체 집적 회로에는 불량 구제를 위해 용장 기능이 부가되어 있는 것이 있고, 이 용장 기능을 구성하는 회로는 일반적으로 리던던시 회로라 불리고 있다. 예를 들면, 반도체 메모리의 DRAM, SRAM 등에서는 불량 메모리 셀이 발견된 경우, 양품의 메모리 셀로 치환할 수 있는 리던던시 회로가 내장되어 있다. 이러한 리던던시 회로에서는 복수행의 리던던시 회로의 메모리 셀 배열이 메모리 매트릭스 내에 설치되어 있고, 일반적으로 퓨즈라 불리는 배선 부분을 레이저광을 이용하여 절단함으로써, 불량 메모리 셀을 포함하는 메모리 셀 배열을 리던던시 회로의 메모리 배열과 치환하기 위한 신호가 생성되고, 불량 메모리 셀의 회로 부분이 구제되도록 되어 있다.
도 8은 종래의 퓨즈 및 그 주변의 구조도이다. 도 8의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 투시하여 기재하고 있다. 도 8의 (b)는 도 8의 (a)의 I-I 방향의 단면도이다. 도 8의 (c)는 도 8의 (a)의 II-II 방향의 단면도이다. 퓨즈(2)를 절단하기 위한 레이저광 조사용의 개구부(4)가 패시베이션막(1)에 형성되어 있다. 개구부(4)의 한쪽 끝으로부터 다른쪽의 끝까지 퓨즈(2)가 복수 라인을 구비하고 있다. 개구부(4)의 주변에는 퓨즈(2)에 수반한 리던던시 회로 등의 주변 회로가 존재하고 있다. 각각의 퓨즈(2)는 도 8의 (b)에 도시한 바와 같이, 절연층(9) 상에 형성되고, 퓨즈(2) 상에 절연층(7)을 형성한다. 또, 개구부(4)의 바로 아래에는 배선 관계에서는 퓨즈(2)만 존재하고, 퓨즈(2)의 하층에는 플러그 등의 접속부나 배선은 존재하지 않는다. 퓨즈(2)의 절단은 도 8의 (c)에 도시한 바와 같이, 레이저광으로 블로우(blow)하고, 퓨즈(2)를 블로우부(5)로 단선시킴으로써 불량 비트의 배선을 양품 비트의 배선으로 치환하는 구조로 되어 있다.
종래의 퓨즈 구조에서는 퓨즈를 단선시키는 레이저 직경에 의해 퓨즈의 피치 가 결정이 되기 때문에, 배선의 미세화가 진행되어도 레이저 직경을 변경하는 이외 퓨즈 부분의 면적의 미소화를 기대할 수 없었다. 또한, 하나의 퓨즈의 양끝에 리던던시 회로 등을 수반하는 회로가 배치되므로 복수의 퓨즈마다 이들 회로가 퓨즈 개구부의 주위 전체에 존재하여 미소화가 방해될 수 있다.
본 발명은 이러한 문제점을 해결하기 위해 이루어진 것으로, 그 목적으로 하는 부분은 퓨즈 부분의 면적의 미소화가 가능하여, 주변 회로가 퓨즈의 한 쪽만으로 구성될 수 있는 반도체 집적 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 퓨즈 부분의 면적의 미소화가 가능하여, 주변 회로가 퓨즈의 한 쪽만으로 구성될 수 있는 반도체 집적 회로의 제조 방법을 제공하는 것이다.
이러한 문제점을 해결하기 위해, 본 발명의 제1 특징은 적어도 하나가 필요에 따라서 레이저의 조사에 의해 선택적으로 절단 가능한 복수의 퓨즈와, 이 퓨즈의 끝에 상면이 접속하는 플러그와, 이 플러그의 상측의 절연막을 개구하여 이루어지는 개구부를 갖는 반도체 집적 회로인 것이다. 여기서, 플러그는 상층 배선인 퓨즈와 하층 배선을 전기적으로 접속하기 위한 것이다. 개구부는 레이저의 조사에 의한 퓨즈의 블로우의 효율을 높이기 위해 패시베이션막의 막 두께를 얇게 한 부분이다. 이 것에 의해, 레이저광을 플러그와 퓨즈의 접촉면을 향해 조사하면,
(1) 플러그는 하층 배선에의 레이저광을 차광하고, 하층 배선의 온도 상승을 억제하여, 하층 배선의 손상을 방지한다.
(2) 플러그는 절연막에서 발생하는 열을 흡수하는 위킹(wicking) 현상에 의해, 하층 배선의 온도 상승을 억제하여, 하층 배선의 손상을 방지한다.
(3) 플러그는 열전도율이 낮은 재료를 선택하거나, 플러그의 상하 사이에서 열저항이 큰 형상을 채용함으로써, 열전도를 억제하고, 퓨즈가 고온으로 되어도 하층 배선의 온도 상승을 억제하여, 하층 배선의 손상을 방지한다. 열전도율이 낮은 재료로서는 텅스텐, 티탄, 탄탈, 실리콘 등이 생각된다. 형상으로서는 탠덤 구조가 연속해 있는 복수의 플러그나 어스펙트비가 큰 플러그 등이 생각된다.
(4) 플러그는 고융점, 고비점의 재료를 선택함으로써, 플러그의 고온화에 의한 플러그의 변형을 막아, 하층 배선의 형상을 보전한다. 고융점, 고비점의 재료로서는 구리, 텅스텐, 티탄, 탄탈, 실리콘 등이 생각된다고 하는 등의 효과가 얻어진다. 따라서, 하층 배선을 블로우부 아래에 설치하는 것이 가능하게 되므로, 하나의 퓨즈의 양끝에 접속되는 리던던시 회로 등의 수반하는 회로를 플러그에 의한 접속부를 이용하여 폴딩 구조로 함으로써 퓨즈의 한 쪽에 배치하는 것이 가능하게 되어 퓨즈에 관계되는 회로 영역을 일반적인 집적화의 기법에 의해 미소화할 수 있는 반도체 집적 회로를 제공할 수가 있다. 또한, 퓨즈와 플러그의 접촉면을 단선하면 퓨즈의 기능은 수행하게 되므로, 상측으로부터 본 단선에서 소실하는 퓨즈의 면적을 작게 할 수 있어 퓨즈 부분의 면적을 미소화할 수 있다. 그리고, 이들로부터, 1열로밖에 배치할 수 없었던 복수의 퓨즈의 배열을 2열로 할 수 있다. 한 쪽의 퓨즈의 열에 접속하는 주변 회로를, 그 퓨즈의 열의 한 쪽에 배치할 수가 있기 때문이다. 또한, 2열의 퓨즈의 열을 지그재그형으로 배치함으로써 복수의 퓨즈가 차지하는 면적을 더욱 작게 할 수가 있다.
본 발명의 제1 특징은 레이저 조사 후의 시점으로부터 표현하면, 절연막 상에 설치된 오목부와, 이 오목부의 상부에 도달하는 퓨즈와, 오목부의 바닥부에 도달하여 퓨즈와는 접속하지 않은 플러그를 갖는 반도체 집적 회로인 것이다. 여기서, 오목부는 레이저의 조사에 의해 퓨즈와 절연막이 블로우됨으로써 생긴 구멍이다. 이 에 의해 퓨즈와 플러그가 절연된다.
또한, 본 발명의 제1 특징은 퓨즈의 재료의 주성분이 알루미늄 또는 구리임으로써 효과적이다. 이러한 점에 의해, 알루미늄에 대해서는 저융점, 저비점의 재료이므로 저온에서 블로우 가능해진다. 구리에 대해서는 전기 저항율이 낮으므로 퓨즈를 가늘게 할 수 있어 블로우해야만 하는 체적을 작게 할 수 있게 된다.
본 발명의 제2 특징은 플러그를 형성하는 공정과, 이 플러그의 상면과 접하 도록 퓨즈를 형성하는 공정과, 이 퓨즈의 절단이 필요한지의 여부를 알기 위해 검사하는 공정과, 레이저광을 플러그와 퓨즈의 접촉면을 향해 조사하는 공정을 갖는 반도체 집적 회로의 제조 방법인 것이다. 이것에 의해, 레이저광의 조사 시의 하층 배선의 온도 상승을 억제하여 하층 배선의 손상을 방지하므로, 하층 배선을 블로우부 아래에 설치하는 것이 가능하게 되어, 플러그에 의한 접속부를 이용하여 폴딩 구조로 함으로써 퓨즈 부분의 면적을 미소화할 수 있다. 또한, 폴딩의 퓨즈 구조에 의해, 주변 회로를 한 쪽으로 갖고 갈 수 있어, 퓨즈에 관계되는 회로 영역을 일반적인 집적화의 기법에 의해 미소화할 수 있는 반도체 집적 회로를 제공할 수가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 2는 본 발명의 제2 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 3은 본 발명의 제3 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 4는 본 발명의 제4 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 5는 본 발명의 제5 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 6은 본 발명의 제6 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 7은 본 발명의 제7 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도.
도 8은 종래의 반도체 집적 회로의 퓨즈 및 그 주변의 구조도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 7 : 패시베이션막
2 : 퓨즈(상층 배선)
3, 12 : 플러그
4 : 개구부
5 : 블로우부
6, 16 : 하층 배선
8, 9, 10, 11, 13, 14 : 절연막
15 : 반도체 기판
이하 도면을 참조하여, 본 발명의 실시예를 설명한다. 도면의 기재에 있어서 종래 기술과 동일 또는 유사명 부분에는 유사한 부호를 붙이고 있다. 다만, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각층의 두께의 비율 등은 현실의 것과는 다른 것에 유의하여야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한 도면 상호 간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 1의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 투시하여 기재하고 있다. 도 1의 (b)는 도 1의 (a)의 I-I 방향의 단면도이다. 도 1의 (c)는 도 1의 (a)의 II-II 방향의 단면도이다. 본 발명의 제1 실시예에 따른 반도체 집적 회로는 적어도 하나가 필요에 따라서 레이저의 조사에 의해 선택적으로 절단 가능한 복수의 퓨즈(2)와, 이 퓨즈(2)의 끝에 상면이 접속하는 플러그(3)와, 플러그(3)의 상측의 패시베이션막(1)을 개구하는 개구부(4)를 갖는다. 퓨즈(2)가 마주 보도록 2열로 배치되어 있다. 개구부(4)의 주변에는 퓨즈(2)와 하층 배선(6)에 접속하는 리던던시 회로 등의 주변 회로가 존재하고 있다. 레이저의 조사가 되지 않는 경우에는 도 1의 (b)에 도시한 바와 같이 층간 절연막(11) 상에 형성되는 하층 배선(6)과 배선간의 절연막(10)과, 하층 배선(6)과 절연막(10) 상에 형성되는 층간 절연막(9)과 텅스텐의 플러그(3)와, 층간 절연막(9)과 플러그(3) 상에 형성되는 상층 배선인 퓨즈(2)와 배선간의 절연막(8)과, 퓨즈(2)와 절연막(8) 상에 형성되는 2층의 패시베이션막(1과 7)을 갖는다. 퓨즈(2)는 예를 들면 알루미늄이고, 예를 들면 텅스텐의 하층 배선(6)과 텅스텐의 플러그(3)로 접속하고, 배선 구조는 플러그(3)로 폴딩하는 구조로 되어 있다. 레이저의 조사가 된 경우에는 도 1의 (c)에 도시한 바와 같이 절연막(7, 8, 9) 상에 설치된 오목부인 블로우부(5)와, 이 블로우부(5)의 상부에 도달하는 퓨즈(2)와, 블로우부(5)의 바닥부에 도달하고 퓨즈(2)는 접속하지 않는 플러그(3)를 갖는다.
본 발명의 제1 실시예에 따른 반도체 집적 회로는 이하와 같은 제조 공정으로 제조할 수 있다.
① 층간 절연막(11)을 CVD법에 의해 성막하고, 케미컬 메카니컬 폴리싱(CMP)법으로 층간 절연막(11)의 표면을 평탄하게 한다.
② 텅스텐막을 PVD법 또는 CVD법으로 성막하고, 하층 배선(6)을 패터닝한다.
③ 배선간의 절연막(10)과 층간 절연막(9)을 CVD법에 의해 성막하고, CMP법으로 층간 절연막(9)의 표면을 평탄하게 한다.
④ 비어홀을 층간 절연막(9)에 패터닝한다.
⑤ 텅스텐막을 CVD법으로 성막함으로써 비어홀 내에 텅스텐을 매립하고, 층간 절연막(9) 상의 텅스텐막을 CMP법에 의해 제거한다.
⑥ 알루미늄막을 PVD법으로 성막하고, 퓨즈(2)를 패터닝한다.
⑦ 배선간의 절연막(8)과 패시베이션막(7)을 CVD법에 의해 성막하고, 패시베이션막(1)을 CVD법에 의해 성막한다.
⑧ 개구부(4)를 패시베이션막(1)에 패터닝한다.
⑨ 퓨즈(2)의 절단이 필요한지의 여부를 알기 위해 검사한다.
⑩ 절단이 필요한 경우에는 레이저광을 플러그(3)과 퓨즈(2)의 접촉면을 향해 조사하고, 퓨즈(2)를 블로우한다. 플러그(3)과 퓨즈(2)를 단선시켜, 불량 비트 배선을 치환한다.
제1 실시예의 반도체 집적 회로의 퓨즈의 배치에서는 종래의 레이저 직경을 이용하여도 개구부(4)를 긴 직경 방향에서 1/2로 미소화할 수 있다. 또한, 블로우하는 퓨즈(2)를 개구부(4)에 매개 역할할 필요가 없기 때문에, 개구부(4)의 미소화가 가능해진다. 또한, 블로우하는 퓨즈(2)의 아래에 하층 배선(6)이 존재하기 때문에 퓨즈(2) 부분의 배선층 하의 절연층(9)이 CMP법에 있어서 디싱(Dishing)되기 어렵게 된다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 2의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 투시하여 기재하고 있다. 도 2의 (b)는 도 2의 (a)의 I-I 방향의 단면도이다. 도 2의 (c)는 도 2의 (a)의 II-II 방향의 단면도이다. 본 발명의 제2 실시예에 따른 반도체 집적 회로의 퓨즈 구조는 레이저 조사용의 개구부(4)가 패시베이션막(1)에 형성되어 있고, 복수의 퓨즈(2)가 마주 보도록 2열로 배치되어 있다. 도 2의 (b)에 도시한 바와 같이 층간 절연막(14) 상에 형성되는 예를 들면 폴리 실리콘으로 이루어지는 하층 배선(16)과 배선간의 절연막(13)과, 하층 배선(16)과 절연막(13) 상에 형성되는 층간 절연막(11)과 알루미늄의 플러그(12)와, 층간 절연막(11)과 플러그(12) 상에 형성되는 하층 배선(6)과 배선간의 절연막(10)과, 하층 배선(6)과 절연막(10) 상에 형성되는 층간 절연막(9)와 알루미늄의 플러그(3)와, 층간 절연막(9)와 플러그(3) 상에 형성되는 상층 배선인 퓨즈(2)와 배선간의 절연막(8)과, 퓨즈(2)와 절연막(8) 상에 형성되는 2층의 패시베이션막(1과 7)을 갖는다. 퓨즈(2)는 하층 배선(16)과 플러그(12)와 하층 배선(6)과 플러그(3)를 통해 리던던시 회로 등의 주변 회로끼리에 접속하고, 하나의 퓨즈(2)에 접속하는 주변 회로는 그 퓨즈(2)의 한쪽에 배치된다. 도 2의 (c)에 도시한 바와 같이 플러그(3) 상을 블로우함으로써, 퓨즈(2)와 플러그(3)를 단선시켜, 불량 비트 배선을 치환한다.
본 발명의 제2 실시예에 따른 반도체 집적 회로는 이하와 같은 제조 공정으로 제조할 수 있다.
① 층간 절연막(14)을 CVD법에 의해 성막하고, CMP법으로 층간 절연막(14)의 표면을 평탄하게 한다.
② 폴리 실리콘막을 CVD법으로 성막하고, 하층 배선(16)의 패터닝을 한다.
③ 배선간의 절연막(13)과 층간 절연막(11)을 CVD법에 의해 성막하고, CMP법으로 층간 절연막(11)의 표면을 평탄하게 한다.
④ 비어홀을 층간 절연막(11)에 패터닝한다.
⑤ 알루미늄막을 PVD법으로 성막함으로써 비어홀 내에 알루미늄 매립하고, 층간 절연막(11) 상의 알루미늄막을 CMP법에 의해 제거한다.
⑥ 알루미늄막을 PVD법으로 성막하고, 하층 배선(6)의 패터닝을 한다.
⑦ 배선간의 절연막(10)과 층간 절연막(9)을 CVD법에 의해 성막하고, CMP법으로 층간 절연막(9)의 표면을 평탄하게 한다.
⑧ 비어홀을 층간 절연막(9)에 패터닝한다.
⑨ 알루미늄막을 PVD법으로 성막함으로써 비어홀 내에 알루미늄 매립하고, 층간 절연막(9) 상의 알루미늄막을 CMP법에 의해 제거한다.
⑩ 알루미늄막을 PVD법으로 성막하고, 퓨즈(2)를 패터닝한다.
⑪ 배선간의 절연막(8)과 패시베이션막(7)을 CVD법에 의해 성막하고, 패시베이션막(1)을 CVD법에 의해 성막한다.
⑫ 개구부(4)를 패시베이션막(1)에 패터닝한다.
⑬ 퓨즈(2)의 절단이 필요한지의 여부를 알기 위해 검사한다.
⑭ 절단이 필요한 경우에는 레이저광을 플러그(3)와 퓨즈(2)의 접촉면을 향해 조사하고, 퓨즈(2)를 블로우한다.
제2 실시예의 반도체 집적 회로의 퓨즈의 배치에서는 제1 실시예와 마찬가지의 효과 외에, 플러그(3과 12)의 재료에 알루미늄이나 구리를 이용하여도, 블로우하는 퓨즈의 아래에 하층 배선이 구비되어 있기 때문에 블로우한 후에 퓨즈(상부 배선: 2)와 하부 배선(16)이 쇼트하여 블로우되어 있지 않은 상태가 되는 것을 퓨즈(상부 배선: 2)와 하부 배선(16)을 멀리 함으로써 방지할 수 있다. 따라서, 퓨즈(상부 배선: 2)와 하부 배선(16) 사이에 있는 플러그(3과 12)와 같이 작용하는 배선층은 몇층이 있어도 상관 없다.
(제3 실시예)
도 3은 본 발명의 제3 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 3의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽도록 투시하여 기재하고 있다. 도 3의 (b)는 도 3의 (a)의 I-I 방향의 단면도이다. 도 3의 (c)는 도 3의 (a)의 II-II 방향의 단면도이다. 본 발명의 제3 실시예에 따른 반도체 집적 회로의 퓨즈 구조는 개구부(4)가 패시베이션막(1)에 형성되어 있고, 복수의 퓨즈(2)가 마주 보도록 2열로 배치되어 있다. 도 3의 (b)에 도시한 바와 같이 반도체 기판(15) 상에 층간 절연막(11)과 텅스텐의 플러그(12)가 형성된다. 층간 절연막(11)과 플러그(12) 상에 하층 배선(6)과 배선간의 절연막(10)이 형성된다. 하층 배선(6)과 절연막(10) 상에 층간 절연막(9)과 알루미늄의 플러그(3)가 형성된다. 층간 절연막(9)과 플러그(3)상에 상층 배선인 퓨즈(2)와 배선간의 절연막(8)이 형성된다. 퓨즈(2)와 절연막(8) 상에 2층의 패시베이션막(1과 7)이 형성된다. 퓨즈(2)는 반도체 기판(15)과 플러그(3)와 하층 배선(6)과 플러그(12)를 통해 접속하고, 배선 구조는 플러그(3과 6)로 폴딩하는 구조로 되어 있다. 도 3의 (c)에 도시한 바와 같이 플러그(3) 상을 블로우함으로써, 퓨즈(2)와 플러그(3)를 단선시켜, 불량 비트 배선을 치환한다.
제3 실시예의 반도체 집적 회로의 퓨즈의 배치는 복수의 퓨즈(2)를 접지 등의 공통의 전위에 접속하는 경우에 이용되고, 제2 실시예와 마찬가지의 효과를 갖는다.
(제4 실시예)
도 4는 본 발명의 제4 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 4의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 투시하여 기재하고 있다. 도 4의 (b)는 도 4의 (a)의 I-I 방향의 단면도이다. 도 4 (c)는 도 4의 (a)의 II-II 방향의 단면도이다. 본 발명의 제4 실시예에 따른 반도체 집적 회로의 퓨즈 구조는 레이저 조사용의 개구부(4)가 패시베이션막(1)에 형성되어 있고, 복수의 퓨즈(2)가 지그재그형으로 배치되어 있다. 도 4의 (b)에 도시한 바와 같이 단면 구조는 제1 실시예와 마찬가지의 적층 구조이다. 도 4의 (c)에 도시한 바와 같이 플러그(3) 상을 블로우함으로써, 퓨즈(2)와 플러그(3)를 단선시켜, 불량 비트 배선을 치환한다. 제4 실시예의 반도체 집적 회로의 퓨즈의 배치에서는 제1 실시예와 마찬가지의 효과 외에, 개구부(4)의 짧은 직경 방향에 대해서도 미소화가 가능해진다.
(제5 실시예)
도 5는 본 발명의 제5 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 5의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 투시하여 기재하고 있다. 도 5의 (b)는 도 5의 (a)의 I-I 방향의 단면도이다. 도 5의 (c)는 도 5의 (a)의 II-II 방향의 단면도이다. 본 발명의 제5 실시예에 따른 반도체 집적 회로의 퓨즈 구조는 개구부(4)가 패시베이션막(1)에 형성되어 있고, 복수의 퓨즈(2)가 마주 보도록 2열로 배치되어 있다. 하층 배선(6)은 플러그(3) 하 이외에는 퓨즈(2)의 아래쪽으로는 형성되지 않고 경사 하부 방향에 형성된다. 이 하부 배선(6)의 퓨즈(2)의 바로 아래에서의 어긋남은 좌우 어느쪽이어도 좌우의 조합이어도 상관 없다. 도 5의 (b)에 도시한 바와 같이 단면 구조는 제1 실시예와 마찬가지의 적층 구조이다. 도 5의 (c)에 도시한 바와 같이 플러그(3) 상을 블로우함으로써, 퓨즈(2)와 플러그(3)를 단선시켜, 불량 비트 배선을 치환한다. 제5 실시예의 반도체 집적 회로의 퓨즈의 배치에서는 제1 실시예와 마찬가지의 효과 외에, 블로우 시의 상부 배선과 하부 배선의 쇼트를 방지하는 효과가 있다.
(제6 실시예)
도 6은 본 발명의 제6 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 6의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 투시하여 기재하고 있다. 도 6의 (b)는 도 6의 (a)의 I-I 방향의 단면도이다. 도 6 의 (c)는 도 6의 (a)의 II-II 방향의 단면도이다. 본 발명의 제6 실시예에 따른 반도체 집적 회로의 퓨즈 구조는 개구부(4)가 패시베이션막(1)에 형성되어 있고, 복수의 퓨즈(2)가 마주 보도록 2열로 배치되어 있다. 하층 배선(6)은 한 쪽 1열의 복수의 퓨즈(2)에 각각 대응하는 플러그(3)를 통해 접속한다. 이 복수의 플러그(3)는 직선형으로 위치하고, 하층 배선은 이 복수의 플러그(3)가 전부 접속하는데 필요한 길이를 초과한 길이만큼 직선이도록 배치한다. 도 6의 (b)에 도시한 바와 같이 단면 구조는 제1 실시예와 마찬가지의 적층 구조이다. 도 6의 (c)에 도시한 바와 같이 플러그(3) 상을 블로우함으로써, 퓨즈(2)와 플러그(3)를 단선시켜, 불량 비트 배선을 치환한다. 제6 실시예의 반도체 집적 회로의 퓨즈의 배치에서는 제1 실시예와 마찬가지의 효과 외에, 하부 배선(6)에 대한 플러그(3)의 오정렬의 마진이 커지기 때문에, 플러그(3)를 형성하기 쉽게 된다.
(제7 실시예)
도 7은 본 발명의 제7 실시예에 따른 반도체 집적 회로의 일부에 설치되는 퓨즈 및 그 주변의 구조도이다. 도 7의 (a)는 상면도이고, 일부, 위치 관계를 알기 쉽게 하도록 투시하여 기재하고 있다. 도 7의 (b)는 도 7의 (a)의 I-I 방향의 단면도이다. 도 7의 (c)는 도 7의 (a)의 II-II 방향의 단면도이다. 본 발명의 제7 실시예에 따른 반도체 집적 회로의 퓨즈 구조는 개구부(4)가 패시베이션막(1)에 형성되고, 개구부(4)의 한 쪽에 복수의 퓨즈(2)를 배치하고, 퓨즈(2)에 따른 주변 회로를 개구부(4)의 퓨즈(2)측에 배치한다. 주변 회로는 퓨즈(2)와 하층 배선(6)에 접속된다. 도 7의 (b)에 도시한 바와 같이 단면 구조는 제1 실시예의 2열의 퓨즈의 구조를 1열의 구조로 한 것으로, 특히 적층의 구조는 제1 실시예와 동일하다. 도 7의 (c)에 도시한 바와 같이 플러그(3) 상을 블로우함으로써, 퓨즈(2)와 플러그(3)를 단선시켜, 불량 비트 배선을 치환한다. 제7 실시예의 반도체 집적 회로의 퓨즈(2)의 배치에서는 개구부(4)의 길이 직경 방향의 미소화를 제외하고 제1 실시예와 마찬가지의 효과 외에, 주변 회로를 한 쪽으로 함으로써 종래 칩의 중심에 있던 퓨즈(2)를 칩의 끝에 두는 것이 가능해져 주변 회로의 집적화가 용이하게 된다. 또한, 개구부(4)의 짧은 직경 방향을 미소화할 수 있다.
(그 밖의 실시예)
상기한 바와 같이, 본 발명의 실시예를 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해할 수 없다. 이 개시로부터 당업자에는 여러가지로 대체할 수 있는 실시예, 실시예 및 운용 기술이 명백하게 될 것이다.
이미 진술한 실시예의 설명에 있어서는 퓨즈 하나에 플러그가 하나였지만, 퓨즈 하나에 대해 플러그가 복수여도 좋다. 이 경우 1회로 블로우할 수 있는 영역에 복수의 플러그를 설치할 필요가 있다.
또한, 이미 진술한 실시예의 설명에 있어서는 퓨즈의 일단에 대해 플러그에 접속하고 있는 것을 나타내었지만, 퓨즈의 양단이 플러그에 접속하고 있어도 좋고, 양끝의 플러그의 거리를 블로우부의 직경보다 작게 하고, 양 플러그 상의 퓨즈 그위에 플러그 전체를 1회의 레이저 조사로 블로우하도록 하여도 좋다. 퓨즈의 양끝에서 접속하는 플러그의 단수를 바꾸면 필요한 면적의 증가도 없다.
이와 같이, 본 발명은 여기서는 기재하지 않은 여러 가지 실시예를 포함한다는 것을 이해하여야 한다. 따라서, 본 발명은 이 개시로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 한정되는 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 퓨즈 부분의 면적의 미소화가 가능하여, 주변 회로가 퓨즈의 한 쪽만으로 구성될 수 있으므로 퓨즈를 2열로 배열한 반도체 집적 회로를 제공할 수가 있다.
또한, 본 발명에 따르면, 퓨즈 부분의 면적의 미소화가 가능하여, 주변 회로가 퓨즈의 한 쪽만으로 구성될 수 있으므로 퓨즈를 2열로 배열한 반도체 집적 회로의 제조 방법을 제공할 수가 있다.

Claims (5)

  1. 레이저의 조사에 의해 선택적으로 절단 가능한 복수의 퓨즈;
    상기 퓨즈의 끝에 상면이 접속하는 플러그; 및
    상기 플러그의 상측의 절연막을 개구하여 이루어지는 개구부
    를 갖는 것을 특징으로 하는 반도체 집적 회로.
  2. 절연막 중에 설치된 오목부;
    상기 오목부의 상부에 도달하는 퓨즈; 및
    상기 오목부의 바닥부에 도달하고 상기 퓨즈와는 접속하지 않는 플러그
    를 갖는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 퓨즈의 재료의 주성분이 알루미늄 또는 구리인 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 플러그의 재료의 주성분이 알루미늄, 텅스텐, 실리콘, 티탄, 탄탈 또는 구리인 것을 특징으로 하는 반도체 집적 회로.
  5. 플러그를 형성하는 공정;
    상기 플러그의 상면과 접하도록 퓨즈를 형성하는 공정;
    상기 퓨즈의 절단이 필요한지의 여부를 알기 위해 검사하는 공정; 및
    레이저광을 상기 플러그와 상기 퓨즈의 접촉면을 향해 조사하는 공정
    을 갖는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
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